KR101079509B1 - 적층형 칩 커패시터 - Google Patents

Abstract

본 발명은, 세라믹 소결체로 이루어지며 서로 대향하는 제1 및 제2 측면을 갖는 커패시터 본체와; 각각 상기 커패시터 본체의 제1 및 제2 측면에 각각 1개씩 인출되도록 형성된 총 2개의 리드를 갖는 복수의 내부 전극 - 상기 커패시터 본체 내에서 다른 극성의 내부 전극이 교대로 적층됨 - 과; 각각 상기 리드에 연결되도록 상기 내부전극의 적층방향에 따라 상기 커패시터 본체의 제1 및 제2 측면에 형성된 복수의 외부전극 - 상기 제1 및 제2 측면에서 다른 극성의 외부 전극이 교대로 배열됨 - 을 포함하는 적층형 칩 커패시터를 제공한다. 여기서, 상기 각각의 내부 전극에서, 상기 제1 측면으로 인출된 리드는 상기 제2 측면으로 인출된 리드에 연결된 외부 전극과 1칸 오프셋된 외부전극에 연결되며, 상기 제1 및 제2 측면에서 볼 때 상기 내부전극의 리드는 상기 내부전극의 적층방향에 따라 지그재그 형태로 배치된다. 적어도 하나의 외부전극에 연결된 리드의 수는 다른 외부전극에 연결된 리드의 수가 상이하며, 상기 상이한 리드 수로 인한 두께 편차가 감소되도록 상기 내부 전극이 형성된 레벨에서 그 내부 전극과는 전기적으로 분리되면서 다른 내부전극의 리드와 두께 방향으로 오버랩되는 영역에 형성되는 적어도 하나의 더미 패턴을 포함하고, 상기 더미 패턴은, 각 외부 전극에 연결된 더미 패턴과 리드 수의 합이 외부 전극과 연결된 리드 수가 가장 많은 것과 동일하도록 형성한다.

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 등가직렬 인덕턴스(ESL; Equivalent Serial Inductance) 및 등가직렬 저항(ESR; Equivalent Serial Resistance) 특성을 개선하는 동시에, 단차 발생으로 인한 박리문제 및 표면 평탄도 문제를 개선한 다단자 적층형 칩 커패시터에 관한 것이다.

적층형 칩 커패시터는 LSI의 전원 회로 내에 배치되는 디커플링 커패시터 또는 신호 라인의 고주파 노이즈를 제거하기 위한 용량성 부품으로서 유용하게 사용될 수 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다.

이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 커패시터의 ESL뿐만 아니라 ESR에도 의존한다. ESR이 너무 작은 값을 가지면, 전원 회로의 안정성이 약화되어 공진 발생시 전압이 급격히 변동하게 된다. 따라서, ESR은 적절한 값을 유지하는 것이 바람직하다.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 이 경우에, 인접한 리드에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사이에서 상쇄되고 이에 따라 ESL이 감소된다.

하지만, 각각의 내부 전극의 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 된다. 그 결과 커패시터의 ESR은 너무 작아지게 된다. ESR이 너무 작으면, 전원 회로의 불안정성을 초래한다.

ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 상기 미국특허에 따르면, 각 내부 전극이 단 1개의 리드를 가지므로 ESL이 다소 증가한다. 또한 동일 극성의 내부 전극들이 커패시터 내에서 전기적으로 연결되어 있지 않아 커패시터의 정전 용량 검사가 용이하지 않은 단점이 있다.

한편, 리드 수의 감소로 인해, 적층 수가 많은 고용량 적층형 커패시터에서는, 각 위치에 따른 리드 수의 편차에 따라 발생되는 단차가 증폭되는 문제가 있다. 이러한 단차는 박리현상을 야기할 뿐만 아니라, 적층형 커패시터 표면의 평탄도가 낮아져 실장 불량이 발생될 수 있다. 리드 수의 감소로 인한 편차 문제는 적층수가 적은 저용량 적층형 커패시터인 경우에도 외부전극과 접촉하는 내부전극(리 드)의 수의 감소되므로, 외부전극의 접착력이 약화되는 문제가 있다.

본 발명은, ESR을 유지하면서 ESL을 더욱 감소시키고, 커패시터의 정전 용량 검사가 용이한 구조를 제공하되, 이로 인한 리드 수의 감소로 인한 두께 편차 등의 문제를 해결할 수 있는 적층형 칩 커패시터를 제공한다.

상기한 과제를 해결하기 위해서, 본 발명은,

세라믹 소결체로 이루어지며 서로 대향하는 제1 및 제2 측면을 갖는 커패시터 본체와; 각각 상기 커패시터 본체의 제1 및 제2 측면에 각각 1개씩 인출되도록 형성된 총 2개의 리드를 갖는 복수의 내부 전극 - 상기 커패시터 본체 내에서 다른 극성의 내부 전극이 교대로 적층됨 - 과; 각각 상기 리드에 연결되도록 상기 내부전극의 적층방향에 따라 상기 커패시터 본체의 제1 및 제2 측면에 형성된 복수의 외부전극 - 상기 제1 및 제2 측면에서 다른 극성의 외부 전극이 교대로 배열됨 - 을 포함하는 적층형 칩 커패시터를 제공한다. 여기서, 상기 각각의 내부 전극에서, 상기 제1 측면으로 인출된 리드는 상기 제2 측면으로 인출된 리드에 연결된 외부 전극과 1칸 오프셋된 외부전극에 연결되며, 상기 제1 및 제2 측면에서 볼 때 상기 내부전극의 리드는 상기 내부전극의 적층방향에 따라 지그재그 형태로 배치된다.

적어도 하나의 외부전극에 연결된 리드의 수는 다른 외부전극에 연결된 리드의 수가 상이하며, 상기 상이한 리드 수로 인한 두께 편차가 감소되도록 상기 내부 전극이 형성된 레벨에서 그 내부 전극과는 전기적으로 분리되면서 다른 내부전극의 리드와 두께 방향으로 오버랩되는 영역에 형성되는 적어도 하나의 더미 패턴을 포함하고, 상기 더미 패턴은, 각 외부 전극에 연결된 더미 패턴과 리드 수의 합이 외부 전극과 연결된 리드 수가 가장 많은 것과 동일하도록 형성한다.

삭제

특정 예에서, 상기 적어도 하나의 더미 패턴은 복수개이며, 상기 더미 패턴은 상기 내부 전극에 형성된 각 레벨에서 그 내부 전극이 리드가 형성되지 않으면서 다른 모든 내부 전극의 리드와 두께 방향으로 오버랩되는 영역에 형성된다.

삭제

본 발명의 일 실시형태에서, 상기 복수의 외부 전극은 상기 제1 및 제2 측면 각각에 4개씩 형성된 총 8개의 외부 전극이며, 순환하는 일 방향을 따라 지정할 때에, 상기 제1 측면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 제2 측면에는 제5 내지 제8 외부 전극이 순차적으로 배치된다.

본 실시형태에서, 상기 복수의 내부 전극은 상기 적층된 순서에 따라 다른 외부 전극에 연결되는 2개의 리드를 갖는 제m 및 제 n 내부 전극(1≤m≤3, 4≤n≤6, m,n은 정수임)을 포함하며, 상기 제m 내부전극은 제m 및 제(8-m) 외부전극에 각각 연결되며, 상기 제n 내부전극은 제(8-n) 및 제(n+2) 외부전극에 각각 연결된 다.

본 발명에 따르면, 커패시터의 ESR이 과도하게 낮아지는 것을 방지하고, ESL이 더욱 감소된다. 이에 따라, 전원 회로의 안정성을 향상시킬 수 있다. 또한, 동일 극성을 갖는 모든 내부 전극들이 외부의 커넥트 수단 없이 커패시터 자체 내에서 전기적으로 연결되어 있기 때문에, 정전용량의 검사가 용이하다. 뿐만 아니라, 각 단자별로 노출되는 리드의 수가 동일하므로, 단자간 노출된 리드 수의 차이에 의한 박리현상을 개선할 수 있으며, 칩 표면의 평탄도를 개선하고, 외부전극과 접촉하는 내부전극의 면적을 증가하여 외부전극의 고착 강도를 강화시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도1은 본 발명의 일 실시형태에 따른 8 단자(8개의 외부전극) 적층형 칩 커 패시터의 내부 전극 구조를 나타내는 단면도이고, 도2는 도1에 도시된 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도1 및 2를 참조하면, 커패시터(100)는 커패시터 본체(110)와, 그 본체 양 측면에 형성된 8개의 외부 전극(131, 132, 133, 134, 135, 136, 137, 138: 순환하는 방향으로, 제1 내지 제8 외부 전극)을 포함한다.

커패시터 본체(110)는 복수의 유전체층(110')이 적층됨으로써 형성된다. 이 본체(110) 내에는 복수의 내부 전극들(101, 102, 103, 104, 105, 106: 적층방향에 따라 제1 내지 제6 내부 전극)이 상기 유전체층(110')에 의해 서로 분리되어 배치된다.

내부 전극들(101~102)은, 유전체층(110')을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치됨으로써 커패시턴스를 형성한다. 본체(110)의 제1 측면(A)과 이에 대향하는 제2 측면 각각에는 서로 다른 극성의 외부 전극이 교대로 배치되어 있다.

도1을 참조하면, 6개의 내부 전극(101~106)은 순차적으로 적층되어 하나의 블록을 형성한다. 즉, 6개의 내부 전극(101~106)은 적층 방향을 따라 순서대로 배치됨으로써(일점 쇄선의 화살표 참조), 주기적인 적층 구조의 기본 단위(블록)를 이룬다. 이 블록의 반복 적층에 의해, 커패시터 본체(110)가 형성된다.

도1에서, 내부 전극층(101)부터 시작하여 5개의 연속된 내부 전극(102, 103, 104, 105, 106)을 하나의 블록(점선)으로 설정하고 있으나, 블록의 출발점은 임의적으로 정할 수 있다. 예를 들어, 내부 전극(102)부터 시작하여 나머지 5개의 연속된 내부 전극(103, 104, 105, 106, 101)을 하나의 블록으로 설정할 수도 있다. 어느 내부 전극층을 출발점으로 하여 블록을 설정하든지 하나의 블록은 6개의 연속된 내부 전극층으로 이루어져 있다.

각각의 내부 전극(101~106)은 총 2개의 리드(101a, 101b), (102a, 102b), (103a, 103b), (103a, 103b), (104a, 104b), (105a, 105b), (106a, 106b)를 가진다. 각 내부 전극이 갖는 2개의 리드(예컨대, 101a, 101b) 중 하나의 리드(예컨대, 101a)는 제1 측면(A)으로 인출되고, 다른 나머지 하나의 리드(예컨대, 101b)는 제1 측면(A)에 대향하는 제2 측면으로 인출된다. 각 내부 전극이 단 2개의 리드만을 갖고 있으므로, ESR의 과도한 감소가 억제되고, 적절한 ESR가 유지될 수 있다.

또한 도1에 도시된 바와 같이, 각각의 내부 전극(101~106)에 있어서, 제1 측면으로 인출된 리드는 제2 측면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋되어 있다.

예를 들어, 제1 내부 전극(101)에 있어서, 제1 측면으로 인출된 리드(101a)는, 제2 측면으로 인출된 리드(101b)에 대하여 좌측으로 1칸의 외부 전극 위치만큼 오프셋되어 있다. 이러한 오프셋된 배치를 갖는 2개의 리드가 적층방향을 따라 지그재그로 배치됨으로써(도3 참조), 동일 극성의 내부 전극들은 모두, 커패시터 내 에서 전기적으로 연결되어 진다.

보다 구체적으로, +극성의 제1 내부 전극(101)은 리드(101b)에 연결된 제7 외부 전극(137)을 통해 +극성의 제5 내부 전극(105)과 전기적으로 연결되고, +극성의 제5 내부 전극(105)은 리드(105a)에 연결된 제3 외부 전극(133)을 통해 +극성의 제3 내부 전극(103)과 전기적으로 연결된다. 이에 따라, 모든 +극성의 내부 전극, 즉 제1, 3 및 5 내부 전극(101, 103, 105)은 커패시터 내에서 서로 전기적으로 연결된다.

또한, -극성의 제2 내부 전극(102)은 리드(102a)에 연결된 제2 외부 전극(132)을 통해 제6 내부 전극(106)과 전기적으로 연결됨과 아울러, 리드(102b)에 연결된 제6 외부 전극(136)을 통해 제4 내부 전극(104)과 전기적으로 연결된다. 이에 따라, 모든 -극성의 내부 내부 전극, 즉 제2, 4 및 6 내부 전극(102, 104, 106)은 커패시터 내에서 서로 전기적으로 연결된다.

동일 극성의 내부 전극들이 (외부 기판의 전극 패드나 외부 커넥트 수단 없이) 커패시터 내에서 전기적으로 연결되어 있다는 것은, 커패시터 제조 후 정전용량 검사를 용이하게 실행할 수 있다. 즉, 커패시터 자체 내에서 동일 극성의 내부 전극끼리는 모두 연결된 상태에 있다면, 정전용량 검사 장치의 + 및 - 프로브를 단지 2개의 이종극성 외부 전극에 접촉시킴으로써 커패시터 전체의 정전용량 검사가 수행될 수 있다. 그러나, 내부 전극 중 하나라도 동일 극성의 다른 내부 전극에 연결되지 않은 것이 있다면, 커패시터의 전체 용량을 검사하기 위해서는, 전극 패드 등 연결 수단을 갖는 외부 기판에 커패시터를 실장하거나 외부의 다른 커넥터 수단을 사용하여야만 하는 불편이 따른다.

본 실시형태에 따르면, 적층방향(z 방향)에서 볼 때, 상호 인접한 이종 극성의 내부 전극들의 리드(예컨대, +극성 리드(101a, 101b)와 -극성 리드(102a, 102b)는 항상 서로 인접하도록 배치된다. 이에 따라 커패시터의 ESL이 최소화되는 잇점을 얻을 수 있다.

또한, 본 실시형태에 따르면, 도3에 도시된 바와 같이, 커패시터 본체(110)의 각 측면에 인출된 리드들은 각 측면에서 볼 때 적층방향을 따라 지그재그 형태로 배치된다.

도3은 도 2의 커패시터에 있어서 커패시터 본체 제1 측면(A)으로 인출되는 리드들의 배치를 나타낸다.

여기서, 각 외부전극에 연결되는 리드 수가 상이하다. 즉, 리드 수만을 고려할 때에, 두께방향에 따라 존재하는 리드의 수가 다르므로, 두께 편차가 존재할 수 있다.

도3을 참조하면, 일 측면(A)에 인출된 제1 내지 제4 내부 전극의 리드(101a, 102a, 103a, 104a)는 제1 내지 제4 외부 전극(131, 132, 133, 134)에 각각 접속되 도록 배치되고, 제5 내부 전극의 리드(105a)는 제3 외부 전극(133)에 접속되도록 배치되고, 제6 내부 전극의 리드(106a)는 제2 내부 전극에 접속되도록 배치된다.

결과적으로, 제2 및 제3 외부전극(132,133)에 연결되는 리드의 수는 각각 4개인데 반하여, 제1 및 제4 외부전극(131,134)에 연결되는 리드의 수는 각각 2개에 불과하다. 따라서, 리드 수의 편차에 의해서 적층형 칩 커패시터의 단차가 존재하고, 이로 인해 박리문제가 발생될 수 있다.

본 실시형태에서는 상기한 리드 수의 편차에 따른 문제를 저감시키기 위해서, 다른 내부전극의 리드에 대응하는 위치에 더미패턴(D1a,D1b,D4a,D4b)을 채용한다.

본 실시형태에 채용된 더미패턴(D1a,D1b,D4a,D4b)은 제1, 제3, 제4 및 제6 내부 전극(101,103,104,106)이 형성된 유전체층에서 해당 내부 전극과는 전기적으로 분리되면서 다른 내부전극(104,106,101,103)의 리드와 두께 방향으로 오버랩되는 영역에 형성된다.

이로써, 각 외부 전극에 연결된 리드와 더미패턴의 총 개수는 동일한 수로 구성될 수 있으며, 리드 수의 편차로 인한 문제를 효과적으로 방지할 수 있다.

도1에 도시된 바와 같이, 더미 패턴(D1a,D1b,D4a,D4b)은 상기 외부전극(131,132,133,134)에 연결되도록 모서리까지 연장되어 형성될 수 있다. 이 경우에, 이러한 형태의 더미패턴은 두께 편차 뿐만 아니라, 외부전극의 고착강도를 증가시키는 효과를 기대할 수 있다.

이러한 리드는 적층 방향을 따라 지그재그 형태로 배치되며, 각 외부 전극의 위치에 연결되는 리드의 수의 차이는 더미패턴에 의해 보상될 수 있다. 이러한 배치는 당업자라면 제1 측면(A)에 대향하는 제2 측면에도 유사하게 구현된다는 사실을 도1을 참조하여 충분히 이해할 수 있을 것이다.

이러한 '리드들의 지그재그형 배치'는 '상하로(적층방향으로) 인접한 동일 극성의 리드들 간의 상호 인덕턴스'를 감소시켜주는 장점을 제공한다. 도3에 도시된 바와 같이, 동일 외부 전극에 접속되는 상하로 인접한 리드 간의 평균 거리는 2개의 유전체층 두께보다 크다. 예컨대, 외부 전극(131)에 접속되는 상하로 인접한 리드들(101a) 간의 거리는 거의 6개 유전체층 두께(D)에 해당한다. 이와 같이 상하로 인접한 동일 극성의 리드들 간의 거리가 커지면, 이들 간의 자기적 결합에 의한 강한 상호 인덕턴스는 감소되거나 억제된다. 이에 따라 커패시터의 ESL은 더욱 더 저감된다.

도4는 도 2의 커패시터를 위한 내부 전극용 인쇄 스크린 패턴의 일례를 나타낸 평면도이다. 내부 전극은 유전체층(110') 상의 스크린 영역에 의해 개방된 전극 패턴 영역(EA)에 형성된다. 도4와 같은 인쇄 스크린 패턴을 준비함으로써, 적층방향으로 인접한 상하 내부 전극의 리드 영역(예컨대, '7'번 리드 영역(도 2에서 도면부호 101b에 해당)과 '2'번 리드 영역(도 2에서 도면부호 102a에 해당))이 서로 만난다.

이와 같이 상하로 인접한 내부 전극의 리드 영역이 인쇄 스크린 패턴의 레이 아웃 상에서 서로 만나서 하나의 영역(LA)을 형성함으로써, 제조공정 중 절단 오차로 인해 리드가 외부 전극으로부터 오픈되는 경우가 근원적으로 방지되는 장점을 얻을 수 있다. 이와 유사하게, 각각 2개의 더미패턴(D1a,D1b와 D4a,D4b)을 위한 연속패턴(D1,D4)을 내부전극과는 이격되게 형성하되 절단될 2개의 유전체층 상에는 걸치도록 형성함으로써 외부전극과 용이한 접속을 보장하여 고착강도를 향상시킬 수 있을 뿐만 아니라, 보다 정확한 정렬을 통해 두께 편차를 효과적으로 감소시킬 수 있다.

상술된 실시형태에서는, 특정 외부 전극에 추가적인 더미패턴을 형성하여 각 외부전극에 연결된 리드와 더미패턴의 총 개수를 동일하게 구현한 적층형 칩 커패시터를 예시하였으나, 더미패턴은 적어도 하나가 채용되더라도 리드 수의 편차를 감소시키기 위해서 채용될 수 있다. 또한, 상기 내부 전극에 형성된 각 유전체층에서 그 내부 전극이 리드가 형성되지 않으면서 다른 모든 내부 전극의 리드와 두께 방향으로 오버랩되는 영역에 형성될 수 있다. 이러한 형태의 스크린 패턴의 레이아웃이 도5에 도시되어 있다.

도4와 유사하게, 각각 2개의 리드를 갖는 제1 내지 제6 내부 전극(201 내지 206)이 유전체층 상에 형성된다. 다만, 각각 2개의 더미패턴을 위한 연속패턴(D1,D2,D3,D4)은 리드가 형성되지 않으면서 다른 내부전극의 리드에 대응되는 위 치에 모두 형성된다.

도5에 도시된 스크린 패턴의 레이아웃으로부터 얻어진 각 유전체층을 이용하여 얻어진 적층형 칩 캐패시터의 측단면이 도6에 도시되어 있다.

도6을 참조하면, 도3에 도시된 형태와 유사하게 일 측면에 인출된 제1 내지 제4 내부 전극의 리드(201a, 202a, 203a, 204a)는 제1 내지 제4 외부 전극(231, 232, 233, 234)에 각각 접속되도록 배치되고, 제5 내부 전극의 리드(205a)는 제3 외부 전극(233)에 접속되도록 배치되고, 제6 내부 전극의 리드(206a)는 제2 내부 전극에 접속되도록 배치된다.

본 실시형태에서는 다른 내부전극의 리드에 대응하는 모든 위치에 더미패턴(D1,D2,D3,D4)을 채용한다. 이로써, 각 외부 전극에 연결된 리드와 더미패턴의 총 개수는 12개로 모두 동일하다.

본 실시형태에 따르면, 리드 수의 편차로 인한 문제를 효과적으로 방지할 수 있을 뿐만 아니라, 외부전극의 고착강도를 크게 향상시킬 수 있을 것이다.

본 발명에 따른 효과를 확인하기 위해서, 도6에 도시된 형태에서 더미 패턴을 제외하고 유사하게 형성된 적층형 칩 커패시터(도7a)와 도6에 도시된 형태와 유사하게 더미패턴이 모두 형성된 적층형 칩 커패시터(도7b)를 비교하여 두께 편차를 조사하였다. 도7a에 나타난 두께 편차와 비교할 때에, 본 발명에 따른 도7b에 도시된 개선효과가 뚜렷이 나타나는 것을 확인할 수 있었다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수는 전술한 실시형태와 다를 수 있다.

도1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도이다.

도2는 도1의 커패시터의 외형을 나타내는 사시도이다.

도3은 도1에 도시된 적층형 칩 커패시터에 있어서 커패시터 본체의 일면으로 인출되는 리드와 더미패턴의 배치를 나타내는 측면도이다.

도4는 도1의 커패시터를 위한 내부 전극용 인쇄 스크린 패턴의 일례를 나타낸 평면도이다.

도5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터를 위한 내부 전극용 인쇄 스크린 패턴을 나타낸 평면도이다.

도6은 도5에 도시된 적층형 칩 커패시터에 있어서 커패시터 본체의 일면으로 인출되는 리드와 더미패턴의 배치를 나타내는 측면도이다.

도7a 및 도7b는 각각 종래예와 비교예에 따른 적층형 칩 커패시터의 두께 편차를 측정한 그래프이다.

Claims (6)

1. 세라믹 소결체로 이루어지며 서로 대향하는 제1 및 제2 측면을 갖는 커패시터 본체와;

   각각 상기 커패시터 본체의 제1 및 제2 측면에 각각 1개씩 인출되도록 형성된 총 2개의 리드를 갖는 복수의 내부 전극 - 상기 커패시터 본체 내에서 다른 극성의 내부 전극이 교대로 적층됨 - 과;

   각각 상기 리드에 연결되도록 상기 내부전극의 적층방향에 따라 상기 커패시터 본체의 제1 및 제2 측면에 형성된 복수의 외부전극 - 상기 제1 및 제2 측면에서 다른 극성의 외부 전극이 교대로 배열됨 - 을 포함하고,

   상기 각각의 내부 전극에서, 상기 제1 측면으로 인출된 리드는 상기 제2 측면으로 인출된 리드에 연결된 외부 전극과 1칸 오프셋된 외부전극에 연결되며,

   상기 제1 및 제2 측면에서 볼 때 상기 내부전극의 리드는 상기 내부전극의 적층방향에 따라 지그재그 형태로 배치되며, 적어도 하나의 외부전극에 연결된 리드의 수는 다른 외부전극에 연결된 리드의 수가 상이하며,

   상이한 상기 리드의 수로 인한 두께 편차가 감소되도록 상기 내부 전극이 형성된 레벨에서 그 내부 전극과는 전기적으로 분리되면서 다른 내부전극의 리드와 두께 방향으로 오버랩되는 영역에 형성되는 적어도 하나의 더미 패턴을 포함하고,

   상기 더미 패턴은, 각 외부 전극에 연결된 더미 패턴과 리드 수의 합이 외부 전극과 연결된 리드 수가 가장 많은 것과 동일하도록 형성되는 것을 특징으로 하는 적층형 칩 커패시터.
2. 삭제
3. 제1항에 있어서,

   상기 적어도 하나의 더미 패턴은 복수개이며,

   상기 더미 패턴은 상기 내부 전극에 형성된 각 레벨에서 그 내부 전극이 리드가 형성되지 않으면서 다른 모든 내부 전극의 리드와 두께 방향으로 오버랩되는 영역에 형성된 것을 특징으로 하는 적층형 칩 커패시터.
4. 삭제
5. 제1항 또는 제3항에 있어서,

   상기 복수의 외부 전극은 상기 제1 및 제2 측면 각각에 4개씩 형성된 총 8개의 외부 전극이며,

   순환하는 일 방향을 따라 지정할 때에, 상기 제1 측면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 제2 측면에는 제5 내지 제8 외부 전극이 순차적으로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
6. 제5항에 있어서,

   상기 복수의 내부 전극은 상기 적층된 순서에 따라 다른 외부 전극에 연결되는 2개의 리드를 갖는 제m 및 제 n 내부 전극(1≤m≤3, 4≤n≤6, m,n은 정수임)을 포함하며,

   상기 제m 내부전극은 제m 및 제(8-m) 외부전극에 각각 연결되며, 상기 제n 내부전극은 제(8-n) 및 제(n+2) 외부전극에 각각 연결되는 것을 특징으로 하는 적층형 칩 커패시터.

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