KR101075505B1

KR101075505B1 - Memory device and method for operating the same

Info

Publication number: KR101075505B1
Application number: KR1020100066500A
Authority: KR
Inventors: 박영수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2011-10-21

Abstract

메모리 장치의 동작 방법은 워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들에 프로그램 간섭 현상이 발생하도록 셀렉트 라인과 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가함으로써, 모든 워드라인에 연결된 메모리 셀들의 프로그램 간섭 현상을 균일화하고 메모리 셀들의 문턱전압 분포들을 좁힐 수 있다.The operating method of the memory device is connected to all word lines by applying a program voltage to a dummy word line between the select line and the word line so that program interference occurs in memory cells connected to the word line closest to the select line among the word lines. The program interference phenomenon of the memory cells can be made uniform and the threshold voltage distributions of the memory cells can be narrowed.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}

본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 셀렉트 라인과 워드라인을 포함하는 메모리 장치 및 이의 동작 방법에 관한 것이다.The present invention relates to a memory device and a method of operating the same, and more particularly, to a memory device including a select line and a word line and a method of operating the same.

전기적으로 프로그램과 소거가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬 기능이 필요 없는 불휘발성 메모리 소자의 수요가 증가하고 있다. 프로그램 동작은 데이터를 메모리 셀에 기록하는 동작을 가리킨다. 메모리 소자의 고집적화를 위해 복수개의 메모리 셀들이 직렬로 접속되어 한 개의 스트링을 구성하는 낸드 플래시 메모리 소자에서 메모리 셀들의 문턱전압 분포의 균일도가 소자의 성능에 중요한 영향을 미친다. There is an increasing demand for nonvolatile memory devices that can be electrically programmed and erased and that do not require a refresh function to rewrite data at regular intervals. Program operation refers to the operation of writing data to a memory cell. In the NAND flash memory device in which a plurality of memory cells are connected in series to form a single string for high integration of the memory device, uniformity of threshold voltage distributions of the memory cells has an important effect on the performance of the device.

도 1은 종래 플래시 메모리 장치의 메모리 블록에 포함되는 메모리 셀들의 문턱전압 분포 폭을 줄이기 위한 구조를 설명하기 위한 회로도이다. 1 is a circuit diagram illustrating a structure for reducing a threshold voltage distribution width of memory cells included in a memory block of a conventional flash memory device.

도 1을 참조하면, 메모리 블록(10)은 다수의 스트링들(ST0, ..., STk)을 포함하고, 각각의 스트링(ST0, ..., STk)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0, ..., Can), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.Referring to FIG. 1, the memory block 10 includes a plurality of strings ST0,..., STk, and each string ST0,..., STk has a common source line CSL. A source select transistor SST connected to the plurality of memory cells Ca0, ..., Can, and a drain select transistor DST connected to the bit line BL1 are configured. The gate of the source select transistor SST is connected to the source select line SSL, the gates of the memory cells Ca0, ..., Can are connected to the word lines WL0, ..., WLn, respectively. The gate of the drain select transistor DST is connected to the drain select line DSL.

종래의 플래시 메모리 장치의 메모리 블록에 있어서는, 소스 셀렉트 라인(SSL)과 인접한 워드라인(WL0) 사이, 드레인 셀렉트 라인(DSL)과 이에 인접한 워드라인(WLn) 사이에 하나 이상의 더미(dummy) 워드라인(DWL1, DWL2)이 형성된다. 소스 셀렉트 라인(SSL)에 인접한 워드라인(WL0) 또는 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)에 프로그램 전압이 가해질 때 더미 워드라인(DWL1, DWL2)에는 셀 프로그램 시에 사용하는 바이어스 전압이 가해지는데, 이에 따라 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL)의 낮은 바이어스 신호가 워드라인(WLO 및 WLn)에 직접적으로 영향을 주는 것이 방지되어 다른 워드라인들과의 관계에서 셀 간섭의 차이가 감소된다. 즉, 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL)과 인접한 워드라인(WL0 및 WLn)에만 약한 셀 간섭이 일어남에 따라 셀의 문턱전압 분포가 증가하는 현상을 방지할 수 있다. In a memory block of a conventional flash memory device, one or more dummy word lines between a source select line SSL and an adjacent word line WL0, and between a drain select line DSL and an adjacent word line WLn. (DWL1, DWL2) are formed. When the program voltage is applied to the word line WL0 adjacent to the source select line SSL or the word line WLn adjacent to the drain select line DSL, the bias voltages used in the cell programming are applied to the dummy word lines DWL1 and DWL2. This prevents the low bias signals of the source select line SSL and the drain select line DSL from directly affecting the word lines WLO and WLn, thereby interfering with the cell in relation to other word lines. The difference is reduced. That is, as the weak cell interference occurs only in the word lines WL0 and WLn adjacent to the source select line SSL and the drain select line DSL, the threshold voltage distribution of the cell may be prevented from increasing.

소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)과 인접하지 않는 내부 워드라인(WL1, ..., WLn-1)이 프로그램되는 경우에는 해당 워드라인(WL1, ..., WLn-1)에 프로그램 전압(Vpgm)이 가해지고 이와 인접한 워드라인에는 패스 전압(Vpass)이 가해져 해당 워드라인에 존재하는 셀에만 프로그램이 이루어진다. 프로그램 전압(Vpgm)은 15V 내지 25V일 수 있고, 패스 전압(Vpass)은 8V 내지 10V일 수 있다. 그러나, 소스 셀렉트 라인(SSL)에 인접한 워드라인(WL0) 및 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)이 프로그램되는 경우에는 소스 셀렉트 라인(SSL)에 0V의 전압이 가해지고, 드레인 셀렉트 라인(DSL)에는 약 2V 이하의 약한 바이어스 전압이 가해진다. 이에 따라, 더미 워드라인(DWL1, DWL2)의 셀 간섭 바이어스는 매우 낮아지게 되고, 이는 워드라인(WL0, WLn)에 존재하는 셀의 간섭 바이어스 또한 감소시키게 되어 셀의 프로그램 속도를 저하시킨다. 이는 셀의 문턱전압 분포를 증가시키는 결과를 초래하기도 한다. 따라서, 프로그램 시에는 더미 워드라인(DWL1, DWL2)에 더 높은 바이어스 전압을 가해야한다. 그러나, 셀의 크기가 점차 작아지고 있는 추세에서는 셀 간섭의 정도가 더욱 증가하게 되므로, 이를 보상하기 위해서는 더미 워드라인(DWL1, DWL2)에 더 높은 바이어스 전압을 가해주어야 하는데, 이 경우에는 워드라인(WL0, WLn)에 있는 셀 뿐만 아니라 더미 워드라인(DWL1, DWL2)에 있는 셀 또한 함께 프로그램되어 버릴 수 있기 때문에 내부 워드라인(WL1, ..., WLn-1)에 존재하는 셀들과의 프로그램 균일성에서 차이가 발생하게 된다. 이는 전체적인 셀의 문턱전압 분포의 악화를 초래한다. If the internal word lines WL1, ..., WLn-1 that are not adjacent to the source select line SSL or the drain select line DSL are programmed, the corresponding word lines WL1, ..., WLn-1. The program voltage Vpgm is applied to the word line, and the pass voltage Vpass is applied to the word line adjacent thereto to program only the cells existing in the word line. The program voltage Vpgm may be 15V to 25V, and the pass voltage Vpass may be 8V to 10V. However, when the word line WL0 adjacent to the source select line SSL and the word line WLn adjacent to the drain select line DSL are programmed, a voltage of 0 V is applied to the source select line SSL and the drain select is performed. A weak bias voltage of about 2V or less is applied to the line DSL. Accordingly, the cell interference bias of the dummy word lines DWL1 and DWL2 is very low, which also reduces the interference bias of the cells present in the word lines WL0 and WLn, thereby lowering the program speed of the cell. This may result in an increase in the threshold voltage distribution of the cell. Therefore, a higher bias voltage must be applied to the dummy word lines DWL1 and DWL2 during programming. However, as the size of the cell is gradually decreasing, the degree of cell interference is further increased. To compensate for this, a higher bias voltage must be applied to the dummy word lines DWL1 and DWL2. As well as the cells in WL0 and WLn, the cells in the dummy word lines DWL1 and DWL2 can also be programmed together so that the program uniformity with the cells in the internal word lines WL1, ..., WLn-1 can be programmed. There is a difference in gender. This leads to deterioration of the threshold voltage distribution of the entire cell.

한편, 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)과 다른 워드라인 사이의 셀 간섭 정도의 차이는 프로그램의 순서에 기인하기도 한다. 즉, 프로그램은 페이지가 증가하는 방향으로 순차적으로 진행되기 때문에 위와 같은 셀 간섭의 차이가 발생하기도 한다. 구체적으로, 드레인 셀렉트 라인(DSL)에 인접하지 않은 워드라인(WL0, ..., WLn-1)들의 셀(Ca0, ..., Can-1)이 먼저 프로그램되고, 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)의 셀(Can)이 가장 나중에 프로그램되는데, 드레인 셀렉트 라인(DSL)에 인접하지 않은 워드라인(WL0, ..., WLn-1)들의 셀(Ca0, ..., Can-1)에 대한 프로그램이 완료된 상태에서 다음 워드라인에 대한 프로그램이 수행될 때 셀 간섭이 발생하게 되어 셀 레벨이 현재 프로그램이 되는 쪽으로 옮겨지게 된다. 그러나, 드레인 셀렉트 라인(DSL)에 인접한 마지막 워드라인(WLn)의 셀(Can)은 마지막으로 프로그램되기 때문에 셀 간섭에 의해 셀 레벨이 프로그램되는 쪽으로 옮겨지는 현상이 발생하지 않게 된다. Meanwhile, the difference in the degree of cell interference between the word line WLn adjacent to the drain select line DSL and another word line may be caused by the order of the programs. That is, since the program proceeds sequentially in the direction of increasing pages, the above-described difference in cell interference may occur. Specifically, the cells Ca0, ..., Can-1 of the word lines WL0, ..., WLn-1 that are not adjacent to the drain select line DSL are programmed first, and the drain select line DSL is programmed. The cell Can of the word line WLn adjacent to is programmed last, and the cells Ca0, ..., of the word lines WL0, ..., WLn-1 which are not adjacent to the drain select line DSL are programmed. When the program for the next word line is executed while the program for Can-1) is completed, cell interference occurs, and the cell level is shifted toward the current program. However, since the cell Can of the last word line WLn adjacent to the drain select line DSL is programmed last, the phenomenon that the cell level is shifted toward the programmed side due to cell interference does not occur.

따라서, 드레인 셀렉트 라인(DSL)에 인접한 워드라인과 다른 워드라인들 간에는 셀 간섭 정도의 차이를 갖게 되고 이에 따라 전체 셀의 문턱전압 분포의 증가가 야기된다. 또한, 셀 크기가 점차 감소하는 추게 하에서는 셀 간섭 정도의 차이가 더욱 커져 셀의 문턱전압 분포 증가가 심해지게 되며, 이에 따라 리텐션(retention) 또는 사이클링(cycling) 특성이 악화될 수 있다. Therefore, there is a difference in the degree of cell interference between the word line adjacent to the drain select line DSL and other word lines, thereby increasing the threshold voltage distribution of the entire cell. In addition, under the fact that the cell size gradually decreases, the difference in the degree of cell interference becomes greater, thereby increasing the threshold voltage distribution of the cell, and thus, retention or cycling characteristics may deteriorate.

본 발명의 실시예는 모든 워드라인에 연결된 메모리 셀들에 발생되는 프로그램 간섭 현상을 균일화하여 메모리 셀들의 문턱전압 분포들을 좁힐 수 있다. According to the embodiment of the present invention, the threshold voltage distributions of the memory cells may be narrowed by equalizing program interference occurring in the memory cells connected to all word lines.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들을 프로그램하기 전에 상기 셀렉트 라인과 상기 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가하는 단계, 및 상기 워드라인에 연결된 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계를 포함할 수 있다. A method of operating a memory device according to an exemplary embodiment of the present invention may include applying a program voltage to a dummy word line between the select line and the word line before programming the memory cells connected to the word line closest to the select line among the word lines. And performing a program operation and a program verify operation on memory cells connected to the word line.

상기 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계는, 상기 더미 워드라인에 프로그램 전압을 인가하고 상기 워드라인에 검증 전압을 인가하여 상기 프로그램 검증 동작을 실시하는 단계를 포함할 수 있다. The performing of the program operation and the program verify operation may include applying the program voltage to the dummy word line and applying the verify voltage to the word line to perform the program verify operation.

상기 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계 이후에, 상기 더미 워드라인에 프로그램 전압을 인가하는 단계가 더 포함될 수 있다. After performing the program operation and the program verify operation, the method may further include applying a program voltage to the dummy word line.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계, 및 상기 프로그램 동작 및 프로그램 검증 동작 이후에, 상기 셀렉트 라인과 상기 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가하는 단계를 포함할 수 있다. A method of operating a memory device according to an exemplary embodiment of the present invention may include: performing a program operation and a program verify operation on memory cells connected to a word line closest to a select line among word lines, and after the program operation and the program verify operation. The method may include applying a program voltage to a dummy word line between the select line and the word line.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들의 프로그램 동작을 실시하는 단계, 및 상기 셀렉트 라인과 상기 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가하고 상기 워드라인에 검증 전압을 인가하여 프로그램 검증 동작을 실시하는 단계를 포함할 수 있다. A method of operating a memory device according to an exemplary embodiment of the present invention may include performing program operations of memory cells connected to a word line closest to a select line among word lines, and a dummy word line between the select line and the word line. And applying a program voltage to the word line and applying a verify voltage to the word line.

상기 셀렉트 라인은 드레인 셀렉트 라인 또는 소스 셀렉트 라인이 될 수 있다. The select line may be a drain select line or a source select line.

상기 더미 워드라인에 상기 프로그램 전압이 적어도 2회 이상 인가될 수 있다. The program voltage may be applied to the dummy word line at least twice.

상기 더미 워드라인에 상기 프로그램 전압이 인가될 때마다 상기 프로그램 전압의 레벨은 높아질 수 있다. Each time the program voltage is applied to the dummy word line, the level of the program voltage may increase.

본 발명의 실시예에 따른 메모리 장치는, 셀렉트 라인들에 연결된 셀렉트 트랜지스터들, 더미 워드라인들에 연결된 더미 메모리 셀들 및 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이, 상기 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 수행하도록 구성된 동작 회로 그룹, 및 상기 셀렉트 라인과 최외곽 워드라인 사이의 상기 더미 워드라인에 프로그램 전압을 인가하여 상기 동작 회로 그룹을 제어하는 제어 회로를 포함할 수 있다.A memory device according to an embodiment of the present invention may include a memory array including select transistors connected to select lines, dummy memory cells connected to dummy word lines, and memory cells connected to word lines, a program operation of the memory cells, and An operation circuit group configured to perform a program verify operation, and a control circuit for controlling the operation circuit group by applying a program voltage to the dummy word line between the select line and the outermost word line.

상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 동작을 실시하기 전에 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다. The control circuit may be further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line before performing the program operation of the memory cells connected to the outermost word line.

상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 검증 동작을 실시할 때 또한 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다. The control circuit may be further configured to perform the operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line when performing the program verify operation of the memory cells connected to the outermost word line. have.

상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 동작 및 프로그램 검증 동작이 완료된 후 또한 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다. The control circuit is further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line after the program operation and the program verify operation of the memory cells connected to the outermost word line are completed. Can be.

상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 동작 및 프로그램 검증 동작이 완료된 후에 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다. The control circuit may be further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line after the program operation and the program verify operation of the memory cells connected to the outermost word line are completed. Can be.

상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 검증 동작을 실시할 때 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다. The control circuit may be further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line when performing the program verify operation of the memory cells connected to the outermost word line. .

상기 셀렉트 라인은 드레인 셀렉트 라인 또는 소스 셀렉트 라인일 수 있다. The select line may be a drain select line or a source select line.

상기 동작 회로 그룹은 상기 더미 워드라인으로 상기 프로그램 전압을 적어도 2회 이상 인가할 수 있다. The operation circuit group may apply the program voltage to the dummy word line at least twice.

상기 동작 회로 그룹은 상기 더미 워드라인에 상기 프로그램 전압을 인가할 때마다 상기 프로그램 전압의 레벨을 상승시킬 수 있다. The operation circuit group may increase the level of the program voltage whenever the program voltage is applied to the dummy word line.

본 발명의 실시예는 더미 워드라인에도 프로그램 전압을 인가함으로써 모든 워드라인에 연결된 메모리 셀들에 발생되는 프로그램 간섭 현상을 균일화하여 메모리 셀들의 문턱전압 분포들을 좁힐 수 있다.The embodiment of the present invention can narrow the threshold voltage distributions of the memory cells by applying a program voltage to the dummy word line to uniform the program interference occurring in the memory cells connected to all the word lines.

도 1은 종래 플래시 메모리 장치의 메모리 셀에 포함되는 메모리 블록에 있어서 셀 문턱전압 분포를 줄이기 위한 구조를 설명하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따라 더미 워드라인의 셀에 블라인드 프로그램 동작을 수행하는 방식을 설명하기 위한 도면이다. 1 is a diagram illustrating a structure for reducing cell threshold voltage distribution in a memory block included in a memory cell of a conventional flash memory device.
2 is a block diagram illustrating a configuration of a memory device according to an embodiment of the present invention.
3 to 5 are diagrams for describing a method of performing a blind program operation on a cell of a dummy word line according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

플래시 메모리 장치Flash memory device

도 2는 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 2 is a block diagram illustrating a memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 메모리 어레이(210), 메모리 어레이(210)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(230, 240, 250, 260, 270, 280), 및 더미 워드라인(DWL1, DWL2)의 셀(DSCa, SSCa)에 프로그램 전압을 인가하는 블라인드 프로그램을 수행함으로써 메모리 셀들의 문턱전압 분포를 감소시키기 위해 동작 회로 그룹(230, 240, 250, 260, 270, 280)을 제어하도록 구성된 제어 회로(220)를 포함한다. Referring to FIG. 2, a memory device according to an embodiment of the present invention may include an operation circuit group 230, 240, configured to perform a program operation or a read operation of a memory array 210, memory cells included in the memory array 210. By performing a blind program for applying a program voltage to the cells DSCa and SSCa of the 250, 260, 270, and 280, and the dummy word lines DWL1 and DWL2, an operation circuit group (i.e., Control circuitry 220 configured to control 230, 240, 250, 260, 270, 280.

낸드 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(230), 로우 디코더(240), 페이지 버퍼 그룹(250), 열선택 회로(260), 입출력 회로(270), 그리고 패스/페일 체크 회로(280)를 포함한다.In the case of the NAND flash memory device, the operation circuit group includes the voltage generation circuit 230, the row decoder 240, the page buffer group 250, the column selection circuit 260, the input / output circuit 270, and the pass / fail check circuit. 280.

메모리 어레이(210)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0, ..., STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0, ..., Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1, ..., STk)은 대응하는 비트 라인들(BL1, ..., BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 한편, 최외곽 메모리 셀(Ca0)과 소스 셀렉트 트랜지스터(SST) 사이, 최외곽 메모리 셀(Can)과 드레인 셀렉트 트랜지스터(DST) 사이에는 더미 메모리 셀(SSCa, DSCa)이 각각 형성된다. 따라서, 드레인 셀렉트 라인(DSL)과 워드라인(WLn) 사이에 더미 워드라인(DWL2)이 형성되고, 소스 셀렉트 라인(SSL)과 워드라인(WL0) 사이에 더미 워드라인(DWL1)이 형성된다. The memory array 210 includes a plurality of memory blocks. 2 shows one of the memory blocks. Each memory block includes a plurality of strings ST0, ..., STk. Each string ST1 includes a source select transistor SST connected to a common source line CSL, a plurality of memory cells Ca0,..., Can, and a drain select transistor connected to a bit line BL1. DST). The gate of the source select transistor SST is connected to the source select line SSL, the gates of the memory cells Ca0, ..., Can are connected to the word lines WL0, ..., WLn, respectively. The gate of the drain select transistor DST is connected to the drain select line DSL. The strings ST1, ..., STk are connected to the corresponding bit lines BL1, ..., BLk, respectively, and are commonly connected to the common source line CSL. Meanwhile, dummy memory cells SSCa and DSCa are formed between the outermost memory cell Ca0 and the source select transistor SST and between the outermost memory cell Can and the drain select transistor DST. Accordingly, the dummy word line DWL2 is formed between the drain select line DSL and the word line WLn, and the dummy word line DWL1 is formed between the source select line SSL and the word line WL0.

낸드 플래시 메모리 장치에서 각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. In the NAND flash memory device, each memory block may be divided into physical page units or logical page units. Pages (or even pages and odd pages) become basic units of a program operation or a read operation.

예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0, ..., Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.For example, memory cells Ca0,..., Ck0 connected to one word line (eg, WL0) constitute one physical page. Further, even-numbered memory cells Ca0, Cc0, ..., Ck-10 connected to one word line (eg, WL0) constitute one even physical page, and odd-numbered memory cells Cb0, Cd0,. .., Ck0) may constitute a single physical page.

워드라인에는 프로그램을 위한 프로그램 펄스 전압이 인가됨으로써 데이터를 입력하기 위한 프로그램 동작이 실시된다. 이 때, 인접한 워드라인들의 메모리 셀들에 프로그램 간섭 현상이 발생되어 문턱전압이 상승하게 된다. 중앙에 위치하는 각각의 워드라인들(WL1, ..., WLn-1)은 양쪽에 인접한 워드라인들의 메모리 셀들을 각각 프로그램하기 위한 2번의 프로그램 루프(프로그램 동작 및 프로그램 검증 동작을 포함하는)에 의해 2번의 프로그램 간섭 현상이 발생된다. 하지만, 최외곽 워드라인(WL0 또는 WLn)의 메모리 셀들은 한쪽이 인접한 워드라인(WL1 또는 WLn-1)의 메모리 셀들을 프로그램하기 위한 한 번의 프로그램 루프만 실시되므로 최외곽 워드라인(WL0 또는 WLn)의 메모리 셀들에는 한 번의 프로그램 간섭 현상만이 발생된다. The program operation for inputting data is performed by applying a program pulse voltage for the program to the word line. In this case, program interference occurs in memory cells of adjacent word lines, thereby increasing a threshold voltage. Each of the centrally located word lines WL1, ..., WLn-1 is provided in two program loops (including a program operation and a program verify operation) for programming memory cells of word lines adjacent to both sides, respectively. This causes two program interference phenomena. However, since the memory cells of the outermost word line WL0 or WLn have only one program loop for programming the memory cells of the adjacent word line WL1 or WLn-1, the outermost word line WL0 or WLn Only one program interference occurs in the memory cells.

따라서, 워드라인들(WL1, ..., WLn-1)에 연결된 메모리 셀들의 문턱전압 변화량과 최외곽 워드라인(WL0 또는 WLn)에 연결된 메모리 셀들의 문턱전압 변화량이 달라져, 전체적인 메모리 셀들의 문턱전압 분포폭이 넓어진다. Accordingly, the threshold voltage variation of the memory cells connected to the word lines WL1,..., WLn-1 and the threshold voltage variation of the memory cells connected to the outermost word line WL0 or WLn are changed, so that the thresholds of the entire memory cells are different. The voltage distribution width becomes wider.

본 발명의 실시예에서는 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)과 워드라인(WL0 및 WLn) 사이에 더미 워드라인(DWL1, DWL2)을 설치하고, 더미 워드라인(DWL1, DWL2)에 프로그램 전압을 인가하여 최외곽 워드라인(WL0 또는 WLn)과 다른 워드라인(WL1, ..., WLn-1)들에 연결된 메모리 셀들에 동일한 프로그램 간섭 현상이 발생되도록 한다. 즉, 더미 워드라인(DWL1, DWL2)에 프로그램 검증 과정을 수반하지 않고 프로그램 동작만 실시하는 블라인드 프로그램을 수행함으로써 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)과 인접한 워드라인(WL0 또는 WLn)의 셀(Ca0 또는 Can)도 다른 워드라인(WL1, ..., WLn-1)의 셀(Ca1, ..., Can-1)과 동일한 정도의 프로그램 간섭을 받을 수 있도록 하였다. 이에 대해서는 후에 상세히 설명하기로 한다. In an exemplary embodiment of the present invention, dummy word lines DWL1 and DWL2 are disposed between the drain select line DSL or the source select line SSL and the word lines WL0 and WLn, and the dummy word lines DWL1 and DWL2 are disposed in the dummy word lines DWL1 and DWL2. A program voltage is applied to cause the same program interference phenomenon to occur in memory cells connected to the outermost word line WL0 or WLn and other word lines WL1,..., WLn-1. That is, the word line WL0 or WLn adjacent to the drain select line DSL or the source select line SSL is performed by performing a blind program that performs only a program operation without the program verification process on the dummy word lines DWL1 and DWL2. The cells Ca0 or Can may also receive the same amount of program interference as the cells Ca1, ..., Can-1 of the other word lines WL1, ..., WLn-1. This will be described later in detail.

제어 회로(220)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(220)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(220)는 메모리 블록의 더미 워드라인(DWL1, DWL2)에 프로그램 펄스 전압을 인가함으로써 전체적인 셀의 문턴전압 분포 감소를 위한 블라인드 프로그램이 수행될 수 있도록 동작 회로 그룹(230, 240, 250, 260, 270, 280)을 제어한다. The control circuit 220 internally outputs the program operation signal PGM, the read operation signal READ, or the erase operation signal ERASE in response to the command signal CMD, and according to the type of operation, the page buffer group 250 ) Outputs control signals PS SIGNALS for controlling the page buffers included in. In addition, the control circuit 220 internally outputs the row address signal RADD and the column address signal CADD in response to the address signal ADD. In addition, the control circuit 220 applies the program pulse voltage to the dummy word lines DWL1 and DWL2 of the memory block so that the blind program for reducing the distribution of the munturn voltage of the entire cell can be performed. 250, 260, 270, and 280.

전압 공급 회로(230, 240)는 제어 회로(220)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(230) 및 로우 디코더(240)를 포함한다. 전압 공급 회로(230, 240)에 의해 워드라인(WL0, ..., WLn)에 대한 프로그램을 위한 프로그램 펄스 신호 및 더미 워드라인(DWL1, DWL2)에 대한 블라인드 프로그램을 위한 프로그램 펄스 신호가 제공된다. 본 발명에서는 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)에 인접한 워드라인(WL0 또는 WLn)에 대해 프로그램 및 검증 과정이 이루어지기 전, 후, 또는 그 중간에 더미 워드라인(DWL1, DWL2)에 프로그램 펄스 신호가 인가된다. 이에 대해서는 후에 상세히 설명하기로 한다. The voltage supply circuits 230 and 240 select drain voltages of the selected memory block in response to the signals READ, PGE, ERASE, and RADD of the control circuit 220. It supplies to the line DSL, the word lines WL0,..., WLn and the source select line SSL. This voltage supply circuit includes a voltage generator circuit 230 and a row decoder 240. The voltage supply circuits 230 and 240 provide a program pulse signal for programming the word lines WL0, ..., WLn and a program pulse signal for the blind program for the dummy word lines DWL1 and DWL2. . In the present invention, the dummy word lines DWL1 and DWL2 are provided before, after, or in the middle of the program and verification processes on the word lines WL0 or WLn adjacent to the drain select line DSL or the source select line SSL. The program pulse signal is applied. This will be described later in detail.

전압 발생 회로(230)는 제어 회로(220)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass)을 글로벌 라인들로 출력한다. The voltage generation circuit 230 outputs operating voltages for programming, reading, or erasing memory cells as global lines in response to the operation signals PGM, READ, and ERASE, which are internal command signals of the control circuit 220, When programming memory cells, operating voltages (eg, Vpgm and Vpass) for programming are output as global lines.

로우 디코더(240)는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(230)에서 발생된 동작 전압들을 메모리 어레이(210)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1, ..., STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, DWL2, WL[n:0], DWL1, SSL)로 인가된다. In response to the row address signals RADD of the control circuit 220, the row decoder 240 may convert operating voltages generated by the voltage generation circuit 230 to a string of selected memory blocks among the memory blocks of the memory array 210. To ST1, ..., STk. That is, the operating voltages are applied to the local lines DSL, DWL2, WL [n: 0], DWL1, SSL of the selected memory block.

페이지 버퍼 그룹(250)은 비트라인들(BL1, ..., BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(220)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0, ..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1, ..., BL4)에 각각 인가한다. The page buffer group 250 includes page buffers (not shown) respectively connected to the bit lines BL1,..., BLk. In response to the control signals PB SIGNALS of the control circuit 220, voltages necessary for storing data in the cells Ca0,..., Ck0 are respectively applied to the bit lines BL1,..., BL4. .

컬럼 선택 회로(260)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(260)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.The column selection circuit 260 selects the page buffers included in the page buffer group 250 in response to the column address signal CADD output from the control circuit 220. The latched data of the page buffer selected by the column select circuit 260 is output.

입출력 회로(270)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(250)으로 입력하기 위하여 제어 회로(220)에 제어에 따라 데이터를 컬럼 선택 회로(260)에 전달한다. 컬럼 선택 회로(260)가 전달된 데이터를 페이지 버퍼 그룹(250)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(270)는 페이지 버퍼 그룹(250)의 페이지 버퍼들로부터 컬럼 선택 회로(260)를 통해 전달된 데이터를 외부로 출력한다.The input / output circuit 270 transfers data to the column selection circuit 260 under control of the control circuit 220 in order to input data input from the outside into the page buffer group 250 during a program operation. When the column selection circuit 260 sequentially transfers the transferred data to the page buffers of the page buffer group 250, the page buffers store the input data in an internal latch. In addition, during the read operation, the input / output circuit 270 outputs data transferred through the column select circuit 260 from the page buffers of the page buffer group 250 to the outside.

패스/페일 체크 회로(280)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(280)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다. 본 발명의 실시예는 패스/페일 체크 회로(280)가 워드라인(WL0, ..., WLn)의 셀(Ca0, ..., Can) 에 대한 프로그램의 검증 동작만을 수행하며, 더미 워드라인(DWL1, DWL2)의 셀(SSCa, DSCa)에 대한 블라인드 프로그램의 검증 동작은 수행하지 않는다. The pass / fail check circuit 280 checks whether an error cell having a threshold voltage lower than a target voltage among programmed memory cells is generated in the program verify operation performed after the program operation, and outputs the result as a check signal PFC. In addition, the pass / fail check circuit 280 also counts the number of error cells generated when an error cell occurs and outputs a counting result as a counting signal CS. According to an exemplary embodiment of the present invention, the pass / fail check circuit 280 performs only a verification operation of a program for the cells Ca0, ..., Can of the word lines WL0, ..., WLn, and a dummy word line. The verification operation of the blind program for the cells SSCa and DSCa of the DWL1 and DWL2 is not performed.

이하에서는, 더미 워드라인의 셀에 대한 블라인드 프로그램을 수행함으로써 플래시 메모리 장치의 전체 셀의 문턱전압 분포를 감소시키는 방법을 설명하기로 한다. Hereinafter, a method of reducing the threshold voltage distribution of all cells of a flash memory device by performing a blind program for a cell of a dummy word line will be described.

셀 Cell 문턱전압Threshold voltage 분포 개선 방법 How to improve distribution

전술한 바와 같이, 본 발명의 플래시 메모리 장치의 메모리 어레이에 포함되는 메모리 블록에는 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 인접하는 더미 워드라인(DWL1, DWL2)이 포함된다. 이러한 더미 워드라인(DWL1, DWL2)의 셀(SSCa, DSCa)에 대해 검증을 수행하지 않는 프로그램을 수행함으로써 전체적인 셀의 문턱전압 분포를 개선할 수 있다. 본 명세서에서는 이러한 검증의 대상이 되지 않는 프로그램을 블라인드(blind) 프로그램이라 칭하기로 한다. As described above, the memory block included in the memory array of the flash memory device of the present invention includes the dummy word lines DWL1 and DWL2 adjacent to the drain select line DSL and the source select line SSL. By performing a program that does not perform verification on the cells SSCa and DSCa of the dummy word lines DWL1 and DWL2, the threshold voltage distribution of the entire cell may be improved. In the present specification, a program that is not subject to verification is referred to as a blind program.

이하에서는, 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)의 셀(Can)과 다른 워드라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1) 간의 셀 문턱전압 분포를 감소시키기 위한 방법에 대해 설명한다. 이러한 방법은 소스 셀렉트 라인(SSL)에 인접한 워드라인(WL0)의 셀(Ca0)에 대해서도 동일하게 적용될 수 있다.Hereinafter, between the cell Can of the word line WLn adjacent to the drain select line DSL and the cells Ca0, ..., Can-1 of the other word lines WL0, ..., WLn-1. A method for reducing the cell threshold voltage distribution will be described. This method is equally applicable to the cell Ca0 of the word line WL0 adjacent to the source select line SSL.

더미 워드라인(DWL1, DWL2)의 셀(SSCa, DSCa)에 대한 블라인드 프로그램은 소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WL0 또는 WLn)의 셀(Ca0 또는 Can)에 대한 프로그램 검증 동작 중에 수행될 수도 있고, 프로그램 및 그에 대한 검증 동작 전 또는 그 동작이 모두 완료된 후에 수행될 수도 있다. The blind program for the cells SSCa and DSCa of the dummy word lines DWL1 and DWL2 is applied to the cells Ca0 or Can of the word line WL0 or WLn adjacent to the source select line SSL or the drain select line DSL. The operation may be performed during the program verify operation, or may be performed before or after the program and the verify operation are all completed.

먼저, 도 3은 본 발명의 일 실시예에 따라 검증 동작 중에 더미 워드라인(DWL2)의 셀(DSCa)에 대해 블라인드 프로그램을 수행하는 방식을 설명하기 위한 도면이다. First, FIG. 3 is a diagram for describing a method of performing a blind program on a cell DSC of a dummy word line DWL2 during a verify operation according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 드레인 셀렉트 라인(DSL)에 가장 인접한 워드라인(WLn)에 연결된 셀(Can)의 프로그램 동작을 실시하기 위하여 선택된 워드라인(WLn)에 프로그램 전압이 펄스 형태로 인가된다. 프로그램 동작이 실시된 후 프로그램 검증 동작이 실시된다. 프로그램 검증 동작을 위해 선택된 워드라인(WLn)에 검증 전압이 펄스 형태로 인가된다. 프로그램 동작과 프로그램 검증 동작이 하나의 프로그램 루프가 되며, 프로그램 루프는 메모리 셀의 문턱전압이 목표 전압보다 높아질 때까지 반복적으로 실시된다. 프로그램 루프가 반복 실시된 때마다 선택된 워드라인에 인가되는 프로그램 전압의 레벨도 높아진다. 프로그램 동작과 프로그램 검증 동작은 이미 널리 알려져 있으므로, 구체적인 설명은 생략하기로 한다. 2 and 3, a program voltage is applied to a selected word line WLn in a pulse form to perform a program operation of a cell Can connected to a word line WLn closest to a drain select line DSL. do. After the program operation is performed, the program verify operation is performed. The verify voltage is applied in a pulse form to the word line WLn selected for the program verify operation. The program operation and the program verify operation become one program loop, and the program loop is repeatedly performed until the threshold voltage of the memory cell is higher than the target voltage. Each time the program loop is repeated, the level of the program voltage applied to the selected word line is also increased. Since the program operation and the program verifying operation are already well known, a detailed description thereof will be omitted.

프로그램 검증 동작 시에는 드레인 셀렉트 라인(DSL)과 워드라인(WLn) 사이에 존재하는 더미 워드라인(DWL2)에 프로그램 펄스 전압이 인가되고 이에 의해 더미 워드라인(DWL2)의 블라인드 프로그램 동작이 수행된다. 더미 워드라인(DWL2)의 셀(DSCa)에 대한 블라인드 프로그램은 다른 워드라인(WLn)의 셀(Can)에 대한 프로그램 검증 시에 수행되며, 데이터를 저장하기 위한 동작이 아니므로 별도의 프로그램 검증 동작을 실시하지 않는다. 더미 워드라인(DWL2)에 연결된 셀(DSCa)의 블라인드 프로그램 동작에 의해 더미 워드라인(DWL1)과 인접한 워드라인(WLn)의 셀(Can)에 프로그램 간섭 현상이 발생된다. 따라서, 드레인 셀렉트 라인(DSL)에 가장 인접한 워드라인(WLn)의 셀(Can)은 프로그램이 완료된 상태에서 인접한 더미 워드라인(DWL2)의 셀(DSCa)에 대한 블라인드 프로그램에 의한 프로그램 간섭을 받기 때문에 다른 워드라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1)과의 관계에서 간섭 정도의 차이가 감소하게 된다. 이에 따라, 전체적인 셀의 문턱전압 분포가 감소하게 된다. In the program verify operation, a program pulse voltage is applied to the dummy word line DWL2 existing between the drain select line DSL and the word line WLn, thereby performing a blind program operation of the dummy word line DWL2. The blind program for the cell DSCa of the dummy word line DWL2 is performed at the time of program verification for the cell Can of another word line WLn. Since the blind program is not an operation for storing data, a separate program verification operation is performed. Do not perform. The program interference phenomenon occurs in the cell Can of the word line WLn adjacent to the dummy word line DWL1 by the blind program operation of the cell DSC connected to the dummy word line DWL2. Therefore, the cell Can of the word line WLn closest to the drain select line DSL is subjected to program interference by the blind program for the cell DSC of the adjacent dummy word line DWL2 when the program is completed. The difference in the degree of interference is reduced in relation to the cells Ca0, ..., Can-1 of the other word lines WL0, ..., WLn-1. Accordingly, the threshold voltage distribution of the entire cell is reduced.

한편, 드레인 셀렉트 라인(DSL)에 가장 인접한 워드라인(WLn)의 셀(Can)에 프로그램을 위한 프로그램 전압이 펄스 형태로 인가되는 동안 더미 워드라인(DWL2)에는 0V의 전압이 가해지거나 워드라인(WLn)에 인가되는 프로그램 전압이 동일하게 인가될 수 있다. 워드라인(WLn)에 인가되는 프로그램 전압을 동일하게 인가하는 경우에는 프로그램 간섭이 더욱 커져 셀의 문턱전압 분포 감소 효과가 극대화될 수 있다. 또한, 워드라인(WLn)의 셀(Can)에 프로그램 동작이 실시되는 동안 더미 워드라인(DWL2)은 플로팅 상태로 남겨놓을 수도 있다. Meanwhile, while a program voltage for programming is applied to the cell Can of the word line WLn closest to the drain select line DSL in the form of a pulse, a voltage of 0V is applied to the dummy word line DWL2 or the word line ( The program voltage applied to WLn may be equally applied. In the case of applying the same program voltage to the word line WLn, the program interference is further increased to maximize the effect of reducing the threshold voltage distribution of the cell. In addition, while the program operation is performed on the cell Can of the word line WLn, the dummy word line DWL2 may be left in a floating state.

한편, 도 4는 본 발명의 일 실시예에 따라 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)의 셀(Can) 대한 프로그램 동작 및 이에 대한 프로그램 검증 동작이 모두 완료된 후에 더미 워드라인(DWL2)의 셀(DSCa)에 대해 블라인드 프로그램이 수행되는 방식을 설명하기 위한 도면이다. Meanwhile, FIG. 4 illustrates a dummy word line DWL2 after all of a program operation and a program verify operation for the cell Can of the word line WLn adjacent to the drain select line DSL are completed according to an embodiment of the present invention. A diagram for describing a method of performing a blind program on a cell DSCa of FIG.

도 4를 참조하면, 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작 및 이에 대한 프로그램 검증 동작이 모두 완료된 후에 더미 워드라인(DWL2)의 셀(DSCa)에 블라인드 프로그램 동작이 수행될 수 있음을 알 수 있다. 블라인드 프로그램을 위한 프로그램 전압은 펄스 형태로 1회 이상 인가될 수 있다. 도 4에는 더미 워드라인(DWL2)에 프로그램 전압이 펄스 형태로 2회 인가되는 경우가 예시되었으나, 이보다 많은 횟수의 펄스 전압이 프로그램 전압으로서 인가될 수 있다. 이는 워드라인(WLn)의 셀(Can)에 가해져야 할 프로그램 간섭의 정도에 따라 적절히 선택될 수 있다.Referring to FIG. 4, after the program operation and the program verify operation for the cell Can of the word line WLn adjacent to the drain select line DSL are completed, the cell DSCa of the dummy word line DWL2 is completed. It can be seen that the blind program operation can be performed. The program voltage for the blind program may be applied one or more times in the form of a pulse. In FIG. 4, a case in which the program voltage is applied twice to the dummy word line DWL2 in the form of a pulse is illustrated, but a greater number of pulse voltages may be applied as the program voltage. This may be appropriately selected according to the degree of program interference to be applied to the cell Can of the word line WLn.

더미 워드라인(DWL2)의 셀(DSCa)에 대한 블라인드 프로그램에 의해 워드라인(WLn)의 셀(Can)은 다른 워드라인들(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1)과 동일한 프로그램 간섭을 받을 수 있게 된다. 이에 따라 전체적인 셀의 문턱전압 분포가 감소할 수 있다. The cell Can of the word line WLn is formed by the blind program for the cell DSC of the dummy word line DWL2, and the cells Ca0,... Of the other word lines WL0,. , Can-1) can receive the same program interference. Accordingly, the threshold voltage distribution of the entire cell can be reduced.

또한, 도 5는 본 발명의 일 실시예에 따라 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn)의 셀(Can)에 대해 프로그램 동작 및 이에 대한 프로그램 검증 동작을 수행하기 전 더미 워드라인(DWL2)의 셀(DSCa)에 대해 블라인드 프로그램 동작을 수행하는 방식을 설명하기 위한 도면이다. In addition, FIG. 5 illustrates a dummy word line DWL2 before a program operation and a program verify operation are performed on a cell Can of a word line WLn adjacent to a drain select line DSL according to an exemplary embodiment of the present invention. FIG. 4 is a diagram for describing a method of performing a blind program operation on a cell DSC of FIG.

도 5를 참조하면, 드레인 셀렉트 라인(DSL)과 워드라인(WLn) 사이의 더미 워드라인(DWL2)의 셀(DSCa)에 블라인드 프로그램을 위한 프로그램 전압을 인가한 후에 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작 및 프로그램 검증 동작을 수행할 수 있음을 알 수 있다. 이 경우 역시 더미 워드라인(DWL2)에는 1회 이상의 프로그램 전압이 펄스 형태로 인가될 수 있다. 더미 워드라인(DWL2)의 셀(DSCa)에 블라인드 프로그램이 수행됨으로써 워드라인(WLn)의 셀(Can)은 프로그램 동작 및 프로그램 검증 동작 전 프로그램 간섭을 미리 받게 된다. 이에 따라 셀의 문턱전압 분포가 증가하게 되는데, 이후, 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작이 수행됨으로써 결과적으로는 다른 워드라인들(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1)과 동일한 정도의 프로그램 간섭을 받은 것이 되므로 셀의 문턱전압 분포가 감소하는 효과를 기대할 수 있다. Referring to FIG. 5, after the program voltage for the blind program is applied to the cell DSCa of the dummy word line DWL2 between the drain select line DSL and the word line WLn, the cell of the word line WLn ( It can be seen that the program operation and the program verification operation for Can) can be performed. In this case, one or more program voltages may be applied to the dummy word line DWL2 in a pulse form. Since the blind program is performed on the cell DSCa of the dummy word line DWL2, the cell Can of the word line WLn receives the program interference before the program operation and the program verify operation. As a result, the threshold voltage distribution of the cell is increased. Then, a program operation is performed on the cell Can of the word line WLn, and as a result, the other word lines WL0,... Since the same interference as that of the cells Ca0, ..., Can-1, the threshold voltage distribution of the cell can be reduced.

이상에서는 3가지 방법만을 예로 들어 설명하였으나, 이와는 다른 방식 또는 위의 방법들을 조합한 방식이 이용될 수도 있다. 예를 들면, 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작 전 더미 워드라인(DWL2)의 셀(DSCa)에 블라인드 프로그램을 수행한 후, 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작 중 프로그램 검증 동작에서 다시 한 번 더미 워드라인(DWL2)의 셀(DSCa)에 대해 블라인드 프로그램을 수행할 수 있다. 또한, 워드라인(WLn)의 셀(Can)에 대한 프로그램 검증 동작 중 더미 워드라인(DWL2)의 셀(DSCa)에 대해 블라인드 프로그램을 수행하고, 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작 완료 후에 더미 워드라인(DWL2)의 셀(DSCa)에 대한 블라인드 프로그램을 다시 한 번 수행할 수도 있으며, 워드라인(WLn)의 셀(Can)에 대한 프로그램 동작 시작 전과 후에 더미 워드라인(DWL2)의 셀(DSCa)에 대한 블라인드 프로그램을 수행할 수도 있다.In the above description, only three methods have been described as examples, but a different method or a combination of the above methods may be used. For example, after performing a blind program on the cell DSC of the dummy word line DWL2 before the program operation on the cell Can of the word line WLn, the blind program of the cell Can of the word line WLn is performed. In the program verifying operation during the program operation, the blind program may be performed on the cell DSC of the dummy word line DWL2 once again. In addition, during the program verify operation for the cell Can of the word line WLn, a blind program is performed for the cell DSC of the dummy word line DWL2 and the program for the cell Can of the word line WLn. After the operation is completed, the blind program for the cell DSC of the dummy word line DWL2 may be performed once again, and before and after the start of the program operation for the cell Can of the word line WLn, the dummy word line DWL2 may be executed. It is also possible to perform a blind program for the cell DSC of.

위에서 설명한 방식들이 소스 셀렉트 라인(SSL)과 인접한 워드라인(WL0)의 셀(Ca0)에 대해서도 동일하게 적용될 수 있음은 앞서 설명한 바와 같다. As described above, the above-described schemes may be equally applied to the cell Ca0 of the word line WL0 adjacent to the source select line SSL.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.Although the present invention has been described by specific embodiments such as specific components and the like, but the embodiments and the drawings are provided to assist in a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations can be made from these descriptions.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. Therefore, the spirit of the present invention should not be construed as being limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the following claims, I will say.

210: 메모리 어레이
220: 제어 회로
230: 전압 발생 회로
240: 로우 디코더
250: 페이지 버퍼 그룹
260: 컬럼 선택 회로
270: 입출력 회로
280: 패스/페일 체크 회로210: memory array
220: control circuit
230: voltage generating circuit
240: low decoder
250: page buffer group
260: column selection circuit
270 input / output circuit
280: pass / fail check circuit

Claims

워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들을 프로그램하기 전에 상기 셀렉트 라인과 상기 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가하는 단계; 및
상기 워드라인에 연결된 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계를 포함하는 메모리 장치의 동작 방법. Applying a program voltage to a dummy word line between the select line and the word line before programming the memory cells connected to the word line closest to the select line among the word lines; And
And performing a program operation and a program verify operation on the memory cells connected to the word line.

청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee.

제1항에 있어서,
상기 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계는,
상기 더미 워드라인에 프로그램 전압을 인가하고 상기 워드라인에 검증 전압을 인가하여 상기 프로그램 검증 동작을 실시하는 단계를 포함하는 메모리 장치의 동작 방법. The method of claim 1,
In the performing of the program operation and the program verifying operation,
And applying a program voltage to the dummy word line and applying a verify voltage to the word line to perform the program verify operation.

청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid.

제1항 또는 제2항에 있어서,
상기 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계 이후에,
상기 더미 워드라인에 프로그램 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법. The method according to claim 1 or 2,
After the program operation and the program verify operation,
And applying a program voltage to the dummy word line.

워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계; 및
상기 프로그램 동작 및 프로그램 검증 동작 이후에, 상기 셀렉트 라인과 상기 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법. Performing a program operation and a program verify operation on memory cells connected to a word line closest to the select line among the word lines; And
And applying a program voltage to a dummy word line between the select line and the word line after the program operation and the program verify operation.

청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee.

제4항에 있어서,
상기 프로그램 동작 및 프로그램 검증 동작을 실시하는 단계는,
상기 더미 워드라인에 프로그램 전압을 인가하고 상기 워드라인에 검증 전압을 인가하여 상기 프로그램 검증 동작을 실시하는 단계를 포함하는 메모리 장치의 동작 방법. The method of claim 4, wherein
In the performing of the program operation and the program verifying operation,
And applying a program voltage to the dummy word line and applying a verify voltage to the word line to perform the program verify operation.

워드라인들 중 셀렉트 라인과 가장 인접한 워드라인에 연결된 메모리 셀들의 프로그램 동작을 실시하는 단계; 및
상기 셀렉트 라인과 상기 워드라인 사이의 더미 워드라인에 프로그램 전압을 인가하고 상기 워드라인에 검증 전압을 인가하여 프로그램 검증 동작을 실시하는 단계를 포함하는 메모리 장치의 동작 방법. Performing a program operation on memory cells connected to a word line closest to the select line among the word lines; And
And applying a program voltage to a dummy word line between the select line and the word line and applying a verify voltage to the word line to perform a program verify operation.

청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee.

제1항, 제4항 또는 제6항에 있어서,
상기 셀렉트 라인은 드레인 셀렉트 라인 또는 소스 셀렉트 라인이 되는 메모리 장치의 동작 방법. The method according to claim 1, 4 or 6,
And the select line is a drain select line or a source select line.

청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid.

제1항, 제4항 또는 제6항에 있어서,
상기 더미 워드라인에 상기 프로그램 전압이 적어도 2회 이상 인가되는 메모리 장치의 동작 방법. The method according to claim 1, 4 or 6,
And the program voltage is applied to the dummy word line at least twice.

청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee.

제8항에 있어서,
상기 더미 워드라인에 상기 프로그램 전압이 인가될 때마다 상기 프로그램 전압의 레벨이 높아지는 메모리 장치의 동작 방법. The method of claim 8,
And a level of the program voltage increases whenever the program voltage is applied to the dummy word line.

셀렉트 라인들에 연결된 셀렉트 트랜지스터들, 더미 워드라인들에 연결된 더미 메모리 셀들 및 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이;
상기 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 수행하도록 구성된 동작 회로 그룹; 및
상기 셀렉트 라인과 최외곽 워드라인 사이의 상기 더미 워드라인에 프로그램 전압을 인가하도록 상기 동작 회로 그룹을 제어하는 제어 회로를 포함하는 메모리 장치.A memory array including select transistors connected to select lines, dummy memory cells connected to dummy word lines, and memory cells connected to word lines;
An operating circuit group configured to perform a program operation and a program verify operation of the memory cells; And
And a control circuit for controlling the operation circuit group to apply a program voltage to the dummy word line between the select line and the outermost word line.

청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee.

제10항에 있어서,
상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 동작을 실시하기 전에 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치. The method of claim 10,
And the control circuit is further configured to control the operation circuit group such that the program voltage is applied to the dummy word line before performing the program operation of the memory cells connected to the outermost word line.

청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee.

제11항에 있어서,
상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 검증 동작을 실시할 때 또한 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치. The method of claim 11,
The control circuit is further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line when performing the program verify operation of the memory cells connected to the outermost word line. .

청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee.

제11항 또는 제12항에 있어서,
상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 동작 및 프로그램 검증 동작이 완료된 후 또한 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치. The method according to claim 11 or 12, wherein
The control circuit is further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line after the program operation and the program verify operation of the memory cells connected to the outermost word line are completed. Memory device.

청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid.

제10항에 있어서,
상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 동작 및 프로그램 검증 동작이 완료된 후에 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치. The method of claim 10,
The control circuit is further configured to perform an operation of controlling the operation circuit group such that the program voltage is applied to the dummy word line after the program operation and the program verify operation of the memory cells connected to the outermost word line are completed. Device.

청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee.

제14항에 있어서,
상기 제어 회로는, 상기 최외곽 워드라인에 연결된 메모리 셀들의 상기 프로그램 검증 동작을 실시할 때 상기 프로그램 전압이 상기 더미 워드라인에 인가되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치. The method of claim 14,
And the control circuit is further configured to control the operation circuit group such that the program voltage is applied to the dummy word line when performing the program verify operation of the memory cells connected to the outermost word line.

청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee.

청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee.

제10항에 있어서,
상기 셀렉트 라인은 드레인 셀렉트 라인 또는 소스 셀렉트 라인인 메모리 장치. The method of claim 10,
And the select line is a drain select line or a source select line.

청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee.

제10항에 있어서,
상기 동작 회로 그룹은 상기 더미 워드라인으로 상기 프로그램 전압을 적어도 2회 이상 인가하는 메모리 장치. The method of claim 10,
The operation circuit group applies the program voltage to the dummy word line at least twice.

청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee.

제18항에 있어서,
상기 동작 회로 그룹은 상기 더미 워드라인에 상기 프로그램 전압을 인가할 때마다 상기 프로그램 전압의 레벨을 상승시키는 메모리 장치.
The method of claim 18,
The operation circuit group increases the level of the program voltage whenever the program voltage is applied to the dummy word line.