KR101073134B1 - Method for manufacturing buried pattern using spacer pattering - Google Patents

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Abstract

본 발명은 패드영역을 갖는 매립패턴 형성시 스페이서패터닝 공정을 이용하면서도 충분한 면적의 패드영역을 용이하게 확보할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상에 제1막을 형성하는 단계; 상기 제1막 상에 어느 한쪽 끝단에 패드영역이 정의된 제1희생개구부를 갖는 스페이서를 형성하는 단계; 상기 제1희생개구부를 포함한 전면에 제2막을 형성하는 단계; 패드마스크를 이용하여 상기 제2막을 식각하여 어느 한쪽 끝단에 패드영역이 정의된 제2희생개구부를 갖는 제2막패턴을 형성하는 단계; 상기 패드마스크와 스페이서를 이용하여 상기 제1막을 식각하여 상기 제1희생개구부 및 제2희생개구부가 전사된 제1막패턴을 형성하는 단계; 상기 제1막패턴을 식각장벽으로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치에 매립되는 매립패턴을 형성하는 단계를 포함하고,The present invention is to provide a method for manufacturing a semiconductor device that can easily secure a pad area having a sufficient area while using a spacer patterning process when forming a buried pattern having a pad area. Forming a first film; Forming a spacer having a first sacrificial opening having a pad region defined at one end thereof on the first layer; Forming a second film on the entire surface including the first sacrificial opening; Etching the second layer using a pad mask to form a second layer pattern having a second sacrificial opening having a pad region defined at one end thereof; Etching the first layer using the pad mask and the spacer to form a first layer pattern to which the first and second sacrificial openings are transferred; Etching the substrate using the first film pattern as an etch barrier to form a trench; And forming a buried pattern buried in the trench,

매립패턴, 패드영역, 셀어레이영역, 레이아웃, 개구부 Buried pattern, pad area, cell array area, layout, opening

Description

스페이서패터닝을 이용한 매립패턴 형성 방법{METHOD FOR MANUFACTURING BURIED PATTERN USING SPACER PATTERING}Filling pattern formation method using spacer patterning {METHOD FOR MANUFACTURING BURIED PATTERN USING SPACER PATTERING}

본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 스페이서패터닝을 이용한 매립패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a buried pattern using spacer patterning.

반도체장치가 고집적화되면서 노광 장비의 해상력(Resolution) 한계로 기존의 단위공정(Single Process) 공정으로는 미세 패턴을 얻지 못하고 있다. 이에 파장을 줄여서 해상력을 향상시키는 극자외선 리소그래피(Extreme Ultra Violet Lithography; EUVL) 공정이 개발 중에 있으나 개발 속도가 반도체장치의 개발 속도를 맞춰주지 못하여 패터닝 공정에 적용하는데 어려움이 있다. As semiconductor devices have been highly integrated, fine patterns have not been obtained by conventional single process processes due to the limitation of resolution of exposure equipment. Extreme Ultra Violet Lithography (EUVL) process, which reduces resolution and improves resolution, is under development, but it is difficult to apply to patterning process because the development speed does not keep pace with the development of semiconductor devices.

이에 스페이서패터닝(Spacer Patterning) 공정을 통하여 피치(Pitch)를 늘려서 패터닝하는 공정이 적용되고 있다.Accordingly, a process of increasing the pitch by patterning through a spacer patterning process has been applied.

통상적으로 스페이서패터닝 공정은 피식각층 상에 하드마스크막을 형성하는 단계, 하드마스크막의 일부를 식각하여 분할패턴(Partition pattern)을 형성하는 단계, 분할패턴의 측벽에 스페이서(Spacer)를 형성하는 단계, 분할패턴을 스트립하는 단계, 스페이서를 이용하여 하드마스크막을 식각하는 단계 및 식각된 하드마스크막을 식각장벽으로 피식각층을 식각하는 순서로 진행하고 있다.In general, a spacer patterning process includes forming a hard mask layer on an etched layer, etching a portion of the hard mask layer to form a partition pattern, forming a spacer on sidewalls of the partition pattern, and dividing Stripping the pattern, etching the hard mask layer using a spacer, and etching the etched layer using the etched hard mask layer as an etch barrier.

최근에 스페이서패터닝 공정을 이용하여 매립게이트(Buried Gate; BG) 또는 매립비트라인(Buried Bitline; BBL) 등을 위한 트렌치(Trench)를 형성하는 공정이 도입되었다. 이와 같은 방법에 의해 미세 선폭의 트렌치를 형성하므로써 매립패턴의 선폭을 현저히 줄일 수 있어 고집적 반도체장치에 적용할 수 있다.Recently, a process of forming a trench for a buried gate (BG) or a buried bitline (BBL) using a spacer patterning process has been introduced. By forming a trench having a fine line width by this method, the line width of the buried pattern can be significantly reduced, which can be applied to a highly integrated semiconductor device.

복수의 메모리셀을 갖는 셀어레이 영역(Cell array area)에는 복수개의 매립게이트 및 매립비트라인(이하 '매립패턴'이라 약칭함)이 배치되고, 매립패턴은 셀어레이영역의 한쪽 끝단에 콘택을 형성하기 위하여 한쪽 방향으로 연장된다. 즉, 매립패턴은 셀어레이영역으로부터 한쪽 방향으로 연장된다. 이렇게 한쪽 방향으로 연장된 매립패턴은 콘택을 형성하기 위한 충분한 영역(이하, '패드영역'이라 약칭함)을 확보할 수 있다.A plurality of buried gates and a buried bit line (hereinafter referred to as a "filling pattern") are disposed in a cell array area having a plurality of memory cells, and the buried pattern forms a contact at one end of the cell array area. To extend in one direction. That is, the buried pattern extends in one direction from the cell array region. The buried pattern extending in one direction can secure a sufficient region (hereinafter, abbreviated as 'pad region') for forming a contact.

스페이서패터닝 공정을 이용하는 경우, 셀어레이영역에서 트렌치를 구현하는데는 문제가 없으나, 패드영역을 구현하는데는 어려움이 있다.In the case of using the spacer patterning process, there is no problem in implementing the trench in the cell array region, but there is a difficulty in implementing the pad region.

도 1a 및 도 1b는 종래기술에 따른 매립패턴을 도시한 도면이다.1A and 1B illustrate a buried pattern according to the related art.

도 1a 및 도 1b를 참조하면, 셀어레이영역(CA)과 주변영역(PA1, PA2)을 갖는 기판(11)에 복수개의 매립패턴(100)이 형성되어 있고, 각 매립패턴(100)은 셀어레이영역에 형성된 메인영역(12)과 셀어레이영역(CA)으로부터 어느 한쪽 방향으로 연장되어 패드영역(13)이 형성되어 있다. 이웃하는 매립패턴(100)의 패드영역(13)은 지그재그로 엇갈려 배치된다.1A and 1B, a plurality of buried patterns 100 are formed on a substrate 11 having a cell array area CA and peripheral areas PA1 and PA2, and each buried pattern 100 includes a cell. The pad region 13 extends in either direction from the main region 12 and the cell array region CA formed in the array region. Pad regions 13 of neighboring buried patterns 100 are staggered and arranged.

그러나, 패드영역(13)을 일반적인 리소그래피 방법으로 형성하는 방법은 공지되어 있으나 스페이서패터닝 공정을 이용하여 형성하는 레이아웃에 대해서는 공지된 방법이 없다. 따라서, 고집적화된 반도체장치의 매립패턴 공정시에 스페이서패터닝 공정을 적용하는데 제한이 있다.However, although the method of forming the pad region 13 by a general lithography method is known, there is no known method for the layout formed by using a spacer patterning process. Therefore, there is a limitation in applying the spacer patterning process in the buried pattern process of the highly integrated semiconductor device.

또한, 스페이서패터닝 공정을 이용하여 패드영역을 형성한다고 하더라도, 분할패턴 형성을 위한 분할마스크(Partition Mask) 공정시 패드영역을 형성해야만 하고, 이때는 패드영역을 지그재그(Zigzag)로 엇갈려 있는 형태로 형성하기 어렵다.In addition, even if the pad region is formed by using the spacer patterning process, the pad region should be formed during the partition mask process for forming the partition pattern, and in this case, the pad region is formed in a staggered form with zigzag. it's difficult.

따라서, 매립패턴의 선폭이 미세화하더라도 스페이서패터닝 공정을 이용하여 충분한 면적의 패드영역을 확보할 수 있는 새로운 방법이 요구된다.Therefore, even if the line width of the buried pattern is miniaturized, a new method capable of securing a pad area having a sufficient area by using a spacer patterning process is required.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패드영역을 갖는 매립패턴 형성시 스페이서패터닝 공정을 이용하면서도 충분한 면적의 패드영역을 용이하게 확보할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device manufacturing method which can easily secure a pad area having a sufficient area while using a spacer patterning process when forming a buried pattern having a pad area. The purpose is.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 제1막을 형성하는 단계; 상기 제1막 상에 어느 한쪽 끝단에 패드영역이 정의된 제1희생개구부를 갖는 스페이서를 형성하는 단계; 상기 제1희생개구부를 포함한 전면에 제2막을 형성하는 단계; 패드마스크를 이용하여 상기 제2막을 식각하여 상기 제1희생개구부의 다른 한쪽 끝단에 인접하여 패드영역이 정의된 제2희생개구부를 갖는 제2막패턴을 형성하는 단계; 상기 패드마스크와 스페이서를 이용하여 상기 제1막을 식각하여 상기 제1희생개구부 및 제2희생개구부가 전사된 제1막패턴을 형성하는 단계; 상기 제1막패턴을 식각장벽으로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치에 매립되는 매립패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a first film on a substrate; Forming a spacer having a first sacrificial opening having a pad region defined at one end thereof on the first layer; Forming a second film on the entire surface including the first sacrificial opening; Etching the second layer using a pad mask to form a second film pattern having a second sacrificial opening having a pad region defined adjacent to the other end of the first sacrificial opening; Etching the first layer using the pad mask and the spacer to form a first layer pattern to which the first and second sacrificial openings are transferred; Etching the substrate using the first film pattern as an etch barrier to form a trench; And forming a buried pattern buried in the trench.

또한, 본 발명의 반도체장치 제조 방법은 셀어레이영역을 사이에 두고 제1주변영역과 제2주변영역을 갖는 기판을 준비하는 단계; 상기 기판 상에 제1막을 형성하는 단계; 상기 제1막 상에 상기 제1주변영역에 패드영역이 정의된 제1희생개구부 를 갖는 스페이서를 형성하는 단계; 상기 제1희생개구부를 포함한 전면에 제2막을 형성하는 단계; 패드마스크를 이용하여 상기 제2막을 식각하여 상기 제2주변영역에 패드영역이 정의된 제2희생개구부를 갖는 제2막패턴을 형성하는 단계; 상기 패드마스크와 스페이서를 이용하여 상기 제1막을 식각하여 상기 제1희생개구부 및 제2희생개구부가 전사된 제1패턴을 형성하는 단계; 상기 제1패턴을 식각장벽으로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치에 매립되는 매립패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of: preparing a substrate having a first peripheral region and a second peripheral region with a cell array region therebetween; Forming a first film on the substrate; Forming a spacer on the first layer, the spacer having a first sacrificial opening having a pad region defined in the first peripheral region; Forming a second film on the entire surface including the first sacrificial opening; Etching the second layer using a pad mask to form a second film pattern having a second sacrificial opening having a pad area defined in the second peripheral area; Etching the first layer using the pad mask and the spacer to form a first pattern on which the first and second sacrificial openings are transferred; Etching the substrate to form a trench by using the first pattern as an etch barrier; And forming a buried pattern buried in the trench.

상술한 본 발명은 스페이서패터닝 공정을 이용하여 매립패턴 형성시 엇갈리는 형태의 패드영역을 갖는 매립패턴을 용이하게 형성할 수 있고, 이에 따라 굴곡진 형태의 패턴을 용이하게 형성할 수 있는 효과가 있다.The present invention described above can easily form a buried pattern having a pad region of the staggered form when forming a buried pattern by using a spacer patterning process, it is possible to easily form a curved pattern.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2j는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이고, 도 3a 내지 도 3h는 평면도이다. 2A through 2J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention, and FIGS. 3A through 3H are plan views.

도 2a 및 도 3a에 도시된 바와 같이, 셀어레이영역(Cell array area; CA)을 사이에 두고 제1주변영역(Peri area; PA1)과 제2주변영역(PA2)을 갖는 기판(21) 상에 다층의 하드마스크막을 형성한다. 다층 하드마스크막은 제1하드마스크막(22), 제2하드마스크막(23), 제3하드마스크막(24), 제4하드마스크막(25)의 순서로 적층될 수 있다.2A and 3A, a substrate 21 having a first peripheral area PA1 and a second peripheral area PA2 with a cell array area CA therebetween is disposed on the substrate 21. A multilayer hard mask film is formed on the substrate. The multilayer hard mask film may be stacked in the order of the first hard mask film 22, the second hard mask film 23, the third hard mask film 24, and the fourth hard mask film 25.

이어서, 제4하드마스크막(25) 상에 반사방지막(BARC, 26)을 형성한 후, 감광막을 도포 및 노광하여 분할마스크(27)를 형성한다. 분할마스크(27)는 셀어레이영역과 제1주변영역에 형성되며, 클리어필드(Clear field)로 형성된다. 통상적으로 패턴이 양각되는지 음각되는지에 따라 클리어 필드(Clear Field)와 다크 필드(Dark Field)로 구분된다. 클리어 필드는 게이트라인, 비트라인 등의 레이어(Layer)와 같이, 패턴이 양각되는 레이어이다. 반면에, 다크 필드는 콘택홀과 같이 패턴이 음각되는 레이어이다.Subsequently, after forming the antireflection films BARC, 26 on the fourth hard mask film 25, the photosensitive film is coated and exposed to form a split mask 27. The division mask 27 is formed in the cell array region and the first peripheral region, and is formed as a clear field. Typically, the pattern is divided into a clear field and a dark field depending on whether the pattern is embossed or engraved. The clear field is a layer on which a pattern is embossed, such as a layer such as a gate line or a bit line. On the other hand, the dark field is a layer in which a pattern is engraved, such as a contact hole.

분할마스크(27)의 평면도를 도시하고 있는 도 3a를 참조하면, 분할마스크(27)는 어느 한쪽 방향으로 연장된 형태를 가질 수 있다. 즉, 셀어레이영역(CA)을 가로지르면서 제1주변영역(PA1)까지 연장될 수 있다.Referring to FIG. 3A, which illustrates a plan view of the division mask 27, the division mask 27 may have a form extending in either direction. That is, it may extend to the first peripheral area PA1 while crossing the cell array area CA.

분할마스크(27)는 셀어레이영역에서의 크기 및 제1주변영역에서의 크기가 서로 다를 수 있다. 즉, 제1주변영역에서의 크기(CD2)가 셀어레이영역에서의 크기(CD1)보다 더 클 수 있고, 이에 따라 분할마스크(27)는 제1주변영역에서의 간격(G2)보다 셀어레이영역에서의 간격(G1)이 더 넓다. The division mask 27 may have a different size in the cell array region and a size in the first peripheral region. That is, the size CD2 in the first peripheral region may be larger than the size CD1 in the cell array region, so that the division mask 27 may be larger than the gap G2 in the first peripheral region. The spacing G1 at is wider.

분할마스크(27)는 제1주변영역(PA1)에서의 모양은 박스형일 수 있으며, 제1주변영역(PA1)으로 연장된 부분은 패드영역을 정의하기 위한 부분이다. The division mask 27 may have a box shape in the first peripheral area PA1, and a part extending to the first peripheral area PA1 is a part for defining a pad area.

도 2b에 도시된 바와 같이, 분할마스크(27)를 이용하여 반사방지막(26)을 식각하고 계속해서 다층 하드마스크막의 일부층을 식각한다. 이때, 식각되는 하드마스크막은 제4하드마스크막(25)으로서, 식각이 완료된 후에 제4하드마스크막패턴(25A)이 형성된다. 이하, 제4하드마스크막패턴(25A)을 '분할패턴(25A)'이라 약칭하기로 한다.As shown in FIG. 2B, the antireflection film 26 is etched using the division mask 27, and then a part of the multilayer hard mask film is etched. In this case, the hard mask layer to be etched is the fourth hard mask layer 25. After the etching is completed, the fourth hard mask layer pattern 25A is formed. Hereinafter, the fourth hard mask film pattern 25A will be abbreviated as 'divided pattern 25A'.

도 2c에 도시된 바와 같이, 분할마스크(27)를 스트립한다. 이때, 반사방지막(26)도 동시에 제거될 수 있다.As shown in Fig. 2C, the division mask 27 is stripped. At this time, the anti-reflection film 26 can also be removed at the same time.

분할패턴(25A)의 평면도를 도시하고 있는 도 3b를 참조하면, 분할패턴(25A)은 도 3a의 분할마스크와 동일한 형태를 갖는다. 즉, 분할마스크의 형태가 전사된 구조를 갖는다. 따라서, 분할패턴(25A)은 어느 한쪽 방향의 주변영역으로 연장된 형태를 가질 수 있다. Referring to FIG. 3B, which shows a plan view of the division pattern 25A, the division pattern 25A has the same shape as the division mask of FIG. 3A. That is, it has a structure in which the shape of the division mask is transferred. Therefore, the division pattern 25A may have a form extending to the peripheral region in either direction.

부연하면, 셀어레이영역(CA)을 가로지르면서 제1주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기(CD1) 및 제1주변영역에서의 크기(CD2)가 서로 다를 수 있다. 즉, 도 3b에 도시된 바와 같이, 제1주변영역에서의 크기(CD2)가 셀어레이영역에서의 크기(CD1)보다 더 클 수 있고, 이에 따라 제1주변영역에서의 간격(G2)보다 셀어레이영역에서의 간격(G1)이 더 넓다. In other words, it extends to the first peripheral area PA1 while crossing the cell array area CA, and the size CD1 in the cell array area and the size CD2 in the first peripheral area may be different from each other. That is, as shown in FIG. 3B, the size CD2 in the first peripheral region may be larger than the size CD1 in the cell array region, and thus, the cell is larger than the gap G2 in the first peripheral region. The spacing G1 in the array area is wider.

분할패턴(25A)은 제1주변영역(PA1)에서의 모양은 박스형일 수 있으며, 제1주변영역(PA1)으로 연장된 부분은 패드영역을 정의하기 위한 부분이다. The split pattern 25A may have a box shape in the first peripheral area PA1, and a part extending to the first peripheral area PA1 is a part for defining a pad area.

도 2d에 도시된 바와 같이, 분할패턴(25A)의 측벽에 스페이서(28)를 형성한다. 예컨대, 스페이서(28)는 질화막 등의 물질을 증착한 후 스페이서식각하여 형성 한다. 스페이서(28)의 두께는 제1주변영역에서 이웃하는 분할패턴(25A) 사이의 간격을 갭필하는 두께가 되어야 한다. 예컨대, 제1주변영역에서 분할패턴(25A) 사이의 간격이 200Å이라면, 스페이서(28)의 두께는 100Å이 되어야 한다. As shown in FIG. 2D, spacers 28 are formed on sidewalls of the division pattern 25A. For example, the spacer 28 is formed by depositing a material such as a nitride film and then etching the spacer. The thickness of the spacer 28 should be a thickness that gap-fills the gap between the divided pattern 25A neighboring in the first peripheral region. For example, if the spacing between the split patterns 25A in the first peripheral region is 200 microns, the thickness of the spacer 28 should be 100 microns.

스페이서(28)를 도시하고 있는 평면도인 도 3c를 참조하면, 스페이서(28)는 분할패턴(25A)의 측벽을 에워싸는 형태가 된다. 그리고, 제1주변영역(PA1)에서는 이웃하는 분할패턴(25A) 사이의 간격을 갭필하고 있다.Referring to FIG. 3C, which is a plan view showing the spacer 28, the spacer 28 is shaped to surround the sidewall of the division pattern 25A. In the first peripheral area PA1, the gap between the adjacent dividing patterns 25A is gap filled.

도 2e에 도시된 바와 같이, 분할패턴(25A)을 스트립한다. 이에 따라, 제1희생개구부(29)를 갖는 스페이서(28)가 형성된다. 즉, 분할패턴이 제거되는 공간은 제1희생개구부(29)가 된다. 여기서, 제1희생개구부(29)는 후속 매립패턴을 위한 트렌치에 대응하며, 바람직하게 패드영역이 정의된 트렌치에 대응한다.As shown in FIG. 2E, the division pattern 25A is stripped. As a result, a spacer 28 having the first sacrificial opening 29 is formed. That is, the space from which the division pattern is removed becomes the first sacrificial opening 29. Here, the first sacrificial opening 29 corresponds to the trench for the subsequent buried pattern, and preferably corresponds to the trench in which the pad region is defined.

제1희생개구부(29)의 형태는 분할패턴의 형태와 동일하다. 따라서, 제1희생개구부(29)는 어느 한쪽 방향의 주변영역으로 연장된 형태를 가질 수 있다. 부연하면, 셀어레이영역(CA)을 가로지르면서 제1주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기 및 제1주변영역에서의 크기가 서로 다를 수 있다. The first sacrificial opening 29 has the same shape as the split pattern. Therefore, the first sacrificial opening 29 may have a form extending to the peripheral region in either direction. In other words, it extends to the first peripheral area PA1 while crossing the cell array area CA, and the size in the cell array area and the size in the first peripheral area may be different from each other.

제1희생개구부의 평면도를 도시하고 있는 도 3d를 참조하면, 제1희생개구부(29)은 분할패턴과 동일한 형태를 갖는다. 즉, 분할패턴의 형태가 전사된 구조를 갖는다. 따라서, 제1희생개구부(29)는 어느 한쪽 방향의 주변영역으로 연장된 형태를 가질 수 있다. Referring to FIG. 3D, which shows a plan view of the first sacrificial opening, the first sacrificial opening 29 has the same shape as the division pattern. That is, it has a structure in which the shape of the division pattern is transferred. Therefore, the first sacrificial opening 29 may have a form extending to the peripheral region in either direction.

도 2f에 도시된 바와 같이, 제1희생개구부를 채울때까지 전면에 다층의 하드마스크막을 형성한다. 이때, 다층의 하드마스크막은 스핀온카본막(SOC, 30)과 다기 능하드마스크(MFHM, 31)을 적층하여 형성할 수 있다.As shown in FIG. 2F, a multi-layered hard mask film is formed on the entire surface until the first sacrificial opening is filled. In this case, the multilayer hard mask film may be formed by stacking the spin-on carbon film SOC 30 and the multifunctional hard mask MMF 31.

이어서, 다기능하드마스크막(31) 상에 패드마스크(32)를 형성한다. 여기서, 패드마스크(32)는 감광막을 도포한 후 노광하여 형성한다.Subsequently, a pad mask 32 is formed on the multifunctional hard mask film 31. Here, the pad mask 32 is formed by applying a photosensitive film and then exposing it.

이어서, 패드마스크(32) 및 스페이서(28)를 식각장벽으로 하여 다기능하드마스크막(31)과 스핀온카본막(30)을 식각하는 패드식각(PAD etch)을 진행한다. 이에 따라 제2희생개구부(33)가 형성된다. 여기서, 제2희생개구부(33)는 제1희생개구부(29)와 엇갈려 배치되는 구조로서, 스페이서(28)와 패드마스크(32)를 동시에 식각장벽으로 이용하므로써 얻어지며, 스페이서에 의한 제1희생개구부(29)가 다시 노출된다.Subsequently, pad etching is performed to etch the multifunctional hard mask layer 31 and the spin-on carbon layer 30 using the pad mask 32 and the spacer 28 as an etch barrier. As a result, the second sacrificial opening 33 is formed. Here, the second sacrificial opening portion 33 is a structure arranged alternately with the first sacrificial opening portion 29, and is obtained by simultaneously using the spacer 28 and the pad mask 32 as an etch barrier, and the first sacrificial opening by the spacer. The opening 29 is again exposed.

패드마스크(32)는 다크필드(Dark field)로 형성된다. 통상적으로 패턴이 양각되는지 음각되는지에 따라 클리어 필드(Clear Field)와 다크 필드(Dark Field)로 구분된다. 클리어 필드는 게이트라인, 비트라인 등의 레이어(Layer)와 같이, 패턴이 양각되는 레이어이다. 반면에, 다크 필드는 콘택홀과 같이 패턴이 음각되는 레이어이다.The pad mask 32 is formed of a dark field. Typically, the pattern is divided into a clear field and a dark field depending on whether the pattern is embossed or engraved. The clear field is a layer on which a pattern is embossed, such as a layer such as a gate line or a bit line. On the other hand, the dark field is a layer in which a pattern is engraved, such as a contact hole.

패드마스크(32)의 평면도를 도시하고 있는 도 3e를 참조하면, 패드마스크(32)는 제2희생개구부(33)가 정의되도록 셀어레이영역의 에지 및 전체 폴라리티(polarity)를 다크필드로 형성해 준다. 부연하면, 패드마스크(32)에 제2희생개구부의 형태를 직접 정의하는 것이 아니라, 스페이서(28)의 형태에 의해 제2희생개구부가 정의되도록 패터닝되어 있다. 제2희생개구부(33)는 후속 매립패턴을 위한 트렌치에 대응하며, 바람직하게 패드영역이 정의된 트렌치에 대응한다.Referring to FIG. 3E, which shows a plan view of the pad mask 32, the pad mask 32 forms the edges of the cell array region and the total polarity in a dark field so that the second sacrificial opening 33 is defined. give. In other words, instead of defining the shape of the second sacrificial opening portion directly in the pad mask 32, the second sacrificial opening portion is patterned so as to define the shape of the spacer 28. The second sacrificial opening 33 corresponds to the trench for the subsequent buried pattern, and preferably corresponds to the trench in which the pad region is defined.

패드마스크(32) 및 스페이서(28)를 이용한 식각공정에 의해 형성되는 제2희생개구부(33)의 형태는 제1희생개구부(29)의 형태와 동일하나, 서로 엇갈려 배치된다. 따라서, 제2희생개구부(33)는 어느 한쪽 방향의 주변영역으로 연장된 형태를 가질 수 있다. 부연하면, 셀어레이영역(CA)을 가로지르면서 제2주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기 및 제2주변영역에서의 크기가 서로 다를 수 있다.The shape of the second sacrificial opening 33 formed by the etching process using the pad mask 32 and the spacer 28 is the same as that of the first sacrificial opening 29, but they are alternately arranged. Therefore, the second sacrificial opening 33 may have a form extending to the peripheral region in either direction. In other words, it extends to the second peripheral area PA1 while crossing the cell array area CA, and the size in the cell array area and the size in the second peripheral area may be different from each other.

도 2g에 도시된 바와 같이, 제3하드마스크막(24)을 식각하여 제3하드마스크막패턴(24A)을 형성한다. 여기서, 제3하드마스크막패턴(24A)은 제1희생개구부와 제2희생개구부가 동시에 전사된 형태로 패터닝된다. 즉, 제3하드마스크막패턴(24A)은 제1희생개구부가 전사된 제1매립개구부(29A)와 제2희생개구부가 전사된 제2매립개구부(33A)를 갖는다.As shown in FIG. 2G, the third hard mask layer 24 is etched to form a third hard mask layer pattern 24A. Here, the third hard mask film pattern 24A is patterned in such a manner that the first and second sacrificial openings are simultaneously transferred. That is, the third hard mask film pattern 24A has a first buried opening 29A to which the first sacrificial opening is transferred and a second buried opening 33A to which the second sacrificial opening is transferred.

제1매립개구부 및 제2매립개구부의 평면도를 도시하고 있는 도 3f를 참조하면, 제3하드마스크막패턴(24A)에 형성되는 제1매립개구부(29A)와 제2매립개구부(33A)는 서로 엇갈려 지그재그로 배치되고 있음을 알 수 있다.Referring to FIG. 3F, which shows a plan view of the first buried opening portion and the second buried opening portion, the first buried opening portion 29A and the second buried opening portion 33A formed in the third hard mask film pattern 24A are formed. It can be seen that they are staggered and staggered.

도 2h 및 도 2i에 도시된 바와 같이, 제3하드마스크막패턴(24A)을 식각장벽으로 하여 제2 및 제1하드마스크막(23, 22)을 식각하고, 연속해서 기판(21)을 식각하여 트렌치(29B, 33B)를 형성한다. 기판(21) 식각시에는 제1하드마스크막패턴(22A)이 식각장벽 역할을 할 수 있다. 여기서, 제1하드마스크막패턴(22A)은 제3하드마스크막패턴(24A)에 의해 제1매립개구부 및 제2매립개구부가 전사되고, 이에 따라, 기판(21)의 식각에 의해 형성되는 트렌치(29B, 33B)는 제1매립개구부 및 제2 매립개구부가 전사된 형태를 갖는다.As shown in FIGS. 2H and 2I, the second and first hard mask films 23 and 22 are etched using the third hard mask film pattern 24A as an etch barrier, and the substrate 21 is subsequently etched. To form trenches 29B and 33B. When etching the substrate 21, the first hard mask layer pattern 22A may serve as an etching barrier. Here, in the first hard mask film pattern 22A, the first buried opening portion and the second buried opening portion are transferred by the third hard mask film pattern 24A, thereby forming a trench formed by etching the substrate 21. 29B and 33B have a form in which the first buried opening portion and the second buried opening portion are transferred.

트렌치는 제1매립개구부가 전사된 제1트렌치(29B)와 제2매립개구부가 전사된 제2트렌치(33B)로 구분될 수 있다. 따라서, 각 트렌치는 패드영역을 갖는다.The trench may be divided into a first trench 29B on which the first buried opening is transferred and a second trench 33B on which the second buried opening is transferred. Thus, each trench has a pad area.

제1 및 제2트렌치의 평면도를 도시하고 있는 도 3g를 참조하면, 제1 및 제2트렌치(29B, 33B)는 어느 한쪽 방향의 주변영역으로 연장된 형태를 가질 수 있다. 부연하면, 제1트렌치(29B)는 셀어레이영역(CA)을 가로지르면서 제2주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기 및 제2주변영역에서의 크기가 서로 다를 수 있다. 제2트렌치(33B)는 셀어레이영역(CA)을 가로지르면서 제2주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기 및 제2주변영역에서의 크기가 서로 다를 수 있다. 각각의 트렌치는 주변영역에서의 크기가 셀어레이영역에서의 크기보다 더 클 수 있다. 특히, 주변영역에서의 모양은 박스형일 수 있다. Referring to FIG. 3G, which shows a plan view of the first and second trenches, the first and second trenches 29B and 33B may have a shape extending to a peripheral region in either direction. In other words, the first trench 29B extends to the second peripheral area PA1 while crossing the cell array area CA, and may have a different size in the cell array area and a size in the second peripheral area. . The second trench 33B extends to the second peripheral area PA1 while crossing the cell array area CA, and may have a different size in the cell array area and a size in the second peripheral area. Each trench may be larger in size in the peripheral area than in the cell array area. In particular, the shape in the peripheral region may be box-shaped.

도 2j 및 도 3h에 도시된 바와 같이, 각각의 트렌치에 매립되는 매립패턴(34A, 34B)을 형성한다.As shown in Figs. 2J and 3H, buried patterns 34A and 34B are formed in each trench.

제2실시예는 제1실시예 공정에서 분할패턴의 높은 단차를 제거하기 위해서 제3하드마스크막을 식각하는 공정이 하나 더 추가된다. 즉, 제3하드마스크막 식각 및 분할패턴 스트립공정을 진행하면 셀어레이영역에서 낮은 단차를 얻을 수 있다. 이러한 공정을 진행하면 패드마스크 형성 시 낮은 단차 위에 형성할 수 있으므로 다기능하드마스크와 같이 단차를 제거하기 위한 공정을 적용하지 않아도 된다.In the second embodiment, an additional process of etching the third hard mask film is added to remove the high step of the division pattern in the first embodiment. That is, when the third hard mask film etching and split pattern stripping process are performed, a low level difference may be obtained in the cell array region. This process can be formed on the low step when forming the pad mask, so it is not necessary to apply a step for removing the step, such as a multi-function hard mask.

도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이고, 도 5a 내지 도 5f는 평면도이다. 4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention, and FIGS. 5A to 5F are plan views.

도 4a 및 도 5a에 도시된 바와 같이, 제1희생개구부(29)를 갖는 스페이서(28)를 형성한다. 스페이서(28)까지의 형성 방법은 도 2a 내지 도 2d를 참조하기로 한다.As shown in FIGS. 4A and 5A, a spacer 28 having a first sacrificial opening 29 is formed. The method of forming the spacer 28 will be described with reference to FIGS. 2A to 2D.

도 4b 및 도 5b에 도시된 바와 같이, 스페이서(28)를 식각장벽으로 하여 제3하드마스크막(24)을 식각한다. 이어서, 스페이서(28)를 제거한다.4B and 5B, the third hard mask layer 24 is etched using the spacer 28 as an etch barrier. Next, the spacer 28 is removed.

이와 같은 식각에 의해 제3하드마스크막패턴(24A)이 형성되고, 제3하드마스크막패턴(24A)은 제1희생개구부(29)가 전사된 제1매립개구부(29A)를 갖는다.As a result of the etching, the third hard mask film pattern 24A is formed, and the third hard mask film pattern 24A has the first buried opening 29A to which the first sacrificial opening 29 is transferred.

도 4c 및 도 5c에 도시된 바와 같이, 반사방지막(도시 생략)을 형성한 후, 감광막을 이용하여 패드마스크(32)를 형성한다. As shown in FIGS. 4C and 5C, after forming an anti-reflection film (not shown), a pad mask 32 is formed using the photosensitive film.

도 4d 및 도 5d에 도시된 바와 같이, 패드마스크(32)를 식각장벽으로 하여 패드식각을 진행하고, 연속해서 제2하드마스크막(23)을 식각하여 제2하드마스크막패턴(23A)을 형성한다. 제2하드마스크막패턴(23A)에는 제1매립개구부(29A) 및 제2매립개구부(33A)가 형성된다. 도 5d를 참조하면, 제2하드마스크막패턴(23A)에는 제1매립개구부(29A) 및 제2매립개구부(33A)가 형성되고 있음을 알 수 있다.As shown in FIGS. 4D and 5D, the pad etching is performed using the pad mask 32 as an etch barrier, and the second hard mask layer 23 is subsequently etched to form the second hard mask layer pattern 23A. Form. The first buried opening 29A and the second buried opening 33A are formed in the second hard mask film pattern 23A. Referring to FIG. 5D, it can be seen that the first buried opening portion 29A and the second buried opening portion 33A are formed in the second hard mask film pattern 23A.

도 4e에 도시된 바와 같이, 제2하드마스크막패턴(23A)을 식각장벽으로 하여 제1하드마스크막(22)을 식각하고, 연속해서 도 4f에 도시된 바와 같이, 기판(21)을 식각하여 트렌치(29B, 33B)를 형성한다. 기판(21) 식각시에는 제1하드마스크막패턴(22A)이 식각장벽 역할을 할 수 있다. 여기서, 제1하드마스크막패턴(22A)은 제3하드마스크막패턴(24A)에 의해 제1매립개구부 및 제2매립개구부가 전사되고, 이에 따라, 기판(21)의 식각에 의해 형성되는 트렌치(29B, 33B)는 제1매립개구부 및 제2 매립개구부가 전사된 형태를 갖는다.As shown in FIG. 4E, the first hard mask layer 22 is etched using the second hard mask layer pattern 23A as an etch barrier, and the substrate 21 is subsequently etched as shown in FIG. 4F. To form trenches 29B and 33B. When etching the substrate 21, the first hard mask layer pattern 22A may serve as an etching barrier. Here, in the first hard mask film pattern 22A, the first buried opening portion and the second buried opening portion are transferred by the third hard mask film pattern 24A, thereby forming a trench formed by etching the substrate 21. 29B and 33B have a form in which the first buried opening portion and the second buried opening portion are transferred.

트렌치는 제1매립개구부가 전사된 제1트렌치(29B)와 제2매립개구부가 전사된 제2트렌치(33B)로 구분될 수 있다. 따라서, 각 트렌치는 패드영역을 갖는다.The trench may be divided into a first trench 29B on which the first buried opening is transferred and a second trench 33B on which the second buried opening is transferred. Thus, each trench has a pad area.

제1 및 제2트렌치의 평면도를 도시하고 있는 도 5e를 참조하면, 제1 및 제2트렌치(29B, 33B)는 어느 한쪽 방향의 주변영역으로 연장된 형태를 가질 수 있다. 부연하면, 제1트렌치(29B)는 셀어레이영역(CA)을 가로지르면서 제2주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기 및 제2주변영역에서의 크기가 서로 다를 수 있다. 제2트렌치(33B)는 셀어레이영역(CA)을 가로지르면서 제2주변영역(PA1)까지 연장되며, 셀어레이영역에서의 크기 및 제2주변영역에서의 크기가 서로 다를 수 있다. 각각의 트렌치는 주변영역에서의 크기가 셀어레이영역에서의 크기보다 더 클 수 있다. 특히, 주변영역에서의 모양은 박스형일 수 있다. Referring to FIG. 5E, which shows a plan view of the first and second trenches, the first and second trenches 29B and 33B may have a shape extending to a peripheral region in either direction. In other words, the first trench 29B extends to the second peripheral area PA1 while crossing the cell array area CA, and may have a different size in the cell array area and a size in the second peripheral area. . The second trench 33B extends to the second peripheral area PA1 while crossing the cell array area CA, and may have a different size in the cell array area and a size in the second peripheral area. Each trench may be larger in size in the peripheral area than in the cell array area. In particular, the shape in the peripheral region may be box-shaped.

도 4g 및 도 5f에 도시된 바와 같이, 각각의 트렌치에 매립되는 매립패턴(34A, 34B)을 형성한다.As shown in Figs. 4G and 5F, buried patterns 34A and 34B are formed in each trench.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a 및 도 1b는 종래기술에 따른 매립패턴을 도시한 도면이다.1A and 1B illustrate a buried pattern according to the related art.

도 2a 내지 도 2j는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이고, 도 3a 내지 도 3h는 평면도이다.2A through 2J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention, and FIGS. 3A through 3H are plan views.

도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이고, 도 5a 내지 도 5f는 평면도이다. 4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention, and FIGS. 5A to 5F are plan views.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 기판 22 : 제1하드마스크막21 substrate 22 first hard mask film

23 : 제2하드마스크막 24 : 제3하드마스크막23: second hard mask film 24: third hard mask film

25 : 제3하드마스크막 29A : 제1매립개구부25: third hard mask film 29A: the first buried opening

32 : 패드마스크 33A : 제2매립개구부32: pad mask 33A: second buried opening

29B : 제1트렌치 33B : 제2트렌치29B: first trench 33B: second trench

34A, 34B : 매립패턴34A, 34B: landfill pattern

Claims (20)

기판 상에 제1막을 형성하는 단계;Forming a first film on the substrate; 상기 제1막 상에 어느 한쪽 끝단에 패드영역이 정의된 제1희생개구부를 갖는 스페이서를 형성하는 단계;Forming a spacer having a first sacrificial opening having a pad region defined at one end thereof on the first layer; 상기 제1희생개구부를 포함한 전면에 제2막을 형성하는 단계;Forming a second film on the entire surface including the first sacrificial opening; 패드마스크를 이용하여 상기 제2막을 식각하여 상기 제1희생개구부의 다른 한쪽 끝단에 인접하여 패드영역이 정의된 제2희생개구부를 갖는 제2막패턴을 형성하는 단계;Etching the second layer using a pad mask to form a second film pattern having a second sacrificial opening having a pad region defined adjacent to the other end of the first sacrificial opening; 상기 패드마스크와 스페이서를 이용하여 상기 제1막을 식각하여 상기 제1희생개구부 및 제2희생개구부가 전사된 제1막패턴을 형성하는 단계;Etching the first layer using the pad mask and the spacer to form a first layer pattern to which the first and second sacrificial openings are transferred; 상기 제1막패턴을 식각장벽으로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 및Etching the substrate using the first film pattern as an etch barrier to form a trench; And 상기 트렌치에 매립되는 매립패턴을 형성하는 단계Forming a buried pattern buried in the trench 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 스페이서를 형성하는 단계는,Forming the spacers, 상기 제1막 상에 복수의 분할패턴을 형성하는 단계;Forming a plurality of division patterns on the first layer; 상기 분할패턴의 측벽을 에워싸는 상기 스페이서를 형성하는 단계; 및Forming the spacers surrounding sidewalls of the division pattern; And 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,The method of claim 2, 상기 분할패턴은 클리어필드(Clear field)로 형성된 감광막을 이용한 식각을 통해 형성하는 반도체장치 제조 방법.The division pattern is formed by etching using a photosensitive film formed in a clear field (Clear field). 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 제1희생개구부와 제2희생개구부는 서로 엇갈려 배치되는 구조인 반도체장치 제조 방법.And the first sacrificial opening and the second sacrificial opening are staggered from each other. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 제1희생개구부의 패드영역은 상기 제2희생개구부의 다른 한쪽 끝단에 인접하는 반도체장치 제조 방법.The pad region of the first sacrificial opening is adjacent to the other end of the second sacrificial opening. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 상기 제1희생개구부와 제2희생개구부의 패드영역은 각각 나머지 영역보다 선폭이 더 큰 반도체장치 제조 방법.The pad region of each of the first and second sacrificial openings has a larger line width than the remaining areas. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제2항에 있어서,The method of claim 2, 상기 복수의 분할패턴은 각각 어느 한쪽 끝단에 나머지 영역보다 선폭이 큰 패드영역을 갖는 반도체장치 제조 방법.And each of the plurality of division patterns has a pad region at one end thereof having a larger line width than the remaining regions. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제7항에 있어서,The method of claim 7, wherein 이웃하는 상기 분할패턴의 패드영역 사이는 상기 스페이서가 갭필되어 있는 반도체장치 제조 방법.And the spacers are gap-filled between adjacent pad regions of the divided pattern. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 매립패턴은 매립게이트 또는 매립비트라인을 포함하는 반도체장치 제조 방법.The buried pattern includes a buried gate or a buried bit line. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 상기 패드마스크는 다크필드(Dark field)로 형성된 감광막을 포함하는 반도체장치 제조 방법.The pad mask includes a photosensitive film formed of a dark field (Dark field). 셀어레이영역을 사이에 두고 제1주변영역과 제2주변영역을 갖는 기판을 준비하는 단계;Preparing a substrate having a first peripheral region and a second peripheral region having a cell array region therebetween; 상기 기판 상에 제1막을 형성하는 단계;Forming a first film on the substrate; 상기 제1막 상에 상기 제1주변영역에 패드영역이 정의된 제1희생개구부를 갖는 스페이서를 형성하는 단계;Forming a spacer on the first layer, the spacer having a first sacrificial opening having a pad region defined in the first peripheral region; 상기 제1희생개구부를 포함한 전면에 제2막을 형성하는 단계Forming a second film on the entire surface including the first sacrificial opening; 패드마스크를 이용하여 상기 제2막을 식각하여 상기 제2주변영역에 패드영역이 정의된 제2희생개구부를 갖는 제2막패턴을 형성하는 단계;Etching the second layer using a pad mask to form a second film pattern having a second sacrificial opening having a pad area defined in the second peripheral area; 상기 패드마스크와 스페이서를 이용하여 상기 제1막을 식각하여 상기 제1희생개구부 및 제2희생개구부가 전사된 제1패턴을 형성하는 단계;Etching the first layer using the pad mask and the spacer to form a first pattern on which the first and second sacrificial openings are transferred; 상기 제1패턴을 식각장벽으로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 및Etching the substrate to form a trench by using the first pattern as an etch barrier; And 상기 트렌치에 매립되는 매립패턴을 형성하는 단계Forming a buried pattern buried in the trench 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 스페이서를 형성하는 단계는,Forming the spacers, 상기 제1막 상에 복수의 분할패턴을 형성하는 단계;Forming a plurality of division patterns on the first layer; 상기 분할패턴의 측벽을 에워싸는 상기 스페이서를 형성하는 단계; 및Forming the spacers surrounding sidewalls of the division pattern; And 상기 분할패턴을 스트립하여 상기 제1희생개구부를 형성하는 단계 Stripping the division pattern to form the first sacrificial opening 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제12항에 있어서,The method of claim 12, 상기 분할패턴은 클리어필드(Clear field)로 형성된 감광막을 이용한 식각을 통해 형성하는 반도체장치 제조 방법.The division pattern is formed by etching using a photosensitive film formed in a clear field (Clear field). 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제11항에 있어서,The method of claim 11, 상기 제1희생개구부와 제2희생개구부는 서로 엇갈려 배치되는 구조인 반도체장치 제조 방법.And the first sacrificial opening and the second sacrificial opening are staggered from each other. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제11항에 있어서,The method of claim 11, 상기 제1희생개구부와 제2희생개구부의 패드영역은 각각 나머지 영역보다 선폭이 더 큰 반도체장치 제조 방법.The pad region of each of the first and second sacrificial openings has a larger line width than the remaining areas. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제12항에 있어서,The method of claim 12, 상기 복수의 분할패턴은 각각 어느 한쪽 끝단에 나머지 영역보다 선폭이 큰 패드영역을 갖는 반도체장치 제조 방법.And each of the plurality of division patterns has a pad region at one end thereof having a larger line width than the remaining regions. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 제17항에 있어서,The method of claim 17, 이웃하는 상기 분할패턴의 패드영역 사이는 상기 스페이서가 갭필되어 있는 반도체장치 제조 방법.And the spacers are gap-filled between adjacent pad regions of the divided pattern. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 상기 매립패턴은 매립게이트 또는 매립비트라인을 포함하는 반도체장치 제조 방법.The buried pattern includes a buried gate or a buried bit line. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 패드마스크는 다크필드(Dark field)로 형성된 감광막을 포함하는 반도체장치 제조 방법.The pad mask includes a photosensitive film formed of a dark field (Dark field).
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