KR101071256B1 - Thin film transistor array panel and liquid crystal display - Google Patents

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Abstract

본 발명은 액정 표시 장치에 관한 것으로, 행렬 형태로 배열되어 있는 화소 전극과 상기 화소 전극에 연결되어 있는 스위칭 소자를 각각 포함하는 복수의 화소, 상기 스위칭 소자에 연결되어 있고, 행 방향으로 뻗어 있으며 하나의 화소 전극행 당 적어도 두 개씩 배치되어 있는 복수의 게이트선, 그리고 상기 스위칭 소자에 연결되어 있고, 열 방향으로 뻗어 있으며 적어도 두 개의 화소열 당 하나씩 배치되어 있는 복수의 데이터선을 포함하고, 상기 화소 전극 각각은 상기 데이터선에 가까운 제1 경계선과 상기 데이터선에서 먼 제2 경계선을 가지고 있고, 상기 스위칭 소자는 상기 화소 전극의 제2 경계선 부근에 위치한다. 이때, 차광 부재는 상기 데이터선과 중첩하고 열 방향으로 뻗어 있는 제1 부분, 상기 데이터선과 중첩하지 않고 열 방향으로 뻗어 있는 제2 부분, 상기 스위칭 소자와 중첩하는 제3 부분을 포함하고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 넓다.

Figure R1020040072507

액정표시장치, 반전, 도트반전, 열반전, 크로스토크, 플리커, 블랙매트릭스,

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, comprising: a plurality of pixels each including a pixel electrode arranged in a matrix form and a switching element connected to the pixel electrode, connected to the switching element, and extending in a row direction; A plurality of gate lines arranged at least two per pixel electrode row of the plurality of gate electrodes, and a plurality of data lines connected to the switching element and extending in a column direction and arranged at least one per two pixel column; Each electrode has a first boundary line close to the data line and a second boundary line far from the data line, and the switching element is positioned near the second boundary line of the pixel electrode. In this case, the light blocking member includes a first portion overlapping the data line and extending in the column direction, a second portion extending in the column direction without overlapping the data line, and a third portion overlapping the switching element. The width of the portion is wider than the width of the second portion.

Figure R1020040072507

LCD, Invert, Dot Invert, Heat Invert, Crosstalk, Flicker, Black Matrix,

Description

박막 트랜지스터 표시판 및 액정 표시 장치 {THIN FILM TRANSISTOR ARRAY PANEL AND LIQUID CRYSTAL DISPLAY}Thin Film Transistor Panels & Liquid Crystal Display {THIN FILM TRANSISTOR ARRAY PANEL AND LIQUID CRYSTAL DISPLAY}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 구조도이다.3 is a structural diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.4 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 5 내지 도 7은 각각 도 4의 박막 트랜지스터 표시판을 V-V'선, VI-VI'선 및 VII-VII' 선을 따라 절단한 단면도이다.5 to 7 are cross-sectional views of the thin film transistor array panel of FIG. 4 taken along lines V-V ′, VI-VI ′, and VII-VII ′, respectively.

도 8은 본 발명의 다른 실시예에 따른 화소 배열을 보여주는 도면이다.8 is a diagram illustrating a pixel array according to another exemplary embodiment of the present invention.

도 9 및 도 10은 각각 도 8에 도시한 화소 배열을 갖는 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.9 and 10 are layout views of a thin film transistor array panel for a liquid crystal display device having a pixel arrangement shown in FIG. 8, respectively.

도 11은 도 4 내지 도 7에 도시한 액정 표시 장치를 개략적으로 나타낸 배치도이다.FIG. 11 is a layout view schematically illustrating the liquid crystal display illustrated in FIGS. 4 to 7.

도 12는 도 8 내지 도 10에 도시한 액정 표시 장치를 개략적으로 나타낸 배치도이다.FIG. 12 is a layout view schematically illustrating the liquid crystal display shown in FIGS. 8 to 10.

본 발명은 박막 트랜지스터 표시판(thin film transistor array panel) 및 액정 표시 장치(liquid crystal display, LCD)에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to thin film transistor array panels and liquid crystal displays (LCDs).

일반적인 액정 표시 장치는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.A general liquid crystal display device includes two display panels including a pixel electrode and a common electrode and a liquid crystal layer having dielectric anisotropy interposed therebetween. The pixel electrodes are arranged in a matrix and connected to switching elements such as thin film transistors (TFTs) to receive data voltages one by one in sequence. The common electrode is formed over the entire surface of the display panel and receives a common voltage. The pixel electrode, the common electrode, and the liquid crystal layer therebetween form a liquid crystal capacitor, and the liquid crystal capacitor becomes a basic unit that forms a pixel together with a switching element connected thereto.

이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 화소별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.In such a liquid crystal display, a voltage is applied to two electrodes to generate an electric field in the liquid crystal layer, and the intensity of the electric field is adjusted to adjust the transmittance of light passing through the liquid crystal layer to obtain a desired image. In this case, in order to prevent degradation caused by an electric field applied to the liquid crystal layer for a long time, the polarity of the data voltage with respect to the common voltage is inverted frame by frame, row by pixel, or pixel by pixel.

이러한 데이터 전압의 반전 방식 중에서, 화소별로 데이터 전압의 극성을 반전시킬 경우(이하 "도트 반전"이라 함), 킥백 전압(kickback voltage)으로 인한 수직 플리커 현상이나 수직 크로스 토크(vertical crosstalk) 현상 등이 줄어들어 화 질이 향상된다. 하지만 소정 행과 소정 열마다 데이터 전압의 극성을 반전시켜야 하므로, 데이터선으로의 데이터 전압 인가 동작이 복잡해지고 데이터선의 신호 지연으로 인한 문제가 심각해진다. 따라서 신호 지연을 줄이기 위해 저저항 물질로 데이터선을 만드는 등 제조 공정이 복잡해지고 제조 원가가 증가한다.Among the data voltage inversion methods, when the polarity of the data voltage is inverted for each pixel (hereinafter referred to as "dot inversion"), a vertical flicker phenomenon or a vertical crosstalk phenomenon due to kickback voltage may occur. The quality is reduced. However, since the polarities of the data voltages must be inverted for each predetermined row and predetermined column, the operation of applying the data voltage to the data line becomes complicated and the problem due to the signal delay of the data line becomes serious. As a result, manufacturing processes are complicated and manufacturing costs are increased, such as making data lines with low resistance materials to reduce signal delay.

반면에, 소정 열마다 데이터 전압의 극성을 반전시킬 경우(이하 "열 반전"이라 함), 한 데이터선을 통해 흐르는 데이터 전압의 극성은 프레임별로만 반전되므로 데이터선의 신호 지연 문제가 대폭 줄어든다.On the other hand, when inverting the polarity of the data voltage for each predetermined column (hereinafter referred to as "column inversion"), the polarity of the data voltage flowing through one data line is inverted only for each frame, thereby greatly reducing the signal delay problem of the data line.

그러나 열 반전은 도트 반전의 장점을 유지하지 못하므로 수직 플리커 현상과 수직 크로스토크 현상 등으로 인해 액정 표시 장치의 화질이 악화된다.However, since thermal inversion does not maintain the advantages of dot inversion, the image quality of the liquid crystal display deteriorates due to vertical flicker and vertical crosstalk.

액정 표시 장치는 또한 스위칭 소자를 제어하기 위한 게이트 신호를 전달하는 게이트선과 전계 생성 전극에 인가하기 위한 데이터 전압을 전달하는 데이터선, 그리고 게이트 신호와 데이터 전압을 생성하는 게이트 구동부와 데이터 구동부를 구비한다. 게이트 구동부와 데이터 구동부는 복수의 구동 집적 회로 칩으로 이루어지는 것이 보통인데 이러한 칩의 수효를 될 수 있으면 적게 하는 것이 생산 비용을 줄이는 데 중요한 요소이다. 특히 데이터 구동 집적 회로 칩은 게이트 구동 회로 칩에 비하여 가격이 높기 때문에 더욱더 그 수효를 줄일 필요가 있다.The liquid crystal display also includes a gate line for transmitting a gate signal for controlling a switching element, a data line for transmitting a data voltage for applying to a field generating electrode, a gate driver and a data driver for generating a gate signal and a data voltage. . The gate driver and the data driver are usually composed of a plurality of driving integrated circuit chips, and the number of such chips as small as possible is an important factor in reducing the production cost. In particular, data driving integrated circuit chips are more expensive than gate driving circuit chips, and therefore, the number of data driving integrated circuit chips needs to be further reduced.

본 발명이 이루고자 하는 다른 기술적 과제는 열 반전의 장점과 도트 반전의 장점을 모두 가지는 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a display device having both the advantages of thermal inversion and the advantages of dot inversion.

본 발명이 이루고자 하는 또 다른 기술적 과제는 구동 회로 칩의 수효를 줄여 표시 장치의 제조 비용을 줄이는 것이다. Another object of the present invention is to reduce the number of driving circuit chips to reduce the manufacturing cost of the display device.                         

본 발명이 이루고자 하는 또 다른 기술적 과제는 표시 장치의 화질을 향상하는 것이다.Another object of the present invention is to improve the image quality of a display device.

이러한 기술적 과제를 이루기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판은, 행렬 형태로 배열되어 있고, 화소 전극과 상기 화소 전극에 연결되어 있는 스위칭 소자를 각각 포함하는 복수의 화소, 상기 스위칭 소자에 연결되어 있고, 행 방향으로 뻗어 있으며 하나의 화소 전극행 당 적어도 두 개씩 배치되어 있는 복수의 게이트선, 그리고 상기 스위칭 소자에 연결되어 있고, 열 방향으로 뻗어 있으며 적어도 두 개의 화소열 당 하나씩 배치되어 있는 복수의 데이터선을 포함하고, 상기 화소 전극 각각은 상기 데이터선에 가까운 제1 경계선과 상기 데이터선에서 먼 제2 경계선을 가지고 있고, 상기 스위칭 소자는 상기 화소 전극의 제2 경계선 부근에 위치한다.According to an aspect of the present invention, a thin film transistor array panel is arranged in a matrix form and includes a plurality of pixels each including a pixel electrode and a switching element connected to the pixel electrode, and connected to the switching element. A plurality of gate lines extending in a row direction and arranged at least two per row of pixel electrodes, and a plurality of gate lines connected to the switching element and extending in a column direction and arranged in at least two pixel columns. And each of the pixel electrodes has a first boundary line close to the data line and a second boundary line away from the data line, and the switching element is positioned near the second boundary line of the pixel electrode.

인접한 두 데이터선 사이에 행 방향으로 배열되어 있는 적어도 두 개의 화소("단위 화소군")에 연결된 스위칭 소자는 동일한 데이터선에 연결되어 있는 것이 좋다.The switching elements connected to at least two pixels ("unit pixel group") arranged in the row direction between two adjacent data lines are preferably connected to the same data line.

또한, 열 방향으로 인접한 화소는 서로 다른 데이터선에 연결되어 있는 것이 바람직하다.In addition, the pixels adjacent in the column direction are preferably connected to different data lines.

상기 단위 화소군의 스위칭 소자는 상하에 배치되어 있는 게이트선에 연결되어 있는 것이 좋다.It is preferable that the switching elements of the unit pixel group are connected to gate lines arranged above and below.

인접한 두 데이터선 사이에 행 방향으로 배열되어 있는 적어도 두 개의 화소 는 상하에 배치되어 있는 게이트선에 연결되어 있는 것이 바람직하다.At least two pixels arranged in a row direction between two adjacent data lines are preferably connected to gate lines arranged above and below.

상기 데이터선과 상기 스위칭 소자를 연결하는 단자선은 인접한 두 게이트선 사이를 지날 수 있다.The terminal line connecting the data line and the switching element may pass between two adjacent gate lines.

상기 스위칭 소자는, 상기 게이트선에 연결되어 있는 게이트 전극, 상기 데이터선에 연결되어 있는 소스 전극, 그리고 상기 화소 전극에 연결되어 있는 드레인 전극을 포함하고, 상기 게이트 전극은 상기 데이터선과 평행한 적어도 하나의 경계선을 구비하며, 상기 드레인 전극은 상기 게이트 전극의 상기 적어도 하나의 경계선과 중첩하는 것이 바람직하다. The switching element includes a gate electrode connected to the gate line, a source electrode connected to the data line, and a drain electrode connected to the pixel electrode, wherein the gate electrode is at least one parallel to the data line. It is preferable to have a boundary line, and the drain electrode preferably overlaps with the at least one boundary line of the gate electrode.

본 발명의 다른 특징에 따른 액정 표시 장치는, 행렬 형태로 배열되어 있고, 화소 전극과 상기 화소 전극에 연결되어 있는 스위칭 소자를 각각 포함하는 복수의 화소, 상기 스위칭 소자에 연결되어 있고, 행 방향으로 뻗어 있으며 하나의 화소 전극행 당 두 개씩 배치되어 있는 복수의 게이트선, 그리고 상기 스위칭 소자에 연결되어 있고, 열 방향으로 뻗어 있으며 두 개의 화소열 당 하나씩 배치되어 있는 복수의 데이터선을 포함하는 박막 트랜지스터 표시판, 그리고 상기 박막 트랜지스터 표시판과 마주보며, 상기 화소 전극 사이에 배치되어 있는 차광 부재와 공통 전극을 포함하는 공통 전극 표시판을 포함하고, 상기 화소 전극 각각은 상기 데이터선에 가까운 제1 경계선과 상기 데이터선에서 먼 제2 경계선을 가지고 있고, 상기 스위칭 소자는 상기 화소 전극의 제2 경계선 부근에 위치한다.According to another aspect of the present invention, a liquid crystal display device includes a plurality of pixels arranged in a matrix form, each pixel including a pixel electrode and a switching element connected to the pixel electrode, and connected to the switching element, and arranged in a row direction. A thin film transistor including a plurality of gate lines extending and arranged in two per pixel row, and a plurality of data lines connected to the switching element and extending in a column direction and arranged in one column per two pixel columns A display panel and a common electrode display panel facing the thin film transistor array panel and including a light blocking member and a common electrode disposed between the pixel electrodes, each pixel electrode including a first boundary line close to the data line and the data; Has a second boundary line away from the line, and the switching element Located near a second boundary of the electrode.

상기 차광 부재는, 상기 데이터선과 중첩하고 열 방향으로 뻗어 있는 제1 부분, 상기 데이터선과 중첩하지 않고 열 방향으로 뻗어 있는 제2 부분, 상기 스위칭 소자와 중첩하는 제3 부분을 포함하고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 넓은 것이 좋다.The light blocking member includes a first portion overlapping with the data line and extending in a column direction, a second portion extending in a column direction without overlapping with the data line, and a third portion overlapping with the switching element. The width of the portion is preferably wider than the width of the second portion.

상기 제1 부분과 상기 제2 부분은 행 방향으로 교대로 배치되어 있는 것이 바람직하다.It is preferable that the said 1st part and the said 2nd part are arrange | positioned alternately in a row direction.

인접한 두 데이터선 사이에 행 방향으로 배열되어 있는 적어도 두 개의 화소("단위 화소군")는 동일한 데이터선에 연결되어 있는 것이 좋고, 열 방향으로 인접한 화소는 서로 다른 데이터선에 연결되어 있는 것이 좋다.At least two pixels ("unit pixel groups") arranged in the row direction between two adjacent data lines are preferably connected to the same data line, and pixels adjacent to the column direction are preferably connected to different data lines. .

상기 단위 화소쌍의 스위칭 소자는 상하에 배치되어 있는 게이트선에 연결되어 있을 수 있다.The switching elements of the unit pixel pairs may be connected to gate lines disposed above and below.

상기 데이터선과 상기 스위칭 소자를 연결하는 단자선은 인접한 두 게이트선 사이를 지날 수 수 있다.The terminal line connecting the data line and the switching element may pass between two adjacent gate lines.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.                     

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.A thin film transistor array panel and a liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다. 또한 도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 구조도이다.FIG. 1 is a block diagram of a liquid crystal display device according to an embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of a pixel of a liquid crystal display device according to an embodiment of the present invention. 3 is a structural diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a gate driver 400, a data driver 500, and a data driver 500 connected thereto. The gray voltage generator 800 connected to the signal generator 500 and a signal controller 600 for controlling the gray voltage generator 800 are included.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-G2n, D1-Dm, L1, L2)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.The liquid crystal panel assembly 300 includes a plurality of display signal lines G 1 -G 2n , D 1 -D m, L1 , L2, connected to the plurality of display signal lines , and arranged in an approximately matrix form in an equivalent circuit. ).

표시 신호선(G1-G2n, D1-Dm, L1, L2)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-G2n)과 데이터 신호를 전달하는 데이터선(D1-D m) 및 더미선(L1, L2)을 포함한다. 게이트선(G1-G2n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)과 더미선(L1, L2)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.Display signal line (G 1 -G 2n , D 1 -D m , L1 and L2 are a plurality of gate lines G 1 -G 2n that transmit gate signals (also referred to as "scan signals"), data lines D 1 -D m that transmit data signals, and dummy lines L1, L2). The gate lines G 1 -G 2n extend substantially in the row direction and are substantially parallel to each other, and the data lines D 1 -D m and the dummy lines L1 and L2 extend substantially in the column direction and are substantially parallel to each other. .

도 3에 도시한 바와 같이, 게이트선(G1-G2n), 데이터선(D1-Dm) 및 더미선(L1, L2)이 구비된 액정 표시판 조립체(300)의 위쪽에는 액정 표시 장치를 구동하기 위한 신호 제어부(600), 구동 전압 생성부(700) 및 계조 전압 생성부(800) 따위의 회로 요소가 구비되어 있는 인쇄 회로 기판(printed circuit board, PCB)(550)이 위치하고 있다. 더미선(L1)은 액정 표시판 조립체(300)의 최좌측 가장자리 부근에, 또한 더미선(L2)은 액정 표시판 조립체(300)의 최우측 가장자리 부근에 대략 행 방향으로 뻗어 있으며 데이터선(D1-Dm)과 거의 평행하다.As shown in FIG. 3, a liquid crystal display device is disposed above the liquid crystal panel assembly 300 including the gate lines G 1 -G 2n , the data lines D 1 -D m , and the dummy lines L1 and L2. The printed circuit board (PCB) 550 is provided with circuit elements such as the signal controller 600, the driving voltage generator 700, and the gray voltage generator 800. The miseon (L1) is maximum in the vicinity of the left edge, and more miseon (L2) of the liquid crystal panel assembly 300 will extend substantially in the row direction in the vicinity of the right-most edge of the liquid crystal panel assembly 300 and the data lines (D 1 - Almost parallel to D m ).

액정 표시판 조립체(300)와 PCB(550)는 가요성 회로(flexible printed circuit, FPC) 기판(510)을 통하여 서로 전기적 물리적으로 연결되어 있다.The liquid crystal panel assembly 300 and the PCB 550 are electrically and physically connected to each other through a flexible printed circuit (FPC) substrate 510.

이 가요성 회로 기판(510)에는 데이터 구동부(500)를 이루는 데이터 구동 집적 회로 칩(540)이 장착되어 있고, 복수의 데이터 전달선(521)이 형성되어 있다. 이 데이터 전달선(521)은 접촉부(C1)를 통해 액정 표시판 조립체(300) 상에 형성된 복수의 데이터선(D1-Dm)에 각각 연결되어 해당하는 데이터 전압을 전달한다.The flexible circuit board 510 is provided with a data driver integrated circuit chip 540 constituting the data driver 500, and a plurality of data transfer lines 521 are formed. The data transfer line 521 is connected to a plurality of data lines D 1 -D m formed on the liquid crystal panel assembly 300 through the contact portion C1 to transfer corresponding data voltages.

가장 왼쪽과 가장 오른쪽에 위치한 FPC 기판(510)에는 신호 전달선(522a, 522b, 523a, 523b)이 형성되어 있다. 신호 전달선(522a, 522b, 523a, 523b)은 접촉부(C3)를 통해 PCB(550)에 형성된 신호 전달선(551a, 551b)에 연결된다.Signal transmission lines 522a, 522b, 523a, and 523b are formed on the left and rightmost FPC boards 510. The signal transmission lines 522a, 522b, 523a, and 523b are connected to the signal transmission lines 551a and 551b formed on the PCB 550 through the contact portion C3.

가장 왼쪽의 FPC 기판(510)에 형성된 신호 전달선(522a)은 접촉부(C2)를 통해 가장 왼쪽에 위치한 데이터선(D1)에 연결되어 있고, 또한 접촉부(C3)를 통해 신호 전달선(551a, 523a)에 연결되어 접촉부(C1)를 통해 더미선(L2)에 연결되어 있다. The signal transmission line 522a formed on the leftmost FPC substrate 510 is connected to the leftmost data line D 1 through the contact portion C2, and is also connected to the signal transmission line 551a through the contact portion C3. 523a is connected to the dummy line L2 through the contact portion C1.

또한 가장 오른쪽의 FPC 기판(510)에 형성된 신호 전달선(523b)은 가장 오른쪽에 위치한 데이터선(Dm)에 접촉부(C2)를 통해 연결되어 있고, 또한 접촉부(C3)를 통해 신호 전달선(551b, 523b)에 연결되어 접촉부(C1)를 통해 더미선(L1)에 연결되어 있다.In addition, the signal transmission line 523b formed on the rightmost FPC board 510 is connected to the rightmost data line D m through the contact portion C2, and also through the contact portion C3. It is connected to 551b and 523b, and is connected to the dummy line L1 through the contact part C1.

각 화소는 표시 신호선(G1-G2n, D1-Dm) 및 더미선(L1, L2)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.Each pixel includes a switching element Q connected to the display signal lines G 1 -G 2n , D 1 -D m and the dummy lines L1 and L2, a liquid crystal capacitor C LC , and a storage capacitor connected thereto. (storage capacitor) (C ST ). The holding capacitor C ST can be omitted as necessary.

박막 트랜지스터 등 스위칭 소자(Q)는 박막 트랜지스터 표시판인 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-G2n), 데이터선(D-Dm) 및 더미선(L1, L2)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.The switching element Q, such as a thin film transistor, is provided in the lower display panel 100, which is a thin film transistor display panel, and is a three-terminal element whose control terminal and input terminal are respectively a gate line G 1 -G 2 n and a data line DD m. ) And dummy lines L1 and L2, and output terminals are connected to the liquid crystal capacitor C LC and the storage capacitor C ST .

액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 공통 전극 표시판인 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270) 중 적어도 하나가 선형 또는 막대형으 로 만들어질 수 있다.The liquid crystal capacitor C LC has two terminals, a pixel electrode 190 of the lower panel 100 and a common electrode 270 of the upper panel 200, which is a common electrode display panel, and the liquid crystal layer between the two electrodes 190 and 270. (3) functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives a common voltage V com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, at least one of the two electrodes 190 and 270 may be formed in a linear or bar shape.

액정 축전기(CLC)의 보조적인 역할을 하는 유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C ST , which serves as an auxiliary part of the liquid crystal capacitor C LC , is formed by overlapping a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100 with an insulator interposed therebetween. A predetermined voltage such as the common voltage V com is applied to this separate signal line. However, the storage capacitor C ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

도 3에 도시한 바와 같이, 한 쌍의 게이트선(G1 및 G2, G3 및 G4,... )은 한 행의 화소 전극(190) 위아래에 배치되어 있다. 또한 데이터선(D1-Dm)은 두 열의 화소 전극(190) 사이에 하나씩 배치되어 있다. 즉, 한 쌍의 화소열 사이에 하나의 데이터선이 배치되어 있다. 이들 게이트선(G1-G2n) 및 데이터선(D1-Dm )과 화소 전극(190) 간의 연결을 좀더 자세히 설명한다.As shown in FIG. 3, the pair of gate lines G 1 and G 2 , G 3 and G 4,... Are arranged above and below the pixel electrodes 190 in a row. In addition, the data lines D 1 -D m are disposed one by one between the pixel electrodes 190 of two columns. That is, one data line is arranged between the pair of pixel columns. The connection between the gate lines G 1 -G 2n and the data lines D 1 -D m and the pixel electrode 190 will be described in more detail.

화소 전극(190)의 위쪽과 아래쪽에 연결된 복수 쌍의 게이트선(G1-G2n)은 각 화소 전극(190)의 위쪽 또는 아래쪽에 배치된 스위칭 소자(Q)를 통해 해당 화소 전극(190)에 연결된다.The plurality of pairs of gate lines G 1 -G 2n connected to the top and bottom of the pixel electrode 190 are connected to the corresponding pixel electrode 190 through a switching element Q disposed above or below each pixel electrode 190. Is connected to.

즉, 홀수 번째 화소행에서, 데이터선(D1-Dm)을 중심으로 좌측에 위치한 스위칭 소자(Q)는 위쪽에 위치한 게이트선(G1, G5, G9,...)에 연결되어 있고, 데이터선(D1-Dm)을 중심으로 우측에 위치한 스위칭 소자(Q)는 아래쪽에 위치한 게이트선(G 2, G6, G10,...)에 연결되어 있다. 반면에 짝수 번째 화소행에서 위치한 위쪽 게이트선(G3, G7, G11,...) 및 아래쪽 게이트선(G4, G8, G12,...)과 스위칭 소자(Q)와의 연결은 홀수 번째 화소행과 반대이다. 즉, 데이터선(D1-Dm)을 중심으로 우측에 위치한 스위칭 소자(Q)는 위쪽에 위치한 게이트선(G3, G7, G11,...)에 연결되어 있고, 데이터선(D1-Dm)을 중심으로 좌측에 위치한 스위칭 소자(Q)는 아래쪽에 위치한 게이트선(G4, G8, G12,...)에 연결되어 있다.That is, in the odd-numbered pixel row, the switching element Q located on the left side of the data lines D 1 -D m is connected to the gate lines G 1 , G 5 , G 9 ,... The switching element Q located on the right side of the data line D 1 -D m is connected to the gate lines G 2 , G 6 , G 10 ,... On the other hand, the upper gate line (G 3 , G 7 , G 11 , ...) and the lower gate line (G 4 , G 8 , G 12 , ...) positioned in the even-numbered pixel row and the switching element (Q) The concatenation is the opposite of odd-numbered pixel rows. That is, the switching element Q located on the right side of the data line D 1 -D m is connected to the gate lines G 3 , G 7 , G 11 ,... Located above, and the data line ( The switching element Q on the left side of the center D 1 -D m is connected to the gate lines G 4 , G 8 , G 12 ,...

홀수 번째 행의 화소 전극(190) 중 데이터선(D1-Dm)을 중심으로 좌측에 위치한 화소 전극(190)은 스위칭 소자(Q)를 통해 바로 인접한 데이터선(D1-Dm)에 연결되어 있고, 데이터선(D1-Dm)을 중심으로 우측에 위치한 화소 전극(190)은 스위칭 소자(Q)를 통해 차인접한 데이터선에 연결되어 있다. 짝수 번째 행의 화소 전극(190) 중 데이터선(D1-Dm)을 중심으로 좌측에 위치한 화소 전극(190)은 스위칭 소자(Q)를 통해 바로 이전의 데이터선에 연결되어 있고, 데이터선(D1-Dm)을 중심으로 우측에 위치한 화소 전극(190)은 스위칭 소자(Q)를 통해 바로 인접한 데이터선에 연결되어 있다. 또한 첫 번째 열 짝수 번째 행의 화소 전극(190)은 마지막 데이터선(Dm)에 연결된 더미선(L1)에 연결되어 있고, 마지막 열 홀수 번째 행의 화소 전극(190)은 첫 번째 데이터선(D1)에 연결된 연결선(L2)에 연결되어 있다. The pixel electrode 190 located on the left side of the pixel electrodes 190 in the odd-numbered row with respect to the data lines D 1 -D m is connected to the immediately adjacent data lines D 1 -D m through the switching element Q. The pixel electrode 190 connected to the right side of the data line D 1 -D m is connected to the data line adjacent to each other through the switching element Q. The pixel electrode 190 located on the left side of the even-numbered pixel electrodes 190 around the data lines D 1 -D m is connected to the immediately preceding data line through the switching element Q. The data line The pixel electrode 190 positioned on the right side of the center D 1 -D m is connected to the immediately adjacent data line through the switching element Q. In addition, the pixel electrodes 190 of the even row of the first column are connected to the dummy line L1 connected to the last data line D m , and the pixel electrodes 190 of the odd row of the last column are connected to the first data line ( It is connected to the connecting line L2 connected to D 1 ).

이미 설명한 것처럼, 각 화소에 형성된 스위칭 소자(Q)는 연결된 데이터선(D1-Dm)이나 더미선(L1, L2)에 좀더 쉽게 연결될 수 있게, 즉, 연결 길이를 가능한 한 짧게 할 수 있는 위치에 형성된다. 따라서 도 3에 도시한 배치에서 스위칭 소자(Q)의 위치는 매 화소행마다 바뀐다. 즉, 홀수 번째 행에 위치한 화소쌍 중 데이터선(D1-Dm)의 왼쪽에 위치한 화소에는 우측 상단부에 스위칭 소자(Q)가 형성되어 있고, 데이터선(D1-Dm)의 오른쪽에 위치한 화소에는 우측 하단부에 스위칭 소자(Q)가 형성되어 있다.As described above, the switching element Q formed in each pixel can be more easily connected to the connected data lines D 1 -D m or the dummy lines L1 and L2, that is, the connection length can be as short as possible. Formed in position. Therefore, in the arrangement shown in FIG. 3, the position of the switching element Q changes every pixel row. That is, to the right of the odd-numbered pixels located in the left side of the pixel pair in the row data lines (D 1 -D m) had a switching element (Q) on the right upper end portion is formed on the data lines (D 1 -D m) The switching element Q is formed in the lower right portion of the pixel.

반면에 짝수 번째 행에 위치한 화소의 스위칭 소자(Q)의 형성 위치는 인접한 화소행의 형성 위치와 정반대이다. 즉, 짝수 번째 행에 위치한 화소쌍 중 데이터선(D1-Dm)의 왼쪽에 위치한 화소에는 좌측 하단부에 스위칭 소자(Q)가 형성되어 있고, 데이터선(D1-Dm)의 오른쪽에 위치한 화소에는 좌측 상단부에 스위칭 소자(Q)가 형성되어 있다.On the other hand, the formation positions of the switching elements Q of the pixels located in the even rows are opposite to the formation positions of the adjacent pixel rows. That is, the right side of the even-numbered pixels located in the left side of the pixel pair in the row data lines (D 1 -D m) is formed on the switching element (Q) at the bottom left, and the data lines (D 1 -D m) The switching element Q is formed in the upper left portion of the pixel.

도 3에 도시한 화소 전극(190)과 데이터선(D1-Dm)의 연결을 정리하면, 각 화소행에서, 인접한 두 데이터선 사이에 위치한 두 화소의 스위칭 소자(Q)는 동일한 데이터선에 연결되어 있다. 즉, 홀수 번째 화소행에서 두 데이터선 사이에 형성된 두 화소의 스위칭 소자(Q)는 오른쪽에 위치한 데이터선에 연결되어 있고, 짝수 번째 화소행에서 두 데이터선 사이에 형성된 두 화소의 스위칭 소자(Q)는 왼쪽에 위치한 데이터선에 연결되어 있다. When the connection between the pixel electrode 190 and the data lines D 1 -D m shown in FIG. 3 is arranged, in each pixel row, the switching elements Q of two pixels positioned between two adjacent data lines are the same data line. Is connected to. That is, the switching elements Q of two pixels formed between two data lines in an odd pixel row are connected to the data line positioned on the right side, and the switching elements Q of two pixels formed between two data lines in an even pixel row. ) Is connected to the data line on the left.

도 3에 도시한 배치는 단지 하나의 예이고, 홀수 번째 행과 짝수 번째 행의 화소 전극(190)과 데이터선(D1-Dm) 및 게이트선(G1-G2n)의 연결은 서로 바뀔 수 있으며, 또한 다른 연결 관계를 가질 수 있다.The arrangement shown in FIG. 3 is just one example, and the connection between the pixel electrodes 190 and the data lines D 1 -D m and the gate lines G 1 -G 2n in the odd and even rows are mutually different. It can be changed and can also have other connections.

한편, 색 표시를 구현하기 위해서는 각 화소가 삼원색 중 하나를 고유하게 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 삼원색을 표시하게(시간 분할) 하여 이들 삼원색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 도 2는 공간 분할의 한 예로서 각 화소가 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.On the other hand, to implement color display, each pixel uniquely displays one of the three primary colors (spatial division) or each pixel alternately displays the three primary colors over time (time division) so that the desired color can be selected by the spatial and temporal sum of these three primary colors. To be recognized. 2 shows that each pixel includes a red, green, or blue color filter 230 in a region corresponding to the pixel electrode 190 as an example of spatial division. Unlike FIG. 2, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

도 3은 색필터(230)가 행 방향으로는 적색, 녹색, 청색의 순서로 배열되고 각 화소열은 한 색상의 색필터(230)만을 포함하는 스트라이프 배열을 이루고 있다.3, the color filters 230 are arranged in the order of red, green, and blue in the row direction, and each pixel column forms a stripe arrangement including only the color filter 230 of one color.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.A polarizer (not shown) for polarizing light is attached to an outer surface of at least one of the two display panels 100 and 200 of the liquid crystal panel assembly 300.

그러면, 이러한 액정 표시판 조립체(300)의 박막 트랜지스터 표시판(100)의 구조에 대하여 도 4 내지 도 7을 참고로 하여 상세하게 설명한다.Next, the structure of the thin film transistor array panel 100 of the liquid crystal panel assembly 300 will be described in detail with reference to FIGS. 4 to 7.

도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고 도 5 내지 도 7은 각각 도 4의 박막 트랜지스터 표시판을 V-V'선, VI-VI'선 및 VII-VII' 선을 따라 절단한 단면도이다.4 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIGS. 5 to 7 respectively illustrate the thin film transistor array panel of FIG. 4 along a line V-V ', VI-VI', and VII-VII ', respectively. It is a cut section.

이미 설명한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 박막 트랜지스터 표시판(100)과 이와 마주보는 공통 전극 표시판(200), 그리고 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200) 사이에 들어 있는 액정층(3)을 포함한다.As described above, the liquid crystal display according to the exemplary embodiment includes a thin film transistor array panel 100 and a common electrode panel 200 facing the thin film transistor array panel 100 and a thin film transistor array panel 100 and the common electrode panel 200. It contains the liquid crystal layer 3 contained.

먼저, 박막 트랜지스터 표시판(100)에 대하여 상세하게 설명한다.First, the thin film transistor array panel 100 will be described in detail.

투명한 유리 등의 절연 기판(110) 위에 복수의 게이트선(gate line)(121a, 121b)과 복수의 유지 전극선(storage electrode)(131)이 형성되어 있다.A plurality of gate lines 121a and 121b and a plurality of storage electrode lines 131 are formed on an insulating substrate 110 such as transparent glass.

게이트선(121a, 121b)은 주로 가로 방향으로 뻗어 있으며, 게이트선(121a)의 일부는 아래 또는 위로 돌출하여 게이트 전극(124a, 124b)을 이룬다. 또한 게이트선(121a, 121b)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다. 두 개의 게이트선(121a, 121b)은 서로 인접하여 쌍을 이룬다. 맨 위의 게이트선(121b)과 맨 아래의 게이트선(121a)은 쌍을 이루지 않을 수 있다.The gate lines 121a and 121b mainly extend in the horizontal direction, and a part of the gate lines 121a protrude downward or upward to form the gate electrodes 124a and 124b. In addition, one end portion 129 of the gate lines 121a and 121b is widened for connection with another layer or an external device. The two gate lines 121a and 121b are paired adjacent to each other. The top gate line 121b and the bottom gate line 121a may not be paired.

각 유지 전극선(131)은 게이트선(121a, 121b)과 분리되어 있고, 서로 연결되어 한 쌍의 직사각형을 이루는 복수의 유지 전극(133a-133d) 집합과 한 쌍의 유지 전극 연결부(135a, 135b)를 포함한다.Each storage electrode line 131 is separated from the gate lines 121a and 121b and connects a plurality of sets of storage electrodes 133a to 133d which are connected to each other to form a pair of rectangles, and a pair of storage electrode connection parts 135a and 135b. Include.

하나의 유지 전극(133a-133d) 집합은 주로 가로 방향으로 뻗은 제1 유지 전극(133a) 및 제2 유지 전극(133b)을 한 쌍씩 포함하고, 주로 세로 방향으로 뻗은 한 쌍의 제3 유지 전극(133c)과 그 사이에 위치하며 세로 방향으로 뻗은 제4 유지 전극(133d)을 포함한다. 제4 유지 전극(133d)을 중심으로 좌우 양쪽에 제1 내지 제3 유지 전극(133a-133c)이 하나씩 배치되어 제4 유지 전극(133d)을 공유하는 직 사각형을 이루고, 이 두 직사각형은 제4 유지 전극(133d) 중앙을 중심으로 180° 회전 대칭 관계를 갖는다.One set of storage electrodes 133a to 133d includes a pair of first storage electrodes 133a and a second storage electrode 133b which mainly extend in a horizontal direction, and a pair of third storage electrodes that mainly extend in a vertical direction ( 133c and a fourth sustain electrode 133d extending therebetween and extending in the vertical direction. The first to third storage electrodes 133a to 133c are disposed one by one on both the left and right sides of the fourth storage electrode 133d to form a rectangular quadrangle that shares the fourth storage electrode 133d. It has a rotational symmetry of 180 degrees about the center of the sustain electrode 133d.

유지 전극 연결부(135)는 인접한 두 유지 전극(133a-133d) 집합의 인접한 유지 전극(133c)을 연결하며, 유지 전극(133a)은 게이트 전극(124) 부근에서 굽어있다.The storage electrode connector 135 connects adjacent storage electrodes 133c of two sets of adjacent storage electrodes 133a-133d, and the storage electrode 133a is bent near the gate electrode 124.

유지 전극선(131)에는 액정 표시 장치의 공통 전극 표시판(200)의 공통 전극(270)에 인가되는 공통 전압 등 소정의 전압이 인가된다. A predetermined voltage such as a common voltage applied to the common electrode 270 of the common electrode display panel 200 of the liquid crystal display device is applied to the sustain electrode line 131.

게이트선(121a, 121b)과 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어진다. 그러나 게이트선(121a, 121b)과 유지 전극선(131)은 물리적 성질이 다른 두 개의 막, 즉 하부막(도시하지 않음)과 그 위의 상부막(도시하지 않음)을 포함할 수도 있다. 상부막은 게이트선(121a, 121b)과 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 하부막과 상부막의 조합의 좋은 예로 는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.The gate lines 121a and 121b and the sustain electrode line 131 are made of aluminum-based metals such as aluminum (Al) or aluminum alloys, silver-based metals such as silver (Ag) or silver alloys, and copper-based metals such as copper (Cu) and copper alloys. Metal, molybdenum-based metals such as molybdenum (Mo) or molybdenum alloy, chromium (Cr), tantalum (Ta) and titanium (Ti). However, the gate lines 121a and 121b and the storage electrode line 131 may include two layers having different physical properties, that is, a lower layer (not shown) and an upper layer (not shown) thereon. The upper layer may have a low resistivity metal such as aluminum (Al) or an aluminum alloy such as aluminum or silver to reduce signal delay or voltage drop between the gate lines 121a and 121b and the storage electrode line 131. (Ag) or a silver alloy, such as a silver-based metal, copper (Cu), or a copper-based metal such as a copper alloy. In contrast, the underlayer is a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as chromium, molybdenum (Mo), molybdenum alloys, tantalum (Ta), or titanium (Ti) Or the like. A good example of a combination of a bottom film and a top film is a chromium / aluminum-neodymium (Nd) alloy.

게이트선(121a, 121b)과 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.Side surfaces of the gate lines 121a and 121b and the storage electrode line 131 are inclined with respect to the surface of the substrate 110, and the inclination angle is preferably about 30-80 °.

게이트선(121a, 121b) 및 유지 전극선(131) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiN x ) is formed on the gate lines 121a and 121b and the storage electrode line 131.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소 등으로 이루어진 복수의 섬형 반도체(152, 154a, 154b)가 형성되어 있다. 반도체(154a, 154b)는 각각 게이트 전극(124a, 124b) 위에 위치하며 이들을 덮고 있고 반도체(154a)는 연장되어 이웃하는 게이트선(121a) 및 유지 전극 연결부(135a)를 덮는다. 또한 반도체(152)는 유지 전극 연결부(135b)를 덮고 있다.On the gate insulating layer 140, a plurality of island-like semiconductors 152, 154a, and 154b made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si), polycrystalline silicon, or the like are formed. The semiconductors 154a and 154b are positioned on and cover the gate electrodes 124a and 124b, respectively, and the semiconductor 154a extends to cover the neighboring gate line 121a and the sustain electrode connection 135a. In addition, the semiconductor 152 covers the sustain electrode connection part 135b.

반도체(152, 154a, 154b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉 부재(ohmic contact)(162, 163a, 163b, 165a, 165b)가 형성되어 있다. 접촉 부재(163a/163b)와 접촉 부재(165a/165b)는 쌍을 이루어 섬형 반도체(154a/154b) 위에 위치한다.A plurality of isotropic ohmic contacts 162, 163a, and 163b formed on a top surface of the semiconductors 152, 154a, and 154b made of a material such as n + hydrogenated amorphous silicon that is heavily doped with silicide or n-type impurities. , 165a, 165b) are formed. The contact members 163a / 163b and the contact members 165a / 165b are paired and positioned on the island semiconductors 154a / 154b.

반도체(152, 154a, 154b)와 저항성 접촉 부재(162, 163a, 163b, 165a, 165b)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.Side surfaces of the semiconductors 152, 154a, and 154b and the ohmic contacts 162, 163a, 163b, 165a, and 165b are also inclined with respect to the surface of the substrate 110, and the inclination angle is 30-80 °.

저항성 접촉 부재(162, 163a, 163b, 165a, 165b) 및 게이트 절연막(140) 위 에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 162, 163a, 163b, 165a, and 165b and the gate insulating layer 140, respectively. .

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121a, 121b) 및 유지 전극 연결부(135a, 135b)와 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)의 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다. 각 데이터선(171)에서 드레인 전극(175a, 175b)을 향하여 오른쪽 방향 또는 왼쪽 방향으로 각각 뻗은 복수의 가지가 소스 전극(source electrode)(173a, 173b)을 이루며 드레인 전극(175a, 175b)의 한쪽 끝 부분은 선형이지만 다른쪽 끝 부분은 다른 층과의 접속을 위하여 폭이 확장되어 있으며 유지 전극(133a) 위에 위치한다. 소스 전극(173b)은 드레인 전극(175a)의 선형 끝 부분을 일부 감싸도록 휘어져 있으며 소스 전극(173a)은 인접한 두 게이트선(121a, 121b) 사이를 가로질러 차인접 드레인 전극(175a)에 접근하여 드레인 전극(175a)의 선형 끝 부분을 일부 감싸도록 휘어져 있다.The data line 171 mainly extends in the vertical direction and crosses the gate lines 121a and 121b and the storage electrode connectors 135a and 135b and transmits a data voltage. The end portion 179 of each data line 171 is extended in width for connection with another layer or an external device. A plurality of branches extending from the data lines 171 toward the drain electrodes 175a and 175b in the right direction or the left direction respectively form the source electrodes 173a and 173b and one side of the drain electrodes 175a and 175b. The end is linear but the other end is extended in width for connection with the other layer and is positioned over the sustain electrode 133a. The source electrode 173b is bent to partially wrap the linear end of the drain electrode 175a, and the source electrode 173a approaches the adjacent adjacent drain electrode 175a across the two adjacent gate lines 121a and 121b. It is bent to partially wrap the linear end of the drain electrode 175a.

게이트 전극(124a/124b), 소스 전극(173a/173b) 및 드레인 전극(175a/175b)은 섬형 반도체(154a/154b)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173a/173b)과 드레인 전극(175a/175b) 사이의 섬형 반도체(154a/154b)에 형성된다. The gate electrodes 124a / 124b, the source electrodes 173a / 173b, and the drain electrodes 175a / 175b together with the island-like semiconductors 154a / 154b form a thin film transistor (TFT), and the channel of the thin film transistor ( Channels are formed in the island-like semiconductors 154a / 154b between the source electrodes 173a / 173b and the drain electrodes 175a / 175b.

데이터선(171)과 드레인 전극(175a, 175b)은 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)으로 이루어지는 것이 바람직하며, 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다.The data line 171 and the drain electrodes 175a and 175b may be made of a molybdenum-based metal, a refractory metal such as chromium, tantalum, or titanium, and include a lower layer having a low resistance and a lower layer having good contact characteristics. It can have a multilayer film structure.

데이터선(171)과 드레인 전극(175a, 175b)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.Like the gate line 121, the data line 171 and the drain electrodes 175a and 175b are inclined at an angle of about 30 to 80 degrees, respectively.

저항성 접촉 부재(162, 163a, 163b, 165a, 165b)는 그 하부의 반도체(152, 154a, 154b)와 그 상부의 데이터선(171) 및 드레인 전극(175a, 175b) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.The ohmic contacts 162, 163a, 163b, 165a, and 165b exist only between the semiconductors 152, 154a, and 154b thereunder and the data lines 171 and drain electrodes 175a and 175b thereover, and provide contact resistance. It acts to lower.

이미 설명했듯이, 섬형 반도체(152, 154a, 154b)는 데이터선(171) 또는 드레인 전극(175a, 175b)이 게이트선(121) 및 유지 전극선(133a-133d, 135)과 만나는 부분에 게이트선(121) 및 유지 전극선(133a-133d, 135)의 경계를 덮어 데이터선(171)의 단선을 방지한다.As described above, the island-type semiconductors 152, 154a, and 154b have a gate line at a portion where the data line 171 or the drain electrodes 175a and 175b meet the gate line 121 and the storage electrode lines 133a-133d and 135. The boundary between 121 and the sustain electrode lines 133a to 133d and 135 is covered to prevent disconnection of the data line 171.

데이터선(171) 및 드레인 전극(175a, 175b)과 노출된 반도체(152, 154a, 154b) 부분의 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진다. 이와는 달리 보호막(180)은 유기물과 질화규소의 이중층으로 이루어질 수 있다.A passivation layer 180 is formed on the data line 171, the drain electrodes 175a and 175b, and the exposed portions of the semiconductors 152, 154a and 154b. The passivation layer 180 may be formed of a-Si: C: O, a-Si: O: organic material having excellent planarization characteristics and photosensitivity, or formed by plasma enhanced chemical vapor deposition (PECVD). It consists of low dielectric constant insulating material of dielectric constant below 4.0, such as F, or silicon nitride which is an inorganic material. Alternatively, the passivation layer 180 may be formed of a double layer of organic material and silicon nitride.

보호막(180)에는 드레인 전극(175a, 175b) 및 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185, 182)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.The passivation layer 180 is provided with a plurality of contact holes 185 and 182 exposing the drain electrodes 175a and 175b and the end portion 179 of the data line 171, respectively, and the gate insulating layer 140. In addition, a plurality of contact holes 181 exposing the end portion 129 of the gate line 121 are formed.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.A plurality of pixel electrodes 190 made of ITO or IZO and a plurality of contact assistants 81 and 82 are formed on the passivation layer 180.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175a, 175b)과 물리적·전기적으로 연결되어 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(Vcom)을 인가 받는 다른 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(190, 270) 사이의 액정층(3)의 액정 분자들을 재배열시킨다.The pixel electrode 190 is physically and electrically connected to the drain electrodes 175a and 175b through the contact hole 185 to receive a data voltage from the drain electrodes 175a and 175b. The pixel electrode 190 to which the data voltage is applied generates an electric field together with the common electrode 270 of the other display panel 200 to which the common voltage V com is applied, thereby creating a liquid crystal layer 3 between the two electrodes 190 and 270. Rearrange the liquid crystal molecules.

또한 화소 전극(190)과 공통 전극(270)은 액정 축전기(CLC)를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기(CLC)와 병렬로 연결된 유지 축전기(CST)는 화소 전극(190) 및 이와 이웃하는 유지 전극선(131)의 중첩 등으로 만들어진다.In addition, the pixel electrode 190 and the common electrode 270 form a liquid crystal capacitor C LC to maintain the applied voltage even after the thin film transistor is turned off, and in parallel with the liquid crystal capacitor C LC to enhance the voltage holding capability. The storage capacitor C ST connected to each other is formed by overlapping the pixel electrode 190 and the neighboring storage electrode line 131.

화소 전극(190)은 드레인 전극(175a, 175b)의 확장된 끝 부분과 유지 전극(133a)을 덮으며 유지 전극(133b, 133c, 133d)과는 일부 중첩되어 화소 전극(190)의 경계선이 유지 전극(133b, 133c, 133d) 위에 위치한다. 이와 같이 게이트선(121a, 121b)과 화소 전극(190)의 경계선 사이에 유지 전극(133b)이 노출되어 있으며 화소 전극(190)과 게이트선(121a) 사이의 기생 용량에 의한 화소 전극(190)의 전압 변동이 줄어든다. The pixel electrode 190 covers the extended ends of the drain electrodes 175a and 175b and the storage electrode 133a, and partially overlaps the storage electrodes 133b, 133c and 133d so that the boundary line of the pixel electrode 190 is maintained. It is located on the electrodes 133b, 133c, and 133d. As such, the storage electrode 133b is exposed between the gate lines 121a and 121b and the boundary line between the pixel electrode 190 and the pixel electrode 190 due to the parasitic capacitance between the pixel electrode 190 and the gate line 121a. The voltage fluctuations of are reduced.                     

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121a, 121b)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121a, 121b) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 게이트선(121a, 121b)에 주사 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121a, 121b)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.The contact auxiliary members 81 and 82 are connected to the end portions 129 of the gate lines 121a and 121b and the end portions 179 of the data lines 171 through the contact holes 181 and 182, respectively. The contact auxiliary members 81 and 82 complement and protect the adhesiveness between the end portions 129 and 179 of the gate lines 121a and 121b and the data line 171 and the external device. When a gate driver (not shown) for applying a scan signal to the gate lines 121a and 121b is integrated on the display panel, the contact member 81 connects the end portion 129 of the gate lines 121a and 121b to the gate driver. May serve as a connecting member and may be omitted from time to time.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistants 81 and 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

화소 전극(190) 위에는 액정층(3)을 배향할 수 있는 배향막(도시하지 않음)이 도포되어 있다.An alignment film (not shown) may be coated on the pixel electrode 190 to align the liquid crystal layer 3.

이제, 공통 전극 표시판(200)에 대하여 상세하게 설명한다.The common electrode display panel 200 will now be described in detail.

투명한 유리 등의 절연 기판(210) 위에 블랙 매트릭스(black matrix)라고 하는 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 화소 전극(190) 사이의 빛샘을 방지하는 역할을 하는 것으로서 화소 전극(190)과 마주 보는 개구 영역을 정의한다.A light blocking member 220 called a black matrix is formed on an insulating substrate 210 such as transparent glass. The light blocking member 220 serves to prevent light leakage between the pixel electrodes 190 and defines an opening area facing the pixel electrode 190.

기판(210)과 차광 부재(220) 위에는 복수의 색필터(230)가 형성되어 있다. 색필터(230)는 차광 부재(220)가 정의하는 개구 영역 내에 거의 들어가도록 배치되 어 있다. 이웃하는 두 데이터선(171) 사이에 위치하며 세로 방향으로 배열된 색필터(230)들은 서로 연결되어 하나의 띠를 이룰 수 있다. 각 색필터(230)는 적색, 녹색 및 청색 등 삼원색 중 하나를 나타낼 수 있다.A plurality of color filters 230 are formed on the substrate 210 and the light blocking member 220. The color filter 230 is disposed to almost enter the opening area defined by the light blocking member 220. The color filters 230 disposed between two neighboring data lines 171 and arranged in the vertical direction may be connected to each other to form a band. Each color filter 230 may represent one of three primary colors such as red, green, and blue.

색필터(230) 및 차광 부재(220) 위에는 유기 물질 따위로 이루어진 덮개막(overcoat)(250)이 형성되어 색필터(230)를 보호하고 표면을 평탄하게 한다.An overcoat 250 made of an organic material is formed on the color filter 230 and the light blocking member 220 to protect the color filter 230 and to flatten the surface.

덮개막(250)의 위에는 ITO 또는 IZO 등의 투명한 도전 물질 따위로 이루어진 공통 전극(270)이 형성되어 있다.The common electrode 270 made of a transparent conductive material such as ITO or IZO is formed on the overcoat 250.

다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.Referring back to FIG. 1, the gray voltage generator 800 generates two sets of gray voltages related to transmittance of a pixel. One of the two sets has a positive value for the common voltage (V com ) and the other set has a negative value.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-G2n)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-G2n)에 인가하며 복수의 집적 회로로 이루어진다.The gate driver 400 is connected to the gate lines G 1 -G 2n of the liquid crystal panel assembly 300 to receive a gate signal formed by a combination of a gate on voltage V on and a gate off voltage V off from the outside. It is applied to the gate lines G 1 -G 2n and consists of a plurality of integrated circuits.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.The data driver 500 is connected to the data lines D 1 -D m of the liquid crystal panel assembly 300 to select the gray voltage from the gray voltage generator 800 and apply the gray voltage to the pixel as a data signal.

복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 칩의 형태로 FPC 기판에 실장하여 FPC 기판을 액정 표시판 조립체(300)에 부착할 수도 있고, FPC 기판을 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 화소의 박막 트랜지스터와 함께 액정 표시판 조립체(300)에 직접 형성할 수도 있다.A plurality of gate drive integrated circuits or data drive integrated circuits may be mounted on the FPC substrate in the form of a chip to attach the FPC substrate to the liquid crystal panel assembly 300, or directly attach these integrated circuits onto the glass substrate without using the FPC substrate. It may be attached (chip on glass, COG mounting method), and a circuit performing the same function as these integrated circuits may be formed directly on the liquid crystal panel assembly 300 together with the thin film transistor of the pixel.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.The signal controller 600 controls operations of the gate driver 400 and the data driver 500.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 상세하게 설명한다.The display operation of such a liquid crystal display device will now be described in detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)의 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다. 여기에서 영상 신호(R, G, B)의 처리는 도 3에 도시한 액정 표시판 조립체(300)의 화소 배열에 따라 영상 데이터(R, G, B)를 재배열하는 동작을 포함한다.The signal controller 600 is configured to control the input image signals R, G, and B and their display from an external graphic controller (not shown), for example, a vertical synchronization signal Vsync and a horizontal synchronization signal ( Hsync, main clock MCLK, and data enable signal DE are provided. Based on the input image signals R, G and B of the signal controller 600 and the input control signals, the image signals R, G and B are properly processed according to the operating conditions of the liquid crystal panel assembly 300, and the gate control signal After generating the CONT1 and the data control signal CONT2, the gate control signal CONT1 is sent to the gate driver 400, and the data control signal CONT2 and the processed image signal DAT are transmitted to the data driver 500. Export to The processing of the image signals R, G, and B includes rearranging the image data R, G, and B according to the pixel arrangement of the liquid crystal panel assembly 300 illustrated in FIG. 3.

게이트 제어 신호(CONT1)는 게이트 온 전압(Von)의 출력 시작을 지시하는 주사 시작 신호(STV) 및 게이트 온 전압(Von)의 출력 시기 및 출력 전압을 제어하는 적어도 하나의 클록 신호 등을 포함한다.For example, a gate control signal (CONT1) includes a gate-on voltage (V on) the scan starts indicating the start of output of a signal (STV) and a gate-on voltage (V on) at least one clock signal for controlling the output time and the output voltage of the Include.

데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH), 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(TP), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.The data control signal CONT2 includes a horizontal synchronization start signal STH indicating the start of transmission of the image data DAT, a load signal TP for applying a corresponding data voltage to the data lines D 1 -D m , and a common voltage ( V inverted signal (RVS), data clock signal (HCLK), etc. to invert the polarity of the data voltage for the com (hereinafter referred to as "polarity of the data voltage by reducing the polarity of the data voltage for the common voltage"), etc. do.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소 중 반에 대한 영상 데이터(DAT) 집합을 차례로 수신하고 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써 영상 데이터(DAT)를 해당 데이터 전압으로 변환한 후, 이를 해당 데이터선(D1-Dm)에 인가한다.The data driver 500 sequentially receives a set of image data DATs for half of the pixels in a row according to the data control signal CONT2 from the signal controller 600, and the gray voltage from the gray voltage generator 800. The grayscale voltage corresponding to each image data DAT is selected to convert the image data DAT into a corresponding data voltage, and then apply the grayscale voltage to the corresponding data lines D 1 -D m .

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-G2n)에 차례로 인가하여 이 게이트선(G 1-G2n)에 연결된 스위칭 소자(Q)를 턴온시키며 이에 따라 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소에 인가된다.The gate driver 400 sequentially applies the gate-on voltage V on to the gate lines G 1 -G 2n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G 1 -G. The switching element Q connected to 2n ) is turned on so that the data voltage applied to the data lines D 1 -D m is applied to the corresponding pixel through the turned-on switching element Q.

화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.The difference between the data voltage applied to the pixel and the common voltage V com is shown as the charging voltage of the liquid crystal capacitor C LC , that is, the pixel voltage. The arrangement of the liquid crystal molecules varies depending on the magnitude of the pixel voltage, thereby changing the polarization of light passing through the liquid crystal layer 3. The change in polarization is represented by a change in transmittance of light by a polarizer (not shown) attached to the display panels 100 and 200.

1/2 수평 주기(또는 "1/2H")[수평 동기 신호(Hsync)의 한 주기]를 단위로 하여 데이터 구동부(500)와 게이트 구동부(400)는 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-G2n)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전").The data driver 500 and the gate driver 400 repeat the same operation based on a 1/2 horizontal period (or "1 / 2H") (one period of the horizontal synchronization signal Hsync). In this way, the gate-on voltage V on is sequentially applied to all the gate lines G 1 -G 2n during one frame to apply the data voltage to all the pixels. At the end of one frame, the next frame starts and the state of the inversion signal RVS applied to the data driver 500 is controlled so that the polarity of the data voltage applied to each pixel is opposite to that of the previous frame ("frame inversion). ").

이러한 프레임 반전 외에도 데이터 구동부(500)는 한 프레임 내에서 이웃하는 데이터선(D1-Dm)을 타고 내려가는 데이터 전압의 극성을 반전시키며 이에 따라 데이터 전압을 인가받은 화소 전압의 극성 역시 변화한다. 그런데 도 3에 도시한 바와 같이 화소와 데이터선(D1-Dm)의 연결이 다양하므로 데이터 구동부(500)에서의 극성 반전 패턴과 액정 표시판 조립체(300)의 화면에 나타나는 화소 전압의 극성 반전 패턴이 다르게 나타난다. 아래에서는 데이터 구동부(500)에서의 반전을 구동부 반전(driver inversion)이라고 하고, 화면에 나타나는 반전을 겉보기 반전(apparent inversion)이라 한다.In addition to the frame inversion, the data driver 500 inverts the polarities of the data voltages descending on the neighboring data lines D 1 -D m in one frame, thereby changing the polarities of the pixel voltages to which the data voltages are applied. However, as shown in FIG. 3, since the connection between the pixels and the data lines D 1 -D m varies, the polarity inversion pattern of the data driver 500 and the pixel voltage appearing on the screen of the liquid crystal panel assembly 300 are reversed. The pattern looks different. In the following, the inversion in the data driver 500 is called driver inversion, and the inversion on the screen is called an inversion.

다시 도 3을 참고로 하여, 본 발명의 한 실시예에 따른 반전 형태에 대하여 상세하게 설명한다. Referring to FIG. 3 again, an inversion form according to an embodiment of the present invention will be described in detail.                     

도 3에서 구동부 반전은 열 반전으로서 하나의 데이터선에 흐르는 데이터 전압은 항상 동일 극성이고 이웃한 두 데이터선에 흐르는 데이터 전압은 반대 극성이며, 겉보기 반전은 1×2 도트 반전이다.In FIG. 3, the driver inversion is a column inversion, and the data voltage flowing in one data line is always the same polarity, the data voltage flowing in two neighboring data lines is the opposite polarity, and the apparent inversion is 1 × 2 dot inversion.

이처럼, 겉보기 반전이 도트 반전이 되면 화소 전압이 정극성일 때와 부극성일 때에 킥백 전압으로 인해서 나타나는 휘도의 차가 분산되어 나타나므로 세로줄 불량이 줄어든다.As such, when the apparent inversion causes the dot inversion, the difference in the luminance due to the kickback voltage appears when the pixel voltage is positive and negative, and thus the vertical line defect is reduced.

그러면 도 8을 참고로 하여 본 발명의 다른 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다.Next, a liquid crystal display according to another exemplary embodiment of the present invention will be described in detail with reference to FIG. 8.

도 8은 본 발명의 다른 실시예에 따른 액정 표시 장치의 화소 배열을 보여주는 도면이다.8 is a diagram illustrating a pixel array of a liquid crystal display according to another exemplary embodiment of the present invention.

도 8에 도시한 화소 배열 역시 도 3에 도시한 화소 배열과 유사하다. 즉, 한 쌍의 게이트선이 한 행의 화소 전극(190) 위아래에 배치되어 있고, 데이터선(D1-Dm)은 두 열의 화소 전극(190) 사이에 하나씩 배치되어 있다.The pixel arrangement shown in FIG. 8 is also similar to the pixel arrangement shown in FIG. That is, the pair of gate lines are disposed above and below the pixel electrodes 190 in a row, and the data lines D 1 -D m are disposed one by one between the pixel electrodes 190 in two columns.

또한 한 화소행에서 인접한 두 데이터선(Dp, Dp+1) 사이에 위치한 한 쌍의 화소 전극(190)에 연결된 스위칭 소자(Q)는 서로 다른 게이트선(G2k+1, G2k+2)(k=0, 1, 2, ...)에 연결되어 있는데, 예를 들면 화소의 아래쪽에 배치된 스위칭 소자(Q)는 아래쪽 게이트선(G2k+2)에 연결되어 있고, 위쪽에 배치된 스위칭 소자(Q)는 위쪽 게이트선(G2k+1)에 연결되어 있다. In addition, the switching elements Q connected to the pair of pixel electrodes 190 positioned between two adjacent data lines D p and D p + 1 in one pixel row may have different gate lines G 2k + 1 and G 2k +. 2 ) (k = 0, 1, 2, ...), for example, the switching element Q disposed under the pixel is connected to the lower gate line G 2k + 2 , and The switching element Q disposed at is connected to the upper gate line G 2k + 1 .

뿐만 아니라, 데이터선(Dp, Dp+1)에서 뻗어 나와 스위칭 소자(Q)에 연결되는 복수의 단자선은 모두 인접한 두 게이트선 사이에 존재한다.In addition, a plurality of terminal lines extending from the data lines D p and D p + 1 and connected to the switching element Q are present between two adjacent gate lines.

하지만 도 8에서 각 화소 전극(190)에 연결된 스위칭 소자(Q)의 위치는 도 3에서와는 상이하다. 즉, 각 스위칭 소자(Q)는 데이터선(Dp, Dp+1)에서 먼 쪽에 배치되어 있다. 다시 말하면, 대략 직사각형인 화소 전극(190)의 두 개 세로 경계선 중에서 하나는 데이터선(Dp, Dp+1)과 인접하고 다른 하나는 데이터선(Dp, Dp+1)에서 멀리 떨어져 있는데, 스위칭 소자(Q)는 모두 데이터선(Dp, Dp+1)에서 먼 경계선 부근에 위치한다. However, the position of the switching element Q connected to each pixel electrode 190 in FIG. 8 is different from that in FIG. 3. That is, each switching element Q is arranged far from the data lines D p and D p + 1 . In other words, one of the two longitudinal borders of the substantially rectangular pixel electrode 190 is a data line (D p, D p + 1) adjacent to the other is farther from the data line (D p, D p + 1) The switching elements Q are all located near the boundary line far from the data lines D p and D p + 1 .

기타 도 8에 도시한 배열에 대하여 상세하게 설명하자면, 인접한 두 데이터선(Dp, Dp+1) 사이에 위치하며 행 방향으로 인접한 한 쌍의 화소(이하, "단위 화소쌍"이라 함)의 스위칭 소자(Q)는 동일한 데이터선(Dp, Dp+1)에 연결되어 있다. 또한 열 방향으로 인접한 한 쌍의 화소는 서로 다른 데이터선(Dp, Dp+1)에 연결되어 있으며 그 스위칭 소자(Q)는 서로 반대쪽에 위치한다. 하나의 화소행을 볼 때는 동일한 구조의 단위 화소쌍이 반복되는 구조이다. 결국, 2×1 행렬 구조의 화소 배열이 행 방향과 열 방향으로 반복 배열된다.The arrangement shown in FIG. 8 will be described in detail. A pair of pixels located between two adjacent data lines D p and D p + 1 and adjacent in a row direction (hereinafter referred to as “unit pixel pairs”) The switching elements Q of are connected to the same data lines D p and D p + 1 . In addition, a pair of pixels adjacent in the column direction are connected to different data lines D p and D p + 1 , and the switching elements Q are located on opposite sides. When one pixel row is viewed, a unit pixel pair having the same structure is repeated. As a result, the pixel array of the 2x1 matrix structure is repeatedly arranged in the row direction and the column direction.

다음, 도 8의 화소 배열을 가지는 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 도 9와 도 10을 참고로 하여 상세하게 설명한다. 도 9 및 도 10은 각각 도 8에 도시한 화소 배열을 갖는 액정 표시 장치용 박막 트랜지스터 표시 판의 배치도이다.Next, the structure of the thin film transistor array panel for the liquid crystal display device having the pixel arrangement of FIG. 8 will be described in detail with reference to FIGS. 9 and 10. 9 and 10 are layout views of a thin film transistor array panel for a liquid crystal display device having a pixel arrangement shown in FIG. 8, respectively.

도 9를 참고하면, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판(100)에 대한 구조는 도 4 내지 도 7에 도시한 구조와 유사하다.Referring to FIG. 9, the structure of the thin film transistor array panel 100 according to the exemplary embodiment of the present invention is similar to that shown in FIGS. 4 to 7.

기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121a, 121b)과 유지 전극(133a, 133b, 133c, 133d) 및 유지 전극 연결부(135a, 135b)를 포함하는 복수의 유지 전극선(131)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 섬형 반도체(152, 154a, 154b) 및 복수의 저항성 접촉 부재(162, 163a, 163b, 165a, 165b)가 차례로 형성되어 있다. 저항성 접촉 부재(162, 163a, 163b, 165a, 165b) 및 게이트 절연막(140) 위에는 복수의 데이터선(171) 및 복수의 드레인 전극(175a, 175b)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및 게이트 절연막(140)에는 복수의 접촉 구멍(181, 182)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82, 81)가 형성되어 있다.A plurality of gate lines 121a and 121b including the plurality of gate electrodes 124, the storage electrodes 133a, 133b, 133c, and 133d on the substrate 110, and the plurality of gate electrodes 124a and 135b, respectively. The storage electrode line 131 is formed, and the gate insulating layer 140, the plurality of island-like semiconductors 152, 154a, and 154b, and the plurality of ohmic contacts 162, 163a, 163b, 165a, and 165b are sequentially formed thereon. have. A plurality of data lines 171 and a plurality of drain electrodes 175a and 175b are formed on the ohmic contacts 162, 163a, 163b, 165a, and 165b and the gate insulating layer 140, and a passivation layer 180 is formed thereon. It is. A plurality of contact holes 181 and 182 are formed in the passivation layer 180 and the gate insulating layer 140, and a plurality of pixel electrodes 190 and a plurality of contact auxiliary members 82 and 81 are formed on the passivation layer 180. It is.

하지만, 도 9와 도 10에서는 섬형 반도체(152, 154a, 154b) 이외에 복수의 섬형 반도체(153)가 더 형성되어 있다. 이 섬형 반도체(153)는 게이트선(121a, 121b)을 덮고 있고, 이 섬형 반도체(153)와 데이터선(171) 사이에는 저항성 접촉 부재(166)가 존재한다.However, in FIG. 9 and FIG. 10, a plurality of island semiconductors 153 are further formed in addition to the island semiconductors 152, 154a, and 154b. The island-like semiconductor 153 covers the gate lines 121a and 121b, and an ohmic contact 166 is present between the island-like semiconductor 153 and the data line 171.

섬형 반도체(153) 역시 데이터선(171)이 게이트선(121)과 만나는 부분에 게이트선(121)의 경계를 덮어 데이터선(171)의 단선을 방지하며, 저항성 접촉 부재(166) 또한 섬형 반도체(153)와 데이터선(171) 간의 접촉 저항을 낮추어 준다. The island type semiconductor 153 also covers the boundary of the gate line 121 at a portion where the data line 171 meets the gate line 121 to prevent disconnection of the data line 171, and the ohmic contact member 166 also has an island type semiconductor. The contact resistance between 153 and the data line 171 is lowered.                     

더욱이, 도 10에서 게이트 전극(124)은 경계선 중 일부가 게이트선(121)이 뻗은 방향과 실질적으로 평행한 상부 경계선을 가지고 있다. 또한 각 데이터선(171)에서 위쪽 또는 아래쪽으로 복수의 가지가 드레인 전극(175)을 향하여 돌출하여 복수의 굽은 (갈고리, 말굽, J자형, 또는 U자형) 소스 전극(173)을 이룬다. 이때, 드레인 전극(175)은 게이트 전극(124)과 중첩하는데, 특히 게이트선(121)과 실질적으로 평행하고 데이터선(171)과 실질적으로 수직인 게이트 전극(124)의 상부 경계선과 중첩한다. 이와 같이 하면 게이트 전극(124)의 상부 경계선을 따라, 즉, 게이트선(121)이 뻗은 방향을 따라 드레인 전극(175)이 이동하더라도 드레인 전극(175)과 게이트 전극(124)의 중첩 면적은 일정하게 유지된다.Furthermore, in FIG. 10, the gate electrode 124 has an upper boundary line in which some of the boundary lines are substantially parallel to the direction in which the gate line 121 extends. In addition, a plurality of branches protrude upward or downward from each data line 171 toward the drain electrode 175 to form a plurality of curved (hook, horseshoe, J-shaped, or U-shaped) source electrodes 173. In this case, the drain electrode 175 overlaps the gate electrode 124, and in particular, overlaps the upper boundary line of the gate electrode 124 that is substantially parallel to the gate line 121 and substantially perpendicular to the data line 171. In this case, even if the drain electrode 175 moves along the upper boundary line of the gate electrode 124, that is, in the direction in which the gate line 121 extends, the overlapping area of the drain electrode 175 and the gate electrode 124 is constant. Is maintained.

도 8 내지 도 10에 도시한 실시예의 경우 도 4 내지 도 7에 도시한 실시예에 비하여 세로줄 무늬 현상이 줄어드는데, 이에 대하여 도 11과 도 12를 참고로 하여 상세히 설명한다.In the case of the embodiment illustrated in FIGS. 8 to 10, the vertical stripes are reduced compared to the embodiment illustrated in FIGS. 4 to 7, which will be described in detail with reference to FIGS. 11 and 12.

도 11은 도 4 내지 도 7에 도시한 액정 표시 장치를 개략적으로 나타낸 배치도이고, 도 12는 도 8 내지 도 10에 도시한 액정 표시 장치를 개략적으로 나타낸 배치도이다. 도 11 및 도 12에서 빗금친 영역은 차광 부재로 가려지는 영역이다.FIG. 11 is a layout view schematically showing the liquid crystal display shown in FIGS. 4 to 7, and FIG. 12 is a layout view schematically showing the liquid crystal display shown in FIGS. 8 to 10. In FIGS. 11 and 12, the hatched areas are areas covered by the light blocking member.

인접한 두 개의 화소 전극(190) 사이의 거리는 데이터선(171)이 배치되어 있는 경우와 그렇지 않은 경우 간의 차이가 발생한다. 즉, 화소 전극(190) 사이에 데이터선(171)을 배치하기 위해서는 데이터선(171)의 가로 폭 이상의 면적이 필요하므로, 데이터선(171)이 배치되는 부분 폭은 그렇지 않은 부분의 폭보다 큰 값을 확보해야 한다. The distance between two adjacent pixel electrodes 190 is different between the case where the data line 171 is disposed and the case where the data line 171 is not. That is, in order to arrange the data line 171 between the pixel electrodes 190, an area greater than or equal to the horizontal width of the data line 171 is required, so that the width of the portion where the data line 171 is disposed is larger than the width of the portion not disposed. The value must be obtained.                     

이러한 화소 전극(190) 간의 폭 차이로 인해, 화소 전극(190) 사이에 위치하는 차광 부재의 가로 폭 역시 데이터선(171)의 배치 여부에 따라 달라진다. 예를 들어, 15인치 WXGA급의 액정 표시 장치일 경우, 데이터선(171)이 배치되어 있는 부분의 차광 부재의 폭은 약 29㎛인 반면에, 데이터선(171)이 배치되어 있지 않은 부분의 차광 부재의 폭은 약 18㎛로, 약 11㎛ 정도의 폭 차이가 발생한다.Due to the width difference between the pixel electrodes 190, the width of the light blocking member positioned between the pixel electrodes 190 also varies depending on whether the data line 171 is disposed. For example, in the case of a 15-inch WXGA class liquid crystal display device, the width of the light blocking member of the portion where the data line 171 is disposed is about 29 μm, whereas the width of the portion where the data line 171 is not disposed is measured. The width of the light blocking member is about 18 μm, and a width difference of about 11 μm occurs.

도 11의 경우, 데이터선(171)이 배치되어 있는 "A"부분의 차광 부재 면적과 데이터선(171)이 배치되지 않은 "B" 부분의 차광 부재 면적이 차광 부재의 이러한 폭 차이에 해당하는 면적만큼 다르다. 따라서 데이터선(171)을 낀 화소와 그렇지 않은 두 화소의 표시 면적이 달라짐으로 인해 발생하는 세로줄 불량이 생길 수 있다.In the case of FIG. 11, the area of the light blocking member of the portion "A" where the data line 171 is disposed and the area of the light blocking member of the portion "B" where the data line 171 is not disposed correspond to this width difference of the light blocking member. It differs by area. As a result, vertical line defects may occur due to a difference in the display area of the pixel having the data line 171 and the two pixels having no data line 171.

그러나 도 8 내지 도 10에 도시한 액정 표시 장치에서, 데이터선(171)이 배치되지 않은 화소 전극(190) 사이에 스위칭 소자(Q)를 배치하므로, 도 12에 도시한 바와 같이, 차광 부재의 면적(D)은 데이터선(171)이 배치되어 있지 않은 화소 전극(190) 간 부분의 면적 이외에 이들 스위칭 소자(Q)로 인한 면적이 더해진다. 이렇게 함으로써, 스위칭 소자(Q)가 형성되는 부분만큼 차광 부재의 면적이 증가하여 데이터선(171)의 배치로 인해 증가한 "C" 부분의 증가분이 보상되며, 거의 "C" 부분과 "D" 부분의 면적이 동일해진다. 즉, 두 부분(C, D)의 차광 부재 면적 차이가 줄어 세로줄 불량이 줄어든다.However, in the liquid crystal display device shown in FIGS. 8 to 10, since the switching element Q is disposed between the pixel electrodes 190 on which the data line 171 is not arranged, as shown in FIG. The area D is added to the areas due to these switching elements Q in addition to the area between the pixel electrodes 190 where the data line 171 is not disposed. By doing so, the area of the light blocking member is increased by the portion where the switching element Q is formed to compensate for the increase of the "C" portion that is increased due to the arrangement of the data lines 171, and almost the "C" portion and the "D" portion. Area becomes equal. That is, the difference in the area of the light blocking member between the two parts C and D is reduced, so that the vertical line defect is reduced.

이상에서 기술한 바와 같이, 이웃한 화소행간에 스위칭 소자가 연결된 데이 터선의 위치를 변경하면, 구동부 반전은 열 반전 방식이어도 겉보기 반전은 1×2 도트 반전이 될 수 있다. 따라서 데이터 구동부로부터 열 반전 방식으로 데이터 전압의 극성이 결정되어 인가되므로 데이터선의 재료 선택 폭이 커져, 제조 공정을 단순화하기가 쉽고, 겉보기 반전이 도트 반전이므로 화질이 향상된다. 더욱이 데이터선의 개수가 줄어들므로, 이에 연결된 고가의 데이터 구동 회로 칩의 수효도 감소하여 표시 장치의 제조 비용이 크게 줄어든다.As described above, when the position of the data line to which the switching elements are connected between adjacent pixel rows is changed, the apparent inversion may be 1 × 2 dot inversion even though the driving inversion is a column inversion. Therefore, since the polarity of the data voltage is determined and applied from the data driver by the column inversion method, the material selection width of the data line is increased, and the manufacturing process is easy to simplify, and since the apparent inversion is dot inversion, the image quality is improved. Furthermore, since the number of data lines is reduced, the number of expensive data driving circuit chips connected thereto is also reduced, which greatly reduces the manufacturing cost of the display device.

또한 데이터선이 형성되어 있지 않은 부분에 스위칭 소자를 형성하여, 데이터선이 형성되어 있는 화소 전극 사이의 차광 부재 면적과 그렇지 않은 화소 전극 사이의 차광 부재 면적 차이가 줄어든다. 따라서 표시 면적 차이로 인한 세로줄 무늬의 현상이 감소하여 표시 장치의 화질이 좋아진다.In addition, the switching element is formed in a portion where the data line is not formed, so that the difference in the light blocking member area between the pixel electrodes where the data line is formed and the pixel electrode where the data line is not formed is reduced. Accordingly, the phenomenon of the vertical stripes due to the difference in display area is reduced, and the image quality of the display device is improved.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (14)

행렬 형태로 배열되어 있는 화소 전극과 상기 화소 전극에 연결되어 있는 스위칭 소자를 각각 포함하는 복수의 화소,A plurality of pixels each comprising a pixel electrode arranged in a matrix form and a switching element connected to the pixel electrode; 상기 스위칭 소자에 연결되어 있고, 행 방향으로 뻗어 있으며 하나의 화소 전극행 당 적어도 두 개씩 배치되어 있는 복수의 게이트선, 그리고A plurality of gate lines connected to the switching element and extending in a row direction and disposed at least two per pixel electrode row; and 상기 스위칭 소자에 연결되어 있고, 열 방향으로 뻗어 있으며 적어도 두 개의 화소열 당 하나씩 배치되어 있는 복수의 데이터선A plurality of data lines connected to the switching element and extending in a column direction and arranged one per at least two pixel columns 을 포함하고,Including, 상기 화소 전극 각각은 상기 데이터선에 가까운 제1 경계선과 상기 데이터선에서 먼 제2 경계선을 가지고 있고,Each of the pixel electrodes has a first boundary line close to the data line and a second boundary line far from the data line, 상기 스위칭 소자는 상기 화소 전극의 상기 제1 경계선보다 상기 제2 경계선에 더 가깝게 위치하는The switching element is located closer to the second boundary line than the first boundary line of the pixel electrode. 박막 트랜지스터 표시판.Thin film transistor display panel. 제1항에서,In claim 1, 인접한 두 데이터선 사이에 행 방향으로 배열되어 있는 적어도 두 개의 화소("단위 화소군")는 동일한 데이터선에 연결되어 있는 박막 트랜지스터 표시판.A thin film transistor array panel in which at least two pixels ("unit pixel groups") arranged in a row direction between two adjacent data lines are connected to the same data line. 제2항에서,3. The method of claim 2, 열 방향으로 인접한 화소는 서로 다른 데이터선에 연결되어 있는 박막 트랜 지스터 표시판.A thin film transistor array panel in which adjacent pixels in a column direction are connected to different data lines. 제3항에서,4. The method of claim 3, 상기 단위 화소군의 스위칭 소자는 상하에 배치되어 있는 게이트선에 연결되어 있는 박막 트랜지스터 표시판.And a switching element of the unit pixel group is connected to a gate line disposed above and below. 제1항에서,In claim 1, 인접한 두 데이터선 사이에 행 방향으로 배열되어 있는 적어도 두 개의 화소는 상하에 배치되어 있는 게이트선에 연결되어 있는 박막 트랜지스터 표시판.A thin film transistor array panel in which at least two pixels arranged in a row direction between two adjacent data lines are connected to gate lines arranged above and below. 제1항에서,In claim 1, 상기 데이터선과 상기 스위칭 소자를 연결하는 단자선은 인접한 두 게이트선 사이를 지나는 박막 트랜지스터 표시판.And a terminal line connecting the data line and the switching element to pass between two adjacent gate lines. 제1항에서,In claim 1, 상기 스위칭 소자는,The switching device, 상기 게이트선에 연결되어 있는 게이트 전극,A gate electrode connected to the gate line, 상기 데이터선에 연결되어 있는 소스 전극, 그리고A source electrode connected to the data line, and 상기 화소 전극에 연결되어 있는 드레인 전극A drain electrode connected to the pixel electrode 을 포함하고, Including, 상기 게이트 전극은 상기 데이터선과 평행한 적어도 하나의 경계선을 구비하고,The gate electrode has at least one boundary line parallel to the data line, 상기 드레인 전극은 상기 게이트 전극의 상기 적어도 하나의 경계선과 중첩하는The drain electrode overlaps the at least one boundary line of the gate electrode. 박막 트랜지스터 표시판.Thin film transistor display panel. 행렬 형태로 배열되어 있고, 화소 전극과 상기 화소 전극에 연결되어 있는 스위칭 소자를 각각 포함하는 복수의 화소, 상기 스위칭 소자에 연결되어 있고, 행 방향으로 뻗어 있으며 하나의 화소 전극행 당 두 개씩 배치되어 있는 복수의 게이트선, 그리고 상기 스위칭 소자에 연결되어 있고, 열 방향으로 뻗어 있으며 두 개의 화소 전극열 당 하나씩 배치되어 있는 복수의 데이터선을 포함하는 박막 트랜지스터 표시판, 그리고 A plurality of pixels arranged in a matrix form, each pixel including a pixel electrode and a switching element connected to the pixel electrode, connected to the switching element, extending in a row direction, and arranged two per pixel electrode row A thin film transistor array panel including a plurality of gate lines, and a plurality of data lines connected to the switching element and extending in a column direction and disposed one by one per two pixel electrode columns; 상기 박막 트랜지스터 표시판과 마주보며, 상기 화소 전극 사이에 배치되어 있는 차광 부재와 공통 전극을 포함하는 공통 전극 표시판A common electrode display panel facing the thin film transistor array panel and including a light blocking member and a common electrode disposed between the pixel electrodes. 을 포함하고,Including, 상기 화소 전극 각각은 상기 데이터선에 가까운 제1 경계선과 상기 데이터선에서 먼 제2 경계선을 가지고 있고,Each of the pixel electrodes has a first boundary line close to the data line and a second boundary line far from the data line, 상기 스위칭 소자는 상기 화소 전극의 상기 제1 경계선보다 상기 제2 경계선에 더 가깝게 위치하는The switching element is located closer to the second boundary line than the first boundary line of the pixel electrode. 액정 표시 장치.Liquid crystal display. 제8항에서,In claim 8, 상기 차광 부재는,The light blocking member, 상기 데이터선과 중첩하고 열 방향으로 뻗어 있는 제1 부분,A first portion overlapping the data line and extending in a column direction, 상기 데이터선과 중첩하지 않고 열 방향으로 뻗어 있는 제2 부분, 그리고A second portion extending in the column direction without overlapping the data line, and 상기 스위칭 소자와 중첩하는 제3 부분A third portion overlapping the switching element 을 포함하고,Including, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 넓은The width of the first portion is wider than the width of the second portion 액정 표시 장치.Liquid crystal display. 제9항에서,The method of claim 9, 상기 제1 부분과 상기 제2 부분은 행 방향으로 교대로 배치되어 있는 액정 표시 장치.And the first portion and the second portion are alternately arranged in a row direction. 삭제delete 삭제delete 삭제delete 삭제delete
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101358827B1 (en) 2006-07-24 2014-02-06 삼성디스플레이 주식회사 Liquid crystal display
KR101461016B1 (en) * 2006-12-21 2014-11-13 엘지디스플레이 주식회사 Liquid crystal display and driving method thereof
KR101354406B1 (en) * 2008-05-23 2014-01-22 엘지디스플레이 주식회사 Liquid Crystal Display
CN101726941B (en) * 2008-10-28 2011-07-20 瀚宇彩晶股份有限公司 Vertical alignment liquid crystal display and pixel structure thereof
KR101543632B1 (en) * 2009-04-20 2015-08-12 삼성디스플레이 주식회사 Display device
KR101604140B1 (en) * 2009-12-03 2016-03-17 엘지디스플레이 주식회사 Liquid crystal display
KR101292046B1 (en) * 2009-12-29 2013-08-01 엘지디스플레이 주식회사 Liquid crystal display device
KR20120010777A (en) * 2010-07-27 2012-02-06 엘지디스플레이 주식회사 Liquid crystal display
KR20120111684A (en) * 2011-04-01 2012-10-10 엘지디스플레이 주식회사 Liquid crystal display device
US9362546B1 (en) 2013-01-07 2016-06-07 Quantumscape Corporation Thin film lithium conducting powder material deposition from flux
PL3055268T3 (en) 2013-10-07 2022-01-03 Quantumscape Battery, Inc. Bilayers and trilayers comprising lithium-stuffed garnet films and a method for sintering a thin an free standing lithium-stuffed garnet film
KR102661327B1 (en) 2015-04-16 2024-05-02 퀀텀스케이프 배터리, 인코포레이티드 Lithium stuffed garnet setter plates for solid electrolyte fabrication
US9966630B2 (en) 2016-01-27 2018-05-08 Quantumscape Corporation Annealed garnet electrolyte separators
CN105789220B (en) * 2016-03-24 2019-05-14 京东方科技集团股份有限公司 A kind of double grid linear array substrate, test method, display panel and display device
WO2017172375A1 (en) 2016-03-28 2017-10-05 Groturbel Research Llc Light-emitting diode displays
KR102486413B1 (en) * 2016-06-15 2023-01-10 삼성디스플레이 주식회사 Display panel and display apparatus including the same
CN105974702A (en) * 2016-07-08 2016-09-28 深圳市华星光电技术有限公司 Array substrate and display device
EP3529839A1 (en) 2016-10-21 2019-08-28 QuantumScape Corporation Lithium-stuffed garnet electrolytes with a reduced surface defect density and methods of making and using the same
US10347937B2 (en) 2017-06-23 2019-07-09 Quantumscape Corporation Lithium-stuffed garnet electrolytes with secondary phase inclusions
EP4369453A2 (en) 2017-06-23 2024-05-15 QuantumScape Battery, Inc. Lithium-stuffed garnet electrolytes with secondary phase inclusions
WO2019090360A1 (en) 2017-11-06 2019-05-09 Quantumscape Corporation Lithium-stuffed garnet thin films and pellets having an oxyfluorinated and/or fluorinated surface and methods of making and using the thin films and pellets
CN207380420U (en) 2017-11-17 2018-05-18 京东方科技集团股份有限公司 A kind of array substrate and display device
CN110221489B (en) * 2019-05-06 2022-04-15 北海惠科光电技术有限公司 Array substrate and display device
CN112394578B (en) * 2019-08-16 2023-06-27 京东方科技集团股份有限公司 Array substrate, display panel and driving method thereof
CN114063358A (en) * 2020-08-07 2022-02-18 深超光电（深圳）有限公司 Thin film transistor array substrate and display panel

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173838A (en) * 1996-12-05 1998-06-26 Citizen Watch Co Ltd Facsimile equipment

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173838A (en) * 1996-12-05 1998-06-26 Citizen Watch Co Ltd Facsimile equipment

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