KR101061282B1

KR101061282B1 - 노이즈 발생기

Info

Publication number: KR101061282B1
Application number: KR1020057018083A
Authority: KR
Inventors: 스벤 매티슨
Original assignee: 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
Priority date: 2003-03-26
Filing date: 2004-03-19
Publication date: 2011-08-31
Also published as: US7511586B2; WO2004086602A1; US20060186957A1; KR20050119147A

Abstract

비트의 진정한 랜덤 시퀀스를 생성하는데 이용될 수 있는 노이즈 신호를 생성하는 장치(10)가 개시된다. 상기 장치는 노이즈 소스(11), 및 노이즈 소스(11)에 연결된 증폭기(12)를 포함한다. 본 발명에 따른 노이즈 소스를 허용하는 장치는 높은 노이즈 간섭비를 제공하기 위하여 간섭 신호로부터 보호된다. 더욱이, 본 발명은 본 발명에 따른 노이즈 신호를 생성하는 장치를 포함하는 전자 장치 및 집적회로에 관한 것이다.

노이즈 소스, 증폭기, 오실레이팅 수단, 버퍼, 피드백 필터

Description

노이즈 발생기{NOISE GENERATOR}

본 발명은 랜덤 시퀀스 또는 비트를 위한 시드(seed)를 생성하는 장치에 관한 것이다. 보다 구체적으로, 본 발명은 진정한 랜덤 시드를 제공하기 위하여 간섭 신호로부터 보호되는 노이즈 소스(noise source)에 관한 것으로, 이는 랜덤 비트를 생성하는 데에 이용될 수 있을 것이다.

난수(random numbers) 또는 랜덤 비트(random bits)는 통상적으로 피드백 쉬프트 레지스터(feedback shift register)에 의해서 생성되는 의사 랜덤(pseudo random, PN) 타입이다. 이러한 PN 시퀀스는 결정되어 있고(deterministic), 순환적(cyclic)이지만, 그 주기가 충분히 길어서 랜덤한 시간 간격 동안 순간적으로 볼 경우에는 랜덤한 것으로 보인다. PN 발생기에 진정한 랜덤 값을 시딩(seeding)함으로써, PN 코드는 보다 나은 통계적 특성을 가질 것이다. 이러한 시드는, 예컨대 원칙적으로 랜덤인 열적 노이즈(thermal noise)으로부터 생성될 수 있다. 회로의 불완전함에 기인하여, 열적 노이즈는 의사 신호(spurious signal) 및 클럭 피드 스루(clock feed-through)와 같이 주기를 가질 것이며, 랜덤 발생기로서 독립적으로 사용하기에는 최적의 상태가 되지 않도록 할 것이다. 열적 노이즈 소스와 쉬프트 레지스터를 결합하고, 부가적인 신호 처리를 이용함으로써 보다 나은 결과가 초래 될 수 있다.

노이즈 장치는 전형적으로 증폭된 열적 노이즈 소스, 노이지 오실레이터 또는 카오스 피드백 회로(chaotic feedback circuit)로 구성된다. 열적 노이즈는 높은 오믹 저항체(high-ohmic resistor) 또는 (항복(breakdown) 메커니즘이 종종 이용되는)역바이어스 PN 접합으로부터 유도된다. 오실레이터는 낮은 주파수 안정성에 기인하여 전형적으로 이완(relaxation) 기반이거나, 링(ring) 발진기이다.

W. Timothy Holman, J. Alvin Conolly 및 Ahmad B. Dowlatabadi의 "An Integrated Analog/Digital Random Noise Source" IEEE Transactions on Circuits and Systems I : Fundamental Theory and Applications, 44(6) : 521-528(1997년 6월호)은 아날로그/랜덤 노이즈 소스를 개시하고 있다. 대용량 저항이 열적 노이즈 발생기로 이용되고 있다. 저항은 약한 노이즈를 증폭하기 위하여 연산 증폭기에 결합되며, 증폭된 노이즈 신호는 DC 및 저주파수 성분을 제거하기 위하여 저역 통과 필터를 경유하여 비교기의 비반전 입력 및 비교기의 반전 입력으로 보내어진다. 비교기는 노이즈 입력 신호에 근거하여 디지털 랜덤 출력을 발생시킬 것이다.

Craig S. Petrie와 J. Alvin Conelly의 "A Noise-Based IC Random Number Generator for Applications in Cryptography", IEEE Transactions on Circuits and Systems I : Fundamental Theory and Applications, 47(5) : 615-621(2000년 5월호)은 난수 발생기를 개시한다. 노이즈 소스, 저역 통과 필터 및 1/f 필터를 포함하는 노이즈 장치로부터의 노이즈는 증폭되어 제한기(limiter)를 통해서 샘플 앤 홀드 회로(sample and hold circuit)의 입력으로 보내어지며, 최종적으로 랜덤 출 력을 발생시키는 전류 제어 오실레이터로 보내어진다. 2개의 50Ω n웰 입력 저항들이 단정할 수 있는 레벨의 열적 노이즈를 생성하는 데에 이용된다.

공지 기술에 따른 해결책은 연산 증폭기를 이용하며, 증폭기들의 사이징(sizing)은 높은 노이즈/간섭비에 대하여 설계되기보다는, 전류, 구동 능력, 고유 노이즈 등과 같은 통상적인 사이징 파라미터에 대하여 설계된다. 간섭으로부터의 노이즈 발생기의 보호 또한 제공되지 않는다.

이러한 해결책에 있어서의 단점은 비트들의 랜덤 시퀀스를 발생시키는 시드(seed)로서의 열적 노이즈의 발생에 있으며, 이러한 방법은 디지털 CMOS 기법에 있어서는 적절하지 않다. 저항들의 값이 커야 하는데, 이는 그들이 집적 회로로 구현되는 경우에는 그 영역이 크다는 것을 의미하며, 이는 기판과 다른 용량성 결합 간섭을 일으키는 경향을 초래한다. 더욱이, 모든 CMOS 기술이 적절한 저항들을 제공하는 것은 아니다. 노이즈 소스로서 역바이어스된 PN 접합을 이용하는 경우에는 노이즈를 증폭하기 위하여 종종 캐리어 승산(carrier multiplication)에 의존하는데, 이는 높은 노이즈 레벨을 야기하며, 넓은 노이즈 대역폭에서 노이즈를 가진다. 불행하게도, 표준 디지털 ASIC 기술에서 이용가능한 충분한 낮은 항복 전압을 가지는 적절한 접합은 존재하지 않는다.

본 발명의 목적 중 하나는 비트들의 랜덤 시퀀스를 발생시키는 진정한 랜덤 시드를 생성하는 장치를 제공하는 것이다. 또한, 스위치 온(switch on)되었을 때에 고속의 세틀링 시간을 가지는 비트들의 랜덤 시퀀스를 발생시키는 랜덤 시드를 생성하는 장치를 제공하는 것이 본 발명의 목적이다.

노이즈 소스와 증폭기를 포함하는 높은 노이즈/간섭 비를 가지는 노이즈 신호를 생성하는 장치는 상술한 목적을 달성한다. 본 발명에 따른 장치는 노이즈 소스가 간섭 신호로부터 보호되는 설계를 가진다. 또한, MOS 트랜지스터로부터의 고유의 노이즈가 노이즈 소스로 이용되며, 이는 전원 및 상기 노이즈 트랜지스터에 접속되는 부하와, 상기 노이즈 트랜지스터와 접지 수단에 접속되는 꼬리 전류 소스(tail-current source)에 의해서 간섭 신호로부터 보호된다. 이들 성분은 함께 노이즈 증폭기를 구성한다. 노이지 증폭기로부터의 노이즈는 증폭기 체인(amplifier chain)에서 더욱 증폭된다. 노이지 증폭기와 후속하는 제1 증폭기 셀(cell) 사이의 대칭성과 함께, DC 피드백 필터는 빠른 세틀링 시간을 제공하는데, 이는 피드백 필터가 세틀링되기 전에 노이즈가 이용가능할 것이기 때문이다.

본 발명의 일 실시예에 있어서, 증폭기 체인의 출력은 오실레이팅 수단에 대한 바이어스 소스로 이용된다. 오실레이팅 수단의 바이어스의 변조(modulation)에 응답하여, 상기 오실레이팅 수단은 진정한 랜덤 출력을 발생시킬 것이다.

비트들의 랜덤 시퀀스를 발생시키는 진정한 랜덤 시드를 생성하는 장치를 포함하는 집적 회로를 제공하는 것 또한 본 발명의 목적이다.

이러한 목적은 노이즈 소스 및 증폭기를 포함하는, 높은 노이즈/간섭 비를 가지는 노이즈 신호 생성 장치를 포함하는 집적 회로에 의해서 달성된다. 본 발명의 일 실시예에서, 장치의 모든 컴포넌트는 표준 CMOS 기술을 이용하여 구현되며, 노이즈 소스는 간섭 신호들로부터 보호된다.

본 발명의 또 다른 목적은 랜덤 시퀀스를 발생시키는 랜덤 시드를 생성하는 장치를 포함하는 전자 장치를 제공하는 것이다.

이러한 목적은 본 발명에 따라 노이즈 소스 및 노이즈 소스에 접속되는 증폭기를 포함하는 높은 노이즈/간섭 비를 가지는 노이즈 신호를 발생시키는 장치를 포함하는 전자 장치에 의해서 달성되며, 노이즈 소스는 간섭 신호들로부터 보호된다. 더욱이, 본 발명에 따르면, 노이즈는 오실레이팅 수단의 바이어스 소스로 이용된다.

본 발명의 장점은 높은 노이즈/간섭 비가 제공되며, 비트들의 랜덤 시퀀스를 발생시키는 진정한 랜덤 시드가 생성될 수 있다는 점이다. 또한, 저항 및 캐패시터를 포함하는 본 발명에 따른 장치의 모든 회로 블럭은 CMOS 기술로 제공될 수 있다. 모든 허용오차가 완화되며, 관련된 정합만이 중요하게 되므로, 온 칩(on-chip) 구현에도 적절하다. 더욱이, 통상적인 MOS 장치의 열적 및 1/f 노이즈가 이용되므로, 높은 값 저항기 또는 제너 다이오드와 같은 특별한 노이즈 장치가 필요하지 않다.

본 발명의 다른 장점은 노이즈 증폭기 체인의 DC 결합(DC-coupling)이 신호 경로의 션팅(shunting)을 회피하며, 결합 저항들로부터 기생 신호들을 통하여 유입되는 간섭을 회피한다는 점이다.

본 발명에 따른 장치의 최적화된 사이징은 증폭기 체인의 차동 구조(differential structure)가 공통 모드 유도 간섭을 최소화한다는 장점을 가진다. 더욱이, 부하를 전원에 접속할 때에, NMOS 꼬리 전류 소스들 및 캐스코드(cascode) PMOS 부하들을 이용함으로써 V_dd로부터 접지까지의 임피던스 경로를 최대화하는 것은 전원, 접지 및 기판으로부터의 결합 경로를 최소화한다. 더욱이, 노이즈 증폭기에 대하여 (최적화된 장치 사이징을 가지는)동일한 기본 증폭기 셀과, 증폭기의 적어도 하나의 증폭기 셀을 이용함으로써, 인터스테이지(inter-stage) 결합 저항들이 필요하지 않아서 노이즈 레벨을 증가시키고, 결과적으로 노이즈/간섭 비를 증가시키는 장점을 가진다.

시드를 생성하는 장치가 독립형 노이즈 소스로 이용될 수 있으며, 따라서 노이즈 소스가 이용되는 임의의 전자 장치에서의 집적화된 컴포넌트로서 적절하다는 점이 본 발명의 또 다른 장점이다.

본 발명의 또 다른 바람직한 특성들은 특허청구범위의 종속항들에서 규정된다.

본 명세서에서 이용되는 "포함한다/포함하는"이라는 용어는 언급된 특징들, 인티저들(integers), 단계들 또는 컴포넌트들의 존재를 특정하는 것으로 간주되어야 하며, 하나 이상의 다른 특징들, 인티저들, 단계들, 컴포넌트들 또는 그 그룹의 존재나 추가를 배제하는 것이 아님에 주의하여야 할 것이다.

본 발명의 실시예들 및 다양한 다른 측면들이 첨부된 도면을 참조하여 보다 상세하게 기술될 것이다.

도 1은 노이즈 신호를 발생시키는 장치를 포함하는 이동 전화를 도시하는 도 면.

도 2는 노이즈 신호를 발생시키는 장치의 원리를 설명하며, 오실레이팅 수단을 예시하는 도면.

도 3은 도 2에 따른 노이즈 신호 발생 장치의 일 실시예를 보다 상세하게 도시하는 도면.

도 4는 본 발명에 따른 기본 증폭기 셀을 도시하는 도면.

도 5는 노이즈 증폭기로서 구현되는 노이즈 소스의 일 실시예를 상세하게 도시하는 도면.

도 6a는 도 2의 증폭기의 제1 증폭기 셀의 일 실시예를 상세하게 도시하는 도면.

도 6b는 도 2의 증폭기의 제2 증폭기 셀의 일 실시예를 상세하게 도시하는 도면.

도 7은 본 발명에 포함되는 DC 보상 피드백 필터의 원리를 설명하는 도면.

도 8은 도 7의 피드백 필터의 일 실시예를 보다 상세하게 도시하는 도면.

도 9는 도 2의 예시적인 오실레이팅 수단의 발진기 증폭기의 일 실시예를 상세하게 도시하는 도면.

도 1은 본 발명이 이용되는, 이동 전화(1)로서 구현되는 전자 장치를 도시한다. 그러나, 본 발명의 이용이 이동 전화(1)에 한정되지 않고, 노이즈 소스를 이용하는 임의의 전자 장치에서 구현될 수 있다. 이동 전화(1)는, 예컨대 이동 원거 리 통신 네트워크를 통해서 다른 전자 장치들과 통신하기 위한 다양한 회로를 포함한다. 이러한 전자 장치는 이동 무선 단말, 페이저(pager), 전자 조직자 또는 스마트폰과 같은 통신기 등으로도 구현될 수 있을 것이다. 보안 통신을 제공하기 위하여, 이동 전화(1)는 암호화 및 암호 해독에 각기 이용될 수 있는 암호화 블럭(cryptographic block)을 포함한다. 결과적으로, 이동 전화(1)는 공지된 바와 같이 암호화 기능을 제공하도록 적응된다. 본 발명의 일 실시예에 따른 노이즈 신호 발생 장치는 암호화 블럭과 같은 다른 기능 블록들과 함께 집적 회로로서 제공되어, 이동 전화(1)에 통합되는 ASIC(application specific integrated circuit)을 형성한다.

도 2는 본 발명에 따른 노이즈 신호 발생 장치(10)를 포함하는 비트들의 랜덤 시퀀스를 생성하는 장치의 원리를 도시한다. 장치(10)는 증폭기(12)의 입력 터미널에 접속되는 출력 터미널을 가지는 노이즈 소스(11)를 포함한다. 한 예시적인 실시예에서, 이동 전화(1)의 클럭 시스템에 독립적인 주파수 및 많은 지터(jitter)를 가지는 연속적인 비트 스트림을 발생시키기 위하여, 증폭기(12)의 출력 터미널은 전압 제어 오실레이터(VCO)와 같은 오실레이팅 수단(13)의 입력 터미널에 접속된다. 본 실시예에서 오실레이팅 수단(13)의 출력은 로우 팬아웃 버퍼(low-fanout buffer)와 같은 버퍼(14)의 입력에 접속된다.

노이즈 소스(11)는 약한 광대역 노이즈 신호를 발생시키며, 이는 증폭기(12)에 의해서 증폭되어 100mV_RMS와 같은 특정 전압에 접근된다. 그러나, 이러한 값은 결정적인 값이 아니며, 각 특정 구성마다 검사되어 평가되어야 한다. 아래에 기술되는 바와 같이, 본 발명의 일 실시예에 따른 증폭기(12)에 의해서 증폭된 노이즈는 오실레이팅 수단(13)을 변조하는 데에 이용된다. 결과적으로, 오실레이팅 수단(13)은, 클럭 시스템과는 독립적인 주파수 및 많은 지터를 가지는 연속적인 비트 스트림을 발생시키며, 이는 버퍼(14)에 의해서 버퍼링된다.

도 3은 본 발명에 따른 노이즈 신호(10)를 발생시키는 장치의 보다 상세한 실시예를 도시한다. 노이즈 소스(11)는 노이즈 증폭기(100)를 포함하며, 증폭기(12)는 DC 결합되는 제1 및 제2 캐스케이드 증폭기 셀(200,300)을 각기 포함하며, 예시적인 오실레이팅 수단(13)은 3개의 오실레이터 증폭기들(400a,400b,400c)과 하나의 차동 증폭기(500)를 포함한다. 또한, 상기 장치(10)는 피드백 필터(15) 및 제1 및 제2 출력 터미널(17,18)을 가지며 제1 및 제2 바이어스인 bias₁ 및 bias₂를 각기 공급하는 바이어스 수단(16)에 접속된다.

본 발명에 따르면, 열적 및/또는 1/f 노이즈가 노이즈 소스로 이용된다. 본 발명의 바람직한 실시예에서, MOS 트랜지스터로부터의 진성 노이즈가 열적 노이즈를 발생시키는 노이즈 소스(11)로 이용된다. 또한, 아래에 기술되는 바와 같이 후속하는 증폭기로부터의 1/f 노이즈가 본 발명에 따른 장치의 노이즈 특성을 더욱 개선하는 데에 이용된다. 그러나, 고유 노이즈는 υ ² _n ~ kT / C _gs (k는 볼쯔만 상수, T는 절대 온도, C_gs는 트랜지스터의 게이트-소스 커패시턴스)로 매우 약하다. 또한, 진정한 랜덤 노이즈를 제공하기 위하여, 노이즈 소스는 전원 및 바이어스 라인을 통 해서, 그리고 노이즈 신호 생성 장치(10)가 통합된 ASIC의 기판을 통해서 노이즈 소스에 유입될 수 있는 간섭 클럭 신호들로부터 보호되어야 한다.

MOS 트랜지스터에서 이용가능한 낮은 노이즈 레벨에 기인하여, 증폭기(12)는 노이즈 소스(11)에 의해서 발생되는 노이즈를 증폭한다. 증폭기(12)는 많은 증폭기 셀들(200,300)을 포함하는 증폭기 체인을 이용하여 노이즈를 증가시킴으로써 증폭을 행한다. 증폭기 셀들은 바람직하게 노이즈 소스(11)와 동일한 타입이다. 아래에 기술되는 바와 같이, 노이즈 소스(11)는 입력 신호를 가지지 않는 증폭기이다. 아래에 기술되는 바와 같이, 본 발명의 일 실시예에 따른 노이즈 소스(11)와 증폭기(12)의 모든 요소들은 동일한 기본 증폭기 셀(600) 주위에 구성될 수 있을 것이다.

도 4는 본 발명의 기본 증폭기 셀(600)을 도시하며, 여기서 노이즈 소스를 포함하는 증폭 장치들은 간섭 신호들로부터 보호된다. MOS 트랜지스터 자체는 증폭 장치로 이용된다. 고유 노이즈는 매우 약하기 때문에, 높은 전력 이득을 가지는 증폭기가 바람직하다. 따라서, 가장 높은 전력 이득을 가지는 구성인 공통 소스 증폭기가 본 발명의 바람직한 실시예에서 이용된다. MOS 트랜지스터는 집적 회로 상에서 매우 작은 부분을 차지할 것이며, 간섭 신호 및 필드(field)는 증폭 장치의 이웃 장치들에 대하여 동일한 크기 및 방향을 가질 것이다. 아래에 기술되는 바와 같이, 증폭 장치의 차동 토폴로지(differential topology)를 이용함으로써 이러한 간섭은 공통 모드(CM) 신호들로 나타날 것이며, 이는 회로와 레이아웃 대칭성을 최적화함으로써 억압될 수 있을 것이다.

도 4에 나타난 기본 증폭기 셀(600)은 제1 트랜지스터 쌍(601a,601b), 제2 트랜지스터 쌍(602a,602b), 제3 트랜지스터 쌍(603a,603b) 및 제4 트랜지스터 쌍(604a,604b)을 포함한다. 본 발명의 일 실시예에 따라 제1 및 제2 트랜지스터 쌍들(601a,601b,602a,602b)은 공통 소스 증폭기의 부하로서 동작하는 PMOS 장치이다. 본 발명의 일 실시예에서 제3 및 제4 트랜지스터 쌍들(603a,603b,604a,604b)은 NMOS 장치들이며, 제3 트랜지스터 쌍(603a,603b)은 공통 소스 증폭기이며, 제4 트랜지스터 쌍(604a,604b)은 꼬리 전류 소스이다.

PMOS 트랜지스터(601a,601b,602a,602b)는 공통 바이어스를 이용하며, 제1 트랜지스터 쌍(601a,601b)의 게이트들은 제1 바이어스 터미널(607a)를 통해서 제1 바이어스 bias₁에 접속되며, 제2 트랜지스터 쌍(602a,602b)의 게이트들은 제2 바이어스 터미널(607b)를 통해서 제2 바이어스 bias₂에 접속된다. 제1 트랜지스터 쌍(601a,601b)의 소스들과 벌크(bulk)들은 전원(V_dd)에 접속된다. 제1 트랜지스터 쌍(601a,601b)의 드레인들은 제2 트랜지스터 쌍(602a,602b)의 소스들에 각기 접속된다.

제2 트랜지스터 쌍(602a,602b)의 드레인들은 제3 트랜지스터 쌍(603a,603b)의 드레인들 및 제4 트랜지스터 쌍(604a,604b)의 게이트들에 각기 접속된다. 제3 및 제4 트랜지스터 쌍들(603a,603b,604a,604b)의 벌크들은 기본 증폭기 셀(600)이 구현되는 기판과 같은 접지 수단에 접속된다. 제3 트랜지스터 쌍(603a,603b)의 소스들은 제4 트랜지스터 쌍(604a,604b)의 드레인들에 각기 접속된다. 또한, 제3 트 랜지스터 쌍(603a,603b)의 소스들은 단락 회로가 된다. 제4 트랜지스터 쌍(604a,604b)의 소스들은 접지 수단에 접속된다. 제2 트랜지스터 쌍(602a,602b)의 드레인들에 각기 접속되는 제4 트랜지스터 쌍(604a,604b)의 게이트들은 제1 및 제2 출력 터미널(605a,605b)에도 각기 접속된다. 제3 트랜지스터 쌍(603a,603b)의 게이트들은 제1 및 제2 입력 터미널들(606a,606b)에 각기 접속된다.

CMRR(common mode rejection ratio) 및 PSRR(power supply rejection ratio)를 최대화하기 위하여, 기본 증폭기 셀(600)의 차동 증폭기, 즉 제3 트랜지스터 쌍(603a,603b)과, 꼬리 전류 소스, 즉 제4 트랜지스터 쌍(604a,604b)은 접지 수단에 접속된다. 상기 꼬리 전류 소스는 NMOS 꼬리 전류 소스(604a,604b)를 적절한 동작점(quiescent point)으로 설정하는 공통 모드 피드백을 제공한다. 따라서, 제3 트랜지스터 쌍(603a,603b)으로부터 V_dd까지 매우 높은 임피던스 경로(로드)를 가지는 것은 필수적이다. 도 4의 실시예에서, 제1 및 제2 트랜지스터 쌍들(601a, 601b, 602a, 602b)의 캐스코드된 PMOS 트랜지스터들은 이러한 로드를 제공한다. 집적 회로에서, 전원 전압이 훨씬 더 큰 스파이크를 가진 10-100mV 정도의 간섭 신호를 갖는 것은 불가피하다. 로드 임피던스를 최대화함으로써, 제3 및 제4 트랜지스터 쌍들(603a, 603b, 604a, 604b)의 NMOS 트랜지스터들로 흐르는 V_dd 유도 간섭 전류는 최소화된다. 캐스코드된 PMOS 부하는 본 발명의 바람직한 실시예에 따라 선택되었다.

V_dd에 접속된 제1 트랜지스터 쌍(601a, 601b)의 PMOS 트랜지스터들 사이의 부정합은 도 4에 도시된 바와 같이, 부하 임피던스가 최대화되는 제1 및 제2 트랜지스터 쌍의 캐스코드 결합에 의해 억제된다. 따라서, 제3 및 제4 트랜지스터 쌍들(603a, 603b, 604a, 604b)로 흐르는 간섭 전류가 최소화된다.

다른 실시예에서, 기본 증폭기 셀(600)의 극성은 변경되고, 제1 및 제2 트랜지스터 쌍들(601a, 601b, 602a, 602b)은 NMOS 트랜지스터들로 대체되고, 제3 및 제4 트랜지스터 쌍들(603a, 603b, 604a, 604b)은 PMOS 트랜지스터들로 대체된다.

또 다른 실시예에서, 기본 증폭기 셀(600)의 트랜지스터들은 바이폴라 접합 트랜지스터(BJT)로서 제공된다. 또 다른 실시예에서 꼬리 전류 소스는 저항기로서 제공될 수 있다. 꼬리 전류 소스에 저항기를 제공하는 것은 불안정한 동작점을 유발할 수 있다. 따라서, 꼬리 전류 소스를 제공하기 위해 저항기가 사용될 때에는 동작점을 제어하기 위한 추가적인 바이어스 수단(도시되지 않음)이 제공된다. 또한, 다른 실시예에서, 제3 및 제4 트랜지스터 쌍들(603a, 603b, 604a, 604b)의 로딩은 저항기(도시되지 않음)에 의해 제공된다.

다른 실시예에서, 제1 트랜지스터 쌍(601a, 601b) 사이의 임의의 부정합은 이들의 드레인 터미널들(도시되지 않음)을 단락시킴으로써 제거된다. 결과적으로, 제1 트랜지스터 쌍(601a, 601b)으로 흐르는 V_dd로부터의 간섭은 상기 트랜지스터들을 코페이절하게(cophasally) 통과하는데, 이 트랜지스터들이 완전히 정합되는 경우에는 이들의 드레인 전위는 동일하게 된다. 따라서, 제1 트랜지스터 쌍(601a, 601b)의 드레인들 간의 단락이 제공될 수 있다. 이러한 단락은 제1 트랜지스터 쌍(601a, 601b) 사이의 임의의 부정합이 제2 트랜지스터 쌍(602a, 602b)에 대해서 볼 수 없을 것이라는 것을 의미한다. 차동 신호에 대해, 상기 드레인들의 단락이 없는 경우에는 드레인 전위들은 동일하지 않으며, 드레인들에는 신호 접지가 제공되지 않는다. 그러나, 단락의 제공은 차동 신호에 대한 가상 접지점을 제공하며, 이에 따라 차동 출력 임피던스, 결과적으로 차동 로드 임피던스 이득이 감소된다. 제1 트랜지스터 쌍(601a, 601b)의 드레인들을 단락시킴으로써 이들 트랜지스터 간의 부정합을 처리한 후, 제2 트랜지스터 쌍(602a, 602b)의 나머지 2개의 PMOS 트랜지스터들, 및 제3 트랜지스터 쌍(603a, 604a)의 NMOS 트랜지스터들 사이의 부정합은 제한된 CMRR의 소스로서 남겨진다. 공통 모드 관점에서, 로드 임피던스는 병렬 접속되지 않지만, 차동 부하 임피던스는 전술한 바와 같이 병렬 접속된다. 병렬 접속된, 즉 601a가 601b에 병렬 접속되고, 602a가 602b에 병렬 접속된 제1 및 제2 트랜지스터 쌍들(601a, 601b, 602a, 602b)의 트랜지스터들과 함께, 제3 및 제4 트랜지스터 쌍(603a, 603b, 604a, 604b)의 NMOS 트랜지스터들은 제1 트랜지스터 쌍(601a, 601b)의 드레인들이 단락된 때(도시되지 않음)에 각각 g_ds603+g_ds602의 저주파 로드를 경험한다. 그러나, 제1 및 제2 트랜지스터 쌍(601a, 601b, 602a, 602b)이 도 4에 도시된 제1 실시예에서와 같이 접속될 때에는 제3 및 제4 트랜지스터 쌍(603a, 603b, 604a, 604b)의 NMOS 트랜지스터들의 각각의 부하가 대략 g_ds603+g_ds602·g_ds601/g_m602로 되어, 보다 높은 차동 이득이 발생하는데, 여기서 g_m은 트랜지스터의 트랜스컨덕턴스이다. 본 발명의 다른 실시예(도시되지 않음)에 따르면, 제3 및 제4 트랜지스터 쌍(603a, 603b, 604a, 604b)의 NMOS 트랜지스터들의 로딩, 즉 제1 및 제2 트랜지스터 쌍(601a, 601b, 602a, 602b)은 저항기를 구비할 수 있다는 점에 유의해야 한다.

꼬리 전류 소스들, 즉 제4 트랜지스터 쌍(604a, 604b)의 게이트들을 출력 터미널들(605a, 605b)(결과적으로 제2 트랜지스터 쌍(602a, 602b)의 드레인들)에 접속시키는 것은 정상적으로 제4 트랜지스터 쌍을 트라이오드(triode) 영역으로 강제할 것이다. 그러나, 제3 및 제4 트랜지스터 쌍(603a, 603b, 604a, 604b) 간의 길이 대 폭의 비(length-over width ratio)를 적절히 조절함으로써 제4 트랜지스터 쌍(604a, 604b)은 제3 트랜지스터 쌍의 백-게이트(back-gate) 효과를 고려할 경우에도 거의 펜토드(pentode) 영역에 있을 것이다. 또한, 트랜지스터들 주위에 여러 기판 콘택을 추가하고 레이아웃 대칭성을 최대화함으로써 CMRR은 충분히 높아지는 반면, 접지와 기판 사이의 간섭은 단락된다. 바람직한 실시예에 따르면, 기본 증폭기 셀(600)의 PMOS 트랜지스터들 및 NMOS 트랜지스터들은 바이어스를 단순화하기 위하여 동일한 방식으로 크기 조절된다. 따라서, 트랜지스터들의 사이징, 즉 폭 대 길이의 비(width-over-length ratio, Z)는 바람직한 실시예에 따라 다음과 같이 제공된다:

그러나, 다른 실시예에서 이 관계는 실질적으로 1보다 큰 경우에, 바람직하게는 3보다 큰 경우에는 상이할 수 있다. 이 관계가 만족되지 않는 경우, 기본 증폭기 셀의 트랜지스터들(601a-604b)은 접지 수단 또는 V_dd에 접속되는 트랜지스터들(즉, 제1 트랜지스터 쌍(601a, 601b) 및 제4 트랜지스터 쌍(604a, 604b))을 보다 낮은 임피던스를 제공하는 선형 영역으로 강제하지 않고는 공통 바이어스를 가질 수 없다. 그러나, 다른 실시예들에서 사이징의 다른 관계들은 >10일 수 있으며, 공통 바이어스를 계속 사용할 수 있다. 10의 비는 후술하는 이유 때문에 선택된다. 또한, 또 다른 실시예에서는 스플릿 바이어스가 제공되며, 상기 관계를 만족시킬 필요는 없다.

v_n ²∼kT/C 및 커패시턴스 C∼C_gs603(C_gs603은 제3 트랜지스터 쌍(603a, 603b)의 게이트-소스 커패시턴스)이므로, 양호하고 충분한 정합을 계속 얻으면서 간섭을 낮게 유지할 수 있도록 트랜지스터들을 가능한 한 작게 유지하는 것이 바람직하다. 또한, 출력 터미널들(605a, 605b) 각각은 C_gd603+C_gd602+C'_gs603 에 의하여 로드되며, C'_gs603은 동일한 방식으로 사이징되는 다음 스테이지의 입력 커패시턴스이다. 또한, 제3 트랜지스터 쌍(603a, 603b)으로 유입하는 간섭을 최소화하기 위해 기본 증폭기 셀(600)의 PMOS 트랜지스터들(601a, 601b, 602a, 602b)의 사이징을 최소화하는 것이 유리하다.

본 발명에 따르면, 노이즈 레벨을 최소화하는 것 외에도, 노이즈/간섭 비(i_n ²/i_l ²)를 최대화하는 것이, 즉 간섭 신호를 가능한 한 낮게 유지하는 것이 바람직하다. 노이즈 레벨은 다음과 같이 근사화될 수 있다:

여기서,

수학식 2, 3a 및 3b를 조합하여, 다음 식을 얻는다:

여기서, 노이즈 레벨은 트랜지스터의 채널 길이(L) 및 동작 전류(quiescent current, I_ds)의 함수로서 표현된다. 상기 식에서, Cox는 산화물 용량이고, k는 볼쯔만 상수, T는 절대 온도,

는 이동도, W는 트랜지스터의 채널 폭, V_T는 임계 전압, Vgs는 게이트-소스 전압이다. 식 2-4로부터 알 수 있듯이, 게이트 오버 드라이브 전압(Vgs-V_T)의 증가는 트랜스컨덕턴스를 증가시키며(수학식 3a), 이는 또한 노이즈 전류를 증가시킨다(수학식 2).

후술하는 바와 같이 기본 증폭기 셀(600) 및 노이즈 소스(11)로 흐르는 간섭은 단일단(single-ended) 노이즈 결합과 부정합의 곱에 비례한다. 단일 단 노이즈 결합은 V_dd, 접지 수단 등과 같은 간섭 소스와 신호 노드 간의 임피던스에 의존한다. 캐스코드된 제1 및 제2 트랜지스터 쌍(601a, 601b, 602a, 602b)의 토폴로지 선택을 이용하고, 수학식 1에 따라 부하 임피던스를 최대화하는 장치 사이징을 제공하여 임피던스를 최대화하는 것은 단일 단 노이즈 결합을 최소화한다.

기본 증폭기 셀(600)의 부정합 부분은 간섭을 가능한 한 낮게 유지하는 데 중요하다. 트랜지스터의 실제 채널 길이(L) 및 채널 폭(W)은 토폴로지에 의존하지만, 수학식 1에 따라 기본 증폭기 셀(600)의 컴포넌트들 간의 비율을 유지함으로써 성능은 기술 변화 및 바이어스 조건에 충분히 강할 것이다. 본 발명의 일 실시예에 따르면, 다음의 특성을 가진 CMOS 집적 회로가 기본 증폭기 셀(600)로 사용된다:

여기서, σ_Vt는 임계 전압 부정합이고, σ_KP는 이득 부정합, L_eff는 전기적 채널 길이이다.

수학식 5-7을 이용하여, 상대적 동작 전류(Ids) 부정합은 다음 식에 의해 근사화된다:

Vgs-V_T

100mV일 때, 이득(KP) 및 임계 전압(V_T) 부정합은 동일 사이즈이다. 이것은 기본 증폭기 셀(600)의 가장 낮은 유용한 동작점인데, 이는 주어진 전류에 대해 너무 짧은 채널 길이(L)가 V_E = V_gs - V_T 를 감소시키므로, 정합은 낮은 게이트 오버 드라이브 전압 V_E=Vgs-V_T으로 저하되어, Ids 부정합이 증가하기 때문이다(수학식 8 참조). 보다 낮은 게이트 오버 드라이브 전압에서, Vgs 및 V_T는 거의 동일 크기가 되는데, V_T의 변화에 의해 발생하는 V_E의 상대적 변화는 더 커진다. 따라서, 낮은 게이트 오버 드라이브 전압은 트랜스컨덕턴스를 낮추며, 이는 또한 노이즈 레벨을 낮추고 동작 전류 부정합을 증가시킨다.

간섭 전류(i_I)는 부정합(σ)에 비례하며, 따라서 노이즈/간섭 비를 정할 수 있다.

수학식 9는 주어진 바이어스 전류 버젯(budget) Ids에 대해 소자들을 짧고 넓게 만드는 것이 필요하다는 것을 보여준다. V_E = Vgs-V_T

100mV인 바람직한 실시예에서, 전류는 트랜지스터의 적절한 채널 폭을 선택함으로써 설정된다.

최소 길이의 트랜지스터는 매우 높은 출력 컨덕턴스(낮은 개방 회로 전압 이득)를 갖는다. 따라서, 장치 사이징을 최소 채널 길이의 정수 배로 유지하는 것이 바람직하다. 이에 기초할 때, 일 실시예에 따르면, 기본 증폭기 셀(600)의 사이징 은 다음과 같다:

수학식 10에 따라 2.5μm의 채널 길이를 갖는 사이징은 σ_VT

0.25mV의 임계 전압 부정합, 및 σ_KP

0.25%의 트랜스컨덕턴스 부정합을 유발한다. 이에 따르면, 게이트 오버 드라이브 전압(V_E=Vgs-V_T)이 100mV를 초과할 때, 이는 CM 신호의 40dB 정도의 감쇠에 해당한다. 본 발명의 다른 실시예에 따르면 보다 큰 면적의 트랜지스터가 가능하다는 점에 유의해야 한다. 그러나, 보다 큰 게이트 면적은 노이즈 레벨도 감소시킨다.

다른 실시예에서, 기본 증폭기 셀의 사이징은 다음의 범위 내에서 선택된다:

W603=W602=2.5-125μm

L603=L602=0.25-12.5μm

W601=W604=0.25-12.5μm

L601=L604=0.25-12.5μm

여기서, W는 트랜지스터의 폭이고, L은 트랜지스터의 길이이다.

입력이 접지 수단에 AC 방식으로 접속되는 기본 증폭기 셀(600)은 노이즈 소스(11)로 이용되는 노이지 증폭기(100)를 형성한다.

도시되지 않은 다른 실시예에서, 기본 증폭기 셀(600)의 입력은 고정 전위에 DC 방식으로 접속되어 노이지 증폭기(100)를 형성한다.

기본 증폭기 셀(600)의 MOS 트랜지스터의 고유 노이즈는 기본 증폭기 셀(600)의 입력 터미널들(606a, 606b)을 접지 수단에 AC 방식으로 단락시킴으로써 열적 노이즈로서 이용된다. 도 5에 본 발명의 일 실시예에 따른 노이지 증폭기(100)가 도시되어 있다. 노이지 증폭기(100)는 상기한 변형을 가진 기본 증폭기 셀(600)에 대응한다. 따라서, 기본 증폭기 셀(600) 및 노이지 증폭기(100)의 동일한 컴포넌트는 동일한 번호로 표시된다. 결과적으로, 예컨대 기본 증폭기 셀(600)의 제1 트랜지스터 쌍(601a, 601b)은 노이지 증폭기(100)의 제1 트랜지스터 쌍(101a, 101b)에 대응한다. 노이지 증폭기(100)의 입력 터미널들(106a, 106b)을 접지 수단에 접속시킴으로써, 각각의 출력 터미널(105a, 105b)는 노이즈 전류 i² _n~ 4kTBg_m

KT/C_gsㆍg² _m

를 발생시키는데, 여기서 B는 노이즈 대역폭이고, Z는 채널 폭 대 길이 비이며, A는 채널 면적이다. 결과적으로, 소자가 작으면 작을수록 Cgs도 작아지며, 생성되는 노이즈 레벨은 높아진다. 그러나, 너무 작은 소자 사이즈는 부정합을 유발하는데, 이는 전술한 바와 같이 낮은 게이트 오버 드라이브 전압으로 정합이 저하되기 때문이다.

증폭기(12)는 2개의 캐스케이드 증폭기 셀(200, 300)을 포함한다. 제1 증폭기 셀(200)의 설계는 전술한 기본 증폭기 셀(600)에 대응하고, 제2 증폭기 셀(300)은 후술하는 차동 증폭기이다. 제1 증폭기 셀(200)의 상세는 도 6a에 개시되어 있 다. 기본 증폭기 셀(600) 및 증폭기 셀(200)의 동일 컴포넌트는 노이지 증폭기(100)와 관련하여 전술한 바와 같이 동일 번호로 표시된다. 노이지 증폭기(100)의 출력 터미널들(105a, 105b)은 각각 제1 증폭기 셀(200)의 입력 터미널들(206a, 206b)에 접속된다. 또한, 노이지 증폭기(100) 및 제1 증폭기(200)는 기본 증폭기 셀(600)을 참조하여 전술한 바와 같이 동일 바이어스 bias₁, bias₂를 이용한다.

다음 증폭기들(200, 300)에 의한 노이즈 소스(11)의 로딩은 노이즈를 그다지 많이 감소시키지 않는다. 이것은 기본 증폭기 셀(600)과 관련하여 전술한 바와 같이 제1 및 제2 증폭기들(200, 300)의 사이징이 노이즈 증폭기(100)의 크기와 거의 유사하기 때문이다.

도 6b는 제2 증폭기(300)의 일 실시예의 상세한 설계를 나타낸다. 차동 증폭기인 제2 증폭기(300) 및 기본 이득 셀(600)의 동일 컴포넌트는 동일 번호로 표시된다. 결과적으로, 예를 들어 기본 증폭기 셀(600)의 제1 트랜지스터 쌍(601a, 601b)은 제2 증폭기(300) 내에 그의 등가물(301a, 301b)을 갖는다. 제1 증폭기 셀(200)의 출력 터미널들(205a, 205b)은 각각 제2 증폭기(300)의 제1 및 제2 입력 터미널들(306a, 306b)에 접속된다. 기본 증폭기 셀(600)과 제2 증폭기 셀(300)의 차이는 다음과 같다. 후술되지 않는 제2 증폭기 셀(300)의 모든 컴포넌트 및 접속은 기본 증폭기 셀(600)에 대응한다.

제1 바이어스(bias₁)만이 바이어스 터미널(307)를 통해 제2 증폭기 셀(300) 에, 즉 제1 트랜지스터 쌍(301a, 301b)의 게이트들에 접속된다. 또한, 제2 트랜지스터 쌍(302a, 302b) 사이의 접속들은 상이하다. 트랜지스터(302b)의 게이트는 트랜지스터(302a)의 드레인에 접속되고, 트랜지스터(302a)의 게이트는 트랜지스터(304a)의 게이트 및 그 자신의 드레인에 접속된다. 또한, 하나의 출력 터미널(305)만이 제공되어, 트랜지스터(302b)의 드레인과 트랜지스터(303b)의 드레인 사이의 접속부에 접속된다.

본 발명의 일 양태에 따르면, 차동 이득을 최대화하기 위하여 차동 오프셋의 보상이 바람직하다. 결과적으로, 출력 노이즈 레벨, CMRR 및 PSRR(전원 거부율)도 최대화된다. 도 3에 도시된 실시예에서는, 차동 오프셋을 보상하고 차동 이득을 최대화하기 위하여 DC 결합 구조가 선택되었다. CM 이득이 안정적이기 위하여 <1, 즉 1보다 작거나 음이어야 하므로 노이즈 소스(11)는 음의 차동 이득을 가진 체인을 형성하기 위해 제1 및 제2 증폭기 셀(200, 300)과 캐스케이드되었다. 1보다 큰 CM 이득을 가진 증폭기 회로는 CM 전압에 대해 불안정하며, 코페이절로 셀프 오실레이팅하기 시작하는데, 즉 동작점들이 변하여 차동 신호가 0이 된다.

제1 증폭기(200)의 출력 터미널들(205a, 205b)이 피드백 필터(15)를 통해 노이즈 증폭기(100)의 입력 터미널들(106a, 106b)에 접속되는 DC 보상 피드백 루트가 제공된다.

도 7에 피드백 필터(15)의 원리가 도시되어 있다. 피드백 필터(15)는 접지 수단 및 제1 저항기(R₁)에 접속된 대형 커패시터(Cp)를 포함한다. 저항기(R₁)는 제2 커패시터(Cz)와 병렬로 결합된 제2 저항기(R₂)에 직렬로 접속된다. 제2 저항기(R₂) 및 제2 커패시터(Cz)는 필터(15)의 입력 터미널(i)에 결합되는 제3 저항기(R₃)에 직렬로 접속된다. 필터(15)의 출력 터미널(o)는 제1 및 제2 저항기들(R_1, R₂) 사이의 접속부에 접속된다.

피드백 필터(15)는 2개의 극(poles) 및 제로(zeroes)를 갖는다. 저주파 극 시정수(low-frequency pole time constant)는 τ_p1=(R₃+R₂)C_p에 의하여 지배되고 대응하는 제로는 τ_z1=R₁C_p에 의하여 지배된다. 위상 보상을 제공하기 위하여, Cz가 제공되어 고주파 팬텀 제로(high-frequency phantom-zero)를 삽입한다. 저주파 극은 DC 이득을 1(unity)로 설정하며, 여기에서 DC 오프셋은 최소화된다. 증폭기들의 차동 구조에 의하여 제공된 낮은 오프셋으로 인하여, 노이지 증폭기(100) 및 제1 증폭기(200)만이 DC 피드백 루프의 내부에 있다. 이것은 전술된 바와 같이 100mV 정도의 적절한 값에서 출력 오프셋을 유지하면서 주파수 보상을 간략화시킨다. 주목해야 하는 바와 같이, 노이즈 이득은 저주파 극으로 인하여 DC 피드백에 의한 영향을 받지 않는다.

도 8은 제1 및 제2 필터들(700a 및 700b)을 포함하는 피드백 필터(15)의 일 실시예를 도시한다. 각각의 필터(700a, 700b)는 한 체인의 패스 트랜지스터들(pass-transistors) 및 게이트 커패시터들에 기초한다. 다섯개의 롱채널 트랜지스터들(R₃에 대응하는 701a 및 701b, R₂에 대응하는 702a 및 702b, 및 R₁에 대응하는 703)의 캐스케이드가 MOS 트랜지스터들을 이용하여 제공된다. 여기에서, 상기 트랜지스터들은 PMOS 트랜지스터들로서 제공된다. 트랜지스터들(701a, 701b, 702a, 702b, 703)의 벌크는 V_dd에 연결되고 게이트들은 접지 수단에 연결된다. 트랜지스터(701a)의 소스는 입력 터미널(704)에 연결된다. 트랜지스터(701a)의 드레인은 트랜지스터(701b)의 소스에 연결되고, 트랜지스터(701b)의 드레인은 트랜지스터(702a)의 소스에 연결되고, 트랜지스터(702a)의 드레인은 트랜지스터(702b)의 소스에 연결되며, 트랜지스터(702b)의 드레인은 트랜지스터(703)의 소스에 연결된다. 또한 커패시터 C_z에 대응하는 커패시터(705)의 제1 터미널은 트랜지스터(701b)의 드레인과 트랜지스터(702a)의 소스 사이의 접속에 연결되며, 커패시터(705)의 제2 터미널은 트랜지스터(702b)의 드레인과 트랜지스터(703)의 소스 사이의 접속 및 출력 터미널(706)에 연결된다.

필터 커패시터 C_p는 MOS 트랜지스터들을 이용하는 다섯 트랜지스터들(707a-707e)의 체인으로부터 만들어진다. 여기서, 이 트랜지스터들(707a-707e)은 NMOS 트랜지스터들을 포함한다. 트랜지스터들(707a-707e)의 소스, 벌크 및 드레인은 각각 접지 수단에 연결된다. 또한, 상기 트랜지스터들(705a-705e)의 게이트는 트랜지스터(703)의 드레인에 연결된다. 상기 트랜지스터들(705a-705e)의 드레인은, 도 8에서 알 수 있는 바와 같이, 후속하는 트랜지스터의 소스에 연결된다.

롱채널(long-channel) 트랜지스터들(701a, 701b, 702a, 702b, 703)은 제1 증폭기 셀(200)의 출력 스테이지의 로딩을 최소화시키고 필터 시정수를 최대화시키도 록 사이즈되는 PMOS 장치들로서 구현된다. MOS 모델은 롱채널 트랜지스터들에 대한 출력 컨덕턴스를 다루는데 적합하지 않으므로, 예를 들어, R₂, R₃, 및 C_p를 모델링하기 위하여 수개의 트랜지스터들이 이용되었다. 또한, 트랜지스터 내의 분산된 효과(distributed effect) 모델의 일부는 상실될 것이다. 따라서, 출력 컨덕턴스 모델링에 지나친 스트레스를 가하지 않기 위하여, 그리고 모델링된 분산된 게이트 효과의 일부를 얻기 위하여, 수개의 트랜지스터들이 이용된다. 주목되어야 하는 바와 같이, 본 발명의 다른 실시예들에서는 상이한 수의 패스 장치들이 이용될 수 있다. 큰 신호 레벨에서, 필터는 강력한 2차 성분(second order component)을 갖는 비선형일 것이다. 그러나, 이러한 비선형성은 증폭기 셀(100, 200)의 CM 피드백에 의하여 억제될 것이다.

커패시터 Q를 너무 낮게 하지 않기 위하여 병렬로 연결된 다섯개의 와이드 NMOS 트랜지스터들(707a-707e)에 의하여 제공된 도 8의 실시예에 필터 커패시터 C_p가 존재한다. 트랜지스터(705a-705e)의 채널 영역은 일 실시예에서는 대략 A=5ㆍ25㎛ㆍ5㎛=625pm²이며, 이것은 대략 6.25 pF의 커패시터 사이즈에 대응한다.

대안의 실시예에서, 각각의 필터(700a, 700b)의 임의의 PMOS 트랜지스터는 하나의 NMOS 트랜지스터로 대체되고 임의의 NMOS 트랜지스터는 하나의 PMOS 트랜지스터에 의하여 대체되며, 여기에서 필터의 극성은 전환될 것이다.

제1 피드백 필터(700a)의 입력 터미널(704)은 제1 증폭기 셀(200)의 제2 출력 터미널(205b)에 연결된다. 제1 필터(700a)의 출력 터미널(706)은 노이지 증폭 기(100)의 제1 입력 터미널(106a)에 연결된다. 제2 피드백 필터(700b)의 입력 터미널(704)은 제1 증폭기 셀(200)의 제1 출력 터미널(205a)에 연결되고 제2 피드백 필터(700b)의 출력 터미널(706)은 노이지 증폭기(100)의 제2 입력 터미널(106b)에 연결된다. 노이지 증폭기(100)의 입력 터미널(106a, 106b)에 피드백 필터(700a, 700b)를 연결하는 것은 필터 커패시터 Cp, 즉 트랜지스터(707a-707e)를 통하여 접지 수단에 AC 방식으로 상기 입력 터미널을 단락시킬 것이다.

두개의 밸런스된 DC 피드백 필터(700a, 700b)를 제공하는 것은 노이지 증폭기가 매우 고속으로 세틀링되도록 한다. 증폭기들의 동작점의 공통 모드 성분(전압)은 큰 시정수(τp1=(R₃+R₂)Cp)로 인하여 늦은 세틀링을 갖지만, 노이지 증폭기(100) 및 제1 증폭기(200) 사이의 대칭성으로 인하여 노이즈는 공통 모드 성분이 세틀링되기 훨씬 이전에 이용 가능하다. 피드백 필터들이 세틀링되지 않았지만, 상기 증폭기들의 공통 모드 피드백은 그로부터의 출력신호를 적절한 레벨에서 유지한다. 또한, 제1 증폭기 셀(200)은 세틀링을 필요로 하지 않을 것이고 항상 활성 영역에 존재할 것이다. 피드백 필터들의 세틀링은 코페이절(cophasal)이며, 피드백 필터(700a, 700b)의 세틀링 동안 제1 증폭기 셀(200)의 출력 터미널(205a, 205b)에 코페이절 세틀링 변동이 제공된다. 따라서, 차동 증폭기(300)에 의하여 추출된 세틀링 변동으로 인한 입력 신호들 변동 사이의 차이는 세틀링이 안정되지 않더라도 제2 증폭기(300)의 출력 터미널(305)에 증폭된 노이즈 신호를 제공하는데 이용된다. 본 발명의 대안의 실시예에서 제공될 수 있는 전형적인 단일 DC 피드백 필터는 이것을 달성할 수 없을 것이다. 또한, 예시적인 오실레이팅 수단은 본 발명에 따른 장치가 스위치 온되는 경우 즉시 오실레이팅을 개시하며, 여기에서, 오실레이팅 수단(13)의 고유 노이즈는 증폭기 변동 차이와 함께 이용되어 피드백 필터들(700a, 700b)이 세틀링하기 전에 오실레이팅 수단을 조정한다. 또한, 차동 피드백은 노이지 증폭기(100) 및 제1 증폭기 셀(200)의 충분한 공통 모드 리젝션을 필요로 하며 그렇지 않으면 그들은 교차 결합된(cross-coupled) 피드백(제1 증폭기 셀(200)의 제1 출력 터미널은 제2 피드백 필터(700b)를 통하여 노이지 증폭기(100)의 제2 입력 터미널(106b)에 연결되며, 그 역도 성립됨)으로 인하여 불안정하게 되어 정의(positive) 공통 모드 피드백을 야기할 것이다(그러나 루프 이득<<1).

커패시터 C_z를 이용하여 팬텀 제로 보상(phantom-zero compensation)을 제공함으로써 DC 피드백 루프 내부에 노이지 증폭기(100) 및 제1 증폭기 셀(200)만을 포함하면서, 로우 패스 필터와 같은 임의의 순방향 경로 이득 정형(forward path gain-shaping)을 삽입하지 않고 안정도 마진을 충분히 유지하는 것이 가능하다. 이것은 노이즈 증폭기 이득 및 노이즈 대역폭을 최대화시키며, 이것은 더 높은 출력 노이즈 레벨에 기여한다. 또한, 제2 증폭기(300)로부터의 모든 1/f 노이즈는, 상기 증폭기가 피드백 필터(15)의 외부에 있으므로, 후속하는 오실레이터 수단(13)에 공급되어, 추가로 노이즈/간섭 비율을 개선할 것이다.

도 3에서, VCO로서 구현된 예시적인 오실레이팅 수단(13)의 한 원리가 도시된다. 오실레이팅 수단(13)은 링 오실레이터 구조를 가지는데, 그 이유는 링 오실 레이터들은 본 발명과 함께 사용되는 경우 바람직한, 그들의 불량한 노이즈 특성, 즉 높은 노이즈 레벨들로 알려져 있기 때문이다. 오실레이팅 수단(13)은 세개의 오실레이터 증폭기(400a, 400b, 440c) 및 전술된 차동 증폭기(300)에 대응하는 차동 증폭기(500)를 포함한다. 주목되어야 하는 바와 같이, 대안의 일 실시예의 오실레이팅 수단(13)은 전류 입력을 가지는 전류 제어된 오실레이터로서 제공될 수 있으며, 여기에서 증폭기(12)는 전류 출력 터미널이 제공된다. 차동 증폭기(500)의 출력 터미널은 상기 증폭기에 의하여 생성되는 랜덤 시퀀스의 비트들을 제공할 것이다.

도 9는 오실레이터 증폭기(400a)의 일 실시예의 상세한 설계를 도시한다. 오실레이터 증폭기(400b 및 400c)는 오실레이터 증폭기(400a)에 대응한다. 따라서, 이하에서는 오실레이터 증폭기(400a)만 설명될 것이다. 오실레이터 증폭기(400a)는 일부 수정을 갖는 기본 증폭기 셀(600)에 기초한다. 따라서, 기본 증폭기 셀(600) 및 오실레이터 증폭기(400a)의 동일한 구성요소들은 동일한 부호들로 지시된다. 따라서, 예를 들면, 기본 증폭기 셀(600)의 제1 트랜지스터 쌍(601, 601b)은 오실레이터 증폭기(400a)의 제1 트랜지스터 쌍(401a, 401b)에 대응하고, 기본 증폭기 셀(600)의 제2 트랜지스터 쌍(602a, 602b)은 오실레이터 증폭기(400a)의 제2 트랜지스터 쌍(402a, 402b)에 대응한다. 그러나, 기본 증폭기(600)와 오실레이터 증폭기(400a) 사이에 몇가지 차이점이 존재한다. 스플릿 바이어스(split bias)를 제공하기 위하여, 오실레이터 증폭기(400a)는 제1 및 제2 바이어싱 장치(408a, 408b)가 제공된다. 일 실시예에 따라, 상기 바이어싱 장치들은 PMOS 트랜 지스터들로서 제공된다. 제1 바이어싱 장치(408a)의 게이트는 바이어스 터미널(407a)을 통하여 제1 바이어스 bias₁에 연결되고, 상기 트랜지스터의 소스 및 벌크는 V_dd에 연결되며, 드레인은 트랜지스터(401a)의 드레인과 트랜지스터(402a) 사이의 접속에 연결된다. 또한, 트랜지스터(401b)의 게이트는 제1 바이어스 bias₁에 연결된다. 제2 바이어싱 장치(408b)의 게이트는 제3 바이어스 터미널(409)을 통하여 제3 바이어스 bias₃에 연결되고, 상기 트랜지스터의 소스 및 벌크는 V_dd에 연결되며, 드레인은 트랜지스터(401b)의 드레인과 트랜지스터(402b)의 소스 사이의 접속에 연결된다. 또한, 트랜지스터(401a)의 게이트는 제3 바이어스 bias₃에 연결된다. 오실레이터 증폭기(400a)의 다른 모든 접속들은 기본 증폭기 셀(600)에 따른 접속들에 대응한다.

오실레이터 증폭기(400a)의 꼬리 전류 소스(404a, 404b)는 낮은 CM 이득을 제공하여 상기 증폭기가 차동적으로 오실레이팅하도록 강제한다. 오실레이터 증폭기(400a-400c)의 홀수개의 사용(즉, 본 경우에는 세개)은 CM 이득이 전술된 바와 같이 음수(negative)인 것으로 가정하는 경우 CM 안정성(stability)을 확보한다. 그러나, 제3 오실레이터 증폭기(400c)의 출력 터미널(405a, 405b)과 제1 오실레이터 증폭기(400a)의 입력 터미널(406a, 406b) 사이에 제공된 피드백 접속(450a, 450b)이 교차 결합되어 팬텀 네거티브 피드백(phantom negative feedback)을 제공하는 경우, 차동의 의미에서, 짝수개의 오실레이터 증폭기가 작용할 것임이 주목되 어야 한다. 교차 결합(cross-coupling)으로부터 발생하는 코페이절 기생 전압은 꼬리 전류 소스(404a, 404b)에 의하여 억제될 것이다. 그러나, 피드백 접속(450a, 450b)이 교차 결합되는 경우 피드백 루프는 증폭기 스테이지들의 짝수 또는 홀수 여부와는 무관하게 불안정한 동작점을 가질 것이다(즉, V_dd 또는 접지로 래치할 것임). 따라서, 홀수의 오실레이터 증폭기들이 오실레이팅 수단(13)의 바람직한 실시예에 따라 선택되었다.

본 발명의 일 특징은 노이즈 신호가 이용되어 바이어스 전압 bias₃를 변화시킬 수 있으며, 이것은 오실레이팅 수단(13)의 튜닝(tuning)을 제공한다. 오실레이터 증폭기(400a, 400b, 400c)의 적절한 바이어스(bias₁, bias₂)의 경우 바이어스 전압 bias₃는 제1 및 제2 증폭기 셀(200, 300)의 입력 및 출력 전압 동작점(quiescent points)과 동일한 공칭값을 가져야 한다. 오직 제로들 또는 1들의 긴 시퀀스를 제공하지 않도록 랜덤 출력 비트 스트림을 보장하기 위하여 bias₃의 모든 가능한 세팅에 대하여 오실레이팅 수단(13)이 오실레이팅하는 것이 중요하다. 또한, 오실레이팅 수단(13)이 바이어스 bias₃의 모든 가능한 세팅동안 오실레이팅하지 않는 중이라면, 예를 들어, 세틀링 시간은 부정적으로(negatively) 영향받을 수 있다. 노이지 증폭기(100)로부터의 증폭된 노이즈인, 제2 증폭기(300)의 출력은 바이어스 bias₃로서 이용된다. 제2 증폭기(300)의 출력 터미널(305)은 바이어스 bias3의 변조(modulation)를 제공하는 오실레이터 증폭기(400a-400c)의 제3 바이어스 터미널 (409)에 연결된다.

바이어스 수단(16)의 제1 출력 터미널(17)은 제1 바이어스 전압 bias₁을 제공하며 제2 출력 터미널(18)은 제2 바이어스 전압 bias₂를 제공한다. 바이어스 수단(16)의 제1 출력 터미널(17)은 노이지 증폭기(100), 제1 및 제2 증폭기 셀(200, 300), 오실레이터 증폭기(400a-400c), 및 차동 증폭기(500)의 제1 바이어스 입력 터미널에 연결된다. 바이어스 수단(16)의 제2 출력 터미널(18)은 노이지 증폭기(100), 제1 및 제2 증폭기(200, 300), 및 오실레이터 증폭기(400a-400c)의 제2 바이어스 입력 터미널에 연결된다. 바이어스 수단(16)은 안정된 바이어스 bias₁ 및 bias₂를 제공하기 위하여 증폭기 셀과 유사한 장치 사이징(device sizing)을 갖는 집적회로로서 제공될 수 있다. 바이어스 수단(16)의 특정한 구성은 적절한 제1 및 제2 바이어스 bias₁, bias₂가 제공되는 한 상이한 설계들에 의하여 제공될 수 있다. 그러나, 바이어스 수단(16)이 동일한 집적회로 내에서 노이즈 신호(10)를 생성하는 장치와 함께 제공될 수 있다면 바람직하다.

본 발명은 바람직하고 대안적인 실시예들을 참조하여 설명되었다. 그러나, 본 발명은 전술된 바와 같은 특정한 실시예들에 한정되는 것은 아니며, 이하의 독립 청구항들에 의하여 최상으로 한정된다.

Claims

고유의 노이즈를 생성하기 위한 노이즈 소스(11)를 포함하는 노이즈 신호 생성 장치(10)로서,

상기 노이즈 소스(11)는 증폭 수단(103a, 103b), 상기 증폭 수단 및 전원에 연결된 로드(101a, 101b, 102a, 102b), 및 접지 수단 및 상기 증폭 수단(103a, 103b)에 연결된 꼬리 전류 소스(tail-current source, 104a, 104b)를 포함하는 노이지(noisy) 증폭기 셀(100)이며,

상기 노이지 증폭기 셀(100)의 증폭 수단(103a, 103b)의 입력 터미널(106a, 106b)은 접지 수단에 AC 방식으로 단락되는,

노이즈 신호 생성 장치.
제1항에 있어서,

상기 증폭 수단은 공통 소스 증폭기(103a, 103b)를 포함하는 노이즈 신호 생성 장치.
제2항에 있어서,

상기 공통 소스 증폭기(103a, 103b)는 차동 토폴로지를 구비하는 트랜지스터(103a, 103b)를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 로드는 캐스코드된 트랜지스터(101a, 101b, 102a, 102b)를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 로드는 저항을 포함하는 노이즈 신호 생성 장치.
제2항 또는 제3항에 있어서,

상기 꼬리 전류 소스(104a, 104b)는 상기 증폭 수단(103a, 103b) 및 접지 수단에 연결되어 공통 모드 피드백을 제공하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 노이지 증폭기 셀(100)에 DC 결합되는 제1 증폭기 셀(200)을 더 포함하며, 상기 노이지 증폭기 셀(100)의 출력 터미널(105a, 105b)은 상기 제1 증폭기(200)의 각각의 입력 터미널들(206a, 206b)에 연결되는 노이즈 신호 생성 장치.
제7항에 있어서,

상기 제1 증폭기(200)의 설계는 상기 노이지 증폭기 셀(100)의 설계에 대응하는 노이즈 신호 생성 장치.
제7항에 있어서,

상기 제1 증폭기(200)의 출력 터미널(205a, 205b)에 연결된 제1 및 제2 입력 터미널(306a, 306b)을 구비하는 차동 증폭기(300)를 더 포함하며, 상기 차동 증폭기는 증폭 수단(303a, 303b), 상기 증폭 수단과 전원에 연결된 로드(301a, 301b, 302a, 302b), 및 접지 수단 및 상기 증폭 수단에 연결된 꼬리 전류 소스(304a, 304b)를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 노이지 증폭기 셀(100), 상기 제1 증폭기(200) 및 차동 증폭기(300)의 상기 로드(101a, 101b, 102a, 102b; 201a, 201b, 202a, 202b; 301a, 301b, 302a, 302b), 상기 증폭 수단(103a, 103b; 203a, 203b; 303a, 303b), 및 상기 꼬리 전류 소스(104a, 104b; 204a, 204b; 304a, 304b)는 MOS(Metal Oxide Semiconductor) 트랜지스터를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 노이지 증폭기 셀(100), 상기 제1 증폭기(200) 및 차동 증폭기(300)의 상기 로드, 상기 증폭 수단, 및 상기 꼬리 전류 소스는 BJT(Bipolar Junction Transistors) 트랜지스터를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 로드는 PMOS 트랜지스터(101a, 101b, 102a, 102b; 201a, 201b, 202a, 202b; 301a, 301b, 302a, 302b)를 포함하며, 상기 증폭 수단 및 상기 꼬리 전류 소스는 NMOS 트랜지스터(103a, 103b, 104a, 104b; 203a, 203b, 204a, 204b; 303a, 303b, 304a, 304b)를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 로드는 NMOS 트랜지스터를 포함하며, 상기 증폭 수단 및 상기 꼬리 전류 소스는 PMOS 트랜지스터를 포함하는 노이즈 신호 생성 장치.
제12항에 있어서,

상기 증폭 수단의 트랜지스터들(103a, 103b)의 폭 대 길이의 비(width-over-length ratio)(Z)는 상기 꼬리 전류 소스의 트랜지스터들(104a, 104b)의 폭 대 길이의 비의 3배 이상이고, 상기 로드의 제2 트랜지스터 쌍(102a, 102b)의 폭 대 길이의 비는 상기 로드의 제1 트랜지스터 쌍(101a, 101b)의 폭 대 길이의 비의 3배 이상의 크기인 노이즈 신호 생성 장치.
제12항에 있어서,

상기 증폭 수단의 트랜지스터(103a, 103b) 및 상기 로드의 제2 트랜지스터 쌍(102a, 102b)의 트랜지스터의 폭(W)은 2.5 - 125㎛의 범위에 있고, 상기 트랜지스터의 길이(L)는 0.25 - 12.5㎛의 범위에 있으며; 상기 꼬리 전류 소스의 트랜지스터(104a, 104b) 및 상기 로드의 제1 트랜지스터 쌍(101a, 101b)의 트랜지스터의 폭 및 길이는 0.25 - 12.5㎛의 범위에 있는 노이즈 신호 생성 장치.
삭제
고유의 노이즈를 생성하기 위한 노이즈 소스(11)를 포함하는 노이즈 신호 생성 장치(10)로서,

상기 노이즈 소스(11)는 증폭 수단(103a, 103b), 상기 증폭 수단 및 전원에 연결된 로드(101a, 101b, 102a, 102b), 및 접지 수단 및 상기 증폭 수단(103a, 103b)에 연결된 꼬리 전류 소스(104a, 104b)를 포함하는 노이지 증폭기 셀(100)이며,

상기 증폭기 셀(100)의 증폭 수단(103a, 103b)의 입력 터미널(106a, 106b)은 고정된 전위에 DC 방식으로 단락되는,

노이즈 신호 생성 장치.
제7항에 있어서,

상기 제1 증폭기(200)의 출력 터미널(205a, 205b) 및 상기 노이지 증폭기(100)의 입력 터미널(106b, 106a)에 각각 연결되는 피드백 필터(15)를 구비하는 DC 보상 루프를 더 포함하는 노이즈 신호 생성 장치.
제18항에 있어서,

상기 피드백 필터(15)는 위상 보상을 제공하는 고주파 팬텀 제로 커패시터(Cz, 705)를 각각 포함하는 제1 및 제2 필터들(700a, 700b)을 포함하는 노이즈 신호 생성 장치.
제18항에 있어서,

상기 피드백 필터(15)는 필터(700a, 700b)의 출력 터미널에 연결되는 제1 저항(R1, 703) 및 접지 수단에 연결된 제1 커패시터(Cp, 707a-707e), 상기 필터(700a, 700b)의 입력 터미널에 연결되는 제3 저항(R3, 701a-701b) 및 상기 필터(700a, 700b)의 출력 터미널에 연결되는 고주파 팬텀 제로 커패시터(Cz, 705)와 병렬인 제2 저항(R2, 702a-702b)을 각각 포함하는 두개의 필터들(700a, 700b)을 포함하는 노이즈 신호 생성 장치.
제20항에 있어서,

상기 제1 커패시터(Cp, 707a-707e), 상기 제1 저항(R1, 703), 제2 저항(R2, 702a-702b), 고주파 팬텀 제로 커패시터(Cz, 705), 및 제3 저항(R3, 701a-701b)은 MOS 트랜지스터를 포함하는 노이즈 신호 생성 장치.
제20항에 있어서,

상기 제1 커패시터(Cp, 707a-707e)는 NMOS 트랜지스터를 포함하며, 상기 제1 저항(R1, 703), 상기 제2 저항(R2, 702a-702b), 및 상기 제3 저항(R3, 701a-701b)은 PMOS 트랜지스터를 포함하는 노이즈 신호 생성 장치.
제20항에 있어서,

상기 제1 커패시터(Cp, 707a-707e)는 PMOS 트랜지스터를 포함하며, 상기 제1 저항(R1, 703), 상기 제2 저항(R2, 702a-702b), 및 상기 제3 저항(R3, 701a-701b)은 NMOS 트랜지스터를 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 장치(10)의 출력 터미널(305)은 랜덤 시퀀스의 비트들을 생성하기 위한 장치에 연결되며, 상기 출력 터미널(305)에 연결된 입력으로서 바이어스를 수신하는 입력 터미널(409)을 구비하는 오실레이팅 수단을 포함하고, 상기 오실레이팅 수단(13)은 하나 이상의 오실레이터 증폭기(400a, 400b, 400c) 및 상기 오실레이터 증폭기에 연결된 차동 증폭기(500)를 포함하며, 각각의 오실레이터 증폭기(400a, 400b, 400c) 및 상기 차동 증폭기(500)는 상기 증폭 수단 및 전원에 연결된 로드(301a, 301b, 302a, 302b; 401a, 401b, 402a, 402b), 및 상기 증폭 수단 및 접지 수단에 연결된 꼬리 전류 소스(304a, 304b; 404a, 404b)에 의하여 간섭 신호들로부터 보호되는 증폭 수단(303a, 303b; 403a, 403b)을 포함하는 노이즈 신호 생성 장치.
제1항 내지 제3항 중 어느 한 항에 따라 노이즈 신호를 생성하는 장치(10)를 포함하는 전자 장치(1).
제25항에 있어서,

상기 장치는 이동 무선 터미널, 페이저, 커뮤니케이터, 전자 조직자(elecronic organizer) 또는 스마트폰인 전자 장치.
제25항에 있어서,

상기 장치는 이동 전화기(1)인 전자 장치.
제1항 내지 제3항 중 어느 한 항에 따라 노이즈 신호를 생성하는 장치(10)를 포함하는 집적 회로.