KR101057569B1 - Manufacturing method of three-dimensional semiconductor device - Google Patents
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Abstract
3차원 집적 회로를 갖는 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 하부 반도체 소자들을 형성하고, 하부 반도체 소자들을 덮으며, 스크라이브 라인이 형성된 층간 절연막을 형성하고, 층간 절연막 상에 스크라이브 라인을 매립시키는 절연막을 형성하고, 절연막을 평탄화하고, 평탄화된 절연막 상에 제 2 반도체 기판을 접합시키고, 제 2 반도체 기판 상에 상부 반도체 소자들을 형성하는 것을 포함한다. A method of manufacturing a semiconductor device having a three-dimensional integrated circuit is provided. A method of manufacturing a semiconductor device provides a first semiconductor substrate, forms lower semiconductor elements on the first semiconductor substrate, covers the lower semiconductor elements, forms an interlayer insulating film having scribe lines formed thereon, and scribe lines on the interlayer insulating film. Forming an insulating film filling the insulating film, planarizing the insulating film, bonding the second semiconductor substrate on the flattened insulating film, and forming upper semiconductor elements on the second semiconductor substrate.
스크라이브 라인, 접합, 3차원 집적 회로 Scribe lines, junctions, three-dimensional integrated circuits
Description
본 발명은 3차원 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성 있는 3차원 집적 회로를 용이하게 형성할 수 있는 3차원 반도체 장치의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a three-dimensional semiconductor device, and more particularly, to a method for manufacturing a three-dimensional semiconductor device capable of easily forming a reliable three-dimensional integrated circuit.
반도체 제조 기술의 발전과 더불어, 반도체 장치에 대한 미세화 및 고집적화 요구가 계속되어 오고 있다. 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 3차원 구조(three-dimensional structure)를 갖는 반도체 장치를 제공하는 것이다.With the development of semiconductor manufacturing technology, the demand for miniaturization and high integration of semiconductor devices continues. Various methods have been proposed to meet these needs. One of such methods is to provide a semiconductor device having a three-dimensional structure.
3차원 구조의 반도체 장치는, 이미 제작된 베이스 반도체 기판과 절연층으로 구성된 하나의 반도체 소자 위에, 다른 제 2의 반도체 기판과 절연층을 수직으로 적층하여 형성한다. A three-dimensional semiconductor device is formed by vertically stacking another second semiconductor substrate and an insulating layer on one semiconductor element composed of a base semiconductor substrate and an insulating layer that has already been produced.
그런데, 베이스 반도체 기판 상에 다수의 반도체 칩들을 형성할 때, 다수의 반도체 칩들을 개별적으로 분리하기 위한 스크라이브 라인이 함께 형성된다. 스크 라이브 라인은 반도체 칩들 사이에 단차를 유발시킨다. However, when forming a plurality of semiconductor chips on the base semiconductor substrate, a scribe line for separating the plurality of semiconductor chips separately are formed together. The scribe line causes a step between the semiconductor chips.
이와 같이, 스크라이브 라인이 형성된 베이스 반도체 기판 또는 절연층 상에, 제 2의 반도체 기판을 적층시킬 경우, 스크라이브 라인에 의해 발생된 단차로 인해 절연층과 제 2의 반도체 기판 사이의 접합면 사이에 공간이 발생할 수 있다. As described above, when the second semiconductor substrate is laminated on the base semiconductor substrate or the insulating layer on which the scribe line is formed, the space between the bonding surface between the insulating layer and the second semiconductor substrate due to the step generated by the scribe line This can happen.
다시 말해, 스크라이브 라인에 의한 단차로 인해, 베이스 기판 상의 반도체 소자들과 제 2의 반도체 기판 상에 형성되는 반도체 소자들 간의 연결이 끊어질 수 있다. In other words, due to the step by the scribe line, the connection between the semiconductor elements on the base substrate and the semiconductor elements formed on the second semiconductor substrate may be broken.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 3차원 고집적 회로를 용이하게 형성할 수 있는 3차원 반도체 장치의 제조 방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a manufacturing method of a three-dimensional semiconductor device that can easily form a reliable three-dimensional integrated circuit.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 하부 반도체 소자들을 형성하고, 하부 반도체 소자들을 덮으며, 스크라이브 라인이 형성된 층간 절연막을 형성하고, 층간 절연막 상에 스크라이브 라인을 매립시키는 절연막을 형성하고, 절연막을 평탄화하고, 평탄화된 절연막 상에 제 2 반도체 기판을 접합시키고, 제 2 반도체 기판 상에 상부 반도체 소자들을 형성하는 것을 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a three-dimensional semiconductor device. The method may include providing a first semiconductor substrate, forming lower semiconductor devices on the first semiconductor substrate, and covering the lower semiconductor devices. Forming an interlayer insulating film having a scribe line formed therein, forming an insulating film filling a scribe line on the interlayer insulating film, flattening the insulating film, bonding a second semiconductor substrate on the flattened insulating film, and forming an upper semiconductor on the second semiconductor substrate. Forming the elements.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.
상기한 바와 같이 본 발명의 3차원 반도체 장치의 제조 방법에 따르면, 스크 라이브 라인이 형성된 하부 반도체 장치 상에 다른 반도체 기판을 접합하기 전, 스크라이브 라인으로 발생된 단차를 제거하기 위해, 단차를 완전히 매립시키도록 절연막을 증착하고 평탄화한다. 그리고 나서, 상면이 평탄화된 절연막 상에 다른 반도체 기판을 접합시킴으로써 상부 반도체 기판과 접합층 사이에 스크라이브 라인의 단차로 인한 공간이 발생하는 것을 방지할 수 있다. 그러므로, 상부 반도체 기판과 접합층 사이의 연결이 끊어지는 것을 방지할 수 있다. As described above, according to the manufacturing method of the three-dimensional semiconductor device of the present invention, the step is completely embedded in order to remove the step generated by the scribe line before bonding another semiconductor substrate on the lower semiconductor device on which the scribe line is formed. The insulating film is deposited and planarized to make it. Then, by joining another semiconductor substrate on the insulating film having the flattened top surface, it is possible to prevent the occurrence of space due to the step of the scribe line between the upper semiconductor substrate and the bonding layer. Therefore, the connection between the upper semiconductor substrate and the bonding layer can be prevented from being broken.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되 는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, recesses, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In the present invention, each layer (film), region, pad, recess, pattern or structure is formed on the substrate, each layer (film), region, pad or patterns "on", "top" or "bottom". When referred to, that each layer (film), region, pad, recess, pattern or structure is formed directly over or below the substrate, each layer (film), region, pad or patterns, or Other layers (films), other regions, different pads, different patterns or other structures may additionally be formed on the substrate.
본 발명의 일 실시예에 따른 반도체 장치는 MOS-FET, DRAM, SRAM, PRAM, MRAM 및/또는 플래시(flash) 메모리 등의 고집적 반도체 소자 등을 포함할 수 있다. A semiconductor device according to an embodiment of the present invention may include a highly integrated semiconductor device such as a MOS-FET, a DRAM, an SRAM, a PRAM, an MRAM, and / or a flash memory.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A 부분을 확대한 도면이다. 1A is a plan view of a semiconductor device according to an embodiment of the present invention. FIG. 1B is an enlarged view of a portion A of FIG. 1A.
도 1a에 도시된 바와 같이, 하부에 위치하는 제 1 반도체 기판 상면에 반도체 칩(10)들이 반복적으로 형성된다. 반도체 칩(10)들은 일정한 패턴을 반복적으로 형성하는 패브리케이션(fabrication) 공정을 통해 형성되며, 반도체 기판 상면에 매트릭스 형태로 배치되어 있다. 그리고 제 1 반도체 기판 상에는 다수의 반도체 칩(10)들을 각각 분할하는 스크라이브 라인(S/L)이 정의되어 있다. 또한, 제 1 반도체 기판의 가장자리 부분에, 반도체 칩(10)들과 함께 더미 칩(20)들이 형성될 수 있다. 더미 칩(20)들은, 제 1 반도체 기판 상에 제 2 반도체 기판을 접합하기 전, 스크라이브 라인(S/L)들을 매립하는 절연막을 평탄화할 때, 디싱(dishing) 현상이 발생하는 것을 방지할 수 있다. As illustrated in FIG. 1A,
도 1b를 참조하면, 각각의 반도체 칩(10)들 내에는 메모리 코어(12), 주변 회로(14) 및 주변회로용 더미 패턴(16)들을 포함할 수 있다. 메모리 코어(12)는 반도체 칩(10)의 중심부에 위치하며, 주변 회로(14)는 반도체 칩(10)의 가장자리 부분에 위치한다. 그리고, 주변 회로용 더미 패턴(16)들은, 반도체 칩(10) 내에서 주변 회로(14)들 사이의 빈 공간에 형성될 수 있다. Referring to FIG. 1B, each of the
또한, 반도체 칩(10)들 사이에 형성된 스크라이브 라인(S/L)들에는 얼라인먼트 키(22)들이 형성될 수 있으며, 얼라인먼트 키(22)들 사이의 빈 공간들에는 스크라이브 라인용 더미 패턴(24)들이 형성될 수 있다. 얼라인먼트 키(22)는 패터닝 공정을 반복시, 상하부 패턴간의 오정렬(mis-align)을 방지하기 위한 것으로서, 스크라이브 라인(S/L)과 함께 형성할 수 있다.In addition,
즉, 제 1 반도체 기판 상에 반도체 칩(10)들과 함께, 더미 칩(20)들, 주변 회로용 더미 패턴(16)들 및 스크라이브 라인용 더미 패턴(24)들을 형성함으로써, 제 1 반도체 기판 상에 제 2 반도체 기판을 접합하기 전, 스크라이브 라인(S/L)들을 매립하는 절연막을 평탄화할 때, 디싱(dishing) 현상이 발생하는 것을 방지할 수 있다. 따라서, 균일한 상면을 갖는 제 1 반도체 기판 상에, 제 2 반도체 기판을 접합할 수 있으므로, 접합력을 향상시킬 수 있다. That is, the first semiconductor substrate is formed by forming the
이하, 도 2 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 상세히 설명한다. 도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 9. 2 to 9 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 2를 참조하면, 제 1 반도체 기판(100)을 준비한다. 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들, 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다.First, referring to FIG. 2, a
그리고 나서, 소정 영역별로 제 1 반도체 기판(100) 내에 웰 영역(104)을 형성할 수 있다. 웰 영역(104)은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함으로써 형성할 수 있다. 웰 영역(104)은 NMOS 소자가 형성될 영역에는 보론과 같은 이온을 주입하여 p형 웰 영역을 형성할 수 있으며, PMOS 소자가 형성될 영역에는 인과 같은 이온을 주입하여 n형 웰 영역을 형성할 수 있다. Then, the
이 후, 제 1 반도체 기판(100)에 활성 영역을 정의하기 위한 소자 분리막들(102)을 형성한다. 소자 분리막들(102)은 제 1 반도체 기판(100) 내에 트렌치들을 형성하고, 트렌치 내에 HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 매립함으로써 형성될 수 있다.Afterwards,
제 1 반도체 기판(100)에 활성 영역을 정의한 다음에는, 제 1 반도체 기 판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)을 형성한다. 게이트 전극(110)을 형성한 후에는, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소스/드레인 영역(112)을 형성한다. 이에 따라 제 1 반도체 기판(100) 상에 트랜지스터들이 완성된다.After defining an active region in the
한편, 제 1 반도체 기판(100) 상에 반도체 소자들을 형성하기 전에, 제 1 반도체 기판(100)의 소정 영역을 식각하여 스크라이브 라인(S/L)을 형성할 수 있다. 스크라이브 라인(S/L)은, 도 1에 도시된 바와 같이, 칩 영역(10)의 둘레에 형성될 수 있다. 즉, 제 1 반도체 기판(100)의 소정 영역을 식각하여 반도체 기판을 단위 칩들 별로 구분할 수 있다.Meanwhile, before forming semiconductor devices on the
이어서, 도 3을 참조하면, 트랜지스터들이 형성된 제 1 반도체 기판(100) 상에 배선층을 형성한다. Next, referring to FIG. 3, a wiring layer is formed on the
상세히 설명하면, 제 1 반도체 기판(100) 상에 트랜지스터들을 형성한 후에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. 예를 들어, 제 1 층간 절연막(120)은 PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass) 또는 PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 물질로 형성할 수 있다. In detail, after the transistors are formed on the
그리고 제 1 층간 절연막(120) 내에 하부의 트랜지스터들과 전기적으로 접속되는 콘택 및 배선(132)들을 형성한다. 콘택(132)들은 제 1 층간 절연막(120)을 선 택적으로 이방성 식각하여, 소스/드레인 영역(112) 또는 게이트 전극(110)을 노출시키는 콘택 홀을 형성한 다음, 콘택 홀 내에 도전 물질을 매립함으로써 형성될 수 있다. 구체적으로 콘택 및 배선(132)들은 트랜지스터들의 게이트 전극(110) 및/또는 소스/드레인 영역(112)과 연결될 수 있다. In the first
이와 같이, 콘택 및 배선들(132)을 형성할 때, 후속 공정에 의한 열적 영향을 줄이기 위해 내화 금속 물질을 이용할 수 있다. 즉, 콘택 및 배선층들(132)은 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성할 수 있다. As such, when forming the contacts and the
한편, 제 1 층간 절연막(120)의 표면 일부를 식각하여, 스크라이브 라인을 형성한다. 제 1 층간 절연막(120)의 표면에 형성된 스크라이브 라인은, 제 1 반도체 기판(100)에 형성된 스크라이브 라인과 동일한 수직선상에 형성될 수 있다. Meanwhile, a portion of the surface of the first
이후, 도 4를 참조하면, 콘택 및 배선(132)들이 형성된 제 1 층간 절연막(120) 상에 제 2 층간 절연막(130)을 형성한다. 본 발명의 일 실시예에서는 제 1 층간 절연막(120) 상에 제 2 층간 절연막(130)이 형성되는 것으로 도시하였으나, 제 1 층간 절연막(120) 상에 다수의 층간 절연막들을 계속적으로 형성할 수 있으며, 각각의 층간 절연막 내에 콘택 및 배선들을 형성할 수 있다.Subsequently, referring to FIG. 4, a second
즉, 본 발명의 일 실시예에서, 제 2 층간 절연막(130)은 제 1 반도체 기판 상의 최상층 절연막일 수 있다. That is, in one embodiment of the present invention, the second
이어서, 제 2 층간 절연막(130)에 스크라이브 라인(S/L)을 형성한다. 스크라이브 라인(S/L)은 제 2 층간 절연막(130)의 소정 영역을 식각함으로써 형성될 수 있으며, 제 1 반도체 기판(100) 상에 형성된 반도체 칩들을 단위 칩들로 구별한다. 제 2 층간 절연막(130) 상에 스크라이브 라인(S/L)이 형성됨에 따라, 제 2 층간 절연막(130)의 표면에 단차가 발생할 수 있다. Next, a scribe line S / L is formed on the second
스크라이브 라인(S/L)이 형성된 제 1 반도체 기판(100) 상에 순차적으로 층간 절연막들이 적층됨에 따라, 최종 층간 절연막인 제 2 층간 절연막(130) 표면에 단차를 형성할 수도 있다. As the interlayer insulating layers are sequentially stacked on the
이후, 도 5을 참조하면, 스크라이브 라인(S/L)이 형성된 제 2 층간 절연막(130) 상에 스크라이브 라인(S/L) 매립할 수 있도록 충분한 두께의 절연막(140)을 형성한다. 이 때, 절연막(140)은 CVD 또는 PVD 방법과 같은 증착 공정을 통해 형성될 수 있으며, 표면에 단차가 발생될 수 있다. 따라서, 절연막(140)을 형성 후, 단차를 제거할 수 있도록 평탄화 공정을 진행한다. 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정이 진행될 수 있다. Subsequently, referring to FIG. 5, an insulating
이에 따라, 제 2 층간 절연막(30) 상에 스크라이브 라인(S/L)을 매립시키며, 표면이 평탄화된 절연막(140)이 형성된다. Accordingly, the insulating
또한, 절연막(140)을 평탄화할 때, 도 1a 및 도 1b에 도시된 바와 같이, 제 1 반도체 기판의 가장자리 부분과, 스크라이브 라인(S/L)들에 더미 패턴들이 형성되어 있으므로, 디싱 현상이 발생하는 것을 방지할 수 있다. In addition, when the insulating
그리고 나서, 도 6에 도시된 바와 같이, 표면이 평탄화된 절연막(140) 상에 접합층(150)을 형성한다. Then, as shown in FIG. 6, the
여기서, 접합층(150)으로는, 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 그리고 접합층(150)은 예를 들어, 금속계 (Ti, TiN, Al), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있으며, 바람직하게는 고온에서도 안정성이 우수한 티타늄(Ti)으로 형성할 수 있다. Here, as the
여기서, 접합층(150)을 금속 물질로 형성하는 경우, 금속 물질은 하부의 배선층(150)에 형성된 금속 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. 이와 같은 접합층(150)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다. In this case, when the
이와 같이, 상면이 평탄화된 절연막(140) 상에 접합층(150)을 형성함으로서, 균일하게 도포된 접합층(150)을 형성할 수 있다. As such, by forming the
다음으로, 도 7을 참조하면, 접합층(150) 상에 제 2 반도체 기판(200)을 접착시킨다. Next, referring to FIG. 7, the
보다 상세히 설명하면, 우선 소정 깊이까지 균일하게 불순물이 도핑된 불순 물층(200)을 포함하는 단결정 반도체 기판(207)을 준비한다. 여기서, 불순물층(200)은 단결정 반도체 기판(207) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판(207)을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다. In more detail, first, a single
그리고, 단결정 반도체 기판(207)의 소정 깊이 내에 불순물층(200)과 접하는 분리층(205)이 형성되어 있다. 분리층(205)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이로 (예를 들면, Si-Ge) 생긴 변형층 (Strained Layer)을 말한다. 분리층(205)을 형성하는 기술 중에서, 많이 쓰이는 기술 중에는 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입하여 (exfoliating implant), 웨이퍼를 분리하는 방식도 있으나, 이 경우 이온 주입이 과도하게 사용되어 분술물층(200)의 격자 구조가 파괴될 수 있다. 또한, 이렇게 파괴된 격자 구조를 회복하기 위해, 매우 높은 온도에서 일정 시간 열처리가 필요하며, 이러한 매우 높은 온도 처리는 아래에 위치한 셀 소자의 심한 변화를 초래할 수 있다.A
이러한 분리층(205)은 제 2 반도체 기판(200)을 접합층(150) 상에 접착한 후, 단결정 반도체 기판(207) 영역을 제거할 때, 불순물층(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(205)은 불순물층(200)만 남고 단결정 반도체 기판(207)이 정확하고, 쉽게 분리될 수 있는 역할을 한다. The
이후, 불순물층(200)의 표면이 접합층(150)과 마주하도록 하여, 단결정 반도체 기판(207)을 접합시킨다. 단결정 반도체 기판(207)을 접합층(150) 상에 접합시 킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다. Thereafter, the surface of the
이와 같이, 접합층(150) 상에 불순물층(200)을 접합시킬 때, 평탄화된 절연막(140) 상에 균일하게 도포된 접합층(150)이 형성되어 있으므로, 불순물층(200)과 접합층(150) 사이에 공간이 형성되는 것을 방지할 수 있다. 즉, 스크라이브 라인으로 인한 단차를 제거하고, 상부에 불순물층(200)을 제공함으로써, 접합층(150)과 불순물층(200)의 연결이 끊어지는 현상을 방지할 수 있다. 그리고, 접합층(150)과 불순물층(200)이 균일하게 접합될 수 있으므로, 접합층(150)의 일부가 떨어져 반도체 장비를 오염시키는 것을 방지할 수 있다. As described above, when the
또한, 접합층(150) 상에 불순물층(200)을 포함하는 단결정 반도체 기판(207)을 접착시킬 때, 단결정 반도체 기판(207) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 단결정 반도체 기판(207)을 접합층(150) 상에 정확히 정렬시키는 것이 요구되지 않는다. In addition, when adhering the single
단결정 반도체 기판(207)의 불순물층(200)을 완전히 접합시킨 다음에는, 도 8에 도시된 바와 같이, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. 즉, 제 2 반도체 기판(200)은 불순물이 도핑된 반도체층에 해당한다. After the
보다 상세히 설명하면, 접합된 단결정 반도체 기판(207)의 상면부터 분리층(205)이 노출될 때까지 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. 분리층(205)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 불순물층(200)을 노출시킨다. 불순물층(200)을 노출시키는 것은, 반도체 기판 내에서 불순물층(200)과 분리층(205)에서의 불순물 농도 구배가 다르므로, 반도체 기판에 대한 선택적 식각이 가능하다. 혹은, 분리층(205)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(205)을 따라 균열이 발생하여 단결정 반도체 기판(207)과 불순물층(200)을 분리할 수도 있다. In more detail, a grinding or polishing process is performed from the top surface of the bonded single
한편, 단결정 반도체 기판(207)은 경우에 따라 글라스 웨이퍼(glass wafer)와 같은 메개체가 될 수도 있다. 예를 들어, 불순물층을 제공할 때, 글라스 웨이퍼에 제공하고, 다시 다른 반도체 기판에 2차에 걸쳐 제공할 수도 있다. On the other hand, the single
다음으로, 도 9를 참조하면, 제 1 반도체 기판(100) 상에 반도체 소자들을 형성한 방법과 동일하게, 반도체 소자의 제조 공정을 진행한다. Next, referring to FIG. 9, the manufacturing process of the semiconductor device is performed in the same manner as the method of forming the semiconductor devices on the
상세히 설명하면, 제 2 반도체 기판(200) 내에 소자 분리막(204)을 형성하여 활성 영역을 정의한다. 소자 분리막(204)은 위에서 상술한 바와 같이, STI 공정을 진행함으로써 형성할 수 있다. In detail, an
그리고 나서, 제 2 반도체 기판(200) 상에 반도체 소자들을 형성한다. 반도체 소자로는 예를 들어, NMOS 및/또는 PMOS 트랜지스터들을 형성할 수 있다. 이에 따라, 제 2 반도체 기판(200) 상에 게이트 전극들(210)들을 형성할 수 있으며, 게이트 전극들(210) 양측의 제 2 반도체 기판(200) 내에 소스/드레인 영역(212)을 형성할 수 있다. Then, semiconductor devices are formed on the
이 후, 제 2 반도체 기판(200) 상에 트랜지스터들을 덮는 제 3 층간 절연막(220)을 형성한다. Thereafter, a third
제 3 층간 절연막(220)은, 예를 들어, BSG(Borosilicate Glass)막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(TetraEthlyOrthoSilicate Glass)막, O3-TEOS막 또는 PE(Plasma Enhanced)-TEOS막 등과 같은 실리콘 산화물을 이용하여 형성할 수 있다. The third
그리고 나서, 제 3 층간 절연막(220) 및 제 2 반도체 기판(200), 접합층, 절연막 및 제 2 층간 절연막에 걸쳐 이방성 식각 공정을 진행하여, 하부의 반도체 소자들과 연결되는 접속 배선(221)들을 형성할 수 있다. 여기서, 접속 배선(221)은 고온에서도 특성의 변화가 적은 내화 금속 물질로 형성할 수 있다. 예를 들어, 접속 배선(221)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 및 탄탈륨(Ta) 등과 같은 물질로 형성될 수 있다. Then, an anisotropic etching process is performed over the third
접속 배선(221)을 형성함과 동시에, 제 2 반도체 기판(200) 상부의 제 3 층간 절연막(220) 내에는, 제 2 반도체 기판(200) 상에 형성된 트랜지스터들과 전기적으로 연결되는 콘택 및 배선들(232)을 형성한다. Contact and wiring electrically connected to transistors formed on the
제 3 층간 절연막(220) 내에, 콘택들(232) 및 접속 배선들(221)을 형성한 다음에는, 최종적으로 절연 물질을 증착하여 제 4 층간 절연막(230)을 형성한다. After forming the
다음으로, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다.10 to 13 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
본 발명의 다른 실시예에서, 제 1 반도체 기판(100) 상에 반도체 소자들을 형성하고, 스크라이브 라인으로 인한 단차를 해소하기 위한 절연막을 형성하고 접합층을 형성하는 것은 일 실시예에서와 동일하다. 그리고 본 발명의 다른 실시예에서는 접합층 상에 다른 반도체 기판의 접합을 통해 수직 구조의 반도체 장치를 형성할 수 있다. In another embodiment of the present invention, forming semiconductor elements on the
즉, 도 6에서와 같이 접합층(150)까지 형성한 다음, 접합층(150) 상에 제 2 반도체 기판을 접합시킨다. That is, after forming up to the
도 10을 참조하여 보다 상세히 설명하면, 제 2 반도체 기판으로, 소정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층(200)을 포함하는 단결정 반도체 기판(207)을 준비한다. 여기서, 다수의 불순물층(200)은 단결정 반도체 기판(207) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판(207)을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다. Referring to FIG. 10, a single
이 때, 다수의 불순물층(200)은 p형 불순물층(201,203)과 n형 불순물층(202)이 교대로 위치할 수 있도록 불순물을 이온주입하여 형성될 수 있다. 본 발명의 다른 실시예에서는 상부에 PMOS 트랜지스터들을 형성하는 것으로 설명한다. 따라서, 다수의 불순물층(200)에서 접합층(150)과 접하되는 표면에 p형 불순물층(201)을 형성한다. In this case, the plurality of impurity layers 200 may be formed by ion implantation of impurities such that the p-type impurity layers 201 and 203 and the n-
그리고, 다수의 불순물층(200)을 포함하는 단결정 반도체 기판(207) 내에는 불순물층(200)과 단결정 반도체층(207) 계면에 분리층(205)을 포함한다.In the single
이러한 분리층(205)은 제 2 반도체 기판(200)을 접합층(150) 상에 접착한 후, 단결정 반도체 기판(207) 영역을 제거할 때, 불순물층(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(201)은 불순물층(200)만 남고 단결정 반도체 기판(207)이 정확하고, 쉽게 분리될 수 있는 역할을 한다. The
이 후, 불순물층(200)의 표면이 접합층(150)과 마주하도록 하여, 단결정 반도체 기판(207)을 접합시킨다. 단결정 반도체 기판(207)을 접합층(160) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다. Thereafter, the surface of the
계속해서, 도 11을 참조하면, 단결정 반도체 기판(207)의 불순물층(200)을 완전히 접합시킨 다음에는, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. 금속 물질로 이루어진 접합층(150) 상에 다수의 불순물층(200)이 형성될 수 있다. Subsequently, referring to FIG. 11, after the
이와 같이, 접합층(150) 상에 다수의 불순물층을 포함하는 단결정 반도체 기판(207)을 접합시키고, 불순물층(200)을 제외한 단결정 반도체 기판(207)을 제거함으로써, 접합층(150) 상에 p형 불순물층(201), n형 불순물층(202) 및 p형 불순물층(203)이 적층된 불순물층(200)이 형성될 수 있다.As described above, the single
이와 같이, 접합층(150) 상에 다른 반도체 기판의 접합을 통해 다수의 불순물층(200)을 형성한 다음, 도 12에 도시된 바와 같이, 다수의 불순물층(200)을 패터닝한다. 이에 따라, PMOS 트랜지스터의 채널 영역(202') 및 소스/드레인 영역(201', 203')을 형성할 수 있다. 여기서, 패터닝된 접합층(152)이 도전 물질로 이루어져, 하부의 콘택(132)과 PMOS 트랜지스터를 전기적으로 연결시키는 콘택 역할을 할 수 있다.As such, after forming a plurality of impurity layers 200 through the bonding of other semiconductor substrates on the
다음으로, 도 13를 참조하면, 수직 PMOS 트랜지스터의 채널 영역(202') 양측에 게이트 전극(220)을 형성하여, 수직 채널을 갖는 트랜지스터를 형성한다. 보다 자세히 설명하면, 패터닝된 불순물층이 형성된 절연막(140) 상에 제 3 층간 절연막(210)을 형성한 다음, 컨포말하게 게이트 절연막 및 게이트용 도전막을 증착한다. 그리고, 게이트 절연막 및 게이트용 도전막을 이방성 식각하여, 채널 영역을 감싸는 스페이서 형태의 게이트 전극(220)을 형성할 수 있다. Next, referring to FIG. 13,
게이트 전극(220)을 형성한 다음에는, 수직 PMOS 트랜지스터들을 완전히 매립시키도록 제 4 층간 절연막(230)을 형성한다. 이 후, 제 4 층간 절연막(230) 내에 콘택 및 배선(242)들을 형성할 수 있다. After the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is shown by the following claims rather than the above description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.1A is a plan view of a semiconductor device according to example embodiments.
도 1b는 도 1a의 A 부분을 확대한 도면이다.FIG. 1B is an enlarged view of a portion A of FIG. 1A.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.2 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 10 to 13 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
< 도면의 주요 부분에 관한 부호의 설명><Description of the code | symbol about the principal part of drawing>
100: 제 1 반도체 기판 110, 210: 게이트 전극100:
120, 130, 220, 230: 층간 절연막 S/L: 스크라이브 라인120, 130, 220, 230: interlayer insulation film S / L: scribe line
140: 절연막 200: 불순물층140: insulating film 200: impurity layer
221: 접속 배선221: connection wiring
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