KR101056748B1 - 전자파 차폐수단을 갖는 반도체 패키지 - Google Patents

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Abstract

본 발명은 기판 상에 적층된 반도체 칩에 연결된 전자파 접지용 와이어를 이용하여 반도체 칩에서 내부적으로 발생된 전자파를 접지시킬 수 있는 전자파 차폐수단을 갖는 반도체 패키지에 관한 것이다.
본 발명은 기판상에 적층된 각각의 반도체 칩과 접지용 전도성 패턴에 전자파 접지용 와이어를 연결함으로써, 반도체 칩에서 내부적으로 발생된 전자파를 접지하여 반도체 패키지에 대한 전자파 차폐효과를 증대시킬 수 있다.
또한, 본 발명은 전자파 접지용 와이어와 접지용 전도성 패턴 사이에 연결된 히트스프레더가 반도체 칩에서 발생된 열을 전자파 접지용 와이어로부터 전달받아 방출함으로써, 각 반도체 칩의 열을 효과적으로 분산시킬 수 있다.
전자파, 차폐, 접지용 전도성 패턴, 반도체 칩, 전자파접지용 와이어, 히트스프레더

Description

전자파 차폐수단을 갖는 반도체 패키지{Semiconductor package device for shielding electromagnetic waves}
본 발명은 전자파 차폐수단을 갖는 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기판 상에 적층된 반도체 칩에 연결된 전자파 접지용 와이어를 이용하여 반도체 칩에서 내부적으로 발생된 전자파를 접지시킬 수 있는 전자파 차폐수단을 갖는 반도체 패키지에 관한 것이다.
통상적으로, 스택 패키지(Stack Package)는 복수의 반도체 칩을 적층한 패키지로서, 단순화된 공정에 의해 패키지의 제조 단가를 낮출 수 있고, 대량 생산이 가능하다.
상기 스택 패키지의 한 예로 관통 실리콘 비아(Through Silicon Via : TSV)를 이용한 구조가 제안된 바 있고, 상기 관통 실리콘 비아를 이용한 스택 패키지는 웨이퍼 단계에서 각각의 반도체 칩 내에 수직방향으로 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아를 매개로 상부와 하부 반도체 칩들간의 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
한편, 각종 전자기기의 마더보드에는 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라, 각종 신호 교환용 전자기기들이 한꺼번에 설치되는 바, 이러한 반도체 패키지와 기기들은 전기적인 작동중에 전자파를 발산시키는 것으로 알려져 있다.
이러한 전자파들은 인체에 유해한 것으로 밝혀지고 있고, 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀지고 있다.
보다 상세하게는, 현재 PC대중화, 전자제품의 디지털화, 무선화, 전자제품의 소형화로 인하여 전자파 장해 문제가 대두되고 있는 바, 실제적으로 마더보드와 같은 기판상의 각 반도체 패키지 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
도 3은 종래기술에 따른 전자파 차폐수단을 갖는 반도체 패키지로서, 기판(10) 상에 복수의 반도체 칩(12)이 적층되어 있고, 기판(10) 상에 접지용 전도성 패턴(11)이 형성되어 있다.
상기 반도체 칩(12)에는 복수의 관통 실리콘 비아(19)가 수직방향으로 동일한 배열로 각각 관통형성되어 있고, 이 관통 실리콘 비아(19)에는 범프(18)가 부착되어 상부 반도체 칩(13)과 하부 반도체 칩(14)을 물리적 및 전기적으로 연결시킨 다.
상기 반도체 칩(12) 및 기판(10)의 상부에는 절연물질의 몰딩컴파운드 수지(30)가 감싸여져서 외부로부터 반도체 칩(12) 및 기판(10)을 보호하고 있고, 상기 몰딩수지(30)의 상단에 전자파 차폐층(33)이 형성되어 외부에서 발생된 전자파가 반도체 칩(12) 및 기판(10)에 침투되지 못하도록 반도체 칩(12) 및 기판(10)을 전자파로부터 차폐시킨다.
이때, 상기 접지용 전도성 패턴(11)은 기판(10)에서 발생된 전자파를 제거해 주는 역할을 한다.
그러나, 상기 전자파 차폐층(33)은 외부에서 발생된 전자파가 반도체 칩(12) 및 기판(10) 내부로 침투하지 못하도록 하나, 상기 전자파는 반도체 칩(12) 자체에서 발생된 전자파를 제거하지 못함에 따라, 이 반도체 칩(12) 자체에서 발생된 전자파가 반도체 칩(12) 및 기판(10)의 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기판상에 적층된 각각의 반도체 칩과 기판상에 형성된 접지용 패턴을 와이어로 연결함으로써, 각 반도체 칩 자체에서 발생된 전자파를 제거할 수 있는 전자파 차폐수단을 갖는 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적은 상면 테두리를 따라 접지용 전도성 패턴이 형성된 기판;
상기 기판에 복수의 관통 실리콘 비아를 통해 통전가능하게 적층되는 다수의 반도체 칩;
상기 반도체 칩과 접지용 전도성 패턴을 연결하여 상기 반도체 칩에서 발생된 전자파를 접지시켜 제거하는 전자파 접지용 와이어; 및
상기 반도체 칩 및 전자파 접지용 와이어를 외부로부터 절연 및 보호하기 위해 봉지되는 몰딩컴파운드 수지를 포함하는 전자파 차폐수단을 갖는 반도체 패키지에 의해 달성된다.
상기 과제해결수단에 의한 본 발명에 따른 전자파 차폐수단을 갖는 반도체 패키지의 장점 및 효과를 설명하면 다음과 같다.
1. 기판상에 적층된 각각의 반도체 칩과 접지용 전도성 패턴에 전자파 접지용 와이어를 연결함으로써, 반도체 칩에서 내부적으로 발생된 전자파를 접지하여 반도체 패키지에 대한 전자파 차폐효과를 증대시킬 수 있다.
2. 전자파 접지용 와이어와 접지용 전도성 패턴 사이에 연결된 히트스프레더가 반도체 칩에서 발생된 열을 전자파 접지용 와이어로부터 전달받아 방출함으로써, 각 반도체 칩의 열을 효과적으로 분산시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명한다.
첨부한 도 1은 본 발명의 일실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도이고, 도 2는 본 발명의 다른 실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도이다.
본 발명은 관통 실리콘 비아(19)를 이용한 스택 패키지에서 외부의 전자파 뿐만 아니라 내부적으로 반도체 칩(12)에서 발생된 전자파를 제거할 수 있는 전자파 차폐수단을 갖는 반도체 패키지에 관한 것이다.
본 발명의 일실시예에 따른 반도체 패키지는 기판(10), 반도체 칩(12), 접지용 전도성 패턴(11), 전자파 접지용 와이어(20) 등을 포함한다.
상기 기판(10) 상에 상방향으로 제1 내지 제5반도체 칩(13~17)이 적층되어 있고, 상기 반도체 칩(12)에는 복수의 관통 실리콘 비아(19)가 수직방향으로 형성되어 있고, 상기 관통 실리콘 비아(19)에는 각각 범프(18)가 부착되어 있으며, 이 관통 실리콘 비아(19) 및 범프(18)를 통해 상부 반도체 칩과 하부 반도체 칩, 그리고 하부 반도체 칩과 기판(10)이 물리적 및 전기적으로 연결되어 있다.
상기 접지용 전도성 패턴(11)은 기판(10)상에 형성되고 반도체 패키지의 접지부와 연결되어, 기판(10)에서 발생된 전자파를 접지시킴으로써, 전자파의 간섭으로 인한 회로기능 약화 및 동작 불량 등의 기능 장애 등을 방지할 수 있다.
상기 전자파 접지용 와이어(20)는 각 반도체 칩(12)에서 발생된 전자파를 접지용 전도성 패턴(11)과 연결하여 전자파를 접지시킴으로써, 각각의 반도체 칩(12)에서 발생된 전자파를 접지시킴으로써, 전자파의 간섭으로 인한 회로 기능 약화 및 동작 불량 등의 기능 장애 등을 방지할 수 있다.
본 발명의 일실시예에 따른 전자파 접지용 와이어(20)는 적층된 복수의 반도체 칩(12) 중 일부만을 선택적으로 연결하여 전자파를 제거할 수 있다.
예를 들어, 상기 전자파 접지용 와이어(20)는 제1 내지 제3와이어(21~23)를 포함한다.
즉, 제1와이어(21)는 제1반도체 칩(13)과 접지용 전도성 패턴(11)을 연결하는 와이어로서, 제1와이어(21)의 일단부는 제1반도체 칩(13)의 상면에 형성된 입출력단자(24)에 연결되어 있고, 제1와이어(21)의 타단부는 접지용 전도성 패턴(11)에 연결되어 있다.
그리고, 상기 제1반도체 칩(13)의 입출력단자(24)와 최외각측에 있는 범프(18)(제1 및 제2반도체 칩(14) 사이) 사이에는 전도성 연결라인(25)이 연결되어, 제1반도체 칩(13)에서 발생된 전자파가 전도성 연결라인(25) 및 입출력단자(24)를 거쳐 제1와이어(21)를 통해 접지됨으로써 제거된다.
상기 제2와이어(22)는 제2반도체 칩(14)과 접지용 전도성 패턴(11)을 연결하는 와이어로서, 제2와이어(22)의 일단부는 제2반도체 칩(14)의 상면에 형성된 입출력단자(24)에 연결되어 있고, 제2와이어(22)의 타단부는 접지용 전도성 패턴(11)에 연결되어, 제2반도체 칩(14)에서 발생된 전자파가 제2와이어(22)를 통해 접지됨으로써 제거된다.
상기 제3와이어(23)는 제3반도체 칩(15)과 접지용 전도성 패턴(11)을 연결하는 와이어로서, 제3와이어(23)의 일단부는 제3반도체 칩(15)의 상면에 형성된 입출력단자(24)에 연결되어 있고, 제3와이어(23)의 타단부는 접지용 전도성 패턴(11)에 연결되어 제3반도체 칩(15)에서 발생된 전자파가 제3와이어(23)를 통해 접지됨으로써 제거된다.
이와 같이, 상기 와이어를 통해 각각의 반도체 칩(12)과 기판(10)의 접지용 전도성 패턴(11)을 연결함으로써, 각각의 반도체 칩(12)에서 발생된 전자파를 접지시켜 제거할 수 있다.
본 발명의 다른 실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지는 기판(10), 반도체 칩(12), 접지용 전도성 패턴(11), 전자파 접지용 와이어(20) 및 히트 스프레더를 포함한다.
상기 기판(10), 반도체 칩(12), 접지용 전도성 패턴(11) 및 전자파 접지용 와이어(20)의 구성 및 작용은 전술한 본 발명의 제1실시예와 동일하므로, 중복되는 설명을 생략하기로 한다.
여기서, 상기 전자파 접지용 와이어(20)는 반도체 칩(12)과 히트 스프레더를 연결함으로써, 반도체 칩(12)에서 발생된 열을 히트 스프레더를 통해 열 방출할 뿐만 아니라 각각의 반도체 칩(12)에서 발생된 전자파를 접지용 전도성 패턴(11)에 전도시켜 접지한다.
이때, 상기 히트 스프레더는 TIM(thermal interface material)에 의해 접지용 전도성 패턴(11) 위에 부착되고, 상기 TIM은 열전도성 물질로서 스크린 인쇄 방식에 의해 테입에 도포된다.
상기 히트 스프레더(Heat spreader)는 구리 재질로 만들어진 얇은 판으로써, 열전도율이 매우 높다.
그러나, 구리는 부식이 잘되므로, 보통 크롬 같은 내마모성과 내부식성이 강한 재질로 도금을 한다.
본 발명의 제1 및 제2실시예에서 기판(10), 접지용 전도성 패턴(11), 전자파 접지용 와이어(20), 반도체 칩(12)은 몰딩컴파운드 수지로 봉지되어 외부로부터 절연 및 보호된다.
상기 반도체 패키지에 대한 전자파 차폐를 위하여 상기 몰딩수지의 상단 표면에 전자파 차폐용 전도성 물질을 분사 도포하여 전자파 차폐층(33)을 형성한다.
도 1은 본 발명의 일실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도
도 2는 본 발명의 다른 실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도
도 3은 종래기술에 따른 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 11 : 접지용 전도성 패턴
12 : 반도체 칩 13 : 제1반도체 칩
14 : 제2반도체 칩 15 : 제3반도체 칩
16 : 제4반도체 칩 17 : 제5반도체 칩
18 : 범프 19 : 관통 실리콘 비아(TSV)
20 : 전자파 접지용 와이어 21 : 제1와이어
22 : 제2와이어 23 : 제3와이어
24 : 입출력단자 25 : 전도성 연결라인
30 : 몰딩컴파운드 수지 31 : 히트 스프레더
32 : TIM 33 : 전자파 차폐층

Claims (4)

  1. 상면 테두리를 따라 접지용 전도성 패턴(11)이 형성된 기판(10);
    상기 기판(10)에 복수의 관통 실리콘 비아(19)를 통해 통전가능하게 적층되는 다수의 반도체 칩(12);
    다수의 반도체 칩(12) 중 선택된 일부의 반도체 칩(12)의 입출력단자(24)와 기판(10)의 접지용 전도성 패턴(11)을 연결하여 상기 반도체 칩(12)에서 발생된 전자파를 접지시켜 제거하는 전자파 접지용 와이어(20); 및
    상기 반도체 칩(12) 및 전자파 접지용 와이어(20)를 외부로부터 절연 및 보호하기 위해 봉지되는 몰딩컴파운드 수지(30)를 포함하는 전자파 차폐수단을 갖는 반도체 패키지.
  2. 삭제
  3. 청구항 1에 있어서, 상기 전자파 접지용 와이어(20)의 일단부와 연결되고, 상기 접지용 전도성 패턴(11)의 상면에 장착되어, 상기 반도체 칩(12)에서 발생된 열을 전자파 접지용 와이어(20)를 통해 전달받아 방출하는 히트 스프레더(31)를 더 포함하는 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지.
  4. 청구항 1에 있어서, 상기 몰딩컴파운드 수지(30)의 전체표면 또는 측면에 걸쳐 형성된 전자파 차폐층(33)을 포함하는 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013183671A1 (ja) * 2012-06-08 2013-12-12 日立化成株式会社 半導体装置の製造方法
KR101535914B1 (ko) * 2014-02-12 2015-07-10 알에프코어 주식회사 전자파 차폐 구조를 갖는 반도체 패키지, 회로 모듈 및 이를 포함하는 회로 시스템
US11189573B2 (en) 2016-03-31 2021-11-30 Intel Corporation Semiconductor package with electromagnetic interference shielding using metal layers and vias
CN111342814B (zh) * 2020-02-10 2021-09-21 诺思(天津)微***有限责任公司 一种体声波滤波器和多工器以及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073747A1 (en) * 2006-09-22 2008-03-27 Clinton Chao Electromagnetic shielding using through-silicon vias
US20080237310A1 (en) * 2007-03-26 2008-10-02 Shanggar Periaman Die backside wire bond technology for single or stacked die package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073747A1 (en) * 2006-09-22 2008-03-27 Clinton Chao Electromagnetic shielding using through-silicon vias
US20080237310A1 (en) * 2007-03-26 2008-10-02 Shanggar Periaman Die backside wire bond technology for single or stacked die package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014098324A1 (ko) * 2012-12-17 2014-06-26 하나마이크론(주) 반도체 장치의 패키지

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