KR101052868B1 - SOI element and its manufacturing method - Google Patents

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Abstract

본 발명은 전하 저장 능력을 향상시키고 트랜지스터의 동작 특성을 개선할 수 있는 SOI(Silicon On Insulator) 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 SOI 소자는, 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 가지며, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈이 구비된 SOI(Silicon On Insulator) 기판과, 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 형성된 절연막과, 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 형성된 제2실리콘층과, 상기 제2실리콘층 상에 형성된 게이트 및 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역을 포함한다.The present invention discloses a silicon on insulator (SOI) device capable of improving charge storage capability and improving operational characteristics of a transistor and a method of manufacturing the same. The SOI device according to the present invention has a structure in which a buried insulating film and a first silicon layer are sequentially stacked on a silicon substrate, and a groove having a depth extending from a surface of the first silicon layer to an inside of the buried insulating film is provided. A silicon on insulator (SOI) substrate, an insulating film formed on the inner side of the lower portion of the first silicon layer and the buried insulating film portion defined by the grooves, and a second silicon formed to fill the grooves on the upper ends of the insulating film and the first silicon layer. A layer, a gate formed on the second silicon layer, and a junction region formed to be in contact with both sides of the insulating layer in the first silicon layer on both sides of the gate.

Description

ＳＯＩ 소자 및 그의 제조방법{SOI DEVICE AND METHOD FOR FABRICATING THE SAME}SOI device and its manufacturing method {SOI DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 전하 저장 능력을 향상시키고 트랜지스터의 동작 특성을 개선할 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다. TECHNICAL FIELD The present invention relates to an SOI device and a method for manufacturing the same, and more particularly, to an SOI device and a method for manufacturing the same, which can improve charge storage capability and improve operational characteristics of a transistor.

반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI(Silicon On Insulator) 기판 이용한 반도체 소자(이하, SOI 소자)가 주목되고 있다. 이는, 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 동작 속도의 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.As high integration, high speed, and low power consumption of semiconductor devices progress, semiconductor devices using SOI (Silicon On Insulator) substrates (hereinafter, SOI devices) have been attracting attention in place of substrates made of bulk silicon. This is because the device formed on the SOI substrate is faster than the device formed on the substrate made of bulk silicon, and the operation speed is increased due to the small junction capacitance, the low voltage due to the low threshold voltage, and the latch-up due to complete device isolation. This is because it has advantages such as elimination of (latch-up).

이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.Hereinafter, the SOI device according to the prior art will be briefly described.

상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 소자가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 절연막으로 이루어지 는 SOI 기판 상에 형성된다. 그리고, 상기 SOI 소자는 상기 SOI 기판의 실리콘층에 형성된 게이트와 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역을 포함한다. 여기서, 상기 접합 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성되기 때문에, 상기 SOI 소자의 바디(Body) 부분은 상기 접합 영역과 매몰 산화막에 의해 차단되어 플로팅된다.The SOI device is formed on an SOI substrate comprising a silicon substrate supporting the entire device, a silicon layer on which the device is formed, and a buried insulating film formed between the silicon substrate and the silicon layer. The SOI device includes a gate formed in the silicon layer of the SOI substrate and a junction region formed in the silicon layer on both sides of the gate. Here, since the junction region is formed to be in contact with the buried insulating film, the body portion of the SOI element is blocked and floated by the junction region and the buried oxide film.

그러므로, 이러한 SOI 소자는 상기 접합 영역과 매몰 절연막에 의해 차단된 바디 부분이 플로팅된 FBC(Floating Body Cell) 구조를 가지며, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.Therefore, the SOI device has a floating body cell (FBC) structure in which the body portion blocked by the junction region and the buried insulating layer is floated, and charges can be stored in the floated body portion, thereby eliminating the need for a capacitor. Accordingly, the cell size can be reduced.

그러나, 전술한 종래 기술은 반도체 소자의 고집적화 추세에 부합하여 셀 사이즈가 감소함에 따라 상기 바디 부분의 부피가 감소하며, 이 때문에, 상기 바디 부분의 전하 저장 능력이 저하된다. However, in the above-described prior art, the volume of the body portion decreases as the cell size decreases in accordance with the trend of high integration of semiconductor devices, and thus, the charge storage capability of the body portion is reduced.

또한, 전술한 종래 기술의 경우에는 바디 부분이 플로팅되기 위해 상기 접합 영역이 그 아래의 매몰 산화막과 접하도록 충분히 깊은 깊이로 형성되어야 한다. 이 때문에, 전술한 종래 기술은 상기 접합 영역을 형성하기 위한 이온주입 공정을 높은 도우즈로 수행해야 하며, 이에 따라 접합 영역의 부피가 증가하여 접합 영역 간의 펀치-쓰루(Punch-Through) 현상이 유발되고, 그 결과, 트랜지스터의 동작 특성이 열화된다.In addition, in the case of the above-described prior art, the junction region must be formed deep enough to contact the buried oxide film underneath so that the body portion is floated. For this reason, the above-described prior art has to perform the ion implantation process for forming the junction region with a high dose, thereby increasing the volume of the junction region and causing a punch-through phenomenon between the junction regions. As a result, the operating characteristics of the transistor deteriorate.

본 발명은 전하 저장 능력을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.The present invention provides an SOI device and a method of manufacturing the same that can improve the charge storage capability.

또한, 본 발명은 접합 영역 간의 펀치-쓰루 현상을 방지할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.The present invention also provides an SOI device and a method of manufacturing the same, which can prevent the punch-through phenomenon between the junction regions.

게다가, 본 발명은 트랜지스터의 동작 특성을 개선할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides an SOI device and a method of manufacturing the same that can improve the operating characteristics of the transistor.

본 발명의 실시예에 따른 SOI 소자는, 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 가지며, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈이 구비된 SOI(Silicon On Insulator) 기판과, 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 형성된 절연막과, 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 형성된 제2실리콘층과, 상기 제2실리콘층 상에 형성된 게이트 및 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역을 포함한다.The SOI device according to the embodiment of the present invention has a structure in which a buried insulating film and a first silicon layer are sequentially stacked on a silicon substrate, and a groove having a depth extending from a surface of the first silicon layer to an inside of the buried insulating film is formed. A silicon on insulator (SOI) substrate provided, an insulating film formed on the inner surface of the lower portion of the first silicon layer and the buried insulating film portion defined by the grooves, and a film formed to fill the grooves on the upper ends of the insulating film and the first silicon layer. 2, a silicon layer, a gate formed on the second silicon layer, and a junction region formed to be in contact with both sides of the insulating layer in the first silicon layer on both sides of the gate.

상기 매몰 절연막은 산화막을 포함한다.The buried insulating film includes an oxide film.

상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖는다.The groove has a bulb shape including a vertical groove and a spherical groove disposed below the vertical groove.

상기 수직형 홈은 제1실리콘층의 상단부에 배치되며, 상기 구형 홈은 제1실리콘층의 하단부 및 매몰 절연막 내부에 배치된다.The vertical groove is disposed at the upper end of the first silicon layer, and the spherical groove is disposed at the lower end of the first silicon layer and inside the buried insulating film.

상기 절연막은 산화막을 포함한다.The insulating film includes an oxide film.

상기 제2실리콘층은 에피 실리콘층으로 이루어진다.The second silicon layer is made of an epi silicon layer.

상기 접합 영역은 상기 매몰 절연막과 접하도록 형성된다.The junction region is formed to contact the buried insulating film.

본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 갖는 SOI 기판의 상기 제1실리콘층과 매몰 절연막 부분을 식각하여, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈을 형성하는 단계와, 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 절연막을 형성하는 단계와, 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 제2실리콘층을 형성하는 단계와, 상기 제2실리콘층 상에 게이트를 형성하는 단계 및 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계를 포함한다.In the method of manufacturing an SOI device according to an embodiment of the present invention, the first silicon layer and the buried insulating portion of an SOI substrate having a structure in which a buried insulating film and a first silicon layer are sequentially stacked on a silicon substrate are etched, Forming a groove having a depth extending from the surface of the silicon layer to the inside of the buried insulating film, forming an insulating film on an inner surface of the buried insulating film portion defined by the groove and a lower portion of the first silicon layer; And forming a second silicon layer to fill the groove on an upper end of the first silicon layer, forming a gate on the second silicon layer, and forming both gates on both sides of the first silicon layer on both sides of the gate. Forming a junction region to abut.

상기 매몰 절연막은 산화막을 포함한다.The buried insulating film includes an oxide film.

상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖도록 형성한다.The groove is formed to have a bulb shape including a vertical groove and a spherical groove disposed below the vertical groove.

상기 홈을 형성하는 단계는, 상기 제1실리콘층의 상단부를 비등방성 식각하여 수직형 홈을 형성하는 단계; 및 상기 수직형 홈 저면의 제1실리콘층 하단부 및 그 아래의 매몰 절연막 부분을 등방성 식각하여 구형 홈을 형성하는 단계;를 포함한다.The forming of the groove may include forming an upright groove by anisotropically etching an upper end portion of the first silicon layer; And isotropically etching the lower end portion of the first silicon layer and the buried insulation portion below the vertical groove to form a spherical groove.

상기 절연막은 산화막으로 형성한다.The insulating film is formed of an oxide film.

상기 제2실리콘층은 에피 실리콘층으로 형성한다.The second silicon layer is formed of an epi silicon layer.

상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 공정으로 형성한다.The epitaxial silicon layer is formed by a selective epitaxial growth (SEG) process.

상기 접합 영역은 상기 매몰 절연막과 접하도록 형성한다.The junction region is formed to contact the buried insulating film.

본 발명은 게이트 형성 영역 아래의 실리콘층 및 매몰 산화막 부분을 식각한 후, 식각된 부분에 에피 실리콘층을 형성하여 바디 부분의 부피를 증가시킬 수 있다. 따라서, 본 발명은 상기 부피가 증가된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있으므로, 상기 바디 부분의 전하 저장 능력을 향상시킬 수 있다.According to the present invention, after etching the silicon layer and the buried oxide portion under the gate formation region, an epi silicon layer may be formed on the etched portion to increase the volume of the body portion. Accordingly, the present invention can store a larger amount of charge in the body portion with increased volume than before, thereby improving the charge storage capability of the body portion.

또한, 본 발명은 상기 식각된 실리콘층 및 매몰 산화막 부분에 절연막을 형성함으로써, 상기 절연막을 통해 접합 영역 간의 펀치-쓰루(Punch-Through) 현상을 방지할 수 있으며, 이를 통해, 트랜지스터의 동작 특성을 개선할 수 있다.In addition, by forming an insulating film on the etched silicon layer and the buried oxide film portion, the present invention can prevent the punch-through phenomenon between the junction regions through the insulating film, thereby improving the operation characteristics of the transistor. It can be improved.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도로서, 이를 설명하면, 다음과 같다.1 is a cross-sectional view for describing an SOI device according to an exemplary embodiment of the present invention.

도시된 바와 같이, 실리콘 기판(100) 상에 매몰 절연막(102)과 제1실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)이 제공되어 있다. 상기 매몰 절연막(102)은, 예컨대, 산화막을 포함하여 이루어진다. 상기 SOI 기판(106)에는 상기 제1실리콘층(104)의 표면으로부터 상기 매몰 절연막(102) 내부까지 연장된 깊 이를 갖는 홈(H)이 구비되어 있다. 상기 홈(H)은 수직형 홈(H1)과 상기 수직형 홈(H1) 아래에 배치된 구형 홈(H2)을 포함하는 벌브 형상을 가지며, 상기 수직형 홈(H1)은 제1실리콘층(104)의 상단부에 배치되어 있으며, 상기 구형 홈(H2)은 제1실리콘층(104)의 하단부 및 매몰 절연막(102) 내부에 배치되어 있다.As illustrated, an SOI substrate 106 having a structure in which a buried insulating film 102 and a first silicon layer 104 are sequentially stacked on a silicon substrate 100 is provided. The buried insulating film 102 includes, for example, an oxide film. The SOI substrate 106 is provided with a groove H having a depth extending from the surface of the first silicon layer 104 to the inside of the buried insulating film 102. The groove H has a bulb shape including a vertical groove H1 and a spherical groove H2 disposed below the vertical groove H1, and the vertical groove H1 is formed of a first silicon layer ( The spherical groove H2 is disposed in the upper end portion of the 104 and is disposed in the lower end portion of the first silicon layer 104 and in the buried insulating film 102.

상기 홈(H)에 의해 한정된 매몰 절연막(102) 부분과 제1실리콘층(104) 하단부의 내측면, 즉, 상기 홈(H)의 하단부에 절연막(112)이 형성되어 있다. 상기 절연막(112)은, 예컨대, 산화막을 포함하여 이루어진다. 상기 절연막(112) 및 제1실리콘층(104) 상단부 상에 상기 홈(H)을 매립하도록 제2실리콘층(114)이 형성되어 있다. 상기 제2실리콘층(114)은 에피 실리콘층으로 이루어진다.An insulating film 112 is formed on the inner surface of the lower portion of the buried insulating film 102 defined by the groove H and the lower end of the first silicon layer 104, that is, the lower end of the groove H. The insulating film 112 includes, for example, an oxide film. A second silicon layer 114 is formed on the insulating layer 112 and the upper end of the first silicon layer 104 to fill the groove H. The second silicon layer 114 is formed of an epi silicon layer.

상기 제2실리콘층(114) 상에 게이트(G)가 형성되어 있으며, 상기 게이트(G)의 측벽에 스페이서(122)가 형성되어 있다. 상기 게이트(G)는, 바람직하게, 게이트 절연막(116)과 게이트 도전막(118) 및 게이트 하드마스크막(120)의 다층 구조를 포함한다. 상기 게이트(G) 양측의 제1실리콘층(104) 내에 접합 영역(124)이 형성되어 있다. 여기서, 상기 접합 영역(124)은 상기 절연막(112) 및 상기 매몰 절연막(102)과 접하도록 형성되어 있으므로, SOI 소자의 바디(126) 부분이 상기 접합 영역(124)과 상기 매몰 절연막(102)에 의해 차단되어 플로팅되어 있다.A gate G is formed on the second silicon layer 114, and a spacer 122 is formed on the sidewall of the gate G. The gate G preferably includes a multilayer structure of a gate insulating film 116, a gate conductive film 118, and a gate hard mask film 120. A junction region 124 is formed in the first silicon layer 104 on both sides of the gate G. Here, the junction region 124 is formed to contact the insulating film 112 and the buried insulating film 102, so that the body 126 of the SOI element is formed in the junction region 124 and the buried insulating film 102. It is blocked by and floated.

이상에서와 같이, 전술한 본 발명의 실시예에 따른 SOI 소자는 홈(H)이 구비된 매몰 절연막(102)을 포함하는 SOI 기판(104)에 구현되므로, 게이트 아래의 홈(H) 내부에 형성된 제2실리콘층(114)까지도 바디(126) 부분으로 활용할 수 있다. 그러므로, 본 발명은 상기 바디 부분의 부피가 증가되어 바디(126) 부분에 더 많은 전하를 저장할 수 있으며, 이에 따라, 본 발명은 SOI 소자의 전하 저장 능력을 향상시킬 수 있다.As described above, since the SOI device according to the exemplary embodiment of the present invention is implemented in the SOI substrate 104 including the buried insulating film 102 having the groove H, the SOI device may be formed in the groove H under the gate. Even the formed second silicon layer 114 may be used as the body 126 part. Therefore, the present invention can increase the volume of the body portion to store more charge in the body 126 portion, and accordingly, the present invention can improve the charge storage capability of the SOI device.

도 2a 내지 2f는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2F are cross-sectional views illustrating processes for manufacturing a SOI device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(100) 상에 매몰 절연막(102)과 제1실리콘층(104)이 차례로 형성된 SOI 기판(106)을 마련한다. 상기 매몰 절연막(102)은, 예컨대, 산화막으로 형성한다. 상기 제1실리콘층(104) 상에 제1실리콘층(104)의 일부를 노출시키는 마스크 패턴(108)을 형성한 다음, 상기 마스크 패턴(108)에 의해 노출된 제1실리콘층(104)의 상단부를 비등방성 식각하여 수직형 제1홈(H1)을 형성한다. Referring to FIG. 2A, an SOI substrate 106 having a buried insulating film 102 and a first silicon layer 104 sequentially formed on a silicon substrate 100 is provided. The buried insulating film 102 is formed of, for example, an oxide film. After forming a mask pattern 108 exposing a portion of the first silicon layer 104 on the first silicon layer 104, and then of the first silicon layer 104 exposed by the mask pattern 108 Anisotropically etch the upper end to form a vertical first groove H1.

도 2b를 참조하면, 상기 마스크 패턴(108) 및 상기 수직형 제1홈(H1)의 측벽에 스페이서막(110)을 형성한다. 상기 수직형 제1홈(H1) 저면의 제1실리콘층(104) 하단부 및 그 아래의 매몰 절연막(102) 부분을 등방성 식각하여 구형 제2홈(H2)을 형성한다. 그 결과, 상기 SOI 기판(106)에 상기 제1실리콘층(104)의 표면으로부터 상기 매몰 절연막(102) 내부까지 연장된 깊이를 갖는 벌브형 홈(H)이 형성된다.Referring to FIG. 2B, a spacer layer 110 is formed on sidewalls of the mask pattern 108 and the vertical first groove H1. A spherical second groove H2 is formed by isotropically etching the lower end portion of the first silicon layer 104 on the bottom surface of the vertical first groove H1 and the portion of the buried insulating layer 102 thereunder. As a result, a bulb-shaped groove H having a depth extending from the surface of the first silicon layer 104 to the inside of the buried insulating film 102 is formed in the SOI substrate 106.

도 2c를 참조하면, 상기 마스크 패턴 및 스페이서막을 제거한다. 상기 구형 제2홈(H2)에 의해 한정된 매몰 절연막(102) 부분과 제1실리콘층(104) 하단부의 내측면, 즉, 상기 구형 제2홈(H2)의 표면 상에 절연막(112)을 형성한다. 상기 절연막(112)은, 예컨대, 산화막으로 형성한다. Referring to FIG. 2C, the mask pattern and the spacer layer are removed. An insulating film 112 is formed on the inner surface of the lower portion of the buried insulating film 102 defined by the spherical second groove H2 and the lower end of the first silicon layer 104, that is, the surface of the spherical second groove H2. do. The insulating film 112 is formed of, for example, an oxide film.

도 2d를 참조하면, 상기 절연막(112) 및 제1실리콘층(104) 상단부 상에 상기 수직형 제1홈(H1)과 구형 제2홈(H2)을 포함하는 벌브형 홈(H)을 매립하도록 제2실리콘층(114)을 형성한다. 상기 제2실리콘층(114)은, 예컨대, 에피 실리콘층으로 형성하며, 상기 에피 실리콘층은, 바람직하게, SEG(Selective Epitaxial Growth) 공정으로 성장시킨다. 그리고, 상기 에피 실리콘층을 성장시킨 후에, 상기 에피 실리콘층을 상기 제1실리콘층(104)이 노출될 때까지 평탄화한다.Referring to FIG. 2D, the bulb-shaped groove H including the vertical first groove H1 and the spherical second groove H2 is buried on the upper end of the insulating layer 112 and the first silicon layer 104. The second silicon layer 114 is formed to be. The second silicon layer 114 is formed of, for example, an epi silicon layer, and the epi silicon layer is preferably grown by a selective epitaxial growth (SEG) process. After the epi silicon layer is grown, the epi silicon layer is planarized until the first silicon layer 104 is exposed.

도 2e를 참조하면, 상기 제1 및 제2실리콘층(104, 114) 상에 게이트 절연막(116)과 게이트 도전막(118) 및 게이트 하드마스크막(120)을 차례로 형성한다. 상기 게이트 하드마스크막(120)과 게이트 도전막(118) 및 게이트 절연막(116)을 식각하여 상기 제2실리콘층(114) 상에 게이트(G)를 형성한다. 상기 게이트(G)의 측벽에 스페이서(122)를 형성한다.Referring to FIG. 2E, a gate insulating layer 116, a gate conductive layer 118, and a gate hard mask layer 120 are sequentially formed on the first and second silicon layers 104 and 114. The gate hard mask layer 120, the gate conductive layer 118, and the gate insulating layer 116 are etched to form a gate G on the second silicon layer 114. The spacer 122 is formed on the sidewall of the gate G.

도 2f를 참조하면, 상기 게이트(G) 양측의 제1실리콘층(104) 내에 상기 절연막(112)과 양측에서 접하도록 접합 영역(124)을 형성한다. 상기 접합 영역(124)은, 예컨대, 이온주입 공정으로 형성한다. 또한, 상기 접합 영역(124)은 그 아래이 매몰 절연막(102) 부분과 접하도록 형성하며, 그 결과, SOI 소자의 바디(126) 부분이 상기 절연막(112) 및 매몰 절연막(102)에 의해 차단되어 플로팅된다.Referring to FIG. 2F, a junction region 124 is formed in the first silicon layer 104 on both sides of the gate G to contact the insulating layer 112 on both sides. The junction region 124 is formed by, for example, an ion implantation process. In addition, the junction region 124 is formed below and in contact with the buried insulating film 102, as a result, the body 126 of the SOI element is blocked by the insulating film 112 and the buried insulating film 102 Float.

이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자의 제조를 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the fabrication of the SOI device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명의 실시예에서는 SOI 기판에 구비된 홈 내에 에피 실리콘층을 형성함으로써, SOI 소자의 바디 부피를 종래보다 증가시킬 수 있으며, 이를 통해, 상기 부피가 증가된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있다. 따라서, 본 발명은 SOI 소자의 전하 저장 능력을 향상시킬 수 있다.As described above, in the embodiment of the present invention, by forming the epi silicon layer in the groove provided in the SOI substrate, it is possible to increase the body volume of the SOI device than before, through which the volume of the body portion is conventionally increased. More charge can be stored. Therefore, the present invention can improve the charge storage capability of the SOI device.

또한, 본 발명은 상기 SOI 소자의 전하 저장 능력을 향상시킴으로써, 센싱 마진을 개선할 수 있을 뿐 아니라 트랜지스터의 문턱 전압을 낮출 수 있다.In addition, the present invention can improve the charge storage capability of the SOI device, thereby improving the sensing margin and lowering the threshold voltage of the transistor.

게다가, 본 발명은 상기 홈의 하단부에 절연막을 형성하고 상기 절연막과 접하도록 접합 영역을 형성함으로써, 상기 바디 부분이 플로팅되기 위한 접합 영역의 깊이를 종래보다 감소시킬 수 있다. 이에 따라, 본 발명은 상기 접합 영역 간의 펀치-쓰루 현상을 방지할 수 있으므로, 트랜지스터의 동작 특성을 개선할 수 있다.In addition, according to the present invention, by forming an insulating film at the lower end of the groove and forming a bonding area to contact the insulating film, the depth of the bonding area for floating the body portion can be reduced than before. Accordingly, the present invention can prevent the punch-through phenomenon between the junction regions, thereby improving the operating characteristics of the transistor.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.1 is a cross-sectional view for explaining an SOI device according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2F are cross-sectional views of processes for explaining a method of manufacturing an SOI device according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 실리콘 기판 102 : 매몰 절연막100 silicon substrate 102 buried insulating film

104 : 제1실리콘층 106 : SOI 기판104: first silicon layer 106: SOI substrate

108 : 마스크 패턴 H1 : 수직형 제1홈108: mask pattern H1: vertical first groove

110 : 스페이서막 H2 : 구형 제2홈110: spacer film H2: spherical second groove

H : 벌브형 홈 112 : 절연막H: bulb type groove 112: insulating film

114 : 제2실리콘층 116 : 게이트 절연막114: second silicon layer 116: gate insulating film

118 : 게이트 도전막 120 : 게이트 하드마스크막118: gate conductive film 120: gate hard mask film

G : 게이트 122 : 스페이서G: gate 122: spacer

124 : 접합 영역 126 : 바디124: junction area 126: body

Claims (15)

실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 가지며, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈이 구비된 SOI(Silicon On Insulator) 기판; A silicon on insulator (SOI) substrate having a structure in which a buried insulating film and a first silicon layer are sequentially stacked on a silicon substrate, and a groove having a depth extending from a surface of the first silicon layer to an inside of the buried insulating film; 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 형성된 절연막; An insulating film formed on an inner surface of the buried insulating film portion defined by the groove and the lower end portion of the first silicon layer; 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 형성된 제2실리콘층; A second silicon layer formed to fill the groove on an upper end of the insulating layer and the first silicon layer; 상기 제2실리콘층 상에 형성된 게이트; 및 A gate formed on the second silicon layer; And 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;A junction region formed in the first silicon layer on both sides of the gate to contact the insulating layer at both sides; 을 포함하며,Including; 상기 제1실리콘층에 배치된 부분과 상기 매몰 절연막 내부에 배치된 부분을 모두 포함하는 제2실리콘층은 상기 절연막과 상기 접합 영역에 의해 차단된 것을 특징으로 하는 SOI 소자. And a second silicon layer including both a portion disposed in the first silicon layer and a portion disposed inside the buried insulating layer, and is blocked by the insulating layer and the junction region. 제 1 항에 있어서,The method of claim 1, 상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.And the buried insulation film comprises an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖는 것을 특징으로 하는 SOI 소자.And the groove has a bulb shape including a vertical groove and a spherical groove disposed below the vertical groove. 제 3 항에 있어서,The method of claim 3, wherein 상기 수직형 홈은 제1실리콘층의 상단부에 배치되며, 상기 구형 홈은 제1실리콘층의 하단부 및 매몰 절연막 내부에 배치된 것을 특징으로 하는 SOI 소자.And the vertical groove is disposed at the upper end of the first silicon layer, and the spherical groove is disposed at the lower end of the first silicon layer and inside the buried insulating film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.And the insulating film comprises an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제2실리콘층은 에피 실리콘층으로 이루어진 것을 특징으로 하는 SOI 소자.And the second silicon layer is formed of an epi silicon layer. 제 1 항에 있어서,The method of claim 1, 상기 접합 영역은 상기 매몰 절연막과 접하도록 형성된 것을 특징으로 하는 SOI 소자.And the junction region is in contact with the buried insulating film. 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 갖는 SOI 기판의 상기 제1실리콘층과 매몰 절연막 부분을 식각하여, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈을 형성하는 단계; The first silicon layer and the buried insulating portion of the SOI substrate having a structure in which a buried insulating film and a first silicon layer are sequentially stacked on a silicon substrate are etched to extend a depth from the surface of the first silicon layer to the inside of the buried insulating film. Forming a groove having; 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 절연막을 형성하는 단계; Forming an insulating film on inner surfaces of the buried insulating film portion defined by the groove and the lower end portion of the first silicon layer; 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 제2실리콘층을 형성하는 단계; Forming a second silicon layer on the insulating film and the upper end of the first silicon layer to fill the groove; 상기 제2실리콘층 상에 게이트를 형성하는 단계; 및 Forming a gate on the second silicon layer; And 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계;Forming a junction region in the first silicon layer at both sides of the gate to contact the insulating layer at both sides; 를 포함하며,Including; 상기 제1실리콘층에 배치된 부분과 상기 매몰 절연막 내부에 배치된 부분을 모두 포함하는 제2실리콘층은 상기 절연막과 상기 접합 영역에 의해 차단되는 것을 특징으로 하는 SOI 소자의 제조방법. And a second silicon layer including both a portion disposed in the first silicon layer and a portion disposed inside the buried insulating layer, is blocked by the insulating layer and the junction region. 제 8 항에 있어서,The method of claim 8, 상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.And the buried insulating film comprises an oxide film. 제 8 항에 있어서,The method of claim 8, 상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.And the groove is formed to have a bulb shape including a vertical groove and a spherical groove disposed below the vertical groove. 제 8 항에 있어서,The method of claim 8, 상기 홈을 형성하는 단계는, Forming the grooves, 상기 제1실리콘층의 상단부를 비등방성 식각하여 수직형 홈을 형성하는 단계; 및 Anisotropically etching the upper end of the first silicon layer to form a vertical groove; And 상기 수직형 홈 저면의 제1실리콘층 하단부 및 그 아래의 매몰 절연막 부분을 등방성 식각하여 구형 홈을 형성하는 단계;Forming a spherical groove by isotropically etching the lower end portion of the first silicon layer on the bottom of the vertical groove and a portion of the buried insulating layer thereunder; 를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.SOI device manufacturing method comprising a. 제 8 항에 있어서,The method of claim 8, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.And the insulating film is formed of an oxide film. 제 8 항에 있어서,The method of claim 8, 상기 제2실리콘층은 에피 실리콘층으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.And the second silicon layer is formed of an epitaxial silicon layer. 제 13 항에 있어서,The method of claim 13, 상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 공정으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.The epi silicon layer is formed by a selective epitaxial growth (SEG) process. 제 8 항에 있어서,The method of claim 8, 상기 접합 영역은 상기 매몰 절연막과 접하도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.And the junction region is formed in contact with the buried insulating film.
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