KR101041265B1 - Polycrystalline silicon thin film transistor and method for fabricating thereof - Google Patents

Polycrystalline silicon thin film transistor and method for fabricating thereof Download PDF

Info

Publication number
KR101041265B1
KR101041265B1 KR1020040048687A KR20040048687A KR101041265B1 KR 101041265 B1 KR101041265 B1 KR 101041265B1 KR 1020040048687 A KR1020040048687 A KR 1020040048687A KR 20040048687 A KR20040048687 A KR 20040048687A KR 101041265 B1 KR101041265 B1 KR 101041265B1
Authority
KR
South Korea
Prior art keywords
source
thin film
region
contact hole
channel
Prior art date
Application number
KR1020040048687A
Other languages
Korean (ko)
Other versions
KR20050122988A (en
Inventor
남대현
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020040048687A priority Critical patent/KR101041265B1/en
Publication of KR20050122988A publication Critical patent/KR20050122988A/en
Application granted granted Critical
Publication of KR101041265B1 publication Critical patent/KR101041265B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S362/00—Illumination
    • Y10S362/80—Light emitting diode

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 다결정 실리콘 박막 트랜지스터는 단채널(short channel) 박막 트랜지스터의 이동도 감소를 유발하는 소오스/드레인영역의 저항 성분의 영향을 최소화하기 위하여 소오스/드레인전극의 콘택에서 채널까지의 길이를 감소시켜 소자의 이동도 특성을 향상시키기 위한 것으로, 기판 위에 형성되며, 소오스/드레인영역 및 2㎛~10㎛ 길이의 채널영역으로 구분되는 액티브층; 상기 액티브층이 형성된 기판 위에 형성된 제 1 절연막; 상기 제 1 절연막 위의 채널영역 상부에 형성되는 게이트전극; 상기 게이트전극을 포함한 기판 위에 형성되며, 상기 채널영역과 2㎛~6㎛의 거리를 가지도록 형성된 제 1 콘택홀 및 제 2 콘택홀을 가진 제 2 절연막; 및 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 포함한다.The polycrystalline silicon thin film transistor of the present invention reduces the length from the contact of the source / drain electrode to the channel in order to minimize the influence of the resistance component of the source / drain region which causes the mobility reduction of the short channel thin film transistor. An active layer formed on a substrate, the active layer being divided into a source / drain region and a channel region having a length of 2 μm to 10 μm; A first insulating film formed on the substrate on which the active layer is formed; A gate electrode formed over the channel region on the first insulating layer; A second insulating layer formed on the substrate including the gate electrode and having a first contact hole and a second contact hole formed to have a distance of 2 μm to 6 μm from the channel region; And a source electrode formed on the second insulating layer, the source electrode connected to the source region through the first contact hole, and the drain electrode connected to the drain region through the second contact hole.

다결정 실리콘 박막 트랜지스터, 단채널, 이동도Polycrystalline Silicon Thin Film Transistors, Single Channel, Mobility

Description

다결정 실리콘 박막 트랜지스터 및 그 제조방법{POLYCRYSTALLINE SILICON THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THEREOF}POLYCRYSTALLINE SILICON THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THEREOF

도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도.1 is a plan view schematically showing a structure of a general liquid crystal display device.

도 2는 일반적인 다결정 실리콘 박막 트랜지스터의 구조를 나타내는 단면도.2 is a cross-sectional view showing the structure of a typical polycrystalline silicon thin film transistor.

도 3은 본 발명의 실시예에 따른 다결정 실리콘 박막 트랜지스터의 단면구조를 나타내는 예시도.3 is an exemplary view showing a cross-sectional structure of a polycrystalline silicon thin film transistor according to an embodiment of the present invention.

도 4a 및 도 4b는 채널길이에 따른 이동도 특성을 나타내는 그래프.4A and 4B are graphs showing mobility characteristics according to channel lengths.

도 5a 내지 도 5e는 도 3에 도시된 다결정 실리콘 박막 트랜지스터의 제조공정을 순차적으로 나타내는 예시도.5A to 5E are exemplary views sequentially illustrating a manufacturing process of the polycrystalline silicon thin film transistor illustrated in FIG. 3.

** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS

110 : 어레이 기판 124 : 액티브층110: array substrate 124: active layer

124A : 소오스영역 124B : 드레인영역124A: source region 124B: drain region

124C : 채널영역 L : 채널길이124C: Channel area L: Channel length

Lcc : 콘택길이Lcc: Contact Length

본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 소오스/드레인영역의 저항 성분의 영향을 최소화하여 소자의 이동도 특성을 향상시킨 단채널 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistors, and more particularly, to a single channel polycrystalline silicon thin film transistor and a method of manufacturing the same, which minimize the influence of resistance components of a source / drain region to improve device mobility characteristics.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, with increasing interest in information display and increasing demand for using a portable information carrier, a lightweight flat panel display (FPD), which replaces a conventional display device, a cathode ray tube (CRT), is used. The research and commercialization of Korea is focused on. In particular, the liquid crystal display (LCD) of the flat panel display device is an image representing the image using the optical anisotropy of the liquid crystal, is excellent in resolution, color display and image quality, and is actively applied to notebooks or desktop monitors have.

상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.The liquid crystal display is largely composed of a color filter substrate as a first substrate, an array substrate as a second substrate, and a liquid crystal layer formed between the color filter substrate and the array substrate.

이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 사용한다.In this case, a thin film transistor (TFT) is generally used as a switching element of the liquid crystal display, and amorphous silicon or polycrystalline silicon is used as a channel layer of the thin film transistor. .

이하, 도 1을 참조하여 액정표시장치에 대해서 상세히 설명한다.Hereinafter, a liquid crystal display will be described in detail with reference to FIG. 1.

도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 예를 들어 나타내고 있다.FIG. 1 is a plan view schematically illustrating a structure of a general liquid crystal display device, and illustrates a driving circuit-integrated liquid crystal display device in which a driving circuit unit is integrated on an array substrate.

도면에 도시된 바와 같이, 구동회로 일체형 액정표시장치(5)는 크게 어레이 기판(10)과 컬러필터 기판(20) 및 상기 어레이 기판(10)과 컬러필터 기판(20) 사이에 형성된 액정층(미도시)으로 이루어져 있다.As shown in the drawing, the driving circuit-integrated liquid crystal display device 5 is largely a liquid crystal layer formed between the array substrate 10 and the color filter substrate 20, and the array substrate 10 and the color filter substrate 20. Not shown).

상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 게이트 구동회로부(34)와 데이터 구동회로부(33)로 구성된 구동회로부로 이루어져 있다.The array substrate 10 includes a pixel portion 35, which is an image display area in which unit pixels are arranged in a matrix form, a gate driving circuit portion 34 and a data driving circuit portion 33 positioned outside the pixel portion 35. It consists of a driving circuit part.

이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.In this case, although not shown in the drawings, the pixel units 35 of the array substrate 10 are arranged horizontally and horizontally on the substrate 10 to define a plurality of gate lines and data lines, and the gate lines and data. A thin film transistor, which is a switching element formed in an intersection region of a line, and a pixel electrode formed in the pixel region.

상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.The thin film transistor is a switching element that applies and cuts off a signal voltage to a pixel electrode and is a type of field effect transistor (FET) that controls the flow of current by an electric field.

상기 어레이 기판(10)의 구동회로부(33, 34)는 컬러필터 기판(20)에 비해 돌출된 상기 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(33)가 위치하며, 상기 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(34)가 위치하게 된다.In the driving circuit units 33 and 34 of the array substrate 10, the data driving circuit unit 33 is positioned at one long side of the array substrate 10 protruding from the color filter substrate 20. The gate driving circuit unit 34 is positioned at one end side of the array substrate 10.

이때, 상기 게이트 구동회로부(34)와 데이터 구동회로부(33)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다. In this case, the gate driving circuit unit 34 and the data driving circuit unit 33 use a thin film transistor having a complementary metal oxide semiconductor (CMOS) structure as an inverter to properly output the input signal.                         

참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 P 채널과 N 채널의 트랜지스터를 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.For reference, the CMOS is an integrated circuit having a MOS structure which is used for a thin film transistor of a driving circuit unit requiring high speed signal processing, and requires a transistor of a P channel and an N channel, and the characteristics of speed and density are intermediate between NMOS and PMOS. It shows form.

상기 게이트 구동회로부(34)와 데이터 구동회로부(33)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.The gate driving circuit unit 34 and the data driving circuit unit 33 are devices for supplying scan signals and data signals to pixel electrodes through gate lines and data lines, respectively, and are connected to an external signal input terminal (not shown). It controls the external signal input through the external signal input terminal to output to the pixel electrode.

또한, 도면에는 도시하지 않았지만 상기 컬러필터 기판(20)의 화상표시 영역(35)에는 컬러를 구현하는 컬러필터와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극이 형성되어 있다.In addition, although not shown in the drawing, an image display area 35 of the color filter substrate 20 includes a color filter for implementing color and a common electrode that is opposite to the pixel electrode formed on the array substrate 10.

이와 같이 구성된 액정표시장치는 향후 다결정 실리콘 박막 트랜지스터를 적용한 시스템 온 패널(System on Panel; SOP)을 구현함에 있어 보다 많은 회로를 형성시키기 위해서는 단채널 박막 트랜지스터의 개발이 필수적이다.In the liquid crystal display device configured as described above, in order to implement a system on panel (SOP) using a polycrystalline silicon thin film transistor in the future, it is necessary to develop a short channel thin film transistor to form more circuits.

상기 단채널 트랜지스터에서는 채널의 길이가 짧아짐에 따라 소오스/드레인영역의 저항이 소자 이동도에 미치는 영향이 보다 증가하게 되며, 이를 도면을 참조하여 상세히 설명한다.In the short channel transistor, as the length of the channel becomes shorter, the influence of the resistance of the source / drain regions on the device mobility increases. This will be described in detail with reference to the accompanying drawings.

도 2는 일반적인 다결정 실리콘 박막 트랜지스터의 구조를 나타내는 단면도이다.2 is a cross-sectional view illustrating a structure of a general polycrystalline silicon thin film transistor.

도면에 도시된 바와 같이, 어레이 기판(10) 위에 소오스/드레인영역(24A, 24B)과 채널영역(24C)으로 구분되는 액티브층(24)이 형성되어 있으며, 상기 액티브 층(24) 위에 게이트절연막인 제 1 절연막(15A)이 형성되어 있다.As shown in the figure, an active layer 24 divided into source / drain regions 24A and 24B and a channel region 24C is formed on the array substrate 10, and a gate insulating layer is formed on the active layer 24. The first insulating film 15A is formed.

그리고, 상기 액티브층(24) 위에 제 1 절연막(15A)을 사이에 두고 게이트전극(21)이 형성되어 있으며, 상기 게이트전극(21)을 포함하는 기판(10) 위에는 제 1 콘택홀이 형성된 제 2 절연막(15B)이 형성되어 있다.A gate electrode 21 is formed on the active layer 24 with a first insulating layer 15A interposed therebetween, and a first contact hole is formed on the substrate 10 including the gate electrode 21. 2 insulating film 15B is formed.

이때, 상기 제 2 절연막(15B) 위에는 상기 제 1 콘택홀을 통해 액티브층(24)의 소오스영역(24A)에 전기적으로 접속하는 소오스전극(22) 및 드레인영역(24B)에 전기적으로 접속하는 드레인전극(23)이 각각 형성되어 있다.At this time, a drain electrically connected to the source electrode 22 and the drain region 24B electrically connected to the source region 24A of the active layer 24 through the first contact hole on the second insulating layer 15B. The electrodes 23 are formed, respectively.

이와 같이 구성된 다결정 실리콘 박막 트랜지스터는 채널영역(24C)의 길이(L)가 10㎛이하인 단채널 트랜지스터로 채널길이(L)가 짧아짐에 따라서 소오스/드레인영역(24A, 24B)의 저항이 소자 이동도에 미치는 영향이 보다 증가하게 된다. 즉, 상기 소오스/드레인영역(24A, 24B)의 저항인 소오스/드레인전극(22, 23)이 상기 소오스/드레인영역(24A, 24B)에 콘택(contact)되는 지점에서부터 채널 에지(edge)까지의 거리(Lcc; 이하 콘택길이라 함)가 소자의 이동도에 영향을 미치는 영역으로, 상기 콘택길이(Lcc)가 길어지게 되면 소자 이동도가 감소하게 된다.The polycrystalline silicon thin film transistor configured as described above is a short-channel transistor having a length L of 10 μm or less in the channel region 24C. As the channel length L becomes short, the resistance of the source / drain regions 24A and 24B increases. The impact on the water will increase more. That is, the source / drain electrodes 22 and 23, which are the resistances of the source / drain regions 24A and 24B, contact the source / drain regions 24A and 24B to the channel edges. The distance Lcc (hereinafter referred to as a contact length) affects the mobility of the device. When the contact length Lcc becomes longer, the device mobility decreases.

일반적으로 트랜지스터의 채널의 길이가 점차적으로 줄어듦으로써 발생하는 문제점 중에 하나가 단채널효과(short channel effect)이다. 그 대표적인 특성이 트랜지스터의 누설전류가 증가되고, 항복전압(punchthrough voltage)이 감소되며, 포화 전류 특성을 보이지 않고 드레인 전압에 따라서 전류가 계속 증가하는 현상이 발생된다.In general, one of the problems caused by gradually decreasing the channel length of a transistor is a short channel effect. The typical characteristic is that the leakage current of the transistor is increased, the breakthrough voltage is decreased, and the current continues to increase according to the drain voltage without exhibiting a saturation current characteristic.

이러한 단채널 특성은 소오스와 드레인간의 거리가 점차적으로 가까워짐으로 써 나타나는 현상이며, 일반적으로 채널길이에 관계없이 콘택길이는 저항으로 작용하며 그 값은 일정하여 채널길이가 긴 경우에는 소자의 이동도에 영향을 주지 않으나, 채널길이가 짧아지는 경우에는 이동도에 영향을 주는 요소로 작용하는 문제점이 있다.This short channel characteristic is a phenomenon that appears as the distance between the source and the drain gradually approaches. In general, the contact length acts as a resistance regardless of the channel length. Although it does not affect, if the channel length is shortened, there is a problem that acts as a factor that affects mobility.

본 발명은 상기한 문제를 해결하기 위한 것으로, 단채널 박막 트랜지스터의 이동도 감소를 유발하는 소오스/드레인영역의 저항 성분의 영향을 최소화한 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a polycrystalline silicon thin film transistor and a method for manufacturing the same, which minimize the influence of the resistance component of a source / drain region which causes a mobility reduction of a short channel thin film transistor.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the configuration and claims of the invention described below.

상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터는 기판 위에 형성되며, 소오스/드레인영역 및 2㎛~10㎛ 길이의 채널영역으로 구분되는 액티브층; 상기 액티브층이 형성된 기판 위에 형성된 제 1 절연막; 상기 제 1 절연막 위의 채널영역 상부에 형성되는 게이트전극; 상기 게이트전극을 포함한 기판 위에 형성되며, 상기 채널영역과 2㎛~6㎛의 거리를 가지도록 형성된 제 1 콘택홀 및 제 2 콘택홀을 가진 제 2 절연막; 및 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 포함한다.In order to achieve the above object, the thin film transistor of the present invention is formed on a substrate, the active layer divided into a source / drain region and a channel region of 2㎛ ~ 10㎛ length; A first insulating film formed on the substrate on which the active layer is formed; A gate electrode formed over the channel region on the first insulating layer; A second insulating layer formed on the substrate including the gate electrode and having a first contact hole and a second contact hole formed to have a distance of 2 μm to 6 μm from the channel region; And a source electrode formed on the second insulating layer, the source electrode connected to the source region through the first contact hole, and the drain electrode connected to the drain region through the second contact hole.

또한, 본 발명의 박막 트랜지스터의 제조방법은 기판 위에 소오스/드레인영역 및 2㎛~10㎛ 길이의 채널영역으로 구분되는 액티브층을 형성하는 단계; 상기 액티브층이 형성된 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위의 채널영역 상부에 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 및 제 1 절연막을 패터닝하여 상기 채널영역과 2㎛~6㎛의 거리를 가지도록 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및 상기 제 2 절연막 위에 형성하되, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극을 형성하며 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함한다.In addition, the manufacturing method of the thin film transistor of the present invention comprises the steps of forming an active layer divided into a source / drain region and a channel region of 2㎛ ~ 10㎛ length on the substrate; Forming a first insulating film on the substrate on which the active layer is formed; Forming a gate electrode on the channel region over the first insulating layer; Forming a second insulating film on the entire surface of the substrate including the gate electrode; Patterning the second insulating film and the first insulating film to form a first contact hole and a second contact hole to have a distance of 2 μm to 6 μm from the channel region; And forming a source electrode formed on the second insulating layer, the source electrode connected to the source region through the first contact hole, and forming a drain electrode connected to the drain region through the second contact hole.

이하, 첨부한 도면을 참조하여 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of a polycrystalline silicon thin film transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 다결정 실리콘 박막 트랜지스터의 단면구조를 나타내는 예시도이다.3 is an exemplary view showing a cross-sectional structure of a polycrystalline silicon thin film transistor according to an embodiment of the present invention.

도면에 도시된 바와 같이, 박막 트랜지스터는 전계효과 트랜지스터의 일종으로 전자(electron)나 홀(hole)을 공급하는 소오스영역(124A)과 그 전자나 홀이 지나가는 채널영역(124C), 그리고 채널을 지나온 전자나 홀이 빠져나가는 드레인영역(124B)으로 구성된다.As shown in the figure, the thin film transistor is a field effect transistor, which is a source region 124A for supplying electrons or holes, a channel region 124C for passing the electrons or holes, and a channel that has passed through the channel. It consists of a drain region 124B through which electrons or holes escape.

이때, 채널영역(124C)의 위에는 전기적으로 절연되어 있지만 채널과 아주 근접한 거리에서 채널의 포텐셜(potential)을 변화시켜 전자나 홀의 흐름을 제어하는 게이트영역(즉, 게이트전극(121))이 존재한다. 이렇게 게이트전극(121)을 통하여 채널의 전자나 홀의 흐름을 제어하는 방식이 게이트전극(121)에 인가된 전압에 의 하여 형성되는 전계를 사용하므로, 이러한 구조를 전계효과 트랜지스터라 한다.At this time, there is a gate region (ie, the gate electrode 121) on the channel region 124C that controls the flow of electrons or holes by changing the potential of the channel at a distance close to the channel although it is electrically insulated. . Since the method of controlling the flow of electrons or holes in the channel through the gate electrode 121 uses an electric field formed by the voltage applied to the gate electrode 121, such a structure is called a field effect transistor.

전계효과 트랜지스터는 전류를 흐르게 하는 캐리어의 종류에 따라서 크게 N형과 P형으로 나눠지며, 각각 전자와 홀이 전류를 흐르게 하는 캐리어가 된다. N형 트랜지스터의 경우에는 소오스/드레인영역(124A, 124B)은 인(P)이나 비소(As)를 주입하여 N형을 형성하여 사용하며, P형 트랜지스터의 경우에는 소오스/드레인영역(124A, 124B)은 붕소(B)나 BF2를 주입하여 P형을 형성하여 사용한다. 이렇게 실리콘에 인, 비소, 붕소 등을 첨가하는 과정을 도핑(doping)이라 부르며 이는 물리적으로 실리콘의 일함수(work function)를 변화시키는 역할을 한다.Field effect transistors are largely divided into N-type and P-type according to the type of carrier through which current flows, and the electrons and holes become carriers through which current flows, respectively. In the case of an N-type transistor, the source / drain regions 124A and 124B are implanted with phosphorus (P) or arsenic (As) to form an N-type. In the case of a P-type transistor, the source / drain regions 124A and 124B are used. ) Is used by injecting boron (B) or BF 2 to form a P-type. This process of adding phosphorus, arsenic, boron, etc. to silicon is called doping, which physically changes the work function of silicon.

전술한 바와 같이 어레이 기판(110) 위에 채널영역(124C)과 소오스/드레인영역(124A, 124B)으로 구분되는 액티브층(124)이 형성되어 있으며, 상기 액티브층(124) 위에 게이트절연막인 제 1 절연막(115A)이 형성되어 있다.As described above, an active layer 124 divided into a channel region 124C and source / drain regions 124A and 124B is formed on the array substrate 110, and a first gate insulating layer is formed on the active layer 124. An insulating film 115A is formed.

그리고, 상기 액티브층(124) 위에 제 1 절연막(115A)을 사이에 두고 게이트전극(121)이 형성되어 있으며, 상기 게이트전극(121)을 포함하는 기판(110) 위에는 제 1 콘택홀이 형성된 제 2 절연막(115B)이 형성되어 있다.The gate electrode 121 is formed on the active layer 124 with the first insulating layer 115A interposed therebetween, and the first contact hole is formed on the substrate 110 including the gate electrode 121. 2 insulating film 115B is formed.

이때, 상기 제 2 절연막(115B) 위에는 상기 제 1 콘택홀을 통해 액티브층(124)의 소오스영역(124A)에 전기적으로 접속하는 소오스전극(122) 및 드레인영역(124B)에 전기적으로 접속하는 드레인전극(123)이 각각 형성되어 있다.In this case, a drain electrically connected to the source electrode 122 and the drain region 124B electrically connected to the source region 124A of the active layer 124 through the first contact hole on the second insulating film 115B. Electrodes 123 are formed, respectively.

이때, 도면에는 도시하지 않았지만, 상기 소오스/드레인전극(122, 123) 상부에는 제 2 콘택홀이 형성된 제 3 절연막이 형성되고, 상기 제 3 절연막 위에는 상 기 제 2 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극이 형성되게 된다.In this case, although not shown in the drawing, a third insulating film having a second contact hole is formed on the source / drain electrodes 122 and 123, and the drain electrode is formed on the third insulating film through the second contact hole. A pixel electrode electrically connected to 123 is formed.

이와 같이 구성된 본 실시예의 박막 트랜지스터는 소오스/드레인전극(122, 123)의 소오스/드레인영역(124A, 124B)과의 콘택에서 채널까지의 길이(Lcc)를 최소화하여 단채널 소자의 이동도 감소를 억제할 수 있다. 즉, 상기 콘택길이(Lcc)를 2㎛~6㎛ 정도로 짧게 가져감으로써 소오스/드레인영역(124A, 124B)의 저항 성분의 영향을 최소화할 수 있게 되어 단채널 박막 트랜지스터의 이동도 감소를 억제한다.The thin film transistor according to the present embodiment configured as described above reduces the mobility of the short channel device by minimizing the length Lcc from the contact of the source / drain electrodes 122 and 123 with the source / drain regions 124A and 124B to the channel. It can be suppressed. That is, by bringing the contact length Lcc to about 2 μm to 6 μm, the influence of the resistance component of the source / drain regions 124A and 124B can be minimized, thereby reducing the mobility of the short channel thin film transistor. .

이하, 상기 콘택길이와 이동도의 관계를 실험결과를 통해 상세히 설명한다.Hereinafter, the relationship between the contact length and the mobility will be described in detail through experimental results.

도 4a 및 도 4b는 채널길이에 따른 이동도 특성을 나타내는 그래프로써, 도 4a는 N형 박막 트랜지스터의 실험결과를 도 4b는 P형 박막 트랜지스터의 실험결과를 나타내고 있다.4A and 4B are graphs showing mobility characteristics according to channel lengths. FIG. 4A shows an experimental result of an N-type thin film transistor and FIG. 4B shows an experimental result of a P-type thin film transistor.

이때, 실험은 채널길이를 60㎛에서 1㎛로 단채널로 가져감에 따라 다양한 콘택길이(Lcc) 2, 4, 6, 10, 20 및 50㎛에 대한 소자의 이동도 결과를 측정하여 나타내고 있다.At this time, the experiment shows the results of measuring the mobility of the device for various contact lengths (Lcc) 2, 4, 6, 10, 20 and 50㎛ as the channel length from 60㎛ to 1㎛ in a short channel .

도면에 도시된 바와 같이, N형 박막 트랜지스터 및 P형 박막 트랜지스터에 관계없이 채널길이가 10㎛ 이하의 경우에는 콘택길이(Lcc)가 6㎛ 이하가 되어야 이동도 감소가 억제되는 것을 알 수 있다.As shown in the figure, regardless of the N-type thin film transistor and the P-type thin film transistor, when the channel length is 10 μm or less, it can be seen that the decrease in mobility is suppressed when the contact length Lcc is 6 μm or less.

이와 같이 박막 트랜지스터의 채널이 짧을수록 박막 트랜지스터의 이동도에 대한 콘택길이(Lcc)의 영향이 커짐을 알 수 있으며, 단채널 박막 트랜지스터를 적 용하기 위해서는 콘택길이(Lcc)가 최소화되는 구조를 적용하여야 하며, 이를 다음의 박막 트랜지스터 제조공정을 통해 상세히 설명한다.In this way, the shorter the channel of the thin film transistor, the greater the influence of the contact length (Lcc) on the mobility of the thin film transistor, and in order to apply a short channel thin film transistor, a structure in which the contact length (Lcc) is minimized is applied. This will be described in detail through the following thin film transistor manufacturing process.

도 5a 내지 도 5e는 도 3에 도시된 다결정 실리콘 박막 트랜지스터의 제조공정을 순차적으로 나타내는 예시도이다.5A through 5E are exemplary views sequentially illustrating a manufacturing process of the polycrystalline silicon thin film transistor illustrated in FIG. 3.

먼저, 도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 채널층으로 사용할 액티브층(124)을 포토리소그래피(photolithography)공정을 통해 패터닝하여 형성한다.First, as shown in FIG. 5A, an active layer 124 to be used as a channel layer is formed on a substrate 110 made of a transparent insulating material such as glass by photolithography.

이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼층(buffer layer)을 형성한 후 상기 버퍼층 위에 액티브층(124)을 형성할 수도 있다. 상기 버퍼층은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.In this case, after forming a buffer layer formed of a silicon oxide film (SiO 2 ) on the substrate 110, an active layer 124 may be formed on the buffer layer. The buffer layer serves to block impurities such as sodium (natrium) from the glass substrate 110 from penetrating into the upper layer during the process.

상기 액티브층(124)은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 실리콘 박막을 이용하여 박막 트랜지스터를 구성한 경우를 예를 들어 나타내고 있다. 상기 다결정 실리콘 박막은 기판(110) 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.The active layer 124 may be formed of an amorphous silicon thin film or a crystallized silicon thin film. However, in the present embodiment, a thin film transistor is formed using the crystallized silicon thin film. The polycrystalline silicon thin film may be formed using various crystallization methods after depositing an amorphous silicon thin film on the substrate 110. This will be described below.

먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화 학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.First, an amorphous silicon thin film may be formed by depositing in various ways. Representative methods of depositing the amorphous silicon thin film include a low pressure chemical vapor deposition (LPCVD) method and a plasma chemical vapor deposition (Plasma). Enhanced Chemical Vapor Deposition (PECVD).

이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시한다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.Subsequently, crystallization is performed after a dehydrogenation process for removing hydrogen atoms present in the amorphous silicon thin film. At this time, as a method of crystallizing an amorphous silicon thin film, a solid phase crystallization (SPC) method for thermally treating an amorphous silicon thin film in a high temperature furnace and an excimer laser annealing method using a laser are employed. have.

한편, 상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 제안되어 널리 연구되고 있다.On the other hand, as the laser crystallization, an excimer laser annealing method using a pulse-type laser is mainly used. In recent years, sequential horizontal crystallization (SLS), which greatly improves crystallization characteristics by growing grain in the horizontal direction, has been performed. The method has been proposed and widely studied.

상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.The sequential horizontal crystallization takes advantage of the fact that grain grows in a direction perpendicular to the interface at the interface between the liquid phase silicon and the solid phase silicon, and appropriately controls the size of the laser energy and the irradiation range of the laser beam. It is a crystallization method that can improve the size of the silicon grain by controlling the side growth of the grain by a predetermined length.

다음으로, 도 5b 및 도 5c에 도시된 바와 같이, 상기 기판(110) 전면에 게이트절연막인 제 1 절연막(115A)을 형성한 후, 상기 제 1 절연막(115A) 위에 도전성 금속물질로 이루어진 게이트전극(121)을 형성한다. 이때, 상기 게이트전극(121)은 제 1 절연막(115A) 위에 알루미늄(aluminium; Al), 알루미늄 합금, 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 도전성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 상기 도전성 금속물질을 패터닝함으로써 형성할 수 있다.Next, as shown in FIGS. 5B and 5C, after forming the first insulating film 115A, which is a gate insulating film, on the entire surface of the substrate 110, a gate electrode made of a conductive metal material on the first insulating film 115A. (121) is formed. In this case, the gate electrode 121 is formed of aluminum (Al), aluminum alloy, tungsten (W), copper (Cu), chromium (Cr), molybdenum (molybdenum) on the first insulating layer 115A. After depositing a conductive metal material such as Mo), it can be formed by patterning the conductive metal material using a photolithography process.

그리고, 상기 액티브층(124)의 소정 영역에 고농도의 불순물 이온을 주입하여 저항성 접촉층(ohmic contact layer)인 소오스영역(124A)과 드레인영역(124B)을 형성한다. 상기 액티브층(124)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되는데, 인이나 비소 등의 5족 원소를 주입하여 N형을 형성하거나 붕소 등의 3족 원소를 주입하여 P형을 형성할 수 있다.In addition, a high concentration of impurity ions are implanted into a predetermined region of the active layer 124 to form a source region 124A and a drain region 124B, which are ohmic contact layers. The electrical characteristics of the active layer 124 are changed according to the type of dopant to be implanted. An N-type element may be formed by injecting a Group 5 element such as phosphorus or arsenic, or a P-type element may be formed by injecting a Group 3 element such as boron. Can be.

이때, 상기 게이트전극(121)은 액티브층(124)의 채널영역(124C)에 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.In this case, the gate electrode 121 serves as an ion stopper to prevent the dopant from penetrating into the channel region 124C of the active layer 124.

한편, 본 실시예에서는 상기 채널영역(124C)과 소오스/드레인영역(124A, 124B) 사이에 엘디디(Lightly Doped Drain; LDD)영역을 형성하지 않은 경우의 박막 트랜지스터의 제조공정을 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기와 같이 소오스/드레인영역(124A, 124B)을 형성하기 전이나 후에 상기 액티브층(124)에 저농도의 불순물 이온을 주입함으로써 엘디디영역을 추가로 형성할 수도 있다.In the present embodiment, for example, a manufacturing process of a thin film transistor in the case where no lightly doped drain (LDD) region is formed between the channel region 124C and the source / drain regions 124A and 124B will be described. However, the present invention is not limited thereto, and an LED region is additionally formed by injecting a low concentration of impurity ions into the active layer 124 before or after forming the source / drain regions 124A and 124B as described above. It may be formed.

다음으로, 도 5d에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 증착한 후, 포토리소그래피공정을 통해 상기 제 2 절연막(115B)과 제 1 절연막(115A)의 일부 영역을 제거하여 상기 소오스영역(124A)과 드레인영역(124C)의 일부를 노출시키는 콘택홀(140A, 140B)을 형성한다. Next, as shown in FIG. 5D, a second insulating film 115B is deposited on the entire surface of the substrate 110, and then a part of the second insulating film 115B and the first insulating film 115A are formed through a photolithography process. The region is removed to form contact holes 140A and 140B exposing portions of the source region 124A and the drain region 124C.                     

이때, 단채널 박막 트랜지스터의 소자 이동도 감소를 유발하는 소오스/드레인영역(124A, 124B)의 저항 성분의 영향을 최소화하기 위해 콘택 에지와 채널영역(124C)까지의 거리를 최소화하도록 한다. 즉, 포토리소그래피공정 및 에칭공정이 허용하는 공정마진을 고려하여 상기 콘택홀(140A, 140B)을 상기 채널영역(124C)과 최대한 가까운 거리(약 2㎛~6㎛)에 형성한다.In this case, the distance between the contact edge and the channel region 124C is minimized in order to minimize the influence of the resistance component of the source / drain regions 124A and 124B causing the device mobility of the short channel thin film transistor to be reduced. That is, the contact holes 140A and 140B are formed at a distance as close as possible to the channel region 124C (about 2 μm to 6 μm) in consideration of the process margin allowed by the photolithography process and the etching process.

이후, 도 5e에 도시된 바와 같이, 도전성 금속물질을 기판(110) 전면에 증착한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140A)을 통해 소오스영역(124A)과 연결되는 소오스전극(122) 및 상기 제 2 콘택홀(140B)을 통해 드레인영역(124B)과 연결되는 드레인전극(123)을 형성한다.Subsequently, as shown in FIG. 5E, the conductive metal material is deposited on the entire surface of the substrate 110 and then patterned using a photolithography process to be connected to the source region 124A through the first contact hole 140A. A drain electrode 123 connected to the drain region 124B is formed through the source electrode 122 and the second contact hole 140B.

다음으로, 도면에 도시하지는 않았지만, 상기 소오스전극(122) 및 드레인전극(123)을 포함하는 기판(110) 전면에 벤조사이클로부텐(benzocyclobutene; BCB) 또는 포토아크릴(photo acryl)과 같은 유기막으로 이루어진 제 3 절연막을 형성한 후, 포토리소그래피공정을 통해 상기 제 3 절연막의 일부 영역을 제거하여 드레인전극의 일부를 노출시키는 제 2 콘택홀을 형성할 수 있다.Next, although not shown in the drawing, an organic film such as benzocyclobutene (BCB) or photo acryl may be disposed on the entire surface of the substrate 110 including the source electrode 122 and the drain electrode 123. After the third insulating layer is formed, a second contact hole exposing a portion of the drain electrode may be formed by removing a portion of the third insulating layer through a photolithography process.

이때, 상기 제 3 절연막은 실리콘산화막 또는 실리콘질화막(SiNx) 등의 무기절연막으로 형성할 수 있으며, 유기절연막과 무기절연막의 이중층으로 형성할 수도 있다.In this case, the third insulating film may be formed of an inorganic insulating film such as a silicon oxide film or a silicon nitride film (SiN x ), or may be formed of a double layer of an organic insulating film and an inorganic insulating film.

이후, 상기 기판(110) 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전성물질을 증착한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 2 콘택홀을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극을 형성할 수 있다.Thereafter, a transparent conductive material having excellent transmittance, such as indium tin oxide (ITO) or indium zinc oxide (IZO), is deposited on the entire surface of the substrate 110, followed by a photolithography process. The pixel electrode may be formed to be electrically connected to the drain electrode 123 through the second contact hole.

한편, 전술한 바와 같이 이동도가 향상된 단채널 다결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판은 상기 어레이공정과는 다른 컬러필터공정을 통해 제작된 컬러필터 기판과 스페이서(spacer)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 상기 어레이 기판의 외곽에 형성된 실 패턴(seal pattern)에 의해 합착되어 단위 액정표시패널을 형성하게 된다.Meanwhile, as described above, the array substrate including the single-channel polycrystalline silicon thin film transistor having improved mobility has a cell gap so as to be uniformly spaced by the color filter substrate and the spacer which are manufactured through a color filter process different from the array process. A cell gap is provided and bonded to each other by a seal pattern formed on an outer side of the array substrate to form a unit liquid crystal display panel.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Many details are set forth in the foregoing description but should be construed as illustrative of preferred embodiments rather than to limit the scope of the invention. Therefore, the invention should not be defined by the described embodiments, but should be defined by the claims and their equivalents.

상술한 바와 같이, 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조방법은 단채널 박막 트랜지스터의 이동도를 유발하는 소오스/드레인영역의 저항 성부의 영향을 최소화함으로써 다결정 실리콘 박막 트랜지스터의 소자 이동도 특성을 향상시킬 수 있게되는 효과를 제공한다.As described above, the polycrystalline silicon thin film transistor and the method of manufacturing the same according to the present invention can minimize the effect of the resistance of the source / drain region causing the mobility of the short channel thin film transistor to improve the device mobility characteristics of the polycrystalline silicon thin film transistor. It provides an effect that can be improved.

또한, 상기와 같이 소자의 이동도가 향상된 단채널 박막 트랜지스터를 형성할 수 있으므로 보다 많은 회로를 기판 내에 집적할 수 있어 액정표시장치의 단가를 낮출 수 있게된다.In addition, since the short-channel thin film transistor with improved mobility of the device can be formed as described above, more circuits can be integrated in the substrate, thereby reducing the cost of the liquid crystal display device.

Claims (9)

기판 위에 형성되며, 소오스/드레인영역 및 2㎛~10㎛ 길이의 채널영역으로 구분되는 액티브층;An active layer formed on the substrate and divided into a source / drain region and a channel region having a length of 2 μm to 10 μm; 상기 액티브층이 형성된 기판 위에 형성된 제 1 절연막;A first insulating film formed on the substrate on which the active layer is formed; 상기 제 1 절연막 위의 채널영역 상부에 형성되는 게이트전극;A gate electrode formed over the channel region on the first insulating layer; 상기 게이트전극을 포함한 기판 위에 형성되며, 상기 채널영역과 2㎛~6㎛의 거리를 가지도록 형성된 제 1 콘택홀 및 제 2 콘택홀을 가진 제 2 절연막; 및A second insulating layer formed on the substrate including the gate electrode and having a first contact hole and a second contact hole formed to have a distance of 2 μm to 6 μm from the channel region; And 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 포함하는 박막 트랜지스터.And a source electrode formed on the second insulating layer, the source electrode connected to the source region through the first contact hole, and the drain electrode connected to the drain region through the second contact hole. 제 1 항에 있어서, 상기 액티브층은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 1, wherein the active layer is formed of a polycrystalline silicon thin film. 제 1 항에 있어서, 상기 소오스/드레인영역과 채널영역 사이에 형성된 엘디디영역을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 1, further comprising an LED region formed between the source / drain region and the channel region. 삭제delete 기판 위에 소오스/드레인영역 및 2㎛~10㎛ 길이의 채널영역으로 구분되는 액티브층을 형성하는 단계;Forming an active layer divided into a source / drain region and a channel region having a length of 2 μm to 10 μm on the substrate; 상기 액티브층이 형성된 기판 위에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the substrate on which the active layer is formed; 상기 제 1 절연막 위의 채널영역 상부에 게이트전극을 형성하는 단계;Forming a gate electrode on the channel region over the first insulating layer; 상기 게이트전극을 포함한 기판 전면에 제 2 절연막을 형성하는 단계;Forming a second insulating film on the entire surface of the substrate including the gate electrode; 상기 제 2 절연막 및 제 1 절연막을 패터닝하여 상기 채널영역과 2㎛~6㎛의 거리를 가지도록 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및Patterning the second insulating film and the first insulating film to form a first contact hole and a second contact hole to have a distance of 2 μm to 6 μm from the channel region; And 상기 제 2 절연막 위에 형성하되, 상기 제 1 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극을 형성하며 상기 제 2 콘택홀을 통해 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.Forming a source electrode connected to the source region through the first contact hole, and forming a drain electrode connected to the drain region through the second contact hole; Manufacturing method. 제 5 항에 있어서, 게이트전극을 형성한 후 상기 소오스/드레인영역에 고농도 불순물 이온을 주입하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 5, further comprising implanting high concentration impurity ions into the source / drain region after forming a gate electrode. 제 6 항에 있어서, 상기 불순물 이온은 인과 같은 5족 원소인 것을 특징으로 하는 박막 트랜지스터의 제조방법. 7. The method of claim 6, wherein the impurity ions are a Group 5 element such as phosphorus. 제 6 항에 있어서, 상기 불순물 이온은 붕소와 같은 3족 원소인 것을 특징으로 하는 박막 트랜지스터의 제조방법. 7. The method of claim 6, wherein the impurity ion is a Group III element such as boron. 삭제delete
KR1020040048687A 2004-06-26 2004-06-26 Polycrystalline silicon thin film transistor and method for fabricating thereof KR101041265B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040048687A KR101041265B1 (en) 2004-06-26 2004-06-26 Polycrystalline silicon thin film transistor and method for fabricating thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040048687A KR101041265B1 (en) 2004-06-26 2004-06-26 Polycrystalline silicon thin film transistor and method for fabricating thereof

Publications (2)

Publication Number Publication Date
KR20050122988A KR20050122988A (en) 2005-12-29
KR101041265B1 true KR101041265B1 (en) 2011-06-14

Family

ID=37294732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040048687A KR101041265B1 (en) 2004-06-26 2004-06-26 Polycrystalline silicon thin film transistor and method for fabricating thereof

Country Status (1)

Country Link
KR (1) KR101041265B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11238765B2 (en) 2020-03-16 2022-02-01 Samsung Display Co., Ltd. Display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243912B1 (en) * 1997-01-07 2000-02-01 구본준 Lcd and method for producing the same
KR100275932B1 (en) * 1997-10-21 2000-12-15 구본준 Lcd device and manufacturing method threrof
KR20030020785A (en) * 2001-09-04 2003-03-10 삼성전자주식회사 Liquid crystal device having reflective electrode and method of manufacturing the same
JP2004095766A (en) * 2002-08-30 2004-03-25 Seiko Epson Corp Method for manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243912B1 (en) * 1997-01-07 2000-02-01 구본준 Lcd and method for producing the same
KR100275932B1 (en) * 1997-10-21 2000-12-15 구본준 Lcd device and manufacturing method threrof
KR20030020785A (en) * 2001-09-04 2003-03-10 삼성전자주식회사 Liquid crystal device having reflective electrode and method of manufacturing the same
JP2004095766A (en) * 2002-08-30 2004-03-25 Seiko Epson Corp Method for manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11238765B2 (en) 2020-03-16 2022-02-01 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
KR20050122988A (en) 2005-12-29

Similar Documents

Publication Publication Date Title
US6166397A (en) Display device with inverted type transistors in the peripheral and pixel portions
US5913113A (en) Method for fabricating a thin film transistor of a liquid crystal display device
US20100133541A1 (en) Thin film transistor array substrate, its manufacturing method, and liquid crystal display device
US5827760A (en) Method for fabricating a thin film transistor of a liquid crystal display device
KR101073403B1 (en) Liquid crystal display device and method of fabricating thereof
KR101013715B1 (en) Liquid crystal display device and method of fabricating the same
KR100686337B1 (en) Thin Film Transistor and method of fabricating the same and flat panel display using said Thin Film Transistor
US7015122B2 (en) Method of forming polysilicon thin film transistor
KR101041265B1 (en) Polycrystalline silicon thin film transistor and method for fabricating thereof
KR100525436B1 (en) Process for crystallizing amorphous silicon and its application - fabricating method of TFT-LCD
KR20070072208A (en) Liquid crystal display device using poly-silicon tft and fabrication method thereof
KR101021693B1 (en) Liquid crystal display panel and method for fabricating thereof
KR101021777B1 (en) Polycrystalline silicon thin film transistor and method for fabricating thereof
KR100631019B1 (en) Thin film transistor and method for fabricating thereof
US20120282741A1 (en) Method for manufacturing thin film transistor device
US8754418B2 (en) Semiconductor device, and method for producing same
KR101130938B1 (en) Liquid crystal display device and method of fabricating the same
KR101087992B1 (en) Method for Manufacturing of pMOS Poly-Silicon TFT
JP2009272534A (en) Semiconductor device, display and integrated circuit
KR20060135429A (en) Liquid crystal display device and method of fabricating the same
KR101050903B1 (en) Polycrystalline Silicon Thin Film Transistor and Manufacturing Method Thereof
KR100803565B1 (en) Array substrate for liquid crystal display device
KR101021715B1 (en) Method of fabricating liquid crystal display device to being improved process of storage doping
KR20030082139A (en) TFT for LCD having an offset structure and the fabrication method thereof
JPH0982970A (en) Unsingle crystal semiconductor device and manufacture thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150528

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 9