KR101039819B1

KR101039819B1 - Plane array antenna method of manufacturing the same

Info

Publication number: KR101039819B1
Application number: KR1020110002385A
Authority: KR
Inventors: 이진구
Original assignee: 동국대학교 산학협력단
Priority date: 2011-01-10
Filing date: 2011-01-10
Publication date: 2011-06-09
Also published as: KR20110058747A

Abstract

PURPOSE: A plane array antenna and a method for manufacturing the same are provided to reduce cost and time required for manufacturing processes by connecting a circuit region and an antenna region without an external element. CONSTITUTION: A plane array antenna(100) is composed of a substrate(200), a circuit ground(210), a transistor with the high electron mobility(220), a circuit register pattern(230), a capacitor pattern(240), an antenna register pattern(260), a feeding line(270), a second antenna ground(280), and an insulating layer. The circuit ground is formed on the circuit region(110) of the substrate. The transistor is formed in the circuit region and controls the current of an antenna region(120). The antenna register pattern is formed in the antenna region.

Description

평면 어레이 안테나 및 이의 제조 방법{PLANE ARRAY ANTENNA METHOD OF MANUFACTURING THE SAME}Planar array antenna and its manufacturing method {PLANE ARRAY ANTENNA METHOD OF MANUFACTURING THE SAME}

본 발명의 실시예는 평면 어레이 안테나 및 평면 어레이 안테나의 제조 방법에 관한 기술에 관한 것이다.Embodiments of the present invention relate to techniques related to planar array antennas and methods of manufacturing planar array antennas.

최근에는 통신 시장의 급속한 발전과 더불어 음성 정보뿐만 아니라 다양한 형태의 데이터 전송을 위해 무선 통신 서비스가 상용화되고 있다. 또한, 데이터의 전송량 증가와 주파수 지원의 고갈로 인해서 높은 주파수에 대한 연구가 활발히 진행되고 있다. 이러한 높은 주파수에서 동작하는 소자들의 개발은 매우 중요하다. 그 중에서도 안테나는 중요한 소자 중에 하나이다. 여기서, 안테나는 무선 통신에서 통신의 목적을 달성하기 위해서 공간에 효율적으로 전파를 방사하거나 전파에 의해 효율적으로 기전력을 유기시키기 위해 공중에 가설된 도선이다. 안테나는 무선 통신을 수행하는 장치에서는 반드시 필요한 중요한 구성 요소이다. Recently, with the rapid development of the communication market, wireless communication services have been commercialized not only for voice information but also for various types of data transmission. In addition, due to the increase in the amount of data transmission and the depletion of frequency support, research on high frequencies is being actively conducted. The development of devices operating at these high frequencies is very important. Among them, the antenna is one of the important elements. Here, the antenna is a conductor that is hypothesized in the air in order to efficiently radiate radio waves in a space or to efficiently discharge electromotive force by radio waves in order to achieve the purpose of communication in wireless communication. An antenna is an essential component that is essential in a device for performing wireless communication.

한편, 초고속 광대역 디지털 무선 통신을 위해 마이크로파(micro wave) 및 밀리미터파(millimeter wave) 대의 영역에서 안테나의 구현을 위한 노력이 시도되고 있다. 마이크로파 및 밀리미터파 대에서 사용되는 무선 통신 시스템은 주로 도파관을 이용하여 구현되어 왔으나 최근에는 반도체 기술이 발달과 더불어 마이크로웨이브 모놀리식 집적회로(Microwave Monolithic Integrated Circuit: MMIC)라고 하는 모놀리식의 단일 칩으로 개발되고 있다.Meanwhile, efforts have been made to implement antennas in the microwave and millimeter wave ranges for high-speed broadband digital wireless communication. Wireless communication systems used in the microwave and millimeter wave bands have mainly been implemented using waveguides, but recently, with the development of semiconductor technology, a monolithic single called Microwave Monolithic Integrated Circuit (MMIC) It is being developed as a chip.

이에 따라, 마이크로웨이브 모놀리식 집적회로와 같은 밀리미터파 대에서 동작하는 능동소자의 개발과 함께 밀리미터파에서 동작할 수 있는 안테나의 개발은 매우 중요하다.
Accordingly, the development of an antenna capable of operating at the millimeter wave with the development of an active element operating at the millimeter wave such as a microwave monolithic integrated circuit is very important.

본 발명의 실시예는 반도체 기판 상에 회로 영역과 안테나 영역을 동시에 제작할 수 있는 평면 어레이 안테나 및 이의 제조 법을 제공하는 것이다.Embodiments of the present invention provide a planar array antenna and a method of manufacturing the same, which can simultaneously fabricate a circuit region and an antenna region on a semiconductor substrate.

또한, 본 발명의 실시예는 제작 비용을 절약하고 제작 시각을 단축시킬 수 있는 평면 어레이 안테나 및 이의 제조 방법을 제공하는 것이다.
In addition, an embodiment of the present invention is to provide a planar array antenna and a manufacturing method thereof that can reduce the manufacturing cost and shorten the manufacturing time.

본 발명의 일 실시예에 따르면, (a) 기판 상에 에피층을 형성하는 단계; (b) 상기 에피층 상에 소스 전극 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계; (c) 상기 기판 상에 레지스터 패턴, 캐패시터 패턴, 급전 선로 및 그라운드를 포함하는 신호 금속 패턴을 형성하는 단계; (d) 상기 소스 전극 및 상기 드레인 전극 사이에 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계; (e) 상기 데이터 금속 패턴, 상기 신호 금속 패턴 및 상기 게이트 금속 패턴 상에 절연층을 형성하는 단계; (f) 상기 절연층을 일부 제거하여 상기 데이터 금속 패턴 및 상기 신호 금속 패턴을 노출시키는 콘택홀을 형성하는 단계; 및 (g) 상기 콘택홀에 브리지 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법이 제공된다.According to one embodiment of the invention, (a) forming an epi layer on a substrate; (b) forming a data metal pattern including a source electrode and a drain electrode on the epi layer; (c) forming a signal metal pattern on the substrate, the signal metal pattern including a resistor pattern, a capacitor pattern, a feed line and a ground; (d) forming a gate metal pattern including a gate electrode between the source electrode and the drain electrode; (e) forming an insulating layer on the data metal pattern, the signal metal pattern and the gate metal pattern; (f) removing the insulating layer to form a contact hole exposing the data metal pattern and the signal metal pattern; And (g) forming a bridge metal pattern in the contact hole.

이때, 상기 평면 어레이 안테나의 제조 방법은 상기 (c) 단계에서 회로 그라운드, 제 1안테나 그라운드 및 제 2안테나 그라운드를 포함하는 상기 그라운드를 형성하는 단계를 더 포함할 수 있다.In this case, the method of manufacturing the planar array antenna may further include forming the ground including a circuit ground, a first antenna ground, and a second antenna ground in the step (c).

그리고, 상기 (f) 단계는, 상기 절연층을 제거하여 상기 소스 전극을 노출시키는 소스 콘택홀, 상기 드레인 전극을 노출 시키는 드레인 콘택홀 및 상기 급전 선로를 노출시키는 선로 콘택홀 및 상기 회로 그라운드, 상기 제 1안테나 그라운드 및 상기 제 2안테나 그라운드 각각을 노출시키는 회로 그라운드 콘택홀, 제 1안테나 그라운드 콘택홀 및 제 2안테나 그라운드 콘택홀을 형성하는 단계 를포함할 수 있다.The step (f) may include: a source contact hole exposing the source electrode by removing the insulating layer, a drain contact hole exposing the drain electrode, a line contact hole exposing the feed line, and the circuit ground; The method may include forming a circuit ground contact hole, a first antenna ground contact hole, and a second antenna ground contact hole exposing the first antenna ground and the second antenna ground, respectively.

또한, 상기 (g) 단계는, 상기 소스 콘택홀 및 상기 드레인 콘택홀에 트랜지스터 브리지 전극, 상기 회로 그라운드 콘택홀에 그라운드 브리지 전극 및 상기 제 1안테나 그라운드 콘택홀 및 상기 제 2안테나 그라운드 콘택홀에 안테나측 브리지 전극을 형성하는 단계를 포함할 수 있다.The step (g) may include a transistor bridge electrode in the source contact hole and the drain contact hole, a ground bridge electrode in the circuit ground contact hole, and an antenna in the first antenna ground contact hole and the second antenna ground contact hole. Forming a side bridge electrode.

그리고, 상기 (c) 단계는, 상기 기판 상에 상기 레지스터 패턴의 제 1레지스터를 포함하는 제 1신호 금속 패턴을 형성하는 단계; 및 상기 기판 상에 상기 캐패시터 패턴, 상기 급전 선로, 상기 그라운드 및 상기 제 1레지스터 상에 상기 레지스터 패턴의 제 2레지스터를 포함하는 제 2신호 금속 패턴을 형성하는 단계를 포함할 수 있다.In addition, the step (c) may include forming a first signal metal pattern including a first register of the register pattern on the substrate; And forming a second signal metal pattern including a second register of the resistor pattern on the capacitor pattern, the feed line, the ground, and the first register on the substrate.

이때, 상기 (c) 단계는, 상기 기판 상에 상기 캐패시터 패턴의 제 1캐패시터 전극 및 상기 제 1캐패시터 전극과 이격된 제 2캐패시터 전극을 형성하는 단계를 포함할 수 있다.In this case, step (c) may include forming a first capacitor electrode of the capacitor pattern and a second capacitor electrode spaced apart from the first capacitor electrode on the substrate.

여기서, 상기 (f) 단계는, 상기 절연층을 제거하여 상기 제 1캐패시터 전극을 노출시키는 캐패시터 콘택홀을 형성하는 단계를 포함할 수 있다.In this case, step (f) may include forming a capacitor contact hole exposing the first capacitor electrode by removing the insulating layer.

그리고, 상기 (g) 단계는, 상기 제 2캐패시터 전극과 중접되며 상기 캐패시터 콘택홀에 캐패시터 브리지 전극을 형성하는 단계를 포함할 수 있다.
In addition, the step (g) may include forming a capacitor bridge electrode in the capacitor contact hole while being intimate with the second capacitor electrode.

한편, 본 발명의 일 실시예에 따르면, 기판 상에 형성되는 급전 선로, 안테나 레지스터 패턴 및 안테나 그라운드를 포함하는 안테나 영역; 상기 안테나 영역을 제어하며 상기 기판 상에 형성되는 고전자 이동도 트랜지스터, 회로 레지스터 패턴, 캐패시터 패턴 및 회로 그라운드를 포함하는 회로 영역; 및 상기 급전 선로, 상기 안테나 레지스터 패턴, 상기 안테나 그라운드의 제 1안테나 그라운드 및 제 2안테나 그라운드, 상기 고전자 이동도 트랜지스터, 상기 회로 레지스터 패턴, 상기 캐패시터 패턴 및 상기 회로 그라운드 상에 형성되는 절연층을 포함하되, 상기 안테나 영역은, 상기 절연층을 제거하여 상기 급전 선로를 노출시키는 선로 콘택홀; 상기 절연층을 제거하여 상기 제 1안테나 그라운드 및 제 2안테나 그라운드 각각을 노출시키는 제 1안테나 그라운드 콘택홀 및 제 2 안테나 그라운드 콘택홀; 및 상기 제 1안테나 그라운드 콘택홀과 상기 제 2안테나 그라운드 콘택홀에 형성되며 상기 제 1안테나 그라운드와 상기 제 2안테나 그라운드를 연결하는 안테나측 브리지 전극을 더 포함하는 것을 특징으로 하는 평면 어레이 안테나가 제공된다.On the other hand, according to an embodiment of the present invention, an antenna region including a feed line formed on a substrate, an antenna register pattern and an antenna ground; A circuit region for controlling the antenna region and including a high electron mobility transistor, a circuit register pattern, a capacitor pattern, and a circuit ground formed on the substrate; And an insulating layer formed on the feed line, the antenna resistor pattern, the first antenna ground and the second antenna ground of the antenna ground, the high electron mobility transistor, the circuit resistor pattern, the capacitor pattern, and the circuit ground. The antenna region may include: a line contact hole removing the insulating layer to expose the feed line; A first antenna ground contact hole and a second antenna ground contact hole exposing the first antenna ground and the second antenna ground by removing the insulating layer; And an antenna side bridge electrode formed in the first antenna ground contact hole and the second antenna ground contact hole and connecting the first antenna ground and the second antenna ground. do.

여기서, 상기 고전자 이동도 트랜지스터는, 상기 기판 상에 형성되는 에피층; 상기 에피층 상에 형성되는 소스 전극과 드레인 전극; 및 상기 소스 전극 및 상기 드레인 전극 사이에 노출된 상기 에피층 상에 형성되는 게이트 전극을 포함할 수 있다.The high electron mobility transistor may include an epitaxial layer formed on the substrate; A source electrode and a drain electrode formed on the epi layer; And a gate electrode formed on the epitaxial layer exposed between the source electrode and the drain electrode.

그리고, 상기 회로 영역은, 상기 절연층을 제거하여 상기 소스 전극을 노출시키는 소스 콘택홀; 상기 절연층을 제거하여 상기 드레인 전극을 노출시키는 드레인 콘택홀; 및 상기 소스 콘택홀 및 상기 드레인 콘택홀에 형성되며 상기 소스 전극과 상기 드레인 전극을 연결하는 트랜지스터 브리지 전극을 더 포함할 수 있다.The circuit region may include: a source contact hole removing the insulating layer to expose the source electrode; A drain contact hole removing the insulating layer to expose the drain electrode; And a transistor bridge electrode formed in the source contact hole and the drain contact hole and connecting the source electrode and the drain electrode.

또한, 상기 캐패시터 패턴은, 상기 기판 상에 형성되는 제 1캐패시터 전극; 및 상기 기판 상에 상기 제 1캐패시터 전극과 이격되어 형성되는 제 2캐패시터 전극을 포함할 수 있다.The capacitor pattern may further include: a first capacitor electrode formed on the substrate; And a second capacitor electrode formed spaced apart from the first capacitor electrode on the substrate.

그리고, 상기 회로 영역은, 상기 절연층을 제거하여 상기 제 1캐패시터 전극을 노출시키는 캐패시터 콘택홀; 및 상기 제 2캐패시터 전극과 중첩되어 상기 캐패시터 콘택홀 및 절연층 상에 형성되는 캐패시터 브리지 전극을 포함할 수 있다.
The circuit region may include: a capacitor contact hole exposing the first capacitor electrode by removing the insulating layer; And a capacitor bridge electrode overlapping the second capacitor electrode and formed on the capacitor contact hole and the insulating layer.

본 발명의 실시예에 따른 평면 어레이 안테나 및 이의 제조 방법은 반도체 기판 상에 회로 영역과 안테나 영역을 동시에 제작할 수 있다.The planar array antenna and its manufacturing method according to an embodiment of the present invention can simultaneously fabricate a circuit region and an antenna region on a semiconductor substrate.

그리고, 본 발명의 실시예에 따른 평면 어레이 안테나 및 이의 제조 방법은 와이어와 같은 외부 장치를 이용하지 않고 회로 영역과 안테나 영역을 연결할 수 있다.In addition, the planar array antenna and its manufacturing method according to an embodiment of the present invention can connect the circuit region and the antenna region without using an external device such as a wire.

또한, 본 발명의 실시예에 따른 평면 어레이 안테나 및 이의 제조 방법은 제작 비용을 절약하고 제작 시간을 단축할 수 있다.
In addition, the planar array antenna and its manufacturing method according to an embodiment of the present invention can save the manufacturing cost and shorten the manufacturing time.

도 1은 본 발명의 일 실시예에 따른 평면 어레이 안테나를 나타낸 단면도이다.
도 2는 및 도 3은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 에피층의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 데이터 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 레지스터 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 신호 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 게이트 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 절연층의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 콘택홀의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 브리지 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.1 is a cross-sectional view illustrating a planar array antenna according to an exemplary embodiment of the present invention.
2 and 3 are cross-sectional views illustrating a method of manufacturing an epi layer in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.
4 is a cross-sectional view illustrating a method of manufacturing a data metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.
5 is a cross-sectional view illustrating a method of manufacturing a resistor pattern in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.
6 is a cross-sectional view illustrating a method of manufacturing a signal metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.
7 is a cross-sectional view illustrating a method of manufacturing a gate metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.
8 is a cross-sectional view illustrating a method of manufacturing an insulating layer in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.
9 is a cross-sectional view illustrating a method of manufacturing a contact hole in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.
10 is a cross-sectional view illustrating a method of manufacturing a bridge metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명에 따른 평면 어레이 안테나 및 이의 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
Hereinafter, an embodiment of a planar array antenna and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. Duplicate description thereof will be omitted.

본 발명의 일 실시예에 따른 평면 어레이 안테나를 도 1을 참조하여 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 평면 어레이 안테나를 나타낸 단면도이다.A planar array antenna according to an embodiment of the present invention will be described with reference to FIG. 1. 1 is a cross-sectional view illustrating a planar array antenna according to an exemplary embodiment of the present invention.

도 1을 참조하면, 평면 어레이 안테나(100)는 기판(200), 회로 그라운드(210), 고전자 이동도 트랜지스터(220), 회로 레지스터 패턴(230), 캐패시터 패턴(240), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260), 급전 선로(270), 제 2안테나 그라운드(280) 및 절연층(300)을 포함한다. 평면 어레이 안테나(100)는 신호를 외부로 출력하거나 외부로부터 신호를 입력받는 안테나 영역(120) 및 안테나 영역(120)을 제어하는 회로 영역(110)으로 구분한다. 여기서, 회로 영역(110)은 마이크로웨이브 모놀리식 집적회로(Microwave Monolithic Integrated Circuit: MMIC)일 수 있다.Referring to FIG. 1, the planar array antenna 100 includes a substrate 200, a circuit ground 210, a high electron mobility transistor 220, a circuit register pattern 230, a capacitor pattern 240, and a first antenna ground. 250, an antenna register pattern 260, a feed line 270, a second antenna ground 280, and an insulating layer 300. The planar array antenna 100 is divided into an antenna region 120 that outputs a signal to or receives a signal from the outside, and a circuit region 110 that controls the antenna region 120. Here, the circuit region 110 may be a microwave monolithic integrated circuit (MMIC).

기판(200)은 절연 물질로 이루어진다. 예를 들어, 절연 물질은 Si, SiN, SiC, GaAs, GaN 및 ZnO와 같은 반도체 물질 또는 이들의 혼합물로 이루어질 수 있다.The substrate 200 is made of an insulating material. For example, the insulating material may be made of a semiconductor material such as Si, SiN, SiC, GaAs, GaN and ZnO or a mixture thereof.

회로 그라운드(210)는 기판(200)의 회로 영역(110)에 형성된다. 회로 그라운드(210)는 회로 그라운드 콘택홀(410)을 통해 그라운드 브리지 전극(310)과 접속한다. 여기서, 회로 그라운드 콘택홀(410)은 절연층(300)이 제거되어 회로 그라운드(210)를 외부로 노출시킨다. 회로 그라운드(210) 및 그라운드 브리지 전극(310)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.The circuit ground 210 is formed in the circuit region 110 of the substrate 200. The circuit ground 210 is connected to the ground bridge electrode 310 through the circuit ground contact hole 410. Here, the circuit ground contact hole 410 removes the insulating layer 300 to expose the circuit ground 210 to the outside. The circuit ground 210 and the ground bridge electrode 310 may be formed of gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), and molybdenum. It may be made of any one metal selected from denium (Mo), tungsten (W), nickel (Ni), palladium (Pd) and platinum (Pt) or alloys thereof.

고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT, 220)는 회로 영역(110)에 형성되어 안테나 영역(120)의 전류를 제어한다. 이를 위해 고전자 이동도 트랜지스터(220)는 에피층(221), 소스 전극(223), 드레인 전극(225) 및 게이트 전극(229)을 포함한다. A high electron mobility transistor (HEMT) 220 is formed in the circuit region 110 to control the current in the antenna region 120. The high electron mobility transistor 220 includes an epitaxial layer 221, a source electrode 223, a drain electrode 225, and a gate electrode 229.

에피층(221)은 기판(200) 상에 형성되며 소스 전극(223), 드레인 전극(225) 및 게이트 전극(229)의 격리를 위해 형성된다. The epi layer 221 is formed on the substrate 200 and is formed to isolate the source electrode 223, the drain electrode 225, and the gate electrode 229.

소스 전극(223) 및 드레인 전극(225)은 에피층(221) 상에 형성되며 일정 간격 이격되어 형성된다. 소스 전극(223)과 드레인 전극(225)은 트랜지스터 브리지 전극(320)을 통해 접속한다. 다시 말하면, 트랜지스터 브리지 전극(320)은 절연층(300) 상측에 위치하며 절연층(300)에 형성된 소스 콘택홀(420) 및 드레인 콘택홀(430) 내에 형성되어 소스 전극(223)과 드레인 전극(225)을 연결시킨다.The source electrode 223 and the drain electrode 225 are formed on the epi layer 221 and are spaced apart from each other by a predetermined interval. The source electrode 223 and the drain electrode 225 are connected through the transistor bridge electrode 320. In other words, the transistor bridge electrode 320 is positioned above the insulating layer 300 and is formed in the source contact hole 420 and the drain contact hole 430 formed in the insulating layer 300 to form the source electrode 223 and the drain electrode. 225 is connected.

게이트 전극(229)은 소스 전극(223) 및 드레인 전극(225) 사이에 노출된 에피층(221) 상에 형성된다. 즉, 게이트 전극(229)은 에피층(221) 상에 형성되며 소스 전극(223)과 드레인 전극(225) 사이에 노출된 에피층(221) 상에 형성된다. 이때, 고전자 이동도 트랜지스터(220)는 소스 전극(223) 및 드레인 전극(225)에 복수개의 게이트 전극(229)을 포함할 수 있다. 도 1에서는 두 개의 게이트 전극(229)을 예를 들어 도시하였지만 이에 한정되지 않는다.The gate electrode 229 is formed on the epi layer 221 exposed between the source electrode 223 and the drain electrode 225. That is, the gate electrode 229 is formed on the epi layer 221 and is formed on the epi layer 221 exposed between the source electrode 223 and the drain electrode 225. In this case, the high electron mobility transistor 220 may include a plurality of gate electrodes 229 in the source electrode 223 and the drain electrode 225. In FIG. 1, two gate electrodes 229 are illustrated as an example, but the present disclosure is not limited thereto.

소스 전극(223), 드레인 전극(225), 게이트 전극(229) 및 트랜지스터 브리지 전극(320)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.The source electrode 223, the drain electrode 225, the gate electrode 229, and the transistor bridge electrode 320 may be formed of gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), It may be made of any one metal selected from aluminum (Al), tantalum (Ta), molybdenum (Mo), tungsten (W), nickel (Ni), palladium (Pd) and platinum (Pt) or alloys thereof. .

한편, 고전자 이동도 트랜지스터(220)는 밀리미터파에서 작동하는 갈륨 비소계 나노 트랜지스터(Metamorphic High Electron Mobility Transistor : MHEMT)일 수 있다.Meanwhile, the high electron mobility transistor 220 may be a gallium arsenide nano transistor (MHEMT) that operates at a millimeter wave.

회로 레지스터 패턴(230)은 회로 영역(110)에 형성되며 제 1레지스터(233) 및 제 2레지스터(235)를 포함한다. 제 1레지스터(233)는 기판(200) 상에 형성되며 제 2레지스터(235)는 제 1레지스터(233) 상에 형성된다. 제 2레지스터(235)는 신호를 송수신하는 신호 라인일 수 있다. 제 2레지스터(235)는 제 1레지스터(233)가 일부 노출되도록 형성할 수 있다. 제 1레지스터(233)는 예를 들어 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 구리(Cu) 및 탄탈륨(Ta) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어진다. 그리고, 제 2레지스터(235)는 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어진다.The circuit register pattern 230 is formed in the circuit region 110 and includes a first register 233 and a second register 235. The first register 233 is formed on the substrate 200 and the second register 235 is formed on the first register 233. The second register 235 may be a signal line for transmitting and receiving a signal. The second register 235 may be formed to partially expose the first register 233. The first register 233 is made of any one metal selected from titanium (Ti), aluminum (Al), tungsten (W), copper (Cu), and tantalum (Ta) or an alloy thereof. The second register 235 includes gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), and molybdenum (Mo). , Tungsten (W), nickel (Ni), palladium (Pd) and platinum (Pt) of any one selected from metals or alloys thereof.

캐패시터 패턴(240)은 제 1캐패시터 전극(243) 및 제 2캐패시터 전극(245)을 포함한다. 제 1캐패시터 전극(243)은 기판(200) 상에 형성되며 제 2캐패시터 전극(245)은 제 1캐패시터 전극(243)과 일정 간격이 이격되어 형성된다. 제 1캐패시터 전극(243)은 캐패시터 콘택홀(440)을 통해 캐패시터 브리지 전극(330)과 접속한다. 여기서, 캐패시터 브리지 전극(330)은 캐패시터 콘택홀(440) 내에 형성되며 제 2캐패시터 전극(245)과 중첩되어 절연층(300) 상에 형성된다. 이에 따라, 제 2캐패시터 전극(245)은 캐패시터 브리지 전극(330)과 중첩되어 캐패시터를 형성한다.The capacitor pattern 240 includes a first capacitor electrode 243 and a second capacitor electrode 245. The first capacitor electrode 243 is formed on the substrate 200, and the second capacitor electrode 245 is formed to be spaced apart from the first capacitor electrode 243 by a predetermined distance. The first capacitor electrode 243 is connected to the capacitor bridge electrode 330 through the capacitor contact hole 440. Here, the capacitor bridge electrode 330 is formed in the capacitor contact hole 440 and overlaps the second capacitor electrode 245 and is formed on the insulating layer 300. Accordingly, the second capacitor electrode 245 overlaps with the capacitor bridge electrode 330 to form a capacitor.

제 1안테나 그라운드(250)는 기판(200) 상에 형성된다. 제 1안테나 그라운드(250)는 예를 들어 안테나 영역(120)과 회로 영역(110)에 중첩되어 형성될 수 있다. 제 1안테나 그라운드(250)는 제 1안테나 그라운드 콘택홀(450)을 통해 안테나측 브리지 전극(370)과 접속한다. 즉, 제 1안테나 그라운드 콘택홀(450)은 제 1안테나 그라운드(250) 상에 형성된 절연층(300)을 제거하여 제 1안테나 그라운드(250)를 노출시킨다. 예를 들어, 제 1안테나 그라운드(250) 및 안테나측 브리지 전극(370)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.The first antenna ground 250 is formed on the substrate 200. The first antenna ground 250 may be formed to overlap the antenna region 120 and the circuit region 110, for example. The first antenna ground 250 is connected to the antenna side bridge electrode 370 through the first antenna ground contact hole 450. That is, the first antenna ground contact hole 450 exposes the first antenna ground 250 by removing the insulating layer 300 formed on the first antenna ground 250. For example, the first antenna ground 250 and the antenna side bridge electrode 370 may be formed of gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), Tantalum (Ta), molybdenum (Mo), tungsten (W), nickel (Ni), palladium (Pd) and platinum (Pt) may be made of any one metal or alloys thereof.

안테나 레지스터 패턴(260)은 안테나 영역(120)에 형성된다. 안테나 레지스터 패턴(260)은 외부로부터 입력되는 신호 및 외부로 출력할 신호를 분배하기 위해 형성되며 제 1레지스터(263) 및 제 2레지스터(265)를 포함한다. 이때, 제 2레지스터(265)는 신호를 송수신하는 신호 라인일 수 있다. 제 1레지스터(263)는 기판(200) 상에 형성되며 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 구리(Cu) 및 탄탈륨(Ta) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다. 그리고, 제 2레지스터(265)는 제 1레지스터(263) 상에 형성되며 제 1레지스터(263)가 일부 노출되도록 복수개가 포함할 수 있다. 즉, 안테나 레지스터 패턴(260)은 제 1레지스터(263) 상에 일정 간격이 이격된 복수개의 제 2레지스터(265)를 포함할 수 있다. 이러한 제 2레지스터(265)는 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.An antenna register pattern 260 is formed in the antenna region 120. The antenna register pattern 260 is formed to distribute a signal input from the outside and a signal to be output to the outside, and includes a first register 263 and a second register 265. In this case, the second register 265 may be a signal line for transmitting and receiving a signal. The first register 263 is formed on the substrate 200 and is made of any one metal selected from titanium (Ti), aluminum (Al), tungsten (W), copper (Cu), and tantalum (Ta) or an alloy thereof. Can be done. The second register 265 may be formed on the first register 263 and may include a plurality of second registers 263 to partially expose the first register 263. That is, the antenna register pattern 260 may include a plurality of second registers 265 spaced a predetermined distance from the first register 263. The second register 265 is gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo), It may be made of any one metal selected from tungsten (W), nickel (Ni), palladium (Pd), and platinum (Pt) or an alloy thereof.

급전 선로(270)는 기판(200) 상에 형성되며 제 1안테나 그라운드(250)와 동일한 금속으로 형성된다. 급전 선로(270)는 안테나 영역(120)에 위치한다. 선로 콘택홀(460)은 급전 선로(270) 상에 형성된 절연층(300)이 일부 제거되어 형성되며 급전 선로(270)를 외부로 노출시킨다.The feed line 270 is formed on the substrate 200 and is made of the same metal as the first antenna ground 250. The feed line 270 is located in the antenna area 120. The line contact hole 460 is formed by partially removing the insulating layer 300 formed on the feed line 270 and exposes the feed line 270 to the outside.

제 2안테나 그라운드(280)는 기판(200) 상에 형성되며 급전 선로(270)로 이격되어 형성된다. 제 2안테나 그라운드(280)는 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.The second antenna ground 280 is formed on the substrate 200 and spaced apart from the feed line 270. The second antenna ground 280 may include gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo), It may be made of any one metal selected from tungsten (W), nickel (Ni), palladium (Pd), and platinum (Pt) or an alloy thereof.

제 1안테나 그라운드(250) 및 제 2안테나 그라운드(280)는 안테나측 브리지 전극(370)을 통해 접속한다. 즉, 안테나측 브리지 전극(370)은 절연층(300) 제 1안테나 그라운드(250)를 노출시키는 제 1안테나 그라운드 콘택홀(450) 및 제 2안테나 그라운드(280)를 노출시키는 제 2안테나 그라운드 콘택홀(470) 내에 형성되어 제 1안테나 그라운드(250) 및 제 2안테나 그라운드(280)를 연결시킨다.The first antenna ground 250 and the second antenna ground 280 are connected through the antenna side bridge electrode 370. That is, the antenna side bridge electrode 370 exposes the first antenna ground contact hole 450 exposing the first antenna ground 250 of the insulating layer 300 and the second antenna ground contact exposing the second antenna ground 280. It is formed in the hole 470 to connect the first antenna ground 250 and the second antenna ground 280.

절연층(300)은 회로 그라운드(210), 고전자 이동도 트랜지스터(220), 회로 레지스터 패턴(230), 캐패시터 패턴(240), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260), 급전 선로(270) 및 제 2안테나 그라운드(280)를 외부의 이물질로부터 보호한다. 절연층(300)은 회로 그라운드(210), 고전자 이동도 트랜지스터(220), 회로 레지스터 패턴(230), 캐패시터 패턴(240), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260), 급전 선로(270) 및 제 2안테나 그라운드(280) 상에 형성된다. 절연층(300)은 회로 그라운드 콘택홀(410), 소스 콘택홀(420), 드레인 콘택홀(430), 캐패시터 콘택홀(440), 제 1안테나 그라운드 콘택홀(450), 선로 콘택홀(460) 및 제 2안테나 그라운드 콘택홀(470)이 형성된다.
The insulating layer 300 may include a circuit ground 210, a high electron mobility transistor 220, a circuit resistor pattern 230, a capacitor pattern 240, a first antenna ground 250, an antenna resistor pattern 260, and a power supply. The line 270 and the second antenna ground 280 are protected from foreign matter. The insulating layer 300 may include a circuit ground 210, a high electron mobility transistor 220, a circuit resistor pattern 230, a capacitor pattern 240, a first antenna ground 250, an antenna resistor pattern 260, and a power supply. It is formed on the track 270 and the second antenna ground 280. The insulating layer 300 may include a circuit ground contact hole 410, a source contact hole 420, a drain contact hole 430, a capacitor contact hole 440, a first antenna ground contact hole 450, and a line contact hole 460. ) And a second antenna ground contact hole 470 are formed.

본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법은 도 2 내지 도 10을 참조하여 설명하기로 한다.A method of manufacturing a planar array antenna according to an embodiment of the present invention will be described with reference to FIGS. 2 to 10.

도 2는 및 도 3은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 에피층의 제조 방법을 설명하기 위해 나타낸 단면도이다.2 and 3 are cross-sectional views illustrating a method of manufacturing an epi layer in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.

도 2 및 도 3을 참조하면, 기판(200) 상에 에피층(221)을 형성한다.2 and 3, the epi layer 221 is formed on the substrate 200.

구체적으로, 평면 어레이 안테나(100)를 형성하기 위해 기판(200)을 마련한다. 이때, 기판(200)은 Si, SiN, SiC, GaAs, GaN 및 ZnO와 같은 반도체 물질 또는 이들의 혼합물로 이루어진 절연 물질로 이루어질 수 있다. 이후, 기판(200)의 표면을 세척(cleaning)한다. 기판(200)의 표면을 세척하는 이유는 기판(200)의 표면에 존재하는 유기물 및 무기물과 같은 불순물을 제거하기 위함이다.Specifically, the substrate 200 is provided to form the planar array antenna 100. In this case, the substrate 200 may be made of an insulating material made of a semiconductor material such as Si, SiN, SiC, GaAs, GaN, and ZnO or a mixture thereof. Thereafter, the surface of the substrate 200 is cleaned. The reason for cleaning the surface of the substrate 200 is to remove impurities such as organic and inorganic substances present on the surface of the substrate 200.

그리고, 세척한 기판(200)의 회로 영역(110) 및 안테나 영역(120)에 도 2에 도시된 바와 같이 에피 물질을 도포한다. 식각 공정으로 기판(200) 상에 형성된 에피 물질이 패터닝됨으로써 도 3에 도시된 바와 같이 기판(200)의 회로 영역(110)에 에피층(221)을 형성한다. 이때, 식각 공정은 식각 용액을 이용하여 식각하는 습식 식각 공정일 수 있다.
The epi material is applied to the circuit region 110 and the antenna region 120 of the cleaned substrate 200 as shown in FIG. 2. As the epitaxial material formed on the substrate 200 is patterned by an etching process, an epitaxial layer 221 is formed in the circuit region 110 of the substrate 200 as illustrated in FIG. 3. In this case, the etching process may be a wet etching process that is etched using an etching solution.

도 4는 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 데이터 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.4 is a cross-sectional view illustrating a method of manufacturing a data metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.

도 4를 참조하면, 회로 영역(110)에 형성된 에피층(221) 상에 소스 전극(223)과 드레인 전극(225)을 포함하는 데이터 금속 패턴을 형성한다.Referring to FIG. 4, a data metal pattern including a source electrode 223 and a drain electrode 225 is formed on the epitaxial layer 221 formed in the circuit region 110.

구체적으로, 기판(200)의 회로 영역(110)에 형성된 에피층(221) 상에 스퍼터링 방법 등의 증착 방법을 통해 데이터 금속층이 형성된다. 예를 들어, 데이터 금속층은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다. 이후, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로써 소스 전극(223) 및 드레인 전극(225)을 포함하는 데이터 금속 패턴을 형성한다.
Specifically, the data metal layer is formed on the epi layer 221 formed in the circuit region 110 of the substrate 200 through a deposition method such as a sputtering method. For example, the data metal layer may include gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo), and tungsten. (W), nickel (Ni), palladium (Pd) and platinum (Pt) may be made of any one metal or an alloy thereof. Thereafter, the data metal layer is patterned by a photolithography process and an etching process using a mask to form a data metal pattern including the source electrode 223 and the drain electrode 225.

도 5는 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 레지스터 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.5 is a cross-sectional view illustrating a method of manufacturing a resistor pattern in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.

도 5를 참조하면, 기판(200) 상에 회로 레지스터 패턴(230)의 제 1레지스터(233) 및 안테나 레지스터 패턴(260)의 제 1레지스터(263)를 포함하는 제 1신호 금속 패턴을 형성한다.Referring to FIG. 5, a first signal metal pattern including a first register 233 of a circuit register pattern 230 and a first register 263 of an antenna register pattern 260 is formed on a substrate 200. .

구체적으로, 에피층(221), 소스 전극(223) 및 드레인 전극(225)이 형성된 기판(200) 상에 제 1신호 금속층을 형성한다. 제 1신호 금속층은 예를 들어 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 구리(Cu) 및 탄탈륨(Ta) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.Specifically, the first signal metal layer is formed on the substrate 200 on which the epi layer 221, the source electrode 223, and the drain electrode 225 are formed. The first signal metal layer may be formed of any one metal selected from titanium (Ti), aluminum (Al), tungsten (W), copper (Cu), and tantalum (Ta) or an alloy thereof.

그리고, 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 제 1신호 금속층이 패터닝됨으로써 회로 레지스터 패턴(230)의 제 1레지스터(233) 및 안테나 레지스터 패턴(260)의 제 1레지스터(263)를 포함하는 제 1신호 금속 패턴을 형성한다. 이때, 회로 레지스터 패턴(230)의 제 1레지스터(233)는 회로 영역(110)에 형성되며 안테나 레지스터 패턴(260)의 제 1레지스터(263)는 안테나 영역(120)에 형성된다.
In addition, the first signal metal layer is patterned by a photolithography process and an etching process using a mask to include a first register 233 of the circuit register pattern 230 and a first register 263 of the antenna register pattern 260. A first signal metal pattern is formed. In this case, the first register 233 of the circuit register pattern 230 is formed in the circuit region 110, and the first register 263 of the antenna register pattern 260 is formed in the antenna region 120.

도 6은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 신호 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.6 is a cross-sectional view illustrating a method of manufacturing a signal metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.

도 6을 참조하면, 기판(200) 상에 회로 그라운드(210), 회로 레지스터 패턴(230), 캐패시터 패턴(240), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260), 급전 선로(270) 및 제 2안테나 그라운드(280)를 포함하는 제 2신호 금속 패턴을 형성한다.Referring to FIG. 6, a circuit ground 210, a circuit register pattern 230, a capacitor pattern 240, a first antenna ground 250, an antenna register pattern 260, and a feed line 270 are formed on a substrate 200. And a second signal metal pattern including the second antenna ground 280.

구체적으로, 기판(200)의 회로 영역(110) 및 안테나 영역(120)에 제 2신호 금속층을 형성한다. 여기서, 제 2신호 금속층은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.
Specifically, the second signal metal layer is formed in the circuit region 110 and the antenna region 120 of the substrate 200. The second signal metal layer may include gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo), and tungsten. (W), nickel (Ni), palladium (Pd) and platinum (Pt) may be made of any one metal or an alloy thereof.

*그리고, 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 제 2신호 금속층이 패터닝됨으로써 회로 그라운드(210), 회로 레지스터 패턴(230)의 제 2레지스터(235), 캐패시터 패턴(240)의 제 1캐패시터 전극(243) 및 제 2캐패시터 전극(245), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260)의 제 2레지스터(265), 급전 선로(270) 및 제 2안테나 그라운드(280)를 포함하는 제 2신호 금속 패턴을 형성한다. 이때, 회로 그라운드(210), 회로 레지스터 패턴(230)의 제 2레지스터(235), 캐패시터 패턴(240)의 제 1캐패시터 전극(243) 및 제 2캐패시터 전극(245)은 회로 영역(110)에 형성되며 안테나 레지스터 패턴(260)의 제 2레지스터(265), 급전 선로(270) 및 제 2안테나 그라운드(280)는 안테나 영역(120)에 형성된다. 그리고, 제 1안테나 그라운드(250)는 회로 영역(110) 및 안테나 영역(120)에 중첩되어 형성된다.The second signal metal layer is patterned by a photolithography process and an etching process using a mask, so that the first capacitor of the circuit ground 210, the second register 235 of the circuit register pattern 230, and the capacitor pattern 240 is formed. And an electrode 243 and a second capacitor electrode 245, a first antenna ground 250, a second register 265 of the antenna register pattern 260, a feed line 270, and a second antenna ground 280. The second signal metal pattern is formed. In this case, the circuit ground 210, the second register 235 of the circuit register pattern 230, the first capacitor electrode 243 and the second capacitor electrode 245 of the capacitor pattern 240 are connected to the circuit region 110. The second register 265, the feed line 270, and the second antenna ground 280 of the antenna register pattern 260 are formed in the antenna region 120. The first antenna ground 250 overlaps the circuit region 110 and the antenna region 120.

한편, 기판(200)에서 제 2신호 금속 패턴이 형성된 타측면에 그라운드 패턴(도시하지 않음)이 더 형성될 수 있다. 구체적으로, 기판(200)의 두께를 줄이기 위해 래핑(lapping) 공정을 수행한다. 이렇게 기판(200)의 두께를 줄여줌으로써 안테나 및 회로의 특성을 향상시킬 수 있다. 그리고, 제 2신호 금속 패턴이 형성된 기판(200)의 타측면에 그라운드 물질층을 형성한다. 이후, 패터닝 공정과 식각 공정에 의해 그라운드 물질층이 패터닝되어 그라운드 패턴을 형성한다.
Meanwhile, a ground pattern (not shown) may be further formed on the other side of the substrate 200 on which the second signal metal pattern is formed. Specifically, a lapping process is performed to reduce the thickness of the substrate 200. By reducing the thickness of the substrate 200, the characteristics of the antenna and the circuit can be improved. The ground material layer is formed on the other side of the substrate 200 on which the second signal metal pattern is formed. Thereafter, the ground material layer is patterned by a patterning process and an etching process to form a ground pattern.

도 7은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 게이트 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.7 is a cross-sectional view illustrating a method of manufacturing a gate metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.

도 7을 참조하면, 기판(200)에 형성된 에피층(221) 상에 게이트 전극(229)을 포함하는 게이트 금속 패턴을 형성한다.Referring to FIG. 7, a gate metal pattern including the gate electrode 229 is formed on the epitaxial layer 221 formed on the substrate 200.

구체적으로, 기판(200)에 형성된 에피층(221), 소스 전극(223) 및 드레인 전극(225) 상에 게이트 금속층을 형성한다. 이때, 게이트 금속층은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.In detail, a gate metal layer is formed on the epitaxial layer 221, the source electrode 223, and the drain electrode 225 formed on the substrate 200. In this case, the gate metal layer is gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo), tungsten (W) ), Nickel (Ni), palladium (Pd) and platinum (Pt) may be made of any one metal or an alloy thereof.

이후, 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 소스 전극(223) 및 드레인 전극(225)에 의해 노출된 에피층(221) 상에 게이트 전극(229)을 포함하는 게이트 금속 패턴을 형성한다. 여기서, 식각 공정은 식각 용액을 이용하여 식각하는 습식 식각 공정일 수 있다.
Thereafter, the gate metal layer is patterned by a photolithography process and an etching process using a mask, so that the gate metal including the gate electrode 229 on the epitaxial layer 221 exposed by the source electrode 223 and the drain electrode 225. Form a pattern. Here, the etching process may be a wet etching process that is etched using an etching solution.

도 8은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 절연층의 제조 방법을 설명하기 위해 나타낸 단면도이다.8 is a cross-sectional view illustrating a method of manufacturing an insulating layer in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.

도 8을 참조하면, 기판(200)의 안테나 영역(120) 및 회로 영역(110)에 절연층(300)을 형성한다.Referring to FIG. 8, an insulating layer 300 is formed in the antenna region 120 and the circuit region 110 of the substrate 200.

구체적으로, 회로 그라운드(210), 소스 전극(223), 드레인 전극(225) 및 게이트 전극(220)을 포함하는 고전자 이동도 트랜지스터(220), 회로 레지스터 패턴(230), 캐패시터 패턴(240), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260), 급전 선로(270) 및 제 2안테나 그라운드(280) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion : PECVD) 등의 증착 방법으로 절연 물질층을 형성한다. 이러한 절연 물질층은 Si₃N₄, SiC, SiO₂ 및 SiON 등과 같은 무기 절연 물질로 형성된다.
Specifically, the high electron mobility transistor 220 including the circuit ground 210, the source electrode 223, the drain electrode 225, and the gate electrode 220, the circuit resistor pattern 230, and the capacitor pattern 240. The insulating material layer is deposited on the first antenna ground 250, the antenna resistor pattern 260, the feed line 270, and the second antenna ground 280 by a deposition method such as PECVD (Plasma Enhanced Chemical Vapor Deposion: PECVD). Form. This insulating material layer is formed of an inorganic insulating material such as Si ₃ N ₄ , SiC, SiO ₂ and SiON.

도 9는 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 콘택홀의 제조 방법을 설명하기 위해 나타낸 단면도이다.9 is a cross-sectional view illustrating a method of manufacturing a contact hole in a method of manufacturing a flat array antenna according to an exemplary embodiment of the present invention.

도 9를 참조하면, 절연층(300)을 일부 제거하여 데이터 금속 패턴 및 신호 금속 패턴을 노출시키는 콘택홀을 형성한다.Referring to FIG. 9, a portion of the insulating layer 300 is removed to form a contact hole exposing the data metal pattern and the signal metal pattern.

구체적으로, 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 회로 그라운드(210), 고전자 이동도 트랜지스터(220), 회로 레지스터 패턴(230), 캐패시터 패턴(240), 제 1안테나 그라운드(250), 안테나 레지스터 패턴(260), 급전 선로(270) 및 제 2안테나 그라운드(280) 상에 형성된 절연 물질층이 패터닝됨으로써 회로 그라운드 콘택홀(410), 소스 콘택홀(420), 드레인 콘택홀(430), 캐패시터 콘택홀(440), 제 1안테나 그라운드 콘택홀(450), 선로 콘택홀(460) 및 제 2안테나 그라운드 콘택홀(470)을 포함하는 콘택홀을 형성한다. 여기서, 회로 그라운드 콘택홀(410)은 절연 물질층이 제거되어 회로 그라운드(210)를 노출시키며, 소스 콘택홀(420)은 절연 물질층이 제거되어 소스 전극(223)을 노출시킨다. Specifically, the circuit ground 210, the high electron mobility transistor 220, the circuit register pattern 230, the capacitor pattern 240, the first antenna ground 250, and the like by a photolithography process and an etching process using a mask. The circuit ground contact hole 410, the source contact hole 420, and the drain contact hole 430 by patterning the insulating material layer formed on the antenna resistor pattern 260, the feed line 270, and the second antenna ground 280. A contact hole including a capacitor contact hole 440, a first antenna ground contact hole 450, a line contact hole 460, and a second antenna ground contact hole 470 is formed. Here, the circuit ground contact hole 410 removes the insulating material layer to expose the circuit ground 210, and the source contact hole 420 removes the insulating material layer to expose the source electrode 223.

그리고, 드레인 콘택홀(430)은 절연 물질층이 제거되어 드레인 전극(225)을 노출시키며 캐패시터 콘택홀(440)은 절연 물질층이 제거되어 제 1캐패시터 전극(243)를 노출시킨다. 제 1안테나 그라운드 콘택홀(450) 및 선로 콘택홀(460) 각각은 절연 물질층이 제거되어 제 1안테나 그라운드(250) 및 급전 선로(270)를 노출시키고 제 2안테나 그라운드 콘택홀(470)은 절연 물질층이 제거되어 제 2안테나 그라운드(280)를 노출시킨다.
The drain contact hole 430 removes the insulating material layer to expose the drain electrode 225, and the capacitor contact hole 440 removes the insulating material layer to expose the first capacitor electrode 243. Each of the first antenna ground contact hole 450 and the line contact hole 460 removes an insulating material layer to expose the first antenna ground 250 and the feed line 270, and the second antenna ground contact hole 470 is The insulating material layer is removed to expose the second antenna ground 280.

도 10은 본 발명의 일 실시예에 따른 평면 어레이 안테나의 제조 방법 중 브리지 금속 패턴의 제조 방법을 설명하기 위해 나타낸 단면도이다.10 is a cross-sectional view illustrating a method of manufacturing a bridge metal pattern in a method of manufacturing a planar array antenna according to an exemplary embodiment of the present invention.

도 10을 참조하면, 콘택홀에 그라운드 브리지 전극(310), 트랜지스터 브리지 전극(320), 캐패시터 브리지 전극(330) 및 안테나측 브리지 전극(370)을 포함하는 브리지 금속 패턴을 형성한다.Referring to FIG. 10, a bridge metal pattern including a ground bridge electrode 310, a transistor bridge electrode 320, a capacitor bridge electrode 330, and an antenna side bridge electrode 370 is formed in a contact hole.

구체적으로, 회로 그라운드 콘택홀(410), 소스 콘택홀(420), 드레인 콘택홀(430), 캐패시터 콘택홀(440), 제 1안테나 그라운드 콘택홀(450) 및 제 2안테나 그라운드 콘택홀(470)이 형성된 절연층(300) 상에 브리지 금속층을 형성한다. 여기서, 브리지 금속층은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.Specifically, the circuit ground contact hole 410, the source contact hole 420, the drain contact hole 430, the capacitor contact hole 440, the first antenna ground contact hole 450, and the second antenna ground contact hole 470. The bridge metal layer is formed on the insulating layer 300 formed with the (). The bridge metal layer may be formed of gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo), and tungsten (W). ), Nickel (Ni), palladium (Pd) and platinum (Pt) may be made of any one metal or an alloy thereof.

이후, 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 브리지 금속층이 패터닝됨으로써 회로 그라운드 콘택홀(410), 소스 콘택홀(420), 드레인 콘택홀(430), 캐패시터 콘택홀(440), 제 1안테나 그라운드 콘택홀(450), 선로 콘택홀(460) 및 제 2안테나 그라운드 콘택홀(470) 각각에 그라운드 브리지 전극(310), 트랜지스터 브리지 전극(320), 캐패시터 브리지 전극(330) 및 안테나측 브리지 전극(370)을 형성한다. Subsequently, the bridge metal layer is patterned by a photolithography process and an etching process using a mask, thereby forming the circuit ground contact hole 410, the source contact hole 420, the drain contact hole 430, the capacitor contact hole 440, and the first antenna. The ground bridge electrode 310, the transistor bridge electrode 320, the capacitor bridge electrode 330, and the antenna side bridge electrode are respectively disposed in the ground contact hole 450, the line contact hole 460, and the second antenna ground contact hole 470. 370 is formed.

즉, 그라운드 브리지 전극(310)은 회로 그라운드 콘택홀(410) 내에 형성되고, 트랜지스터 브리지 전극(320)은 소스 콘택홀(420) 및 드레인 콘택홀(430) 내에 형성된다. 캐패시터 콘택홀(440)은 캐패시터 콘택홀(440) 및 절연층(300) 상에 형성되며 안테나측 브리지 전극(370)은 제 1안테나 그라운드 콘택홀(450) 및 제 2안테나 그라운드 콘택홀(470) 내에 형성된다.
That is, the ground bridge electrode 310 is formed in the circuit ground contact hole 410, and the transistor bridge electrode 320 is formed in the source contact hole 420 and the drain contact hole 430. The capacitor contact hole 440 is formed on the capacitor contact hole 440 and the insulating layer 300, and the antenna side bridge electrode 370 is the first antenna ground contact hole 450 and the second antenna ground contact hole 470. It is formed within.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be appreciated that modifications and variations can be made.

100 : 평면 어레이 안테나
110 : 회로 영역
120 : 안테나 영역
210, 280 : 그라운드
220 : 고전자 이동도 트랜지스터
221 : 에피층
223 : 소스 전극
225 : 드레인 전극
229 : 게이트 전극
230, 260 : 레지스터 패턴
240 : 캐패시터 패턴
250, 280 : 안테나 그라운드
270 : 급전 선로
310 : 그라운드 브리지 전극
320 : 트랜지스터 브리지 전극
330 : 캐패시터 브리지 전극
370 : 안테나측 브리지 전극100: flat array antenna
110: circuit area
120: antenna area
210, 280: Ground
220: high electron mobility transistor
221 epi layer
223: source electrode
225: drain electrode
229: gate electrode
230, 260: register pattern
240: capacitor pattern
250, 280: antenna ground
270 feed line
310: ground bridge electrode
320: transistor bridge electrode
330 capacitor capacitor electrode
370: antenna side bridge electrode

Claims

(a) 기판 상에 에피층을 형성하는 단계;
(b) 상기 에피층 상에 소스 전극 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계;
(c) 상기 기판 상에 레지스터 패턴, 캐패시터 패턴, 급전 선로 및 그라운드를 포함하는 신호 금속 패턴을 형성하는 단계;
(d) 상기 소스 전극 및 상기 드레인 전극 사이에 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계;
(e) 상기 데이터 금속 패턴, 상기 신호 금속 패턴 및 상기 게이트 금속 패턴 상에 절연층을 형성하는 단계;
(f) 상기 절연층을 일부 제거하여 상기 데이터 금속 패턴 및 상기 신호 금속 패턴을 노출시키는 콘택홀을 형성하는 단계; 및
(g) 상기 콘택홀에 브리지 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
(a) forming an epitaxial layer on the substrate;
(b) forming a data metal pattern including a source electrode and a drain electrode on the epi layer;
(c) forming a signal metal pattern on the substrate, the signal metal pattern including a resistor pattern, a capacitor pattern, a feed line and a ground;
(d) forming a gate metal pattern including a gate electrode between the source electrode and the drain electrode;
(e) forming an insulating layer on the data metal pattern, the signal metal pattern and the gate metal pattern;
(f) removing the insulating layer to form a contact hole exposing the data metal pattern and the signal metal pattern; And
(g) forming a bridge metal pattern in the contact hole.

제 1항에 있어서,
상기 (c) 단계에서 회로 그라운드, 제 1안테나 그라운드 및 제 2안테나 그라운드를 포함하는 상기 그라운드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 1,
And (c) forming the ground including a circuit ground, a first antenna ground, and a second antenna ground.

제 2항에 있어서,
상기 (f) 단계는,
상기 절연층을 제거하여 상기 소스 전극을 노출시키는 소스 콘택홀, 상기 드레인 전극을 노출 시키는 드레인 콘택홀 및 상기 급전 선로를 노출시키는 선로 콘택홀 및 상기 회로 그라운드, 상기 제 1안테나 그라운드 및 상기 제 2안테나 그라운드 각각을 노출시키는 회로 그라운드 콘택홀, 제 1안테나 그라운드 콘택홀 및 제 2안테나 그라운드 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 2,
Step (f),
A source contact hole exposing the source electrode by removing the insulating layer, a drain contact hole exposing the drain electrode, and a line contact hole exposing the feed line and the circuit ground, the first antenna ground, and the second antenna. And forming a circuit ground contact hole, a first antenna ground contact hole, and a second antenna ground contact hole exposing each of the grounds.

제 3항에 있어서,
상기 (g) 단계는,
상기 소스 콘택홀 및 상기 드레인 콘택홀에 트랜지스터 브리지 전극, 상기 회로 그라운드 콘택홀에 그라운드 브리지 전극 및 상기 제 1안테나 그라운드 콘택홀 및 상기 제 2안테나 그라운드 콘택홀에 안테나측 브리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 3,
The step (g)
Forming an antenna side bridge electrode in the source contact hole and the drain contact hole, a ground bridge electrode in the circuit ground contact hole, and an antenna side bridge electrode in the first antenna ground contact hole and the second antenna ground contact hole; Method for producing a planar array antenna, characterized in that.

제 1항에 있어서,
상기 (c) 단계는,
상기 기판 상에 상기 레지스터 패턴의 제 1레지스터를 포함하는 제 1신호 금속 패턴을 형성하는 단계; 및
상기 기판 상에 상기 캐패시터 패턴, 상기 급전 선로, 상기 그라운드 및 상기 제 1레지스터 상에 상기 레지스터 패턴의 제 2레지스터를 포함하는 제 2신호 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 1,
In step (c),
Forming a first signal metal pattern including a first register of the resistor pattern on the substrate; And
And forming a second signal metal pattern including a second register of the resistor pattern on the capacitor pattern, the feed line, the ground, and the first register on the substrate. Method of preparation.

제 1항에 있어서,
상기 (c) 단계는,
상기 기판 상에 상기 캐패시터 패턴의 제 1캐패시터 전극 및 상기 제 1캐패시터 전극과 이격된 제 2캐패시터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 1,
In step (c),
And forming a first capacitor electrode of the capacitor pattern and a second capacitor electrode spaced apart from the first capacitor electrode on the substrate.

제 6항에 있어서,
상기 (f) 단계는,
상기 절연층을 제거하여 상기 제 1캐패시터 전극을 노출시키는 캐패시터 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 6,
Step (f),
Removing the insulating layer to form a capacitor contact hole exposing the first capacitor electrode.

제 7항에 있어서,
상기 (g) 단계는,
상기 제 2캐패시터 전극과 중접되며 상기 캐패시터 콘택홀에 캐패시터 브리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 어레이 안테나의 제조 방법.
The method of claim 7, wherein
The step (g)
And forming a capacitor bridge electrode in the capacitor contact hole and overlapping the second capacitor electrode.

기판 상에 형성되는 급전 선로, 안테나 레지스터 패턴 및 안테나 그라운드를 포함하는 안테나 영역;
상기 안테나 영역을 제어하며 상기 기판 상에 형성되는 고전자 이동도 트랜지스터, 회로 레지스터 패턴, 캐패시터 패턴 및 회로 그라운드를 포함하는 회로 영역; 및
상기 급전 선로, 상기 안테나 레지스터 패턴, 상기 안테나 그라운드의 제 1안테나 그라운드 및 제 2안테나 그라운드, 상기 고전자 이동도 트랜지스터, 상기 회로 레지스터 패턴, 상기 캐패시터 패턴 및 상기 회로 그라운드 상에 형성되는 절연층을 포함하되,
상기 안테나 영역은,
상기 절연층을 제거하여 상기 급전 선로를 노출시키는 선로 콘택홀;
상기 절연층을 제거하여 상기 제 1안테나 그라운드 및 제 2안테나 그라운드 각각을 노출시키는 제 1안테나 그라운드 콘택홀 및 제 2 안테나 그라운드 콘택홀; 및
상기 제 1안테나 그라운드 콘택홀과 상기 제 2안테나 그라운드 콘택홀에 형성되며 상기 제 1안테나 그라운드와 상기 제 2안테나 그라운드를 연결하는 안테나측 브리지 전극을 더 포함하는 것을 특징으로 하는 평면 어레이 안테나.
An antenna area comprising a feed line formed on the substrate, an antenna register pattern and an antenna ground;
A circuit region for controlling the antenna region and including a high electron mobility transistor, a circuit register pattern, a capacitor pattern, and a circuit ground formed on the substrate; And
An insulation layer formed on the feed line, the antenna resistor pattern, the first antenna ground and the second antenna ground of the antenna ground, the high electron mobility transistor, the circuit resistor pattern, the capacitor pattern, and the circuit ground. But
The antenna area is,
A line contact hole exposing the feed line by removing the insulating layer;
A first antenna ground contact hole and a second antenna ground contact hole exposing the first antenna ground and the second antenna ground by removing the insulating layer; And
And an antenna side bridge electrode formed in the first antenna ground contact hole and the second antenna ground contact hole and connecting the first antenna ground and the second antenna ground.

제 9항에 있어서,
상기 고전자 이동도 트랜지스터는,
상기 기판 상에 형성되는 에피층;
상기 에피층 상에 형성되는 소스 전극과 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극 사이에 노출된 상기 에피층 상에 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 평면 어레이 안테나.
The method of claim 9,
The high electron mobility transistor,
An epitaxial layer formed on the substrate;
A source electrode and a drain electrode formed on the epi layer; And
And a gate electrode formed on the epitaxial layer exposed between the source electrode and the drain electrode.

제 10항에 있어서,
상기 회로 영역은,
상기 절연층을 제거하여 상기 소스 전극을 노출시키는 소스 콘택홀;
상기 절연층을 제거하여 상기 드레인 전극을 노출시키는 드레인 콘택홀; 및
상기 소스 콘택홀 및 상기 드레인 콘택홀에 형성되며 상기 소스 전극과 상기 드레인 전극을 연결하는 트랜지스터 브리지 전극을 더 포함하는 것을 특징으로 하는 평면 어레이 안테나.
The method of claim 10,
The circuit area,
A source contact hole exposing the source electrode by removing the insulating layer;
A drain contact hole removing the insulating layer to expose the drain electrode; And
And a transistor bridge electrode formed in the source contact hole and the drain contact hole and connecting the source electrode and the drain electrode.

제 9항에 있어서,
상기 캐패시터 패턴은,
상기 기판 상에 형성되는 제 1캐패시터 전극; 및
상기 기판 상에 상기 제 1캐패시터 전극과 이격되어 형성되는 제 2캐패시터 전극을 포함하는 것을 특징으로 하는 평면 어레이 안테나.
The method of claim 9,
The capacitor pattern is,
A first capacitor electrode formed on the substrate; And
And a second capacitor electrode formed spaced apart from the first capacitor electrode on the substrate.

제 12항에 있어서,
상기 회로 영역은,
상기 절연층을 제거하여 상기 제 1캐패시터 전극을 노출시키는 캐패시터 콘택홀; 및
상기 제 2캐패시터 전극과 중첩되어 상기 캐패시터 콘택홀 및 절연층 상에 형성되는 캐패시터 브리지 전극을 포함하는 것을 특징으로 하는 평면 어레이 안테나.The method of claim 12,
The circuit area,
A capacitor contact hole removing the insulating layer to expose the first capacitor electrode; And
And a capacitor bridge electrode overlapping the second capacitor electrode and formed on the capacitor contact hole and the insulating layer.