KR101039136B1 - Fabrication method of semiconductor device for reducing design rule in a core region - Google Patents

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Abstract

반도체 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상의 제1 층간 절연막 내에 비트 라인 콘택을 형성한 후, 상기 비트 라인 콘택 상에 비트 라인 패드를 형성한다. 상기 비트 라인 패드 사이를 덮는 제2 층간 절연막을 형성한 후, 상기 비트 라인 패드 사이의 상기 제2 층간 절연막 상에 비트 라인을 형성한다. 상기 비트 라인을 덮는 제2 층간 절연막을 형성한 후, 상기 제3 층간 절연막 및 제2 층간 절연막을 패터닝하여 상기 비트 라인 패드를 오픈하는 금속 콘택홀 내에 금속 콘택을 형성한다. 이에 따라, 본 발명은 비트 라인 패드 사이에 위치하여 비트 라인 사이에 동일한 간격으로 형성되지 못하는 약한 스페이스를 원천적으로 배제할 수 있다.Provided are a method of manufacturing a semiconductor device. The present invention forms a bit line contact in the first interlayer insulating film on the semiconductor substrate, and then forms a bit line pad on the bit line contact. After forming a second interlayer insulating film covering the bit line pads, a bit line is formed on the second interlayer insulating film between the bit line pads. After forming the second interlayer insulating film covering the bit line, the third interlayer insulating film and the second interlayer insulating film are patterned to form a metal contact in a metal contact hole that opens the bit line pad. Accordingly, the present invention can fundamentally exclude weak spaces that are located between the bit line pads and are not formed at equal intervals between the bit lines.

코아 영역, 디자인 룰 Core area, design rule

Description

코아 영역의 디자인 룰을 줄일 수 있는 반도체 소자의 제조방법{Fabrication method of semiconductor device for reducing design rule in a core region} Fabrication method of semiconductor device for reducing design rule in a core region}             

도 1은 반도체 소자의 코아 영역을 도시한 레이아웃도이다.1 is a layout diagram illustrating a core region of a semiconductor device.

도 2는 종래 기술에 의해 코아 영역을 포함하는 반도체 소자를 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device including a core region according to the related art.

도 3 내지 도 6은 본 발명에 의해 코아 영역을 포함하는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
3 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device including a core region according to the present invention.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 코아 영역을 포함하는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a core region.

일반적으로, 반도체 소자, 예컨대 디램 소자의 디자인 룰이 점점 작아지면서 셀 크기(size)뿐만 아니라 센스 엠프(S/A) 영역이나 서브 워드라인 드라이버(SWD) 영역을 포함하는 코아 영역도 셀 크기만큼 작아지고 있다. 이에 따라, 코아 영역의 디자인 룰도 중요한 요소로 부각되고 있다. In general, as the design rules of semiconductor devices such as DRAM devices become smaller and smaller, not only the cell size but also the core area including a sense amplifier (S / A) region or a sub word line driver (SWD) region is as small as the cell size. ought. Accordingly, the design rule of the core region is also emerging as an important factor.

도 1은 일반적인 반도체 소자의 코아 영역을 도시한 레이아웃도이다.1 is a layout diagram illustrating a core region of a general semiconductor device.

구체적으로, 0.10㎛의 디자인 룰을 가지는 코아 영역, 예컨대 센스 엠프 영역의 비트 라인(100)의 라인(line)/스페이스(space)의 간격은 0.10㎛로 셀 크기와 동일하다. 이로 인하여 비트 라인 콘택(BLC)과 금속 콘택(MLC)과 오버랩되는 비트 라인 패드, 즉 비트 라인 콘택과 금속 콘택이 있는 부분 옆의 비트 라인(100) 및 그 사이의 스페이스(space)는 공정 마진이 극도로 감소한다. Specifically, the line / space spacing of the bit line 100 of the core region, for example, the sense amplifier region, having a design rule of 0.10 µm is 0.10 µm, which is the same as the cell size. As a result, the bit line pad overlapping the bit line contact BLC and the metal contact MLC, that is, the bit line 100 next to the portion where the bit line contact and the metal contact are located, and the space therebetween have a process margin. Decreases extremely.

예컨대, 0.1㎛ 디자인 룰의 경우 초점 심도(DOF) 마진이 셀의 경우 0.4㎛ 이상 측정이 되고 있으나, 코아 영역의 비트 라인 및 스페이스로 인하여 전체적인 초점 심도는 0.2㎛ 이하로 측정되고 있다. 이렇듯 공정 마진 감소로 인하여 셀 효율을 증가시키는 방향으로의 설계가 불가능하게 되어 반도체 소자의 제조 비용이 증가하게 된다. For example, the depth of focus (DOF) margin of the 0.1 μm design rule is measured to be 0.4 μm or more in the case of the cell, but the overall depth of focus is measured to be 0.2 μm or less due to the bit line and the space of the core region. As such, the process margin is reduced, making it impossible to design in the direction of increasing cell efficiency, thereby increasing the manufacturing cost of the semiconductor device.

도 2는 종래 기술에 의해 코아 영역을 포함하는 반도체 소자를 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device including a core region according to the related art.

구체적으로, 반도체 기판(미도시) 상부에 제1 층간 절연막(120)이 형성되어 있고, 상기 제1 층간 절연막(120) 내에 비트 라인 콘택(125)이 형성되어 있다. 상기 비트 라인 콘택(125, BLC)을 포함하는 제1 층간 절연막(120) 상에 비트 라인(100)과 비트 라인 패드(110)가 형성되어 있다. 다시 말해, 0.10㎛의 디자인 룰을 가지는 코아 영역의 비트 라인(100)의 단면구조는 일정한 단위로 반복적인 구조로 되어 있다. 상기 비트 라인 패드(110) 및 비트 라인(100) 상에는 제2 층간 절 연막(130)이 형성되어 있고, 상기 제2 층간 절연막(130) 내의 비트 라인 패드(110) 상에는 금속 콘택(140, MLC)이 형성되어 있다. In detail, a first interlayer insulating layer 120 is formed on a semiconductor substrate (not shown), and a bit line contact 125 is formed in the first interlayer insulating layer 120. The bit line 100 and the bit line pad 110 are formed on the first interlayer insulating layer 120 including the bit line contacts 125 and BLC. In other words, the cross-sectional structure of the bit line 100 of the core region having a design rule of 0.10 μm is a repetitive structure in a predetermined unit. A second interlayer insulating film 130 is formed on the bit line pad 110 and the bit line 100, and a metal contact 140 (MLC) is formed on the bit line pad 110 in the second interlayer insulating layer 130. Is formed.

그런데, 비트 라인 콘택(125)과 금속 콘택(140)과 만나는 비트 라인 패드(110) 사이의 비트 라인(100)들은 셀과 동일한 크기로 되어 있으나, 셀과 같은 동일한 라인 및 스페이스 패턴 형태가 아니기 때문에 간섭 효과로 인해 공정 마진이 감소한다. 즉, 참조 번호 150은 비트 라인 패드 사이에 위치하는 비트 라인(100) 사이의 스페이스로 동일한 간격으로 형성되지 못하는 약한 부분이다.
However, since the bit lines 100 between the bit line contacts 125 and the bit line pads 110 that meet the metal contacts 140 have the same size as the cells, they are not in the same line and space pattern form as the cells. Interference effects reduce process margins. That is, the reference numeral 150 is a weak portion that cannot be formed at equal intervals with the space between the bit lines 100 positioned between the bit line pads.

따라서, 본 발명이 이루고자 하는 기술적 과제는 비트 라인 패드와 비트 라인 사이에 동일한 간격으로 형성되지 못하는 약한 스페이스의 발생을 원천적으로 방지하여 디자인 룰을 줄일 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device that can reduce design rules by preventing the generation of weak spaces that cannot be formed at the same interval between the bit line pads and the bit lines.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 반도체 기판 상의 제1 층간 절연막 내에 비트 라인 콘택을 형성하는 것을 포함한다. 이어서, 상기 비트 라인 콘택 상에 비트 라인 패드를 형성한다. 상기 비트 라인 패드 사이를 덮는 제2 층간 절연막을 형성한다. 상기 비트 라인 패드 사이의 상기 제2 층간 절연막 상에 비트 라인을 형성한다. 상기 비트 라인을 덮는 제2 층간 절연막을 형성한 후, 상기 제3 층간 절연막 및 제2 층간 절연막을 패터닝하여 상기 비트 라인 패드를 오픈하는 금속 콘택홀 내에 금속 콘택을 형성한다. In order to achieve the above technical problem, the method of manufacturing a semiconductor device of the present invention includes forming a bit line contact in the first interlayer insulating film on the semiconductor substrate. Subsequently, a bit line pad is formed on the bit line contact. A second interlayer insulating film is formed to cover the bit line pads. A bit line is formed on the second interlayer insulating layer between the bit line pads. After forming the second interlayer insulating film covering the bit line, the third interlayer insulating film and the second interlayer insulating film are patterned to form a metal contact in a metal contact hole that opens the bit line pad.

상기 반도체 기판은 센스 엠프 영역 및 서브 워드라인 드라이버 영역을 포함하는 코어 영역일 수 있다. 상기 비트 라인 패드는 제1 마스크를 이용하여 형성하고, 상기 비트 라인은 제2 마스크를 이용하여 형성한다. The semiconductor substrate may be a core region including a sense amplifier region and a sub word line driver region. The bit line pad is formed using a first mask, and the bit line is formed using a second mask.

이상과 같이 본 발명은 비트 라인 패드와 비트 라인을 동시에 형성하지 않고 분리하여 형성함으로써 비트 라인 패드 사이에 위치하여 비트 라인 사이에 동일한 간격으로 형성되지 못하는 약한 스페이스를 원천적으로 배제할 수 있다.
As described above, according to the present invention, the bit line pad and the bit line are formed separately without being formed at the same time, thereby excluding weak spaces located between the bit line pads and not formed at the same interval between the bit lines.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 6은 본 발명에 의해 코아 영역을 포함하는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device including a core region according to the present invention.

도 3을 참조하면, 반도체 기판(미도시)의 코어 영역, 예컨대 센스 엠프(SA) 영역이나 서브 워드라인 드라이버(SWD) 영역에 위치하는 제1 층간 절연막(200) 내에 비트 라인 콘택(205, BLC)을 형성한다. Referring to FIG. 3, bit line contacts 205 and BLC in a first interlayer insulating layer 200 positioned in a core region of a semiconductor substrate (not shown), for example, a sense amplifier (SA) region or a sub wordline driver (SWD) region. ).

이어서, 상기 비트 라인 콘택(205) 상에 제1 마스크를 이용한 사진식각공정으로 비트 라인 패드(210)를 형성한다. 다시 말해, 상기 비트 라인 콘택(205) 상에, 후공정에서 금속 라인과 콘택되는 비트 라인 패드(210)를 형성한다. 비트 라인 패드(210)를 형성하기 위한 사진 식각 공정에 적용되는 노광원은 i-Line, KrF, EUV, F2 등을 이용할 수 있다. 상기 제1 마스크는 BIM이나 PSM 마스크를 이용한다. Subsequently, the bit line pad 210 is formed on the bit line contact 205 by a photolithography process using a first mask. In other words, a bit line pad 210 is formed on the bit line contact 205 in contact with the metal line in a later process. I-Line, KrF, EUV, F2, etc. may be used as the exposure source applied to the photolithography process for forming the bit line pad 210. The first mask uses a BIM or PSM mask.

도 4를 참조하면, 상기 비트 라인 패드(210) 사이를 충분히 덮는 제2 층간 절연막(220)을 형성한다. 다시 말해, 상기 비트 라인 패드(210) 및 제1 층간 절연막(200) 상에 제2 층간 절연막(220)을 형성한다. Referring to FIG. 4, a second interlayer insulating layer 220 is formed to sufficiently cover the bit line pads 210. In other words, a second interlayer insulating layer 220 is formed on the bit line pad 210 and the first interlayer insulating layer 200.

이어서, 상기 비트 라인 패드(210) 사이의 상기 제2 층간 절연막(220) 상에 제2 마스크를 이용한 사진식각공정으로 비트 라인(230)을 형성한다. 비트 라인(230)을 형성하기 위한 사진 식각 공정에 적용되는 노광원은 i-Line, KrF, EUV, F2 등을 이용할 수 있다. 상기 제2 마스크는 BIM이나 PSM 마스크를 이용한다. Next, the bit line 230 is formed on the second interlayer insulating layer 220 between the bit line pads 210 by a photolithography process using a second mask. As an exposure source applied to the photolithography process for forming the bit line 230, i-Line, KrF, EUV, and F2 may be used. The second mask uses a BIM or PSM mask.

이와 같이 본 발명은 비트 라인 패드(210)와 비트 라인(230)을 동시에 형성하지 않고 분리하여 형성한다. 이렇게 분리하여 형성하면 종래와 같이 비트 라인 패드 사이에 위치하는 비트 라인 사이에 동일한 간격으로 형성되지 못하는 약한 스페이스를 원천적으로 배제할 수 있다. 이에 따라, 본 발명은 도 2와 비교하여 볼 때 피치를 30% 이상 줄여 디자인 룰을 감소시킬 수 있다. As described above, the present invention is formed by separating the bit line pad 210 and the bit line 230 without forming them at the same time. When the separation is formed in this way, the weak space that cannot be formed at the same interval between the bit lines positioned between the bit line pads can be basically excluded. Accordingly, the present invention can reduce the design rule by reducing the pitch by 30% or more as compared with FIG.

도 5를 참조하면, 상기 비트 라인(230)을 덮는 제3 층간 절연막(240)을 형성한다. 다시 말해, 다시 말해, 상기 비트 라인(230) 및 제2 층간 절연막(220) 상에 제3 층간 절연막(240)을 형성한다. Referring to FIG. 5, a third interlayer insulating layer 240 covering the bit line 230 is formed. In other words, a third interlayer insulating layer 240 is formed on the bit line 230 and the second interlayer insulating layer 220.

도 6을 참조하면, 상기 제3 층간 절연막(240) 및 제2 층간 절연막(220)을 패터닝하여 상기 비트 라인 패드(210)를 오픈하는 금속 콘택홀(250)을 형성한다. 이어서, 상기 금속 콘택홀(25) 내에 금속 물질을 채워넣어 금속 콘택(270, MLC)을 형성한다.Referring to FIG. 6, the third interlayer insulating layer 240 and the second interlayer insulating layer 220 are patterned to form a metal contact hole 250 that opens the bit line pad 210. Subsequently, a metal material is filled in the metal contact hole 25 to form a metal contact 270 (MLC).

도 2 내지 도 6에 도시한 반도체 소자의 제조방법은 DRAM 소자, FLASH 소자, SRAM 소자 등에 적용할 수 있다. 그리고, 상기 제1 마스크를 이용하여 비트 라인 패드(210)를 형성할 때와 제2 마스크를 이용하여 비트 라인(230)을 형성할 때 각각 다른 노광 조건을 적용할 수 있다.2 to 6 can be applied to DRAM devices, FLASH devices, SRAM devices, and the like. In addition, different exposure conditions may be applied when the bit line pad 210 is formed using the first mask and when the bit line 230 is formed using the second mask.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다.
On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

상술한 바와 같이 본 발명은 비트 라인 패드와 비트 라인을 동시에 형성하지 않고 분리하여 형성한다. 이에 따라, 비트 라인 패드 사이에 위치하여 비트 라인 사이에 동일한 간격으로 형성되지 못하는 약한 스페이스를 원천적으로 배제할 수 있다. 결과적으로, 본 발명은 비트 라인 패드와 비트 라인을 동시에 형성할 때 보다 피치를 30% 이상 줄여 디자인 룰을 감소시킬 수 있다. As described above, the present invention is formed by separating the bit line pad and the bit line without forming them at the same time. As a result, weak spaces located between the bit line pads and not formed at the same interval between the bit lines may be excluded. As a result, the present invention can reduce the design rule by reducing the pitch by 30% or more than when forming the bit line pad and the bit line at the same time.

Claims (3)

반도체 기판의 코어 영역에 형성된 제1 층간 절연막 내에 비트 라인 콘택을 형성하는 단계;Forming a bit line contact in the first interlayer insulating film formed in the core region of the semiconductor substrate; 상기 비트 라인 콘택과 접촉하면서 제1 거리의 공간만큼 이격하여 배열되는 비트 라인 패드들을 형성하는 단계;Forming bit line pads arranged in contact with the bit line contact and spaced apart by a space of a first distance; 상기 비트 라인 패드들 사이를 덮는 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film covering the bit line pads; 상기 제1 거리의 공간에 대응하는 위치의 상기 제2 층간 절연막 상에 비트 라인들을 형성하는 단계;Forming bit lines on the second interlayer insulating layer at a position corresponding to the space of the first distance; 상기 비트 라인들을 덮는 제3 층간 절연막을 형성하는 단계;Forming a third interlayer insulating film covering the bit lines; 상기 제3 층간 절연막 및 제2 층간 절연막을 식각하여 상기 비트 라인 패드의 표면을 노출시키는 금속 콘택홀을 형성하는 단계; 및Etching the third interlayer insulating layer and the second interlayer insulating layer to form a metal contact hole exposing the surfaces of the bit line pads; And 상기 금속 콘택홀을 매립하여 상기 비트 라인 패드의 표면과 직접 접촉하면서 금속 라인과 연결될 금속 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법. Embedding the metal contact hole to form a metal contact to be in contact with the metal line while making direct contact with a surface of the bit line pad. 제1항에 있어서, 상기 코어 영역은 센스 엠프 영역 및 서브 워드라인 드라이버 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the core region comprises a sense amplifier region and a sub word line driver region. 제1항에 있어서, 상기 비트 라인 패드는 제1 마스크를 이용하여 형성하고, 상기 비트 라인은 제2 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the bit line pad is formed using a first mask, and the bit line is formed using a second mask.
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