KR101034634B1 - method of forming a via pattern structure and method of measuring resistance of the via pattern structure - Google Patents

Abstract

일 실시 예에 있어서, 비아 패턴 구조물의 형성 방법이 제공된다. 상기 비아 패턴 구조물의 형성 방법에 있어서, 우선 기판을 제공한다. 상기 기판의 상부에 콘택 패턴을 형성한다. 구리 시드막이 형성된 제1 캐리어 웨이퍼를 제공한다. 상기 기판의 상기 콘택 패턴과 상기 제1 캐리어 웨이퍼의 상기 구리 시드막이 대면하도록 상기 기판 및 상기 제1 캐리어 웨이퍼를 접합한다. 상기 기판의 하부를 식각하여 상기 콘택 패턴의 하부를 노출시킴으로써 비아 콘택 패턴을 형성한다. 상기 구리 시드막을 이용하는 구리 도금 공정을 실시하여, 비아 콘택 패턴 내부에 구리를 채워 비아 패턴을 형성한다. 상기 비아 패턴을 덮는 제1 전도성 라인 패턴을 상기 기판에 형성한다. 제2 캐리어 웨이퍼를 제공하여, 상기 기판에 형성된 상기 제1 전도성 라인 패턴과 상기 제2 캐리어 웨이퍼가 대면하도록 상기 기판 및 상기 제2 캐리어 웨이퍼를 접합한다. 상기 제1 캐리어 웨이퍼를 상기 기판으로부터 제거하여 상기 제1 캐리어 웨이퍼와 접하는 상기 비아 패턴의 일부분을 노출시킨다. 상기 노출된 비아 패턴의 일부분을 덮는 제2 전도성 라인 패턴을 상기 기판에 형성한다.In one embodiment, a method of forming a via pattern structure is provided. In the method of forming the via pattern structure, a substrate is first provided. A contact pattern is formed on the substrate. A first carrier wafer having a copper seed film formed thereon is provided. The substrate and the first carrier wafer are bonded to the contact pattern of the substrate and the copper seed film of the first carrier wafer to face each other. The via contact pattern is formed by etching the lower portion of the substrate to expose the lower portion of the contact pattern. A copper plating process using the copper seed film is performed to fill a via contact pattern with copper to form a via pattern. A first conductive line pattern covering the via pattern is formed on the substrate. A second carrier wafer is provided to bond the substrate and the second carrier wafer so that the first conductive line pattern formed on the substrate and the second carrier wafer face each other. The first carrier wafer is removed from the substrate to expose a portion of the via pattern in contact with the first carrier wafer. A second conductive line pattern is formed on the substrate to cover a portion of the exposed via pattern.

Description

비아 패턴 구조물 형성 방법 및 비아 패턴 구조물의 저항 측정 방법{method of forming a via pattern structure and method of measuring resistance of the via pattern structure}Method of forming a via pattern structure and method of measuring resistance of the via pattern structure}

본 출원은 대체로 비아 패턴 구조물에 관한 것으로, 보다 구체적으로는 비아 패턴 구조물을 형성하는 방법 및 비아 패턴 구조물의 저항을 측정하는 방법에 관한 것이다.The present application generally relates to a via pattern structure, and more particularly, to a method of forming a via pattern structure and a method of measuring a resistance of the via pattern structure.

관통 실리콘 비아(Through Silicon Via, 이하 TSV)를 이용하는 3차원 칩 적층 패키지 기술은 고속 마이크로프로세서 또는 고속 메모리와 같은 차세대 반도체 장치에 적용되는 필수 기술로 인식되고 있다.Three-dimensional chip stack package technology using through silicon vias (TSVs) has been recognized as an essential technology for next-generation semiconductor devices such as high speed microprocessors or high speed memories.

TSV를 이용하는 적층 패키지 기술은 칩 내에 TSV를 형성하여 상기 TSV를 통해 수직으로 칩들간 물리적 및 전기적 연결을 이루도록 하는 패키지 기술을 말한다. 이러한 TSV를 이용하는 적층 패키지 기술은 적층하고자 하는 칩들 간의 연결 거리가 짧아져서 신호 지연이 감소하고 고속도의 신호 처리가 가능하며, 집적도의 향상도 달성할 수 있으므로, 진보된 패키지 기술로서 최근에 활발한 연구가 진행되고 있다.Stacked package technology using a TSV refers to a package technology that forms a TSV in a chip and makes physical and electrical connections between chips vertically through the TSV. The stacked package technology using the TSV has a shorter connection distance between chips to be stacked, thereby reducing signal delay, enabling high-speed signal processing, and achieving an improvement in integration. It's going on.

구체적으로 D. S. Tezcan 등의 “Sloped Through Wafer Vias for 3D Wafer Level Packaging”, 2007 Electronic Components and Technology Congerence, IEEE, pp. 643~647 에서는 3차원 웨이퍼 레벨 패키징에서 등각(conformal)의 유전체막 및 구리 시드 증착을 위한 경사진 관통 웨이퍼 비아를 개시하고 있다. 또, G. FENG 등의 “Through Wafer Via Technology for 3-D Packaging”, 2005 6th International Conference on Electronic Package Technology, IEEEE 에서는 관통 웨이퍼 비아를 형성하는 기술로서 레이져 드릴링(laser drilling), 깊은 반응성 이온 에칭(deep reactive ion etching, DRIE), 포토 어시스트 전기 화학 식각(photo assisted electro-chemical etching, PAECE) 및 수산화 칼륨(KOH) 식각 등을 개시하고 있다. 그리고, M.J. Wolf 등의 “High Aspect Ratio TSV Copper Filling with Different Seed Layers”, 2008 Electronic Components and Technology Conference, IEEE, pp. 563~570 에서는 구리의 전기 화학적 증착을 이용하여 관통 실리콘 비아를 구리로 채울 때, 구리 시드 막이 구리 비아 막의 형성에 미치는 영향 등을 소개하고 있다.D. S. Tezcan et al., “Sloped Through Wafer Vias for 3D Wafer Level Packaging”, 2007 Electronic Components and Technology Congerence, IEEE, pp. 643-647 disclose inclined through wafer vias for conformal dielectric film and copper seed deposition in three-dimensional wafer level packaging. In addition, G. FENG et al., "Through Wafer Via Technology for 3-D Packaging," 2005 6th International Conference on Electronic Package Technology, IEEEE, is a technology for forming through-wafer vias, such as laser drilling and deep reactive ion etching. deep reactive ion etching (DRIE), photo assisted electro-chemical etching (PAECE), potassium hydroxide (KOH) etching, and the like. And M.J. Wolf et al., “High Aspect Ratio TSV Copper Filling with Different Seed Layers”, 2008 Electronic Components and Technology Conference, IEEE, pp. 563 to 570 introduce the effect of copper seed film on the formation of copper via film when filling through silicon via with copper using electrochemical vapor deposition of copper.

일 실시 예에 있어서, 비아 패턴 구조물의 형성 방법이 제공된다. 상기 비아 패턴 구조물의 형성 방법에 있어서, 우선 기판을 제공한다. 상기 기판의 상부에 콘택 패턴을 형성한다. 구리 시드막이 형성된 제1 캐리어 웨이퍼를 제공한다. 상기 기판의 상기 콘택 패턴과 상기 제1 캐리어 웨이퍼의 상기 구리 시드막이 대면하도록 상기 기판 및 상기 제1 캐리어 웨이퍼를 접합한다. 상기 기판의 하부를 식각하여 상기 콘택 패턴의 하부를 노출시킴으로써 비아 콘택 패턴을 형성한다. 상기 구리 시드막을 이용하는 구리 도금 공정을 실시하여, 비아 콘택 패턴 내부에 구리를 채워 비아 패턴을 형성한다. 상기 비아 패턴을 덮는 제1 전도성 라인 패턴을 상기 기판에 형성한다. 제2 캐리어 웨이퍼를 제공하여, 상기 기판에 형성된 상기 제1 전도성 라인 패턴과 상기 제2 캐리어 웨이퍼가 대면하도록 상기 기판 및 상기 제2 캐리어 웨이퍼를 접합한다. 상기 제1 캐리어 웨이퍼를 상기 기판으로부터 제거하여 상기 제1 캐리어 웨이퍼와 접하는 상기 비아 패턴의 일부분을 노출시킨다. 상기 노출된 비아 패턴의 일부분을 덮는 제2 전도성 라인 패턴을 상기 기판에 형성한다.In one embodiment, a method of forming a via pattern structure is provided. In the method of forming the via pattern structure, a substrate is first provided. A contact pattern is formed on the substrate. A first carrier wafer having a copper seed film formed thereon is provided. The substrate and the first carrier wafer are bonded to the contact pattern of the substrate and the copper seed film of the first carrier wafer to face each other. The via contact pattern is formed by etching the lower portion of the substrate to expose the lower portion of the contact pattern. A copper plating process using the copper seed film is performed to fill a via contact pattern with copper to form a via pattern. A first conductive line pattern covering the via pattern is formed on the substrate. A second carrier wafer is provided to bond the substrate and the second carrier wafer so that the first conductive line pattern formed on the substrate and the second carrier wafer face each other. The first carrier wafer is removed from the substrate to expose a portion of the via pattern in contact with the first carrier wafer. A second conductive line pattern is formed on the substrate to cover a portion of the exposed via pattern.

일 실시 예에 있어서, 비아 패턴 구조물의 저항 측정 방법이 제공된다. 상기의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴, 복수의 제2 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정한다. 상기의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도 성 라인 패턴이 구리 이외의 전도체로부터 형성되는 제2 비아 패턴 구조물을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리-전도체 콘택 저항을 포함하는 저항을 측정한다. 상기의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도성 라인 패턴 중 일부가 구리로부터 형성되고 나머지는 상기 구리 이외의 전도체로부터 형성되는 제3 비아 패턴 구조물을 적어도 둘 이상 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리-전도체 콘택 저항을 포함하는 저항을 측정한다. 상기 형성된 적어도 둘 이상의 제3 비아 패턴 구조물들은 상기 구리로부터 형성되는 제2 전도성 라인 패턴의 개수가 서로 다르다.In one embodiment, a method of measuring resistance of a via pattern structure is provided. By using the method of forming the via pattern structure, a first via pattern structure is formed on the substrate, wherein the plurality of first conductive line patterns, the plurality of second conductive line patterns, and the plurality of via patterns are formed from copper, and the copper Measure the resistance, including via resistance and copper line resistance. A second method in which a plurality of first conductive line patterns and a plurality of via patterns are formed from copper and a plurality of second conductive line patterns are formed from a conductor other than copper, using the above method for forming a via pattern structure. A via pattern structure is formed and the resistance is measured including copper via resistance, copper line resistance, conductor line resistance and copper-conductor contact resistance. Using the method of forming the via pattern structure, a plurality of first conductive line patterns and a plurality of via patterns are formed from copper on the substrate, some of the plurality of second conductive line patterns are formed from copper, and the others are the copper At least two or more third via pattern structures formed from other conductors are formed and the resistance including copper via resistance, copper line resistance, conductor line resistance and copper-conductor contact resistance is measured. The formed at least two third via pattern structures have different numbers of second conductive line patterns formed from the copper.

이하, 본 명세서에 개시된 실시 예들을 도면을 참조하여 상세하게 설명하고자 한다. 본문에서 달리 명시하지 않는 한, 도면의 유사한 참조번호들은 유사한 구성요소들을 나타낸다. 상세한 설명, 도면들 및 청구항들에서 상술하는 예시적인 실시 예들은 한정을 위한 것이 아니며, 다른 실시예들이 이용될 수 있으며, 여기서 개시되는 기술의 사상이나 범주를 벗어나지 않는 한 다른 변경들도 가능하다. 도시된 구성요소들은 관찰자의 시점에서 기술되고 있으며, 본 명세서에서 기술되는 “상하”, “좌우” 등 위치를 서술하는 용어들은 서로 상대적인 개념으로 당업자는 이들을 바라 보는 위치를 달리함으로써, 이들의 위치를 상대적으로 달리 해석할 수 있다. 당업자는 본 개시되는 기술의 구성요소들, 즉 여기서 일반적으로 기술되고, 도면에 기재되는 구성요소들을 다양하게 다른 구성으로 배열, 구성, 결합, 도안할 수 있으며, 이것들의 모두는 명백하게 고안되어지며, 본 개시되는 기술의 일부를 형성하고 있음을 용이하게 이해할 수 있을 것이다. 일 구성요소 또는 일 층이 다른 구성요소 또는 다른 층 “의 위에”, “의 아래에” 또는 “에 연결” 이라고 언급되는 경우, 상기 일 구성요소 또는 상기 일 층이 상기 다른 구성요소 또는 다른 층의 “바로 위” 또는 “바로 아래” 에 형성되거나 “바로 연결” 되는 경우는 물론, 이들 사이에 추가적인 구성요소 또는 층이 개재되는 경우도 포함할 수 있다. 여기서 사용되는 “및/또는” 은 하나 또는 그 이상으로 관련되어 열거되는 목록들 중 어느 하나, 어느 것들의 결합 또는 목록들 전체의 결합을 포함할 수 있다. Hereinafter, exemplary embodiments disclosed herein will be described in detail with reference to the accompanying drawings. Unless otherwise indicated in the text, like reference numerals in the drawings indicate like elements. The illustrative embodiments described above in the detailed description, drawings, and claims are not meant to be limiting, other embodiments may be utilized, and other changes may be made without departing from the spirit or scope of the technology disclosed herein. The illustrated components are described at the point of view of the observer, and the terms describing positions such as “up and down” and “left and right” described in the present specification are relative to each other, so that those skilled in the art can change their positions by differently looking at them. It can be interpreted relatively differently. Those skilled in the art can arrange, construct, combine, and designate the components of the disclosed technology, that is, the components generally described herein and described in the figures, in various other configurations, all of which are explicitly devised, It will be readily understood that they form part of the disclosed technology. When one component or one layer is referred to as “above”, “below” or “connected to” another component or another layer, the one component or one layer is formed of the other component or another layer. It may include the case of being formed “directly above” or “directly below” or “directly connected” as well as intervening additional components or layers therebetween. As used herein, “and / or” may include any one or more of the lists enumerated in relation to one or more, or a combination of any or all of the lists.

상술한 G. FENG 등의 “Through Wafer Via Technology for 3-D Packaging”에 개시된 바와 같이, 종래의 관통 웨이퍼 비아의 지름은 약 20 um 이상이며, 종횡비는 약 5:1 내지 20:1 이다. As disclosed in G. FENG et al., "Through Wafer Via Technology for 3-D Packaging," the diameter of a conventional through wafer via is about 20 um or more and the aspect ratio is about 5: 1 to 20: 1.

관통 웨이퍼 비아의 지름이 약 2um 내외로 축소되고, 이에 상응하여 높이가 약 10um 내외로 감소한다면 상기 관통 웨이퍼 비아의 형성 공정 시에 어려움이 발생할 수 있다. 일례로서, 상기 관통 웨이퍼 비아를 형성할 때 구리 시드를 이용하는 전기 도금 법을 적용하는 경우, 비아 콘택 패턴의 크기가 축소되는 경우, 비아 콘택 패턴의 벽면 및 바닥에 구리 시드를 균일한 두께로 형성하기 어려울 수 있다. 또, 구리 시드로부터 구리 비아를 형성시킬 때 불균일한 구리의 형성으로 인해 비아 콘택 내부에 보이드(void)가 발생할 수 있다.If the diameter of the through wafer via is reduced to about 2 μm, and the corresponding height is reduced to about 10 μm, difficulty may occur in the process of forming the through wafer via. As an example, when applying the electroplating method using the copper seed when forming the through wafer via, when the size of the via contact pattern is reduced, forming a copper seed with a uniform thickness on the wall and bottom of the via contact pattern It can be difficult. In addition, when forming copper vias from copper seeds, voids may occur inside the via contacts due to the formation of non-uniform copper.

더우기, 관통 웨이퍼 비아의 높이가 약 10um 내외로 감소하는 경우, 비아 콘택 패턴의 구조적 지지력 및 강도가 낮아져서 외부 환경에 대한 물리적 저항이 취약해질 가능성이 있는데, 이러한 구조적 취약성에도 불구하고 비아 콘택 패턴을 채우는 관통 웨이퍼 비아를 형성할 수 있는 신뢰성 있는 제조 방법이 요구된다. Moreover, when the height of the through-wafer via is reduced to about 10 μm, the structural support and strength of the via contact pattern may be lowered, which may weaken the physical resistance to the external environment. There is a need for a reliable manufacturing method capable of forming through wafer vias.

한편, 축소된 크기를 갖는 관통 웨이퍼 비아의 저항을 측정하는 경우에 있어서는, 일례로서, 종래와 같이 구리로 형성된 복수개의 관통 웨이퍼 비아와 알루미늄으로 형성된 복수개의 금속 라인 패턴이 전기적으로 연결된 데이지 체인(daisy chain) 패턴을 사용하여 구리로 형성된 관통 웨이퍼 비아 부분만의 국부적인 저항을 구하는 경우, 도출된 저항값에 대한 신뢰도가 떨어질 수 있다. 즉, 종래의 경우, 상기 데이지 체인 패턴으로부터 전체 저항을 측정하고, 이와는 달리 별도의 다른 형태로 제작된 구리 라인 패턴, 알루미늄 라인 패턴 및 구리-알루미늄 콘택 패턴으로부터 각각 별개로 저항을 측정하여, 이들의 저항과 전체 저항의 관계를 이용하여 구리로 형성된 관통 웨이퍼 비아의 저항을 간접적으로 도출해 내었다. 이러한 방법은 관통 웨이퍼 비아의 크기가 축소되는 경우, 실제 값과의 오차가 무시할 수 없을 수준으로 발생할 수 있으므로 이를 극복할 수 있는 방법을 제안하고자 한다.On the other hand, in the case of measuring the resistance of the through-wafer via having a reduced size, as an example, a daisy chain electrically connected to a plurality of through-wafer vias made of copper and a plurality of metal line patterns made of aluminum as in the prior art In the case of using a chain pattern to obtain a local resistance of only a portion of a through wafer via formed of copper, reliability of the derived resistance value may be lowered. That is, in the conventional case, the total resistance is measured from the daisy chain pattern, and the resistance is measured separately from the copper line pattern, the aluminum line pattern, and the copper-aluminum contact pattern, which are manufactured in different forms. The relationship between resistance and total resistance was used to indirectly derive the resistance of the through-wafer vias formed of copper. This method proposes a method that can overcome the error of the through wafer vias can be negligible when the size of the through wafer via is reduced.

도 1 내지 도 11은 몇몇 실시 예들에 있어서 비아 패턴 구조물의 형성 방법을 개략적으로 나타내는 도면이다. 1 to 11 are schematic views illustrating a method of forming a via pattern structure in some embodiments.

먼저, 도 1을 참조하면, 기판(100)을 제공한다. 기판(100)은 일례로서, 실리콘 기판, GaAs 기판, SOI 기판, 폴리머 기판 등 일 수 있다. 기판(100) 상에는 능 동 및 수동 소자가 형성될 수 있다. 기판(100) 상에는 반도체 소자가 집적된 집적 회로가 형성될 수 있다. First, referring to FIG. 1, a substrate 100 is provided. The substrate 100 may be, for example, a silicon substrate, a GaAs substrate, an SOI substrate, a polymer substrate, or the like. Active and passive elements may be formed on the substrate 100. An integrated circuit in which semiconductor devices are integrated may be formed on the substrate 100.

도 2를 참조하면, 기판(100) 상에 콘택 패턴(210)을 형성한다. 콘택 패턴(210)은 포토 리소그래피 공정 및 식각 공정을 이용하여, 기판(100) 내부를 비등방성으로 제거함으로써 형성한다. 일 실시 예에 따르면, 기판(100)이 실리콘 기판인 경우, 콘택 패턴(210)은 마스크를 사용하는 포토레지스트 공정을 진행하여 마스크 패턴을 형성하고, 염소(Cl) 또는 불소(F) 등을 포함하는 식각 가스를 이용하는 플라즈마 건식 식각 공정에 의해 상기 실리콘 기판을 비등방성 식각함으로써 형성할 수 있다. 일례로서, 형성된 콘택 패턴(210)의 바닥의 너비는 2um 이하이고, 높이는 10um 이상일 수 있다. 즉, 콘택 패턴(210)의 종횡비는 5:1 이상일 수 있다.Referring to FIG. 2, a contact pattern 210 is formed on the substrate 100. The contact pattern 210 is formed by anisotropically removing the inside of the substrate 100 using a photolithography process and an etching process. According to an embodiment, when the substrate 100 is a silicon substrate, the contact pattern 210 may form a mask pattern by performing a photoresist process using a mask, and may include chlorine (Cl) or fluorine (F). The silicon substrate may be formed by anisotropic etching by a plasma dry etching process using an etching gas. As an example, the width of the bottom of the formed contact pattern 210 may be 2um or less, and the height may be 10um or more. That is, the aspect ratio of the contact pattern 210 may be 5: 1 or more.

도 3을 참조하면, 콘택 패턴(210) 내부 및 상부에 절연막 및 확산 방지막이 적층된 보호막(320)을 형성할 수 있다. 상기 절연막은 기판(100)과 이후 공정에서 형성되는 비아 패턴(710, 도 7을 참조)의 구리를 서로 전기적으로 절연시키는 작용을 한다. 상기 확산 방지막은 열처리 환경에서 상기 구리가 기판(100)으로 확산하는 것을 방지하는 기능을 한다. 몇몇 실시 예들에 있어서, 상기 절연막은 기판(100)을 산화 처리하거나, 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등을 이용하여 산화막 또는 질화막 등을 증착함으로써 형성할 수 있다. 몇몇 실시 예들에 있어서, 상기 확산 방지막은 일례로서, 화학적 기상 증착법, 물리적 기상 증착법, 기화법 등에 의해 형성될 수 있으며, 상기 확산 방지막은 일례로서, 타이타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 등 일 수 있다. 다른 실시 예들에 있어서, 보호막(320)은 상기 확산 방지막을 생략할 수 있다.Referring to FIG. 3, a passivation layer 320 including an insulating layer and a diffusion barrier layer may be formed in and on the contact pattern 210. The insulating layer electrically insulates the substrate 100 and copper of the via pattern 710 (see FIG. 7) formed in a subsequent process. The diffusion barrier serves to prevent the copper from diffusing to the substrate 100 in a heat treatment environment. In some embodiments, the insulating layer may oxidize the substrate 100, or may form an oxide layer or a nitride layer using chemical vapor deposition, physical vapor deposition, evaporation, or the like. It can form by vapor deposition. In some embodiments, the diffusion barrier layer may be formed by, for example, chemical vapor deposition, physical vapor deposition, vaporization, or the like. The diffusion barrier may be a titanium nitride layer, a tantalum nitride layer, a tungsten nitride layer, or the like. In other embodiments, the passivation layer 320 may omit the diffusion barrier.

도 4를 참조하면, 구리 시드막(420)이 형성된 제1 캐리어 웨이퍼(400)을 제공한다. 구리 시드막(420)은 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 제1 캐리어 웨이퍼(400) 상에 형성될 수 있다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400) 상에 제1 접착막(410)이 형성되고, 제1 접착막(410) 상에 구리 시드막(420)이 형성될 수 있다. 그리고, 구리 시드막(420) 상에는 제2 접착막(430)이 형성될 수 있다. 제1 접착막(410) 및 제2 접착막(430)은 제1 캐리어 웨이퍼(400)과 기판(100)을 접착시키는 작용을 할 수 있다. 접착막(410) 및 접착막(430)은 일례로서, 약 1 um 내외의 두께를 가진 포토 레지스트 일 수 있으며, 몇몇 실시 예에 있어서 접착막(410)은 생략될 수 있다.Referring to FIG. 4, a first carrier wafer 400 on which a copper seed layer 420 is formed is provided. The copper seed layer 420 may be formed on the first carrier wafer 400 by chemical vapor deposition, physical vapor deposition, evaporation, or the like. According to an embodiment, a first adhesive layer 410 may be formed on the first carrier wafer 400, and a copper seed layer 420 may be formed on the first adhesive layer 410. In addition, a second adhesive layer 430 may be formed on the copper seed layer 420. The first adhesive film 410 and the second adhesive film 430 may function to bond the first carrier wafer 400 and the substrate 100. The adhesive film 410 and the adhesive film 430 may be, for example, a photoresist having a thickness of about 1 μm, and in some embodiments, the adhesive film 410 may be omitted.

도 5를 참조하면, 기판(100)의 콘택 패턴(210)과 제1 캐리어 웨이퍼(400)의 구리 시드막(420)이 대면하도록 기판(100) 및 제1 캐리어 웨이퍼(400)를 접합시킨다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400)의 구리 시드막(420) 상에 형성되는 제2 접착막(430)은 기판(100) 상에 형성되는 보호막(320)과 접촉할 수 있다. 제1 캐리어 웨이퍼(400)와 기판(100)을 접착한 상태에서, 일례로서, 약 90℃ 이하의 온도에서 가열함으로써, 가열된 제1 및 제2 접착막들(410, 430)이 제1 캐리어 웨이퍼(400)와 기판(100)을 서로 결합(adhesive bonding)하게 할 수 있다. 일례로서, 제1 및 제2 접착막들(410, 430)은 포토 레지스트 일 수 있으며, 또는 이에 한 정되지 않고 당업자에게 자명한 다른 다양한 접착막들이 적용될 수 있다.Referring to FIG. 5, the substrate 100 and the first carrier wafer 400 are bonded to face the contact pattern 210 of the substrate 100 and the copper seed film 420 of the first carrier wafer 400. According to an embodiment, the second adhesive film 430 formed on the copper seed film 420 of the first carrier wafer 400 may contact the protective film 320 formed on the substrate 100. In a state in which the first carrier wafer 400 and the substrate 100 are adhered to each other, for example, by heating at a temperature of about 90 ° C. or less, the heated first and second adhesive films 410 and 430 may be the first carrier. The wafer 400 and the substrate 100 may be bonded to each other. As an example, the first and second adhesive films 410 and 430 may be photoresists, or various other adhesive films that are obvious to those skilled in the art may be applied.

도 6을 참조하면, 콘택 패턴(210)이 형성된 기판(100)의 상부에 대하여 맞은편에 위치하는 기판(100)의 하부를 식각하여 콘택 패턴(210)의 하부를 노출시켜 비아 콘택 패턴(610)을 형성한다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400)과 기판(100)이 결합된 상태에서, 화학적 기계적 연마법(Chemical Mechanical Polishing)을 실시하여 기판(100)의 하부를 제거한다. 그리고, 추가적으로 건식 식각법을 실시하여 기판(100)의 하부를 식각함으로써 콘택 패턴(210)의 하부를 개방한다. 상기 화학적 기계적 연마법에 의해 빠른 식각률로 기판(100)의 하부를 제거한 다음, 정밀한 식각률 조절이 가능한 건식 식각법을 사용하여 콘택 패턴(210)의 하부를 개방시킬 수 있다.Referring to FIG. 6, the lower portion of the substrate 100 positioned opposite to the upper portion of the substrate 100 on which the contact pattern 210 is formed is etched to expose the lower portion of the contact pattern 210 to expose the via contact pattern 610. ). According to an embodiment, the first carrier wafer 400 and the substrate 100 are bonded to each other, and then the lower part of the substrate 100 is removed by performing chemical mechanical polishing. In addition, the lower portion of the contact pattern 210 is opened by etching the lower portion of the substrate 100 by performing dry etching. After removing the lower portion of the substrate 100 with a rapid etching rate by the chemical mechanical polishing method, the lower portion of the contact pattern 210 may be opened using a dry etching method capable of precisely adjusting the etching rate.

일 실시 예에 따르면, 기판(100)이 실리콘 기판인 경우, 상기 건식 식각법은 염소(Cl) 또는 불소(F) 등을 포함하는 식각 가스를 이용하는 플라즈마 건식 식각 법일 수 있으며, 상기 실리콘 기판을 비등방성 식각함으로써 컨택 패턴(210)의 하부를 개방할 수 있다.According to an embodiment, when the substrate 100 is a silicon substrate, the dry etching method may be a plasma dry etching method using an etching gas including chlorine (Cl), fluorine (F), or the like. Isotropic etching may open the lower portion of the contact pattern 210.

일 실시 예에 따르면, 비아 콘택 패턴(610)을 형성한 후에, 상기 건식 식각법을 실시하여 제1 캐리어 웨이퍼 상에 형성된 제2 접착막(430)을 추가적으로 제거하여, 비아 컨택 패턴(610) 바닥에 구리 시드막(420)을 부분적으로 노출시킬 수 있다.According to an embodiment, after the via contact pattern 610 is formed, the second etching layer 430 formed on the first carrier wafer is additionally removed by performing the dry etching method, so that the bottom of the via contact pattern 610 is formed. The copper seed film 420 may be partially exposed.

도 7을 참조하면, 비아 콘택 패턴(610) 바닥에 노출된 구리 시드막(420)을 이용하여 구리 도금 공정을 실시하여, 비아 콘택 패턴(610) 내부에 구리를 채움으 로써, 비아 콘택(710)을 형성한다. 비아 콘택(710)은 비아 콘택(710) 상하에 형성되는 소자들의 전기적 연결을 담당한다. Referring to FIG. 7, a copper plating process is performed using the copper seed layer 420 exposed on the bottom of the via contact pattern 610 to fill copper in the via contact pattern 610, thereby forming a via contact 710. ). The via contact 710 is responsible for the electrical connection of devices formed on and under the via contact 710.

일 실시 예에 따르면, 비아 콘택 패턴(610)의 바닥에만 존재하는 구리 시드막(420)을 이용하여 구리 도금 공정을 진행함으로써, 구리는 비아 콘택 패턴(610)의 바닥으로부터 위쪽 방향으로 채워진다. 상기 구리 도금 공정으로 상기 구리를 비아 콘택 패턴(610)에 채우고 난 후에 비아 콘택 패턴(610)으로부터 돌출되는 상기 구리에 대하여는 화학적 기계적 연마법을 실시하여 제거함으로써 기판(100)을 전체적으로 평탄화한다. According to one embodiment, the copper plating process is performed using the copper seed layer 420 existing only at the bottom of the via contact pattern 610, so that the copper is filled upward from the bottom of the via contact pattern 610. After the copper plating process fills the via contact pattern 610 with the copper, the copper protruding from the via contact pattern 610 is removed by performing chemical mechanical polishing to planarize the entire substrate 100.

본 실시 예에 따르면, 구리로서 비아 콘택(710)을 형성할 때, 비아 콘택 패턴(610) 내부에 보이드(void)가 형성되는 것을 억제할 수 있다. 본 실시 예에 있어서, 비아 콘택 패턴(610)의 바닥에 구리 시드막(420)을 형성하는 공정은 종래의 비아 콘택 패턴(610) 내부 전체에 구리 시드막을 직접 형성하는 경우에 비하여, 구리 시드막(610)의 두께 균일도를 보다 용이하게 획득할 수 있는 장점이 있다. 비아 콘택 패턴(610)의 종횡비가 증가할수록, 상기 종래의 방법에 의하여는 비아 콘택 패턴(610) 내부에 균일한 구리 시드막을 형성하기 힘들고, 이에 따라 후속되는 구리 도금 공정에서 구리가 균일하게 채워지지 않아 일례로서, 비아 콘택 패턴(610) 내부에 보이드(Void)가 발생할 수 있다.According to the present embodiment, when the via contact 710 is formed of copper, it is possible to suppress the formation of voids in the via contact pattern 610. In the present embodiment, the process of forming the copper seed film 420 on the bottom of the via contact pattern 610 is a copper seed film, as compared to the case where the copper seed film is directly formed on the entire inside of the conventional via contact pattern 610. There is an advantage that the thickness uniformity of 610 can be more easily obtained. As the aspect ratio of the via contact pattern 610 increases, it is difficult to form a uniform copper seed film inside the via contact pattern 610 by the conventional method, and thus copper is not uniformly filled in a subsequent copper plating process. Therefore, as an example, voids may occur in the via contact pattern 610.

본 실시 예에서는 비아 콘택 패턴(610)의 측벽에는 구리 시드막을 형성하지 않고 바닥에만 구리 시드막을 형성하여 구리 도금 공정을 진행함으로써, 비아 콘택 패턴(610)의 바닥으로부터 상부로 구리가 균일하게 채워질 수 있다. 이로서, 비아 콘택(610)의 내부에 보이드가 형성되는 것을 효과적으로 억제할 수 있다.In the present exemplary embodiment, the copper seed layer is formed on the bottom of the via contact pattern 610 instead of the copper seed layer, and the copper plating process is performed to uniformly fill the copper from the bottom of the via contact pattern 610. have. As a result, it is possible to effectively suppress the formation of voids in the via contact 610.

도 8을 참조하면, 비아 패턴(710)을 덮는 제1 전도성 라인 패턴(820)을 기판(100) 상에 형성한다. 일 실시 예에 따르면, 도 7에 도시된 구조물에서, 비아 콘택(710)을 제외한 기판(100) 상에만 절연층(810)을 형성한다. 그리고, 절연층(810) 및 비아 패턴(710) 상에 제1 전도성 라인 패턴(820)을 형성한다. 절연층(810)은 기판(100)과 제1 전도성 라인 패턴(820)을 서로 전기적으로 절연하는 기능을 할 수 있다.Referring to FIG. 8, a first conductive line pattern 820 covering the via pattern 710 is formed on the substrate 100. According to an embodiment, in the structure illustrated in FIG. 7, the insulating layer 810 is formed only on the substrate 100 except for the via contact 710. The first conductive line pattern 820 is formed on the insulating layer 810 and the via pattern 710. The insulating layer 810 may function to electrically insulate the substrate 100 and the first conductive line pattern 820 from each other.

몇몇 실시 예들에 따르면, 절연층(810)은 기판(100)을 산화 처리하여 형성하는 산화막층이거나, 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 산화막 또는 질화막 등과 같은 절연막을 증착하고, 포토 리소그래피 및 식각 공정을 이용하여 패터닝함으로써 형성하는 절연막층일 수 있다. 일 실시 예에 따르면, 양극 산화법에 의하여 기판(100)을 산화 처리함으로써 기판(100) 상에만 절연층(810)을 형성할 수 있다. 다른 실시 예에 따르면, 플라즈마 촉진 화학 기상 증착법에 의하여, 기판(100) 및 비아 콘택(710) 상에 저온 산화막을 형성하고, 상기 저온 산화막을 패터닝하여 기판(100) 상에만 절연층(810)을 형성할 수 있다.According to some embodiments, the insulating layer 810 may be an oxide layer formed by oxidizing the substrate 100, or may be formed by chemical vapor deposition, physical vapor deposition, evaporation, or the like. By depositing an insulating film such as an oxide film or a nitride film, and patterning the same using a photolithography and etching process. According to an embodiment, the insulating layer 810 may be formed only on the substrate 100 by oxidizing the substrate 100 by anodization. According to another embodiment, a low temperature oxide film is formed on the substrate 100 and the via contact 710 by plasma accelerated chemical vapor deposition, and the low temperature oxide film is patterned to form the insulating layer 810 only on the substrate 100. Can be formed.

제1 전도성 라인 패턴(820)은 적어도 2이상의 비아 패턴(710)을 서로 전기적으로 연결시킬 수 있다. 일례로서, 제1 전도성 라인 패턴(820)은 구리, 알루미늄, 텅스텐, 타이타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등과 같은 질화물 등으로부터 형성될 수 있다. 상기 금속 또는 상기 질화물은 단독으로 또는 혼합하여 적용될 수 있다. 일 실시 예에 따르면, 제1 전도성 라인 패턴(820)은 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 전도성막을 비아 패턴(710)을 구비하는 기판(100) 상에 형성하고, 포토 리소그래피 및 식각 공정을 이용하여 상기 전도성막을 패터닝함으로써 형성할 수 있다. 다른 실시 예에 따르면, 먼저 비아 패턴(710)을 구비하는 기판(100) 상에 일례로서, 포토 레지스트 등과 같은 고분자막을 형성하고, 상기 고분자막을 패터닝하여 제1 전도성 라인 패턴(820)이 형성되지 않는 부분에만 상기 고분자막이 잔존하도록 한다. 그리고, 상기 전도성막을 상기 고분자막이 잔존하는 기판(100) 상에 형성한다. 이후에, 상기 고분자 막을 리프트 오프(lift-off)시킴으로써 제1 전도성 라인 패턴(820)이 형성되지 않는 부분에 형성되는 상기 전도성막을 제거할 수 있다. 이로서, 비아 패턴(710)과 연결되는 제1 전도성 패턴(820)을 형성할 수 있다. 상기 고분자 막으로서, 포토 레지스트를 사용하는 경우, 상기 포토 레지스트를 리프트 오프시키기 위해 아세톤이 사용될 수 있다.The first conductive line pattern 820 may electrically connect at least two via patterns 710 to each other. As an example, the first conductive line pattern 820 may be formed from a metal such as copper, aluminum, tungsten, titanium, tantalum, or the like, or a nitride such as tungsten nitride, titanium nitride, tantalum nitride, or the like. The metal or nitride may be applied alone or in combination. According to an embodiment, the first conductive line pattern 820 includes a via pattern 710 having a conductive layer by chemical vapor deposition, physical vapor deposition, evaporation, or the like. It may be formed on the substrate 100 and by patterning the conductive layer using photolithography and etching processes. According to another embodiment, first, as an example, a polymer film such as a photoresist is formed on the substrate 100 including the via pattern 710, and the first conductive line pattern 820 is not formed by patterning the polymer film. The polymer membrane remains only in the portion. The conductive film is formed on the substrate 100 where the polymer film remains. Thereafter, the conductive film formed on the portion where the first conductive line pattern 820 is not formed may be removed by lifting off the polymer film. As a result, the first conductive pattern 820 connected to the via pattern 710 may be formed. When the photoresist is used as the polymer film, acetone may be used to lift off the photoresist.

도 9를 참조하면, 제2 캐리어 웨이퍼(900)를 제공하고 기판(100)에 형성된 제1 전도성 라인 패턴(820)과 제2 캐리어 웨이퍼(900)가 대면하도록 기판(100) 및 제2 캐리어 웨이퍼(900)를 접합시킨다. 일 실시 예에 따르면, 제2 캐리어 웨이퍼(900) 및 제1 전도성 라인 패턴(820) 사이에는 접착막(910)이 개재되며, 제2 캐리어 웨이퍼(900)와 기판(100)을 접착한 상태에서, 일례로서, 약 90℃ 이하의 온도에서 가열함으로써, 가열된 접착막(910)이 제2 캐리어 웨이퍼(400)와 기판(100)을 서로 결합(adhesive bonding)하게 할 수 있다. 일례로서, 접착막(910)은 포토 레지스트 일 수 있으며, 또는 이에 한정되지 않고 90℃ 이하의 온도 이하에서 공정이 가능하며 당업자에게 자명한 다른 다양한 접착막들이 적용될 수 있다.Referring to FIG. 9, the substrate 100 and the second carrier wafer are provided to provide a second carrier wafer 900 and face the first conductive line pattern 820 and the second carrier wafer 900 formed on the substrate 100. The 900 is bonded. According to an embodiment, an adhesive film 910 is interposed between the second carrier wafer 900 and the first conductive line pattern 820, and the second carrier wafer 900 and the substrate 100 are bonded to each other. For example, by heating at a temperature of about 90 ° C. or less, the heated adhesive film 910 may allow the second carrier wafer 400 and the substrate 100 to adhere to each other. As an example, the adhesive film 910 may be a photoresist, or the like, but is not limited thereto, and may be processed at a temperature of 90 ° C. or lower, and various other adhesive films that are obvious to those skilled in the art may be applied.

도 10을 참조하면, 제1 캐리어 웨이퍼(400)를 기판(100)으로부터 제거하여 제1 캐리어 웨이퍼(400)와 접하는 비아 패턴(710)의 일부분을 노출시킨다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400), 제2 캐리어 웨이퍼(900) 및 기판(100)이 결합된 상태에서, 화학적 기계적 연마법(Chemical Mechanical Polishing)을 실시하여 제1 캐리어 웨이퍼(400) 중 기판(100)과 대면하지 않는 하부쪽으로부터 제1 캐리어 웨이퍼(400)을 제거한다. 그리고, 건식 식각법을 추가적으로 실시하여 제1 캐리어 웨이퍼(400)의 하부를 식각함으로써 제1 캐리어 웨이퍼(400)과 접하는 비아 패턴(710)의 일부분을 개방한다. 상기 화학적 기계적 연마법에 의해 빠른 식각률로 제1 캐리어 웨이퍼(400)의 하부를 제거한 다음, 정밀한 식각률 조절이 가능한 건식 식각법을 사용하여 비아 패턴(710)의 일부분을 개방시킬 수 있다. Referring to FIG. 10, a portion of the via pattern 710 contacting the first carrier wafer 400 is exposed by removing the first carrier wafer 400 from the substrate 100. According to an embodiment, the first carrier wafer 400 may be subjected to chemical mechanical polishing while the first carrier wafer 400, the second carrier wafer 900, and the substrate 100 are combined. ), The first carrier wafer 400 is removed from the lower side not facing the substrate 100. In addition, a dry etching method is further performed to etch the lower portion of the first carrier wafer 400 to open a portion of the via pattern 710 in contact with the first carrier wafer 400. By removing the lower portion of the first carrier wafer 400 with a fast etching rate by the chemical mechanical polishing method, a portion of the via pattern 710 may be opened by using a dry etching method capable of precisely adjusting the etching rate.

일 실시 예에 따르면, 비아 패턴(710)의 일부분을 개방시키는 공정을 진행할 때, 제1 접착막(410), 제2 접착막(430) 및 구리 시드막(430)을 추가적으로 제거할 수 있으며, 기판 상에는 보호막(320)이 잔존할 수 있다.According to an embodiment, when the process of opening a part of the via pattern 710 is performed, the first adhesive layer 410, the second adhesive layer 430, and the copper seed layer 430 may be additionally removed. The passivation layer 320 may remain on the substrate.

도 11을 참조하면, 노출된 비아 패턴(710)의 일부분을 덮는 제2 전도성 라인 패턴(1120)을 기판(100) 상에 형성한다. 제2 전도성 라인 패턴(1120)은 적어도 2이상의 비아 패턴(710)을 서로 전기적으로 연결시킬 수 있다. 일례로서, 제2 전도성 라인 패턴(1120)은 구리, 알루미늄, 텅스텐, 타이타늄, 탄탈륨 등과 같은 금속 또 는 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등과 같은 질화물 등으로부터 형성될 수 있다. 상기 금속 또는 상기 질화물은 단독으로 또는 혼합하여 적용될 수 있다. 일 실시 예에 따르면, 제2 전도성 라인 패턴(1120)은 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 전도성막을 비아 패턴(710)을 구비하는 기판(100) 상에 형성하고, 포토 리소그래피 및 식각 공정을 이용하여 상기 전도성막을 패터닝함으로써 형성할 수 있다. 다른 실시 예에 따르면, 먼저 비아 패턴(710)을 구비하는 기판(100) 상에 일례로서, 포토 레지스트 등과 같은 고분자막을 형성하고, 상기 고분자막을 패터닝하여 제2 전도성 라인 패턴(1120)이 형성되지 않는 부분에만 상기 고분자막이 잔존하도록 한다. 그리고, 상기 전도성막을 상기 고분자막이 잔존하는 기판(100) 상에 형성한다. 이후에, 상기 고분자 막을 리프트 오프(lift-off)시킴으로써 제2 전도성 라인 패턴(820)이 형성되지 않는 부분에 형성되는 상기 전도성막을 제거할 수 있다. 이로서, 비아 패턴(710)과 연결되는 제2 전도성 패턴(1120)을 형성할 수 있다. 상기 고분자 막으로서, 포토 레지스트를 사용하는 경우, 상기 포토 레지스트를 리프트 오프시키기 위해 아세톤이 사용될 수 있다.Referring to FIG. 11, a second conductive line pattern 1120 is formed on the substrate 100 to cover a portion of the exposed via pattern 710. The second conductive line pattern 1120 may electrically connect at least two via patterns 710 to each other. As an example, the second conductive line pattern 1120 may be formed from a metal such as copper, aluminum, tungsten, titanium, tantalum, or the like, or a nitride such as tungsten nitride, titanium nitride, tantalum nitride, or the like. The metal or nitride may be applied alone or in combination. According to an embodiment, the second conductive line pattern 1120 includes a via pattern 710 having a conductive layer by chemical vapor deposition, physical vapor deposition, evaporation, or the like. It may be formed on the substrate 100 and by patterning the conductive layer using photolithography and etching processes. According to another embodiment, first, as an example, a polymer film, such as a photoresist, is formed on the substrate 100 including the via pattern 710, and the second conductive line pattern 1120 is not formed by patterning the polymer film. The polymer membrane remains only in the portion. The conductive film is formed on the substrate 100 where the polymer film remains. Thereafter, the conductive film formed on a portion where the second conductive line pattern 820 is not formed may be removed by lifting off the polymer film. As a result, the second conductive pattern 1120 connected to the via pattern 710 may be formed. When the photoresist is used as the polymer film, acetone may be used to lift off the photoresist.

몇몇 실시 예들에 의하면, 제2 캐리어 웨이퍼(900) 및 접착막(910)은 기판(100)으로부터 추가적으로 제거될 수 있다, 다르게는 제3 캐리어 웨이퍼(미도시)가 추가적으로 제공되어 제2 전도성 라인 패턴(1120)과 접하도록 접합되어 사용될 수 있다.In some embodiments, the second carrier wafer 900 and the adhesive layer 910 may be additionally removed from the substrate 100. Alternatively, a third carrier wafer (not shown) may be additionally provided to form the second conductive line pattern. It can be used in contact with the 1120.

몇몇 실시 예들에 의하면, 제1 전도성 라인 패턴(820) 및 제2 전도성 라인 패턴(1120)은 기판(100) 양면에 각각 형성되는 능동 또는 수동 소자들과 전기적으로 연결될 수 있으며, 제1 전도성 라인 패턴(820) 및 제2 전도성 라인 패턴(1120)은 복수의 비아 패턴(710)들에 의해 서로 전기적으로 연결됨으로써, 수직 방향으로 소자들이 집적될 수 있도록 한다.According to some embodiments, the first conductive line pattern 820 and the second conductive line pattern 1120 may be electrically connected to active or passive elements formed on both sides of the substrate 100, respectively. The 820 and the second conductive line pattern 1120 are electrically connected to each other by the plurality of via patterns 710 so that the devices can be integrated in the vertical direction.

상술한 바와 같이, 본 출원의 몇몇 실시 예들에 따르면, 비아 패턴을 형성함에 있어서 비아 콘택 패턴 내부에 보이드가 형성되는 것을 억제할 수 있다. 즉, 구리 시드막이 형성된 제1 캐리어 웨이퍼를 사용하여 상기 비아 콘택 패턴의 바닥에만 상기 구리 시드막을 형성함으로써, 비아 콘택 패턴 내부 전체에 구리 시드막을 형성하는 경우에 대비하여, 구리 시드막의 두께 균일도를 용이하게 확보할 수 있다. 또한, 구리 도금 방법에 의하여 비아 콘택 내부에 구리를 채우는 공정에 있어서, 구리 시드막이 형성된 비아 콘택 패턴의 바닥으로부터 상부 방향으로 구리가 채워짐에 따라, 비아 콘택 패턴 내부 전체에 구리 시드막이 존재하여 구리 도금 공정시에 좌우 및 상하 방향 모두에 걸쳐 구리가 채워지는 공정과 대비하여, 보이드가 발생하는 확률을 감소시킬 수 있으므로, 채움(filling) 특성이 개선된 비아 패턴을 확보할 수 있다.As described above, according to some embodiments of the present application, in forming the via pattern, it is possible to suppress the formation of voids in the via contact pattern. That is, by forming the copper seed film only at the bottom of the via contact pattern using the first carrier wafer having the copper seed film, the thickness uniformity of the copper seed film is easily prepared in the case where the copper seed film is formed in the entire via contact pattern. Can be secured. In addition, in the process of filling copper in the via contact by the copper plating method, as the copper is filled from the bottom of the via contact pattern on which the copper seed film is formed to the upper direction, the copper seed film is present in the entire via contact pattern. In contrast to a process in which copper is filled in both the left and right and up and down directions at the time of processing, the probability of occurrence of voids can be reduced, so that a via pattern with improved filling characteristics can be obtained.

이하에서는, 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 적용하여 형성한 비아 패턴 구조물의 저항 측정 방법의 일 실시 예를 개시하겠다. 도 12 내지 도 14는 몇몇 실시 예들에 따라, 상기의 비아 패턴 구조물의 형성 방법을 적용하여 형성한 비아 패턴 구조물들을 개략적으로 나타내는 도면들이 다. 도 12 내지 도 14와 관련하여 개시하는 비아 패턴 구조물들(1200, 1300, 1400, 1500)은 서로 실질적으로 동일한 피치(P), 너비(W) 및 높이(H)를 가지는 콘택 패턴들을 가지고, 서로 실질적으로 동일한 두께의 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1240, 1340)들을 구비한다. 또, 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1240, 1340)은 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 있어서, 동일한 전기적 회로를 형성한다. 도 12 내지 도 14와 관련하여 동일한 도면 부호는 동일한 구성요소를 가리키며, 동일한 구성요소에 대한 중복된 설명은 반복을 피하기 위해 생략하기로 한다.Hereinafter, an embodiment of a resistance measuring method of a via pattern structure formed by applying the method of forming the via pattern structure described above with reference to FIGS. 1 to 11 will be described. 12 to 14 are schematic views illustrating via pattern structures formed by applying the method of forming the via pattern structure, according to some embodiments. Via pattern structures 1200, 1300, 1400, 1500 disclosed in connection with FIGS. 12-14 have contact patterns having a pitch P, a width W, and a height H that are substantially the same as each other, and each other. First conductive line patterns 1220, via patterns 1230, and second conductive line patterns 1240 and 1340 having substantially the same thickness are provided. In addition, the first conductive line pattern 1220, the via pattern 1230, and the second conductive line pattern 1240 and 1340 form the same electrical circuit in the via pattern structures 1200, 1300, 1400, and 1500. . 12 to 14, the same reference numerals refer to the same components, and duplicate descriptions of the same components will be omitted to avoid repetition.

도 12를 참조하면, 일 실시 예에 따른 제1 비아 패턴 구조물(1200)이 제공된다. 제1 비아 패턴 구조물(1200)은 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 적용함으로써 형성된다. 제1 비아 패턴 구조물(1200)은 기판(1210) 내부에 구리로 형성된 복수의 비아 패턴(1230)을 구비한다. 기판(1210)은 실리콘 기판일 수 있다.12, a first via pattern structure 1200 according to an embodiment is provided. The first via pattern structure 1200 is formed by applying the method of forming the via pattern structure described above with reference to FIGS. 1 to 11. The first via pattern structure 1200 includes a plurality of via patterns 1230 formed of copper in the substrate 1210. The substrate 1210 may be a silicon substrate.

기판(1210)의 상부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제1 전도성 라인 패턴(1220)이 배치된다. 기판(1210)의 하부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제2 전도성 라인 패턴(1240)이 배치된다. 복수의 제1 전도성 라인 패턴(1220) 및 제2 전도성 라인 패턴(1240)은 구리로 형성된다. A plurality of first conductive line patterns 1220 electrically connecting at least one via pattern 1230 is disposed on the substrate 1210. A plurality of second conductive line patterns 1240 electrically connecting at least one via pattern 1230 is disposed under the substrate 1210. The plurality of first conductive line patterns 1220 and the second conductive line patterns 1240 are formed of copper.

도 13을 참조하면, 일 실시 예에 따른 제2 비아 패턴 구조물(1300)이 제공된다. 제2 비아 패턴 구조물(1300)은 기판(1210) 내부에 구리로 형성된 복수의 비아 패턴(1230)을 구비한다. 기판(1210)의 상부 및 하부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제1 전도성 라인 패턴(1220) 및 제2 전도성 라인 패턴(1340)이 배치된다. 복수의 제1 전도성 라인 패턴(1210)은 구리로 형성되며, 복수의 제2 전도성 라인 패턴(1340)은 구리 이외의 전도체로 형성된다. 상기 구리 이외의 전도체는 일례로서, 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등 일 수 있다.Referring to FIG. 13, a second via pattern structure 1300 is provided according to an embodiment. The second via pattern structure 1300 includes a plurality of via patterns 1230 formed of copper in the substrate 1210. A plurality of first conductive line patterns 1220 and second conductive line patterns 1340 electrically connecting at least one or more via patterns 1230 may be disposed on the upper and lower portions of the substrate 1210. The plurality of first conductive line patterns 1210 are formed of copper, and the plurality of second conductive line patterns 1340 are formed of a conductor other than copper. Conductors other than the copper may be, for example, aluminum, tungsten, titanium, tantalum, tungsten nitride, titanium nitride, tantalum nitride, or the like.

도 14 및 도 15를 참조하면, 일 실시 예에 따른 제3 비아 패턴 구조물들(1400, 1500)이 제공된다. 제3 비아 패턴 구조물들(1400, 1500)은 기판(1210) 내부에 구리로 형성된 복수의 비아 패턴(1230)을 구비한다. 기판(1210)의 상부 및 하부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제1 전도성 라인 패턴(1220) 및 제2 전도성 라인 패턴(1240, 1340)이 배치된다. 복수의 제1 전도성 라인 패턴(1210)은 구리로 형성되며, 복수의 제2 전도성 라인 패턴(1240, 1340) 중 일부는 구리로 형성되는 제2 전도성 라인 패턴(1240)이며, 일부는 구리 이외의 전도체로 형성되는 제2 전도성 라인 패턴(1340)이다. 상기 구리 이외의 전도체는 일례로서, 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등 일 수 있다.14 and 15, third via pattern structures 1400 and 1500 according to an embodiment are provided. The third via pattern structures 1400 and 1500 include a plurality of via patterns 1230 formed of copper in the substrate 1210. A plurality of first conductive line patterns 1220 and second conductive line patterns 1240 and 1340 electrically connecting at least one or more via patterns 1230 may be disposed on the upper and lower portions of the substrate 1210. The plurality of first conductive line patterns 1210 are formed of copper, and some of the plurality of second conductive line patterns 1240 and 1340 are second conductive line patterns 1240 formed of copper, and some of the plurality of second conductive line patterns 1240 and 1340 are formed of copper. The second conductive line pattern 1340 is formed of a conductor. Conductors other than the copper may be, for example, aluminum, tungsten, titanium, tantalum, tungsten nitride, titanium nitride, tantalum nitride, or the like.

도 12 내지 도 15에 도시된 비아 패턴 구조물들에서 구리로 형성된 비아 패턴 부분의 순수한 전기적 저항 또는 도 13 내지 도 15에 도시된 비아 패턴 구조물들에서 구리로 형성된 비아 패턴과 구리 이외의 전도체로 형성된 제1 또는 제2 전도성 라인 패턴 사이의 콘택 저항을 측정하는 것은 쉽지 않다. 종래의 경우, 일례 로서, 도 13과 같은 비아 패턴 구조물에서, 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1340)이 직렬 또는 병렬로 연결되는 전체 전기적 저항을 측정하고, 도 13과 같은 비아 패턴 구조물과는 다른 별도의 테스트용 전도성 라인 패턴을 형성하여 제1 전도성 라인 패턴(1220) 저항, 제2 전도성 라인 패턴(1340) 저항 및 비아 패턴(1230)과 제1 및 제2 전도성 라인 패턴 사이의 콘택 저항을 개별적으로 측정한다. 이와 같이 별도의 테스트용 전도성 라인 패턴들로부터 개별적으로 측정된 전기적 저항을 상기 도 13과 같은 비아 패턴 구조물로부터 측정된 전체 전기적 저항에 대입하여, 최종적으로 비아 패턴(1230)의 저항을 도출해 낸다. 이러한 방법은 제1 전도성 라인 패턴(1220) 저항, 제2 전도성 라인 패턴(1340) 저항 및 비아 패턴(1230)과 제1 및 제2 전도성 라인 패턴 사이의 콘택 저항을 별도의 테스트용 패턴에서 측정함으로써, 실제 비아 패턴 구조물에서 작용하는 저항값과 차이를 발생시켜 결과적으로 도출하여 획득한 비아 패턴(1230)의 저항값에 대한 신뢰도를 감소시킬 수 있다.Pure electrical resistance of the via pattern portion formed of copper in the via pattern structures shown in FIGS. 12-15 or the via pattern formed of copper in the via pattern structures shown in FIGS. It is not easy to measure the contact resistance between the first or second conductive line pattern. In the conventional case, as an example, in the via pattern structure as shown in FIG. 13, the total electrical resistance of the first conductive line pattern 1220, the via pattern 1230, and the second conductive line pattern 1340 is connected in series or in parallel. After the measurement, a test conductive line pattern different from the via pattern structure as shown in FIG. 13 is formed to form the first conductive line pattern 1220, the second conductive line pattern 1340, and the via pattern 1230 and the first conductive line pattern 1220. The contact resistance between the first and second conductive line patterns is measured individually. As such, the resistance of the via pattern 1230 is finally derived by substituting the electrical resistance measured separately from the separate conductive line patterns for test to the total electrical resistance measured from the via pattern structure as shown in FIG. 13. This method measures the resistance of the first conductive line pattern 1220, the second conductive line pattern 1340, and the contact resistance between the via pattern 1230 and the first and second conductive line patterns in a separate test pattern. In addition, the reliability of the resistance value of the via pattern 1230 obtained by generating a difference from the resistance value acting on the actual via pattern structure may be obtained as a result.

본 출원의 일 실시 예에 따르면, 도 12 내지 도 15 에 도시된 제1 내지 제3 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 대하여, 각각 전체 저항을 측정하고, 각 구성 요소들 간의 저항에 관한 연립 방정식을 풀어 별도의 테스트용 패턴 없이 원하는 구성요소들 간의 저항을 도출해 낼 수 있다. According to one embodiment of the present application, for the first to third via pattern structures 1200, 1300, 1400, and 1500 shown in FIGS. The simultaneous equations of resistance can be solved to derive the resistance between the desired components without a separate test pattern.

도 12 내지 도 15를 참조하면, 일 실시 예로서, 유입구(1250)에서 유출구(1270)쪽으로 복수의 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1240)들을 경유하는 직렬로 연결되는 회로를 제안할 수 있다. 유입 구(1250)과 유출구(1270) 사이에 전압을 인가하여 비아 패턴 구조물들(1200, 1300, 1400, 1500)에서는 유입구(1250)에서 유출구(1270)쪽으로 흐르는 전류를 측정함으로써, 전체 구조물에서의 저항을 획득할 수 있다. 12 to 15, as an example, a plurality of first conductive line patterns 1220, via patterns 1230, and second conductive line patterns 1240 may be formed from the inlet 1250 toward the outlet 1270. It is possible to propose a circuit connected in series via. A voltage is applied between the inlet 1250 and the outlet 1270 to measure the current flowing from the inlet 1250 to the outlet 1270 in the via pattern structures 1200, 1300, 1400, and 1500, thereby Resistance can be obtained.

도 12에 도시된 비아 패턴 구조물(1200)에서, 상기 회로에서 전체 저항 성분은 제1 전도성 라인 패턴(1220)의 구리 라인 저항, 비아 패턴(1230)의 구리 비아 저항 및 제2 전도성 라인 패턴(1240)의 구리 라인 저항을 포함한다.In the via pattern structure 1200 shown in FIG. 12, the overall resistance component in the circuit includes the copper line resistance of the first conductive line pattern 1220, the copper via resistance of the via pattern 1230, and the second conductive line pattern 1240. ) Copper line resistance.

도 13 내지 도 15에 도시된 비아 패턴 구조물들(1300, 1400, 1500)에서, 일 실시 예에 따르면 제2 전도성 라인 패턴(1340)을 알루미늄으로 형성하는 경우, 상기 회로에서 전체 저항 성분은 각각 제1 전도성 라인 패턴(1220)의 구리 라인 저항, 비아 패턴(1230)의 구리 비아 저항, 제2 전도성 라인 패턴(1340)의 알루미늄 라인 저항 및 비아 패턴(1230)과 제2 전도성 라인 패턴(1240) 사이의 콘택 저항인 구리 비아-알루미늄 라인 콘택 저항을 포함한다.In the via pattern structures 1300, 1400, and 1500 illustrated in FIGS. 13 to 15, when the second conductive line pattern 1340 is formed of aluminum according to an embodiment, the entire resistance component of the circuit may be formed of, respectively. 1 copper line resistance of the conductive line pattern 1220, copper via resistance of the via pattern 1230, aluminum line resistance of the second conductive line pattern 1340 and between the via pattern 1230 and the second conductive line pattern 1240 Copper via-aluminum line contact resistance.

따라서, 일 실시 예에 따르면, 도 12 내지 도 15의 비아 패턴 구조물들(1200, 1300, 1400, 1500)의 직렬로 연결되는 회로에서 총 4개의 전체 저항값들이 측정되며, 변수로는 구리 라인 저항, 구리 비아 저항, 알루미늄 라인 저항, 구리 비아-알루미늄 콘택 저항의 4개가 결정될 수 있다. 따라서, 4개의 변수를 가지는 적어도 4개의 일차 연립 방정식을 풀게 되면, 상기 변수들의 각각에 해당하는 저항을 도출해 낼 수 있다.Therefore, according to an embodiment, a total of four total resistance values are measured in a circuit connected in series of the via pattern structures 1200, 1300, 1400, and 1500 of FIGS. 12 to 15, and the variable copper line resistance is measured. Four of copper via resistance, aluminum line resistance, and copper via-aluminum contact resistance can be determined. Thus, solving at least four first-order simultaneous equations with four variables, one can derive a resistance corresponding to each of the variables.

몇몇 실시 예들에 의하면, 도 12 내지 도 15의 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 병렬 또는 직렬과 병렬을 동시에 구비하는 다양한 전기적 회 로를 적용할 수 있으며, 이러한 다양한 전기적 회로가 적용되고, 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 구성 만을 달리 적용한 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 대하여 각각 저항을 측정함으로써, 구리 라인 저항, 구리 비아 저항, 알루미늄 라인 저항, 구리 비아-알루미늄 콘택 저항을 각각 결정할 수 있다.According to some embodiments, various electrical circuits having parallel or in series and parallel at the same time may be applied to the via pattern structures 1200, 1300, 1400, and 1500 of FIGS. 12 to 15. The copper line resistance, the copper via resistance, and the aluminum line were measured by measuring the resistance of the via pattern structures 1200, 1300, 1400, and 1500 applied to each other and applying only the configurations of the first conductive line pattern and the second conductive line pattern. The resistance, copper via-aluminum contact resistance can be determined respectively.

상기에서 상술한 실시 예들에 의하면, 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법에 의하여, 구리로 형성된 비아 패턴을 형성하고 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 구성 만을 달리하는 복수의 비아 패턴 구조물들을 형성하고 각 비아 패턴 구조물들에 형성된 동일한 전기적 회로를 따라 전체 저항을 측정한다. 이로서, 실제 구현하고자 하는 구조물에서 직접 원하는 부분의 저항값을 도출할 수 있어, 기존에 별도의 테스트용 패턴을 이용하는 방법에 비하여 보다 신뢰도가 높은 저항값을 추출해낼 수 있는 장점을 확보할 수 있다.According to the embodiments described above, according to the method of forming the via pattern structure described above with reference to FIGS. 1 to 11, a via pattern formed of copper is formed, and only the first conductive line pattern and the second conductive line pattern are formed. A plurality of different via pattern structures are formed and the total resistance is measured along the same electrical circuit formed in each via pattern structures. As a result, the resistance value of the desired part can be directly derived from the structure to be actually implemented, thereby obtaining an advantage of extracting a more reliable resistance value than the conventional method using a separate test pattern.

상기에서는 본 개시된 기술의 몇몇 실시 예들을 개시하였지만, 다른 다양한 변형례들이 가능할 수 있다. 즉, 비아 패턴 구조물의 저항 측정 방법은 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 라인 패턴 및 복수의 구리 비아 패턴을 구비하는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정할 수 있다. 그리고, 이와는 별도로 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 비아 패턴, 구리로부터 형성되는 소정의 개수의 구리 라인 패턴 및 구리 이외의 전도체로부터 형성되는 소정의 개수의 전도성 라인 패턴을 구비하는 서로 다른 복수의 제2 비아 패턴 구조물들을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하고 이들 측정된 저항값들을 토대로 원하는 부분의 저항값을 도출해 낼 수 있다.While some embodiments of the disclosed technology have been disclosed above, other various modifications may be possible. That is, the resistance measuring method of the via pattern structure includes a plurality of copper line patterns and a plurality of copper via patterns formed from copper on a substrate using the method of forming the via pattern structure described above with reference to FIGS. 1 to 11. The first via pattern structure may be formed, and a resistance including a copper via resistance and a copper line resistance may be measured. In addition, a plurality of copper via patterns formed from copper on the substrate, a predetermined number of copper line patterns formed from copper, and copper using the method of forming the via pattern structure described above with reference to FIGS. 1 to 11 separately. Forming a plurality of different second via pattern structures having a predetermined number of conductive line patterns formed from other conductors, and comprising copper via resistance, copper line resistance, conductor line resistance and copper via-conductor line contact resistance The resistance can be measured and the resistance value of the desired part can be derived based on the measured resistance values.

이와 같이, 상기에서는 본 개시된 기술의 바람직한 실시 예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 개시된 기술의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 개시된 기술을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As such, while the foregoing has been described with reference to preferred embodiments of the disclosed technology, those skilled in the art will appreciate that the disclosed technology without departing from the spirit and scope of the disclosed technology as set forth in the claims below. It will be understood that various modifications and changes can be made.

도 1 내지 도 11은 몇몇 실시 예들에 있어서 비아 패턴 구조물의 형성 방법을 개략적으로 나타내는 도면이다. 1 to 11 are schematic views illustrating a method of forming a via pattern structure in some embodiments.

도 12 내지 도 14는 몇몇 실시 예들에 따라, 상기의 비아 패턴 구조물의 형성 방법을 적용하여 형성한 비아 패턴 구조물들을 개략적으로 나타내는 도면들이다.12 to 14 are schematic views illustrating via pattern structures formed by applying the method of forming the via pattern structure, according to some embodiments.

Claims (22)

(a) 기판을 제공하는 단계;(a) providing a substrate; (b) 상기 기판의 상부에 콘택 패턴을 형성하는 단계;(b) forming a contact pattern on the substrate; (c) 구리 시드막이 형성된 제1 캐리어 웨이퍼를 제공하는 단계;(c) providing a first carrier wafer having a copper seed film formed thereon; (d) 상기 기판의 상기 콘택 패턴과 상기 제1 캐리어 웨이퍼의 상기 구리 시드막이 대면하도록 상기 기판 및 상기 제1 캐리어 웨이퍼를 접합하는 단계;(d) bonding the substrate and the first carrier wafer to face the contact pattern of the substrate and the copper seed film of the first carrier wafer; (e) 상기 기판의 하부를 식각하여 상기 콘택 패턴의 하부를 노출시킴으로써 비아 콘택 패턴을 형성하는 단계;(e) forming a via contact pattern by etching a lower portion of the substrate to expose a lower portion of the contact pattern; (f) 상기 구리 시드막을 이용하는 구리 도금 공정을 실시하여, 비아 콘택 패턴 내부에 구리를 채워 비아 패턴을 형성하는 단계;(f) performing a copper plating process using the copper seed layer to fill copper inside the via contact pattern to form a via pattern; (g) 상기 비아 패턴을 덮는 제1 전도성 라인 패턴을 상기 기판에 형성하는 단계;(g) forming a first conductive line pattern on the substrate covering the via pattern; (h) 제2 캐리어 웨이퍼를 제공하여, 상기 기판에 형성된 상기 제1 전도성 라인 패턴과 상기 제2 캐리어 웨이퍼가 대면하도록 상기 기판 및 상기 제2 캐리어 웨이퍼를 접합하는 단계;(h) providing a second carrier wafer to bond the substrate and the second carrier wafer such that the first conductive line pattern formed on the substrate and the second carrier wafer face each other; (i) 상기 제1 캐리어 웨이퍼를 상기 기판으로부터 제거하여 상기 제1 캐리어 웨이퍼와 접하는 상기 비아 패턴의 일부분을 노출시키는 단계; 및(i) removing the first carrier wafer from the substrate to expose a portion of the via pattern in contact with the first carrier wafer; And (j) 상기 노출된 비아 패턴의 일부분을 덮는 제2 전도성 라인 패턴을 상기 기판에 형성하는 단계를 포함하는(j) forming a second conductive line pattern on the substrate that covers a portion of the exposed via pattern; 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 기판은 실리콘 기판인The substrate is a silicon substrate 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 콘택 패턴은 바닥의 너비가 2um 이하이고, 높이가 10um 이상인 The contact pattern has a bottom width of 2 μm or less and a height of 10 μm or more. 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 (b) 단계에 있어서, In step (b), 상기 콘택 패턴 내부에 절연막 및 확산 방지막 중에서 선택된 적어도 하나를 형성하는 단계를 추가적으로 포함하는 And forming at least one selected from an insulating film and a diffusion barrier layer in the contact pattern. 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 (c) 단계는Step (c) is (c1) 상기 제1 캐리어 웨이퍼 상에 제1 접착막을 형성하는 단계;(c1) forming a first adhesive film on the first carrier wafer; (c2) 상기 제1 접착막 상에 상기 구리 시드막을 형성하는 단계; 및(c2) forming the copper seed film on the first adhesive film; And (c3) 상기 구리 시드막 상에 제2 접착막을 형성하는 단계를 포함하는(c3) forming a second adhesive film on the copper seed film 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제5 항에 있어서,6. The method of claim 5, 상기 제1 접착막 및 제2 접착막은 포토 레지스트인The first adhesive film and the second adhesive film is a photo resist 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 (e) 단계는Step (e) is (e1) 화학적 기계적 연마법으로 상기 기판의 하부를 제거하는 단계; 및(e1) removing the lower part of the substrate by chemical mechanical polishing; And (e2) 건식 식각법으로 상기 콘택 패턴의 하부를 개방시키는 단계를 포함하는(e2) opening the lower portion of the contact pattern by dry etching; 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 (g) 단계 이전에, Before step (g), 양극 산화법을 이용하여, 상기 기판 상에 절연층을 형성하는 단계를 더 포함하는Forming an insulating layer on the substrate by using anodization; 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제8 항에 있어서,The method of claim 8, 상기 절연층은 상기 비아 패턴을 제외한 상기 기판 상에 형성되는The insulating layer is formed on the substrate except for the via pattern. 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 (i) 단계는 Step (i) is (i1) 화학적 기계적 연마법으로 상기 제1 캐리어 웨이퍼를 제거하는 단계; 및(i1) removing the first carrier wafer by chemical mechanical polishing; And (i2) 건식 식각법으로 상기 비아 패턴을 개방시키는 단계를 포함하는(i2) opening the via pattern by dry etching; 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제5 항에 있어서,6. The method of claim 5, 상기 (i) 단계는Step (i) is 상기 제1 접착막, 제2 접착막 및 구리 시드막을 제거하는 단계를 더 포함하는The method may further include removing the first adhesive film, the second adhesive film, and the copper seed film. 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. 제1 항에 있어서,According to claim 1, 상기 제1 전도성 라인 패턴 및 상기 제2 전도성 라인 패턴은 구리, 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는The first conductive line pattern and the second conductive line pattern includes at least one selected from the group consisting of copper, aluminum, tungsten, titanium, tantalum, tungsten nitride, titanium nitride, and tantalum nitride 비아 패턴 구조물의 형성 방법.Method of forming via pattern structures. (a) 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴, 복수의 제2 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정하는 단계;(a) using the method of forming the via pattern structure of claim 1, a first via pattern structure in which a plurality of first conductive line patterns, a plurality of second conductive line patterns, and a plurality of via patterns are formed from copper on a substrate; Forming and measuring a resistance comprising a copper via resistance and a copper line resistance; (b) 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도성 라인 패턴이 구리 이외의 전도체로부터 형성되는 제2 비아 패턴 구조물을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하는 단계; 및(b) a plurality of first conductive line patterns and a plurality of via patterns are formed from copper and a plurality of second conductive line patterns are formed from a conductor other than copper, using the method of forming the via pattern structure of claim 1 Forming a second via pattern structure and measuring resistance including copper via resistance, copper line resistance, conductor line resistance and copper via-conductor line contact resistance; And (c) 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도성 라인 패턴 중 일부가 구리로부터 형성되고 나머지는 상기 구리 이외의 전도체로부터 형성되는 제3 비아 패턴 구조물을 적어도 둘 이상 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하는 단계 - 상기 형성된 적어도 둘 이상의 제3 비아 패턴 구조물들은 상기 구리로부터 형성되는 제2 전도성 라인 패턴의 개수가 서로 다름 - 를 포함하는(c) using the method of forming the via pattern structure of claim 1, a plurality of first conductive line patterns and a plurality of via patterns are formed from copper and some of the plurality of second conductive line patterns are formed from copper on the substrate; Forming at least two third via pattern structures formed from conductors other than copper and measuring a resistance comprising copper via resistance, copper line resistance, conductor line resistance, and copper via-conductor line contact resistance; Wherein the formed at least two third via pattern structures comprise different numbers of second conductive line patterns formed from the copper. 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, 상기 기판은 실리콘 기판인The substrate is a silicon substrate 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, 서로 상응하는 상기 제1 비아 패턴 구조물, 제2 비아 패턴 구조물 및 제3 비아 패턴 구조물들은 실질적으로 동일한 피치, 너비 및 높이를 가지는 콘택 패턴을 구비하는The first via pattern structure, the second via pattern structure, and the third via pattern structures corresponding to each other include contact patterns having substantially the same pitch, width, and height. 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제15 항에 있어서,The method of claim 15, 상기 콘택 패턴은 바닥의 너비가 2um 이하이고, 높이가 10um 이상인 The contact pattern has a bottom width of 2 μm or less and a height of 10 μm or more. 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, 서로 상응하는 상기 제1 비아 패턴 구조물, 제2 비아 패턴 구조물 및 제3 비아 패턴 구조물들은 서로 실질적으로 동일한 두께의 제1 전도성 라인 패턴, 비아 패턴 및 제2 전도성 라인 패턴을 구비하며, 실질적으로 동일한 전기적 회로를 구비하는The first via pattern structure, the second via pattern structure, and the third via pattern structures corresponding to each other have a first conductive line pattern, a via pattern, and a second conductive line pattern having substantially the same thickness as each other, and have substantially the same electrical With circuit 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, 상기 구리 이외의 전도체는 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는Conductors other than copper include at least one selected from the group consisting of aluminum, tungsten, titanium, tantalum, tungsten nitride, titanium nitride, tantalum nitride 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, 상기 (a) 단계는 서로 전기적으로 연결되는 구리 비아 패턴 및 구리 라인 패턴을 따라 직렬 또는 병렬로 흐르는 전류를 측정하는 단계를 포함하고,The step (a) includes measuring a current flowing in series or in parallel along the copper via pattern and the copper line pattern electrically connected to each other, 상기 (b) 단계 및 상기 (c) 단계는 서로 전기적으로 연결되는 구리 비아 패턴, 구리 라인 패턴, 전도체 라인 패턴 및 구리 비아-전도체 라인 콘택 패턴을 따라 직렬 또는 병렬로 흐르는 전류를 측정하는 단계를 포함하는Steps (b) and (c) include measuring current flowing in series or in parallel along a copper via pattern, a copper line pattern, a conductor line pattern and a copper via-conductor line contact pattern electrically connected to each other. doing 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, (d) 상기 (a) 내지 (c) 단계에서 측정된 상기 저항들을 이용하여, 상기 구리 비아 저항, 상기 구리 라인 저항, 상기 전도체 라인 저항 및 상기 구리 비아-전도체 라인 콘택 저항을 개별적으로 결정하는 단계를 더 포함하는(d) individually determining the copper via resistance, the copper line resistance, the conductor line resistance and the copper via-conductor line contact resistance using the resistors measured in steps (a) to (c) Containing more 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제13 항에 있어서,The method of claim 13, 상기 구리 이외의 전도체는 알루미늄이며, 상기 제3 비아 패턴 구조물은 2개이며, 복수의 제2 전도성 라인 패턴 중 상기 구리로부터 형성되는 상기 제2 전도성 라인 패턴의 개수가 각각 1개 및 2개인The conductor other than the copper is aluminum, and the third via pattern structure is two, and the number of the second conductive line patterns formed from the copper among the plurality of second conductive line patterns is one and two, respectively. 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures. 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 라인 패턴 및 복수의 구리 비아 패턴을 구비하는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정하는 단계; 및A first via pattern structure having a plurality of copper line patterns and a plurality of copper via patterns formed from copper is formed on a substrate using the method of forming the via pattern structure of claim 1, wherein the copper via resistance and the copper line resistance are formed. Measuring a resistance comprising a; And 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 비아 패턴, 구리로부터 형성되는 복수의 구리 라인 패턴 및 구리 이외의 전도체로부터 형성되는 복수의 전도성 라인 패턴을 구비하는 서로 다른 제2 비아 패턴 구조물들을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하는 단계를 포함하는A plurality of copper via patterns formed from copper, a plurality of copper line patterns formed from copper, and a plurality of conductive line patterns formed from conductors other than copper are provided on the substrate, using the method of forming the via pattern structure of claim 1. Forming different second via pattern structures and measuring a resistance comprising copper via resistance, copper line resistance, conductor line resistance and copper via-conductor line contact resistance; 비아 패턴 구조물의 저항 측정 방법.Method for measuring resistance of via pattern structures.

Images