KR101033355B1 - Image sensor and method of fabricating the same - Google Patents

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Abstract

이미지 센서가 개시되어 있다. 이미지 센서는 반도체 기판; 반도체 기판 아래에 배치되는 포토다이오드; 반도체 기판 상에 배치되는 트랜지스터; 및 반도체 기판을 관통하여, 포토다이오드 및 트랜지스터를 전기적으로 연결하는 딥 비아를 포함한다.An image sensor is disclosed. The image sensor includes a semiconductor substrate; A photodiode disposed below the semiconductor substrate; A transistor disposed on the semiconductor substrate; And a deep via penetrating the semiconductor substrate to electrically connect the photodiode and the transistor.

이미지, 딥, 비아, 씨모스, 센서 Images, dips, vias, CMOS, sensor

Description

이미지 센서 및 이의 제조방법{IMAGE SENSOR AND METHOD OF FABRICATING THE SAME}Image sensor and manufacturing method thereof {IMAGE SENSOR AND METHOD OF FABRICATING THE SAME}

실시예는 이미지 센서 및 이의 제조방법에 관한 것이다.Embodiments relate to an image sensor and a method of manufacturing the same.

최근에는 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.Recently, CMOS image sensors have attracted attention as next generation image sensors. The CMOS image sensor uses CMOS technology that uses a control circuit and a signal processing circuit as a peripheral circuit to form MOS transistors corresponding to the number of unit pixels on a semiconductor substrate, thereby outputting each unit pixel by the MOS transistors. It is a device that employs a switching method that detects sequentially. That is, the CMOS image sensor implements an image by sequentially detecting an electrical signal of each unit pixel by a switching method by forming a photodiode and a MOS transistor in the unit pixel.

씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지 털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.CMOS image sensor has advantages such as low power consumption, simple manufacturing process according to few photo process steps because of CMOS technology. In addition, since the CMOS image sensor can integrate a control circuit, a signal processing circuit, an analog / digital conversion circuit, and the like into an image sensor chip, the CMOS image sensor has an advantage of miniaturization of a product. Therefore, CMOS image sensors are now widely used in various applications such as digital still cameras, digital video cameras, and the like.

실시예는 향상된 센싱 효율을 가지고, 노이즈 발생을 억제하며, 마이크로 렌즈가 요구되지 않는 이미지 센서 및 이의 제조방법을 제공하고자 한다.Embodiments provide an image sensor having improved sensing efficiency, suppressing noise, and requiring no microlens, and a method of manufacturing the same.

실시예에 따른 이미지 센서는 반도체 기판; 상기 반도체 기판 아래에 배치되는 포토다이오드; 상기 반도체 기판 상에 배치되는 트랜지스터; 및 상기 반도체 기판을 관통하여, 상기 포토다이오드 및 상기 트랜지스터를 전기적으로 연결하는 딥 비아를 포함한다.An image sensor according to an embodiment includes a semiconductor substrate; A photodiode disposed below the semiconductor substrate; A transistor disposed on the semiconductor substrate; And a deep via penetrating the semiconductor substrate to electrically connect the photodiode and the transistor.

실시예에 따른 이미지 센서의 제조방법은 반도체 기판 상에 트랜지스터를 형성하는 단계; 상기 반도체 기판을 관통하며, 상기 트랜지스터와 전기적으로 연결되는 딥 비아를 형성하는 단계; 및 상기 반도체 기판 아래에 상기 딥 비아와 전기적으로 연결되는 포토다이오드를 형성하는 단계를 포함한다.In another embodiment, a method of manufacturing an image sensor includes forming a transistor on a semiconductor substrate; Forming a deep via penetrating the semiconductor substrate and electrically connected to the transistor; And forming a photodiode electrically connected to the deep via under the semiconductor substrate.

실시예에 따른 이미지 센서는 반도체 기판의 일 면에 포토다이오드가 형성되고, 포토다이오드가 형성된 면과 다른 면에 트랜지스터들 및 배선들이 형성된다.In the image sensor according to the embodiment, a photodiode is formed on one surface of the semiconductor substrate, and transistors and wirings are formed on a surface different from the surface on which the photodiode is formed.

따라서, 포토다이오드는 트랜지스터들 및 배선들의 제약 없이 형성될 수 있고, 포토다이오드는 향상된 평면적을 가질 수 있다.Thus, the photodiode can be formed without the constraint of transistors and wirings, and the photodiode can have an improved planar area.

또한, 외부로부터 입사되는 광은 층간 절연막 등을 거치지 않고, 포토다이오드에 직접 입사될 수 있다.In addition, the light incident from the outside may be directly incident on the photodiode without passing through an interlayer insulating film or the like.

따라서, 실시예에 따른 이미지 센서는 향상된 센싱 효율을 가지고, 노이즈 발생을 억제한다.Thus, the image sensor according to the embodiment has improved sensing efficiency and suppresses noise generation.

또한, 실시예에 따른 이미지 센서는 입사되는 광이 집광되지 않아도 되므로, 마이크로 렌즈를 포함할 필요가 없다.In addition, the image sensor according to the embodiment does not need to include a micro lens because the incident light does not need to be collected.

실시 예의 설명에 있어서, 각 기판, 막, 패턴, 층, 영역 또는 전극 등이 각기판, 막, 패턴, 층, 영역 또는 전극 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.In the description of the embodiment, each substrate, film, pattern, layer, region, or electrode is formed on or under the substrate, film, pattern, layer, region, or electrode, respectively. When described as being "in" and "under" includes both those that are formed "directly" or "indirectly" through other components. In addition, the upper or lower reference of each component is described with reference to the drawings. The size of each component in the drawings may be exaggerated for the sake of explanation and does not mean the size actually applied.

도 1은 실시예에 따른 씨모스 이미지 센서의 화소를 도시한 회로도이다. 도 2는 실시예에 따른 씨모스 이미지 센서의 일 단면을 도시한 단면도이다.1 is a circuit diagram illustrating a pixel of a CMOS image sensor according to an exemplary embodiment. 2 is a cross-sectional view illustrating one cross section of the CMOS image sensor according to an exemplary embodiment.

도 1 및 도 2를 참조하면, 씨모스 이미지 센서의 복수개의 화소들 중 하나의 화소(Pixel, P)는 외부의 광을 감지하는 포토다이오드(PD) 및 상기 포토다이오드(PD)에 저장된 전하들의 전송 및/또는 출력 등을 제어하는 복수개의 트랜지스터들(Tx, Rx, Ax, Sx)을 포함한다.Referring to FIGS. 1 and 2, one pixel of the plurality of pixels of the CMOS image sensor, Pixel and P, may have a photodiode PD for sensing external light and charges stored in the photodiode PD. It includes a plurality of transistors (Tx, Rx, Ax, Sx) for controlling the transmission and / or output.

상기 화소(P)는 광을 감지하는 포토다이오드(PD), 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 셀렉트 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함한 다.The pixel P includes a photodiode PD that senses light, a transfer transistor Tx, a reset transistor Rx, a select transistor Sx, and an access transistor Ax.

상기 포토다이오드(PD)에는 상기 트랜스퍼 트랜지스터(Tx) 및 상기 리셋 트랜지스터(Rx)가 직렬로 접속된다. 상기 트랜스퍼 트랜지스터(Tx)의 소오스(120)(120)는 상기 포토다이오드(PD)와 접속하고, 상기 트랜스퍼 트랜지스터(Tx)의 드레인(FD)은 상기 리셋 트랜지스터(Sx)의 소오스(120)와 접속한다. 상기 리셋 트랜지스터(Sx)의 드레인(FD)에는 전원 전압(Vdd)이 인가된다.The transfer transistor Tx and the reset transistor Rx are connected in series to the photodiode PD. The source 120 and 120 of the transfer transistor Tx are connected to the photodiode PD, and the drain FD of the transfer transistor Tx is connected to the source 120 of the reset transistor Sx. do. A power supply voltage Vdd is applied to the drain FD of the reset transistor Sx.

상기 트랜스퍼 트랜지스터(Tx)의 드레인(FD)은 부유 확산층(FD, floating diffusion) 역할을 한다. 상기 부유 확산층(FD)은 상기 셀렉트 트랜지스터(Sx)의 게이트에 접속된다. 상기 셀렉트 트랜지스터(Sx) 및 상기 억세스 트랜지스터(Ax)는 직렬로 접속된다. 즉, 상기 셀렉트 트랜지스터(Sx)의 소오스(120)(120)와 상기 억세스 트랜지스터(Ax)의 드레인(FD)은 서로 접속한다. 상기 억세스 트랜지스터(Ax)의 드레인(FD) 및 상기 리셋 트랜지스터(Rx)의 소오스(120)에는 상기 전원 전압(Vdd)이 인가된다. 상기 셀렉트 트랜지스터(Sx)의 드레인(FD)은 출력단(Out)에 해당하고, 상기 셀렉트 트랜지스터(Sx)의 게이트에는 선택 신호(Row)가 인가된다.The drain FD of the transfer transistor Tx serves as a floating diffusion layer (FD). The floating diffusion layer FD is connected to the gate of the select transistor Sx. The select transistor Sx and the access transistor Ax are connected in series. That is, the sources 120 and 120 of the select transistor Sx and the drain FD of the access transistor Ax are connected to each other. The power supply voltage Vdd is applied to the drain FD of the access transistor Ax and the source 120 of the reset transistor Rx. A drain FD of the select transistor Sx corresponds to an output terminal Out, and a select signal Row is applied to a gate of the select transistor Sx.

상술한 구조의 씨모스 이미지 센서의 화소(P)의 동작을 간략히 설명한다. 먼저, 상기 리셋 트랜지스터(Rx)를 턴 온(turn on)시켜 상기 부유 확산층(FD)의 전위를 상기 전원 전압(Vdd)과 동일하게 한 후에, 상기 리셋 트랜지스터(Rx)를 턴 오프(turn off)시킨다. 이러한 동작을 리셋 동작이라 정의한다.The operation of the pixel P of the CMOS image sensor having the above-described structure will be briefly described. First, the reset transistor Rx is turned on to make the potential of the floating diffusion layer FD equal to the power supply voltage Vdd, and then the reset transistor Rx is turned off. Let's do it. This operation is defined as a reset operation.

외부의 광이 상기 포토다이오드(PD)에 입사되면, 상기 포토다이오드(PD)내에 전자-홀 쌍(EHP; electron-hole pair)들이 생성되어 신호 전하들이 상기 포토다이 오드(PD)내에 축적된다. 이어서, 상기 트랜스퍼 트랜지스터(Tx)가 턴 온됨에 따라 상기 포토다이오드(PD)내 축적된 신호 전하들은 상기 부유 확산층(FD)으로 출력되어 상기 부유 확산층(FD)에 저장된다. 이에 따라, 상기 부유 확산층(FD)의 전위는 상기 포토다이오드(PD)에서 출력된 전하의 전하량에 비례하여 변화되고, 이로 인해 상기 억세스 트랜지스터(Ax)의 게이트의 전위가 변한다. 이때, 선택 신호(Row)에 의해 상기 셀렉트 트랜지스터(Sx)가 턴 온되면, 데이타가 출력단(Out)으로 출력된다. 데이타가 출력된 후에, 화소(P)는 다시 리셋 동작을 수행한다. 상기 화소(P)는 이러한 과정들을 반복하여 광을 전기적 신호로 변환시켜 출력한다.When external light is incident on the photodiode PD, electron-hole pairs (EHP) are generated in the photodiode PD, and signal charges are accumulated in the photodiode PD. Subsequently, as the transfer transistor Tx is turned on, the signal charges accumulated in the photodiode PD are output to the floating diffusion layer FD and stored in the floating diffusion layer FD. Accordingly, the potential of the floating diffusion layer FD is changed in proportion to the charge amount of the charge output from the photodiode PD, thereby changing the potential of the gate of the access transistor Ax. At this time, when the select transistor Sx is turned on by the selection signal Row, data is output to the output terminal Out. After the data is output, the pixel P again performs a reset operation. The pixel P repeats these processes to convert light into an electrical signal and outputs the light.

또한, 도 2를 참조하면, 씨모스 이미지 센서는 반도체 기판(100), 트랜지스터들(Tx, Rx, Ax, Sx), 제 1 내지 제 4 층간 절연막(210, 220, 230, 240), 제 1 내지 제 4 배선(510, 520, 530, 540), 비아들(410, 411, 420, 430, 440), 연결배선(500), 딥 비아(300), 포토다이오드(PD), 컬러필터(800) 및 제 1 및 제 2 보호막(610, 620)을 포함한다.In addition, referring to FIG. 2, the CMOS image sensor may include a semiconductor substrate 100, transistors Tx, Rx, Ax, and Sx, first to fourth interlayer insulating layers 210, 220, 230, and 240. To fourth wirings 510, 520, 530, and 540, vias 410, 411, 420, 430, and 440, connection wiring 500, deep via 300, photodiode PD, and color filter 800. ) And first and second passivation layers 610 and 620.

상기 트랜지스터들(Tx, Rx, Ax, Sx)은 상기 반도체 기판(100)에 형성된다. 상기 트랜스퍼 트랜지스터(Tx)는 소오스(120) 및 드레인(FD)을 포함한다. 상기 트랜스퍼 트랜지스터(Tx)는 상기 포토다이오드(PD)와 연결된다. 더 자세하게, 상기 소오스(120)는 상기 소오스(120)에 접속되는 비아(411), 상기 연결배선(500), 상기 딥 비아(300)를 통하여, 상기 포토다이오드(PD)에 접속된다.The transistors Tx, Rx, Ax, and Sx are formed in the semiconductor substrate 100. The transfer transistor Tx includes a source 120 and a drain FD. The transfer transistor Tx is connected to the photodiode PD. In more detail, the source 120 is connected to the photodiode PD through a via 411 connected to the source 120, the connection wiring 500, and the deep via 300.

상기 제 1 층간 절연막(210)은 상기 반도체 기판(100)상에 형성되며, 상기 트랜지스터들(Tx, Rx, Ax, Sx)을 덮는다.The first interlayer insulating layer 210 is formed on the semiconductor substrate 100 and covers the transistors Tx, Rx, Ax, and Sx.

상기 제 2 내지 제 4 층간 절연막(220, 230, 240)은 상기 제 1 층간 절연막(210) 상에 차례로 적층되어 형성된다.The second to fourth interlayer insulating layers 220, 230, and 240 are sequentially formed on the first interlayer insulating layer 210.

상기 제 1 내지 제 4 층간 절연막(210, 220, 230, 240)으로 사용되는 물질의 예로서는 USG(undoped silicate glass) 또는 BPSG(borophospho silicate glass) 등을 들 수 있다.Examples of the material used as the first to fourth interlayer insulating layers 210, 220, 230, and 240 may include undoped silicate glass (USG) or borophospho silicate glass (BPSG).

상기제 1 내지 제 3 배선(510, 520, 530)은 상기 제 1 내지 제 4 층간 절연막(210, 220, 230, 240) 사이에 배치된다. 상기 제 4 배선(540)은 상기 제 4 층간 절연막(240) 상에 배치된다.The first to third interconnections 510, 520, and 530 are disposed between the first to fourth interlayer insulating layers 210, 220, 230, and 240. The fourth wiring 540 is disposed on the fourth interlayer insulating film 240.

상기 비아들(410, 411, 420, 430, 440)은 상기 제 1 내지 제 4 층간 절연막(210, 220, 230, 240)을 관통한다. 상기 비아들(410, 411, 420, 430, 440)은 상기 트랜지스터들(Tx, Rx, Ax, Sx) 및 상기 제 1 내지 제 4 배선(510, 520, 530, 540)을 각각 서로 연결한다. The vias 410, 411, 420, 430, and 440 pass through the first to fourth interlayer insulating layers 210, 220, 230, and 240. The vias 410, 411, 420, 430, and 440 connect the transistors Tx, Rx, Ax, and Sx and the first to fourth wires 510, 520, 530, and 540, respectively.

상기 연결배선(500)은 상기 제 1 층간 절연막(210) 상에 배치된다. 상기 연결배선(500)은 상기 딥 비아(300) 및 상기 소오스(120)에 접속되는 비아(411)를 연결한다.The connection wiring 500 is disposed on the first interlayer insulating layer 210. The connection wiring 500 connects the vias 411 connected to the deep vias 300 and the source 120.

상기 연결배선(500)은 상기 딥 비아(300)의 상면을 덮는다. 상기 연결배선(500)은 두 개의 층(501, 502)으로 형성될 수 있다.The connection wiring 500 covers the top surface of the deep via 300. The connection wiring 500 may be formed of two layers 501 and 502.

예를 들어, 상기 연결배선(500)은 상기 딥 비아(300)의 결합력이 높은 버퍼층(501) 및 상대적으로 낮은 저항을 가지는 배선층(502)을 포함할 수 있다.For example, the connection wiring 500 may include a buffer layer 501 having a high coupling force of the deep via 300 and a wiring layer 502 having a relatively low resistance.

상기 버퍼층(501)으로 사용되는 물질의 예로서는 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트 라이드(TaN) 등을 들 수 있다.Examples of the material used as the buffer layer 501 may include titanium nitride (TiN) or tantalum nitride (TaN).

상기 배선층(502)으로 사용되는 물질의 예로서는 알루미늄(Al) 등을 들 수 있다.Examples of the material used for the wiring layer 502 include aluminum (Al) and the like.

상기 제 1 배선(510)도 상기 연결배선(500)과 동일한 구조를 가질 수 있으며, 상기 연결배선(500)과 동일한 물질로 형성될 수 있다.The first wire 510 may also have the same structure as the connection wire 500 and may be formed of the same material as the connection wire 500.

상기 딥 비아(300)는 상기 제 1 층간 절연막(210) 및 상기 반도체 기판(100)을 관통한다. 상기 딥 비아(300)는 상기 연결배선(500) 및 상기 포토다이오드(PD)에 전기적으로 접속된다.The deep via 300 penetrates through the first interlayer insulating layer 210 and the semiconductor substrate 100. The deep via 300 is electrically connected to the connection line 500 and the photodiode PD.

예를 들어, 상기 딥 비아(300)의 상단면은 상기 연결배선(500)에 접촉되고, 상기 딥 비아(300)의 하단면은 상기 포토다이오드(PD)에 접촉된다.For example, an upper surface of the deep via 300 is in contact with the connection line 500, and a lower surface of the deep via 300 is in contact with the photodiode PD.

상기 딥 비아(300)로 사용되는 물질의 예로서는 구리 또는 텅스텐 등을 들 수 있다.Examples of the material used as the deep via 300 may include copper or tungsten.

상기 딥 비아(300)의 외주면에는 절연막(310)이 형성된다. 상기 절연막(310)으로 사용되는 물질의 예로서는 실리콘 산화물(SiOx) 등을 들 수 있다.An insulating layer 310 is formed on an outer circumferential surface of the deep via 300. Examples of the material used for the insulating layer 310 may include silicon oxide (SiOx) and the like.

또한, 상기 딥 비아(300)의 외주면에는 배리어막이 더 형성될 수 있다. 상기 배리어막은 상기 딥 비아(300)에 포함된 물질 및 상기 제 1 층간 절연막(210)에 포함된 물질의 서로 확산되는 것을 방지한다.In addition, a barrier layer may be further formed on an outer circumferential surface of the deep via 300. The barrier layer prevents diffusion of a material included in the deep via 300 and a material included in the first interlayer insulating layer 210.

상기 배리어막으로 사용되는 물질의 예로서는 티타늄 나이트라이드 또는 탄탈륨 나이트라이드 등을 들 수 있다.Examples of the material used as the barrier film include titanium nitride or tantalum nitride.

상기 포토다이오드(PD)는 상기 반도체 기판(100) 아래에 배치된다. 상기 포 토다이오드(PD)는 에피텍셜층(700)에 불순물이 주입되어 형성된다. 상기 포토다이오드(PD)는 p형 불순물이 도핑된 영역(710) 및 n형 불순물이 도핑된 영역(720)을 포함한다.The photodiode PD is disposed under the semiconductor substrate 100. The photodiode PD is formed by implanting impurities into the epitaxial layer 700. The photodiode PD includes a region 710 doped with p-type impurities and a region 720 doped with n-type impurities.

상기 포토다이오드(PD)는 상기 딥 비아(300)와 접속된다. 상기 포토다이오드(PD) 및 상기 딥 비아(300)의 접속력을 향상시키기 위한 물질이 상기 포토다이오드(PD) 및 상기 딥 비아(300) 사이에 개재될 수 있다.The photodiode PD is connected to the deep via 300. A material for improving the connecting force between the photodiode PD and the deep via 300 may be interposed between the photodiode PD and the deep via 300.

상기 컬러필터(800)는 상기 포토다이오드(PD) 아래에 배치된다. 상기 컬러필터(800)는 통과하는 광을 필터링하여, 특정한 색의 광만을 통과시킨다.The color filter 800 is disposed below the photodiode PD. The color filter 800 filters the light passing through and passes only light of a specific color.

상기 제 1 보호막(610)은 상기 제 4 층간 절연막(240) 상에 배치된다. 상기 제 1 보호막(610)은 상기 제 4 배선(540)을 덮는다. 상기 제 1 보호막(610)은 상기 반도체 기판(100), 상기 트랜지스터들(Tx, Rx, Ax, Sx), 상기 제 1 내지 제 4 층간 절연막(210, 220, 230, 240), 상기 제 1 내지 제 4 배선(510, 520, 530, 540), 상기 비아들(410, 411, 420, 430, 440) 및 상기 연결배선(500)을 보호한다.The first passivation layer 610 is disposed on the fourth interlayer insulating layer 240. The first passivation layer 610 covers the fourth wiring 540. The first passivation layer 610 may include the semiconductor substrate 100, the transistors Tx, Rx, Ax, and Sx, the first to fourth interlayer insulating layers 210, 220, 230, and 240, and the first to fourth layers. The fourth wirings 510, 520, 530, and 540, the vias 410, 411, 420, 430, and 440 and the connection wiring 500 are protected.

또한, 상기 제 1 보호막(610)은 상기 반도체 기판(100)의 강도를 보강한다. 또한, 상기 제 1 보호막(610)은 상기 반도체 기판(100)을 지지한다. 예를 들어, 상기 제 1 보호막(610)은 상기 반도체 기판(100)보다 더 두꺼울 수 있다.In addition, the first passivation layer 610 reinforces the strength of the semiconductor substrate 100. In addition, the first passivation layer 610 may support the semiconductor substrate 100. For example, the first passivation layer 610 may be thicker than the semiconductor substrate 100.

상기 제 2 보호막(620)은 상기 컬러필터(800) 및 상기 포토다이오드(PD)를 덮는다. 상기 제 2 보호막(620)은 상기 반도체 기판(100) 아래에 배치된다. 상기 제 2 보호막(620)은 상기 컬러필터(800) 및 상기 포토다이오드(PD)를 보호한다.The second passivation layer 620 covers the color filter 800 and the photodiode PD. The second passivation layer 620 is disposed under the semiconductor substrate 100. The second passivation layer 620 protects the color filter 800 and the photodiode PD.

상기 제 1 및 제 2 보호막(610, 620)으로 사용되는 물질의 예로서는 실리콘 산화물 또는 실리콘 질화물(SiNx) 등을 들 수 있다.Examples of the material used for the first and second passivation layers 610 and 620 include silicon oxide or silicon nitride (SiNx).

상기 포토다이오드(PD)는 하방으로부터 입사되는 광을 센싱한다. 따라서, 외부의 광은 상기 제 1 내지 제 4 층간 절연막(210, 220, 230, 240)을 통과하지 않고 상기 포토다이오드(PD)에 입사된다.The photodiode PD senses light incident from below. Therefore, external light is incident on the photodiode PD without passing through the first to fourth interlayer insulating layers 210, 220, 230, and 240.

따라서, 실시예에 따른 씨모스 이미지 센서는 층간 절연막들 내부에서 발생하는 굴절, 반사 및 산란 등에 의해서 발생할 수 있는 노이즈를 감소시킬 수 있다.Therefore, the CMOS image sensor according to the embodiment may reduce noise that may occur due to refraction, reflection, and scattering generated in the interlayer insulating layers.

또한, 외부의 광은 제 2 보호막(620) 및 컬러필터(800)만을 거치고, 포토다이오드(PD)에 직접 입사되기 때문에, 실시예에 따른 씨모스 이미지 센서는 광을 집광시키기 위한 부재를 필요로 하지 않는다.In addition, since external light passes through only the second passivation layer 620 and the color filter 800 and is directly incident on the photodiode PD, the CMOS image sensor according to the embodiment requires a member for condensing light. I never do that.

따라서, 실시예에 따른 씨모스 이미지 센서는 마이크로 렌즈를 포함할 필요가 없다.Thus, the CMOS image sensor according to the embodiment does not need to include a micro lens.

또한, 상기 포토다이오드(PD) 및 상기 포토다이오드(PD)를 구동하기 위한 회로들, 즉, 상기 트랜지스터들(Tx, Rx, Ax, Sx) 및 상기 제 1 내지 제 4 배선(510, 520, 530, 540)은 서로 다른 면에 형성된다.In addition, circuits for driving the photodiode PD and the photodiode PD, that is, the transistors Tx, Rx, Ax, and Sx and the first to fourth wirings 510, 520, and 530. , 540 is formed on different surfaces.

따라서, 상기 포토다이오드(PD)는 상기 트랜지스터들(Tx, Rx, Ax, Sx) 및 상기 제 1 내지 제 4 배선(510, 520, 530, 540)에 제약되지 않고, 원하는 위치에 형성될 수 있고, 넓은 평면적을 가진다.Therefore, the photodiode PD is not limited to the transistors Tx, Rx, Ax, and Sx and the first to fourth wires 510, 520, 530, and 540, and may be formed at a desired position. It has a large flat area.

따라서, 실시예에 따른 씨모스 이미지 센서는 향상된 센싱 효율을 가진다.Thus, the CMOS image sensor according to the embodiment has improved sensing efficiency.

도 3a 내지 도 3h는 실시예의 씨모스 이미지 센서의 제조방법에 따른 공정을 도시한 단면도들이다.3A to 3H are sectional views showing a process according to the method of manufacturing the CMOS image sensor of the embodiment.

도 3a를 참조하면, 반도체 기판(100)에 소자분리막(110)이 형성되고, 상기 소자분리막(110) 내측에 트랜지스터들(Tx, Rx, Ax, Sx)이 형성된다. 상기 트랜지스터들(Tx, Rx, Ax, Sx)은 게이트 전극들을 포함하고, 소오스/드레인을 포함한다.Referring to FIG. 3A, a device isolation layer 110 is formed on a semiconductor substrate 100, and transistors Tx, Rx, Ax, and Sx are formed inside the device isolation layer 110. The transistors Tx, Rx, Ax, and Sx include gate electrodes and include a source / drain.

특히, 트랜스퍼 트랜지스터(Tx)는 소오스(120) 및 부유확산층의 기능을 수행하는 드레인(FD)을 포함한다.In particular, the transfer transistor Tx includes a drain FD which functions as a source 120 and a floating diffusion layer.

도 3b를 참조하면, 상기 반도체 기판(100)상에 상기 트랜지스터들(Tx, Rx, Ax, Sx)을 덮는 제 1 층간절연막(310)이 형성된다.Referring to FIG. 3B, a first interlayer insulating layer 310 is formed on the semiconductor substrate 100 to cover the transistors Tx, Rx, Ax, and Sx.

이후, 상기 제 1 층간 절연막(210)을 관통하는 비아들(410, 411, 420, 430, 440)이 형성된다.Thereafter, vias 410, 411, 420, 430, and 440 penetrating the first interlayer insulating layer 210 are formed.

이후, 상기 제 1 층간 절연막(210) 및 상기 반도체 기판(100)에 딥 비아홀(301)이 형성된다. 상기 딥 비아홀(301)은 상기 제 1 층간 절연막(210)을 관통하고, 상기 반도체 기판(100)의 일부가 식각되어 형성된다.Thereafter, a deep via hole 301 is formed in the first interlayer insulating layer 210 and the semiconductor substrate 100. The deep via hole 301 passes through the first interlayer insulating layer 210 and is formed by etching a portion of the semiconductor substrate 100.

이후, 열 산화 공정에 의해서, 상기 딥 비아홀(301)의 내측에 실리콘 산화물로 이루어지는 절연막(310)이 형성된다.Thereafter, an insulating layer 310 made of silicon oxide is formed inside the deep via hole 301 by a thermal oxidation process.

도 3c를 참조하면, 상기 딥 비아홀(301)에 구리 또는 텅스텐 등의 금속이 채워지고, 딥 비아(300)가 형성된다. 상기 딥 비아(300)는 다마신 공정에 의해서 형성될 수 있다.Referring to FIG. 3C, a metal such as copper or tungsten is filled in the deep via hole 301, and a deep via 300 is formed. The deep via 300 may be formed by a damascene process.

즉, 상기 딥 비아(300) 및 상기 비아들(410, 411, 420, 430, 440)은 다른 공정에 의해서 형성된다.That is, the deep via 300 and the vias 410, 411, 420, 430, and 440 are formed by another process.

이와는 다르게, 상기 딥 비아(300) 및 상기 비아들(410, 411, 420, 430, 440)은 같은 공정에 의해서 형성될 수 있다. 즉, 딥 비아홀(301) 및 비아홀들을 형성한 후, 딥 비아홀(301) 및 비아홀들에 금속이 채워지고, CMP 공정에 의해서, 한 꺼번에 상기 딥 비아(300) 및 상기 비아들(410, 411, 420, 430, 440)이 형성될 수 있다.Alternatively, the deep via 300 and the vias 410, 411, 420, 430, and 440 may be formed by the same process. That is, after the deep via hole 301 and the via holes are formed, the deep via hole 301 and the via holes are filled with metal, and by the CMP process, the deep via 300 and the vias 410 and 411 at once. , 420, 430, and 440 may be formed.

도 3d를 참조하면, 상기 제 1 층간 절연막(210) 상에 연결배선(500) 및 제 1 배선(510)이 형성된다. 상기 연결배선(500) 및 상기 제 1 배선(510)은 동시에 형성된다.Referring to FIG. 3D, a connection line 500 and a first line 510 are formed on the first interlayer insulating layer 210. The connection wiring 500 and the first wiring 510 are formed at the same time.

즉, 상기 제 1 층간 절연막(210) 상에 티타늄 나이트라이드 또는 탄탈륨 나이트 라이드로 이루어지는 버퍼층(501)이 형성되고, 상기 버퍼층(501)이 형성되고, 상기 버퍼층(501) 상에 알루미늄으로 이루어지는 배선층(502)이 형성된다.That is, a buffer layer 501 made of titanium nitride or tantalum nitride is formed on the first interlayer insulating film 210, the buffer layer 501 is formed, and a wiring layer made of aluminum on the buffer layer 501 ( 502 is formed.

이후, 상기 버퍼층(501) 및 상기 배선층(502)이 패터닝되어, 연결배선(500) 및 제 1 배선(510)이 형성된다.Thereafter, the buffer layer 501 and the wiring layer 502 are patterned to form a connection wiring 500 and a first wiring 510.

이와는 다르게, 상기 연결배선(500) 및 상기 제 1 배선(510)은 따로 형성될 수 있다.Unlike this, the connection line 500 and the first line 510 may be formed separately.

도 3e를 참조하면, 상기 연결배선(500) 및 상기 제 1 배선(510)을 덮는 제 2 층간 절연막(220)이 형성되고, 상기 제 2 층간 절연막(220)을 관통하는 비아(420) 및 제 2 배선(520)이 다마신 공정에 의해서 형성된다.Referring to FIG. 3E, a second interlayer insulating layer 220 covering the connection line 500 and the first wiring 510 is formed, and a via 420 and a second penetrating through the second interlayer insulating layer 220 are formed. 2 wiring 520 is formed by a damascene process.

이후, 상기 제 2 층간 절연막(220) 상에 제 3 층간 절연막(230)이 형성되고, 상기 제 3 층간 절연막(230)을 관통하는 비아(430) 및 제 3 배선(530)이 다마신 공 정에 의해서 형성된다.Thereafter, a third interlayer insulating film 230 is formed on the second interlayer insulating film 220, and the via 430 and the third wiring 530 passing through the third interlayer insulating film 230 are damascene. Is formed by.

이후, 상기 제 3 층간 절연막(230) 상에 제 4 층간 절연막(240)이 형성되고, 상기 제 4 층간 절연막(240)을 관통하는 비아(440) 및 제 4 배선(540)이 다마신 공정에 의해서 형성된다.Thereafter, a fourth interlayer insulating film 240 is formed on the third interlayer insulating film 230, and the via 440 and the fourth wiring 540 passing through the fourth interlayer insulating film 240 are subjected to the damascene process. Formed by.

도 3f를 참조하면, 상기 제 4 층간 절연막(240) 상에 상기 제 4 배선(540)을 덮는 제 1 보호막(610)이 형성된다. 상기 제 1 보호막(610)으로 사용되는 물질의 예로서는 실리콘 산화물 또는 실리콘 질화물 등을 들 수 있다. 상기 제 1 보호막(610)은 CVD 공정에 의해서 형성될 수 있다.Referring to FIG. 3F, a first passivation layer 610 covering the fourth interconnection 540 is formed on the fourth interlayer insulating layer 240. Examples of the material used as the first passivation layer 610 include silicon oxide or silicon nitride. The first passivation layer 610 may be formed by a CVD process.

도 3g를 참조하면, 상기 반도체 기판(100)의 하부는 절단되어, 상기 딥 비아(300)의 하단면이 노출된다. 예를 들어, 상기 반도체 기판(100)은 그라인딩 공정에 의해서 하부가 절단될 수 있다.Referring to FIG. 3G, a lower portion of the semiconductor substrate 100 is cut to expose a bottom surface of the deep via 300. For example, the lower portion of the semiconductor substrate 100 may be cut by a grinding process.

이때, 상기 반도체 기판(100)의 두께(T1)는 상기 제 1 보호막(610)의 두께(T2)보다 작도록 절단된다.In this case, the thickness T1 of the semiconductor substrate 100 is cut to be smaller than the thickness T2 of the first passivation layer 610.

도 3h를 참조하면, 상기 절단된 반도체 기판(100)의 아래에 에피텍셜 공정에 의해서, 에피텍셜층(700)이 형성되고, 상기 에피텍셜층(700)에 p형 불순물 및 n형 불순물이 주입되어, 포토다이오드(PD)가 형성된다.Referring to FIG. 3H, an epitaxial layer 700 is formed under the cut semiconductor substrate 100, and p-type impurities and n-type impurities are implanted into the epitaxial layer 700. As a result, a photodiode PD is formed.

이후, 상기 포토다이오드(PD) 상에 컬러필터(800)가 마스크 공정에 의해서 형성되고, 상기 컬러필터(800)를 덮는 제 2 보호막(620)이 CVD 공정에 의해서 형성된다.Thereafter, a color filter 800 is formed on the photodiode PD by a mask process, and a second passivation layer 620 covering the color filter 800 is formed by a CVD process.

실시예에 따른 이미지 센서는 상기 트랜지스터들(Tx, Rx, Ax, Sx) 및 상기 배선들과 다른 면에 상기 포토다이오드(PD)가 형성되므로, 향상된 센싱 효율을 가지고, 노이즈 발생을 억제한다.In the image sensor according to the embodiment, since the photodiode PD is formed on a surface different from the transistors Tx, Rx, Ax, and Sx, the wirings have an improved sensing efficiency and suppress noise generation.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiment is only an example and is not intended to limit the invention, those of ordinary skill in the art to which the present invention does not exemplify the above within the scope not departing from the essential characteristics of this embodiment It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 실시예에 따른 씨모스 이미지 센서의 화소를 도시한 회로도이다.1 is a circuit diagram illustrating a pixel of a CMOS image sensor according to an exemplary embodiment.

도 2는 실시예에 따른 씨모스 이미지 센서의 일 단면을 도시한 단면도이다.2 is a cross-sectional view illustrating one cross section of the CMOS image sensor according to an exemplary embodiment.

도 3a 내지 도 3h는 실시예의 씨모스 이미지 센서의 제조방법에 따른 공정을 도시한 단면도들이다.3A to 3H are sectional views showing a process according to the method of manufacturing the CMOS image sensor of the embodiment.

Claims (10)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 상에 트랜지스터를 형성하는 단계;Forming a transistor on the semiconductor substrate; 상기 반도체 기판 상에 상기 트랜지스터를 덮는 층간 절연막을 형성하는 단계;Forming an interlayer insulating film covering the transistor on the semiconductor substrate; 상기 반도체 기판 및 상기 층간 절연막을 관통하며, 상기 트랜지스터와 전기적으로 연결되는 딥 비아를 형성하는 단계;Forming a deep via penetrating the semiconductor substrate and the interlayer insulating layer and electrically connected to the transistor; 상기 반도체 기판의 하부 및 상기 딥 비아의 하부를 동시에 제거하는 단계; 및Simultaneously removing a lower portion of the semiconductor substrate and a lower portion of the deep via; And 상기 하부가 제거된 반도체 기판 아래에 상기 딥 비아와 전기적으로 연결되는 포토다이오드를 형성하는 단계를 포함하고,Forming a photodiode electrically connected to the deep via under the semiconductor substrate from which the lower portion is removed; 상기 딥 비아의 상단면은 상기 층간 절연막의 상면과 동일한 평면에 배치되고,The top surface of the deep via is disposed on the same plane as the top surface of the interlayer insulating layer, 상기 딥 비아의 하부가 제거되어 형성된 하단면은 상기 반도체 기판의 하부가 제거되어 형성된 하면과 동일한 평면에 배치되는 이미지 센서의 제조방법.And a lower surface formed by removing the lower portion of the deep via is disposed on the same plane as the lower surface formed by removing the lower portion of the semiconductor substrate. 제 7 항에 있어서, 상기 층간 절연막을 관통하며, 상기 트랜지스터와 연결되는 비아를 형성하는 단계; 및The method of claim 7, further comprising: forming a via penetrating the interlayer insulating layer and connected to the transistor; And 상기 딥 비아의 상단면 및 상기 비아의 상단면에 직접 접촉하는 연결배선을 형성하는 단계를 포함하는 이미지 센서의 제조방법.And forming a connection wiring in direct contact with the top surface of the deep via and the top surface of the via. 삭제delete 제 7 항에 있어서, 상기 포토다이오드를 형성하는 단계는,The method of claim 7, wherein forming the photodiode, 상기 반도체 기판 아래에 에피텍셜층을 형성하는 단계;Forming an epitaxial layer under the semiconductor substrate; 상기 에피텍셜층에 제 1 도전형 불순물을 주입하는 단계; 및Implanting a first conductivity type impurity into the epitaxial layer; And 상기 에피텍셜층에 제 2 도전형 불순물을 주입하는 단계를 포함하는 이미지 센서의 제조방법.And injecting a second conductivity type impurity into the epitaxial layer.
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