KR101032406B1 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

본 발명은 개생 캐패시턴스 및 접합 누설 전류를 감소시켜 센스 엠프의 오프셋 특성 및 tREF 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판과, 상기 반도체 기판의 상기 게이트 형성 영역 내에 형성된 매몰 게이트와, 상기 매몰 게이트 하부의 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 부분에 형성된 부분 격리막 및 상기 반도체 기판 내에 형성된 소자분리막을 포함한다. The present invention discloses a semiconductor device and a method for manufacturing the same, which can improve the offset characteristic and the tREF characteristic of the sense amplifier by reducing the open capacitance and the junction leakage current. A semiconductor device according to the present disclosure may include a semiconductor substrate having a gate formation region, a storage node contact formation region, and a bit line contact formation region, an embedded gate formed in the gate formation region of the semiconductor substrate, and the lower portion of the buried gate. And a partial isolation layer formed in the storage node contact formation region and the bit line contact formation region, and an isolation layer formed in the semiconductor substrate.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 기생 캐패시턴스 및 접합 누설 전류를 감소시켜 센스 엠프의 오프셋 특성 및 tREF 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same, which can improve the offset characteristics and tREF characteristics of a sense amplifier by reducing parasitic capacitance and junction leakage current.

반도체 소자, 예를 들어, 디램(DRAM) 소자의 디자인 룰이 감소함에 따라 채널의 도핑 농도가 증가하여 단채널 효과, 누설 전류 증가 및 전계 증가가 발생되고, 이에 따라, 소자의 리프레쉬 특성이 저하되고 있다. As the design rule of a semiconductor device, for example, a DRAM device, decreases, the doping concentration of the channel increases, resulting in a short channel effect, an increase in leakage current, and an increase in an electric field. have.

따라서, 이러한 현상을 개선하기 위한 방법으로 반도체 기판의 접합영역 형성 부분 상에 SiGe패턴을 형성한 후, 상기 SiGe패턴을 포함한 반도체 기판의 전면 상에 Si층을 성장시킨다. 그런 다음, 상기 Si층, SiGe패턴 및 반도체 기판을 식각하여 셀 영역에 상기 Si층, SiGe패턴 및 반도체 기판 일부의 측부를 노출시키는 트렌치를 형성한 후, 상기 트렌치에 의해 측부가 노출된 SiGe패턴을 제거하여 빈 공간을 형성한다. 이어서, 상기 트렌치 및 빈 공간 내에 산화막을 매립하여 상기 트렌치 내에 셀 영역의 활성 영역을 한정하는 소자분리막을 형성함과 동시에 상기 빈 공간 내에 부분 격리막(Partial Isolation Oxide Layer)을 형성하는 RCAT(Recess Channel Array Transistor) 공정이 제안되었다. Therefore, after the SiGe pattern is formed on the junction region forming portion of the semiconductor substrate as a method for improving this phenomenon, the Si layer is grown on the entire surface of the semiconductor substrate including the SiGe pattern. Next, the Si layer, the SiGe pattern, and the semiconductor substrate are etched to form a trench in the cell region exposing side portions of the Si layer, the SiGe pattern, and a portion of the semiconductor substrate, and then the SiGe pattern having the side exposed by the trench is formed. To form an empty space. Subsequently, an RCAT (recess channel array) is formed in the trench and the empty space to form an isolation layer defining an active region of the cell region in the trench and a partial isolation layer in the empty space. Transistor process has been proposed.

그러나, 상기 RCAT 공정은 소자의 크기가 감소되면서 접합 영역 및 반도체 기판 사이의 기생 캐패시턴스(parasitic capacitance) 및 접합 누설 전류가 증가되어 저장 용량이 감소하기 때문에, 정보의 신호상태를 감지하는 센스 엠프의 오프셋 특성이 열화되고, 접합 누설 전류 증가로 인한 tREF(Data retention time) 특성이 열화되는 문제가 발생된다. 상기 기생 캐패시턴스는 고집적 소자에서 소자의 동작 속도를 저하시키는 주요 요인이며, 기생 캐패시턴스의 발생은 소자의 특성에 큰 영향을 끼치게 된다.However, in the RCAT process, since the parasitic capacitance between the junction region and the semiconductor substrate and the junction leakage current increase as the device size decreases, the storage capacity decreases, so that the offset of the sense amplifier detecting the signal state of the information is reduced. There is a problem of deterioration of characteristics and deterioration of data retention time (tREF) characteristics due to an increase in junction leakage current. The parasitic capacitance is a major factor in reducing the operation speed of the device in a high density device, and the generation of parasitic capacitance greatly affects the device characteristics.

본 발명은 기생 캐패시턴스 및 접합 누설 전류를 감소시켜 센스 엠프의 오프셋 특성 및 tREF 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다. The present invention provides a semiconductor device capable of improving parasitic capacitance and junction leakage current to improve offset characteristics and tREF characteristics of a sense amplifier, and a method of manufacturing the same.

일 견지에서, 본 발명의 일실시예에 따른 반도체 소자는 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판과, 상기 반도체 기판의 상기 게이트 형성 영역 내에 형성된 매몰 게이트와, 상기 매몰 게이트 하부의 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 부분에 형성된 부분 격리막 및 상기 반도체 기판 내에 형성된 소자분리막을 포함한 다. In an aspect, a semiconductor device may include a semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region, a buried gate formed in the gate forming region of the semiconductor substrate; And a partial isolation layer formed in the storage node contact formation region and the bit line contact formation region under the buried gate, and an isolation layer formed in the semiconductor substrate.

본 발명의 일실시예에 따른 반도체 소자는 상기 매몰 게이트 및 소자분리막 상에 형성된 층간 절연막 및 상기 층간 절연막 내에 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역과 각각 콘택되도록 형성된 도전 패턴을 더 포함한다. The semiconductor device may further include an interlayer insulating layer formed on the buried gate and the isolation layer, and a conductive pattern formed to contact the storage node contact forming region and the bit line contact forming region in the interlayer insulating layer. .

본 발명의 이실시예에 따른 반도체 소자는 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판과, 상기 반도체 기판의 상기 게이트 형성 영역 내에 형성된 매몰 게이트와, 상기 매몰 게이트 하부에 형성된 부분 격리막 및 상기 반도체 기판 내에 형성된 소자분리막을 포함한다. A semiconductor device according to an embodiment of the present invention includes a semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region, a buried gate formed in the gate forming region of the semiconductor substrate, and a lower portion of the buried gate. And a partial isolation film formed in the semiconductor substrate and a device isolation film formed in the semiconductor substrate.

상기 부분 격리막은 상기 매몰 게이트와 이격해서 형성되는 것을 특징으로 한다. The partial isolation layer may be formed to be spaced apart from the buried gate.

본 발명의 이실시예에 따른 반도체 소자는 상기 매몰 게이트 및 소자분리막 상에 형성된 층간 절연막 및 상기 층간 절연막 내에 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역과 각각 콘택되도록 형성된 도전 패턴을 더 포함한다. In an embodiment, the semiconductor device may further include an interlayer insulating layer formed on the buried gate and the isolation layer, and a conductive pattern formed to contact the storage node contact forming region and the bit line contact forming region in the interlayer insulating layer. .

본 발명의 삼실시예에 따른 반도체 소자는 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판과, 상기 반도체 기판의 상기 게이트 형성 영역 내에 형성된 매몰 게이트와, 상기 매몰 게이트 하부의 게이트 형성 영역 및 스토리지 노드 콘택 형성 영역 부분에 형성된 부분 격리막 및 상기 반도체 기판 내에 형성된 소자분리막을 포함한다. In an embodiment, a semiconductor device may include a semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region, a buried gate formed in the gate forming region of the semiconductor substrate, and a lower portion of the buried gate. And a partial isolation layer formed in the gate formation region and the storage node contact formation region of the semiconductor substrate, and an isolation layer formed in the semiconductor substrate.

본 발명의 삼실시예에 따른 반도체 소자는 상기 매몰 게이트 및 소자분리막 상에 형성된 층간 절연막 및 상기 층간 절연막 내에 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역과 각각 콘택되도록 형성된 도전 패턴을 더 포함한다. The semiconductor device according to the third embodiment of the present invention further includes an interlayer insulating layer formed on the buried gate and the isolation layer, and a conductive pattern formed to contact the storage node contact forming region and the bit line contact forming region in the interlayer insulating layer. .

본 발명의 사실시예에 따른 반도체 소자는 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판과, 상기 반도체 기판의 상기 게이트 형성 영역 내에 형성된 매몰 게이트와, 상기 매몰 게이트 측면의 상기 스토리지 노드 콘택 형성 영역 부분에 형성된 부분 격리막 및 상기 반도체 기판 내에 형성된 소자분리막을 포함한다. According to an exemplary embodiment of the present invention, a semiconductor device may include a semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region, a buried gate formed in the gate forming region of the semiconductor substrate, and the buried gate sidewall. And a partial isolation film formed in the storage node contact formation region portion of the device and an isolation film formed in the semiconductor substrate.

본 발명의 사실시예에 따른 반도체 소자는 상기 매몰 게이트 및 소자분리막 상에 형성된 층간 절연막 및 상기 층간 절연막 내에 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역과 각각 콘택되도록 도전 패턴을 더 포함한다. In an embodiment, the semiconductor device may further include an interlayer insulating layer formed on the buried gate and the isolation layer, and a conductive pattern to contact the storage node contact forming region and the bit line contact forming region in the interlayer insulating layer.

다른 견지에서, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 갖는 활성 영역을 포함하는 반도체 기판 상에 SiGe층과 제1Si층의 적층패턴을 형성하는 단계와, 상기 SiGe층과 제1Si층의 적층패턴을 포함한 반도체 기판의 전면 상에 제2Si층을 형성하는 단계와, 상기 제2Si층, SiGe층과 제1Si층의 적층패턴 및 반도체 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치 내에 상기 활성 영역을 정의하는 소자분리막을 형성함과 동시에 상기 활성 영역의 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 중 어느 하나의 영 역에 부분 격리막을 형성하는 단계를 포함한다. In another aspect, a method of fabricating a semiconductor device in accordance with another embodiment of the present invention includes a SiGe layer and a first Si on a semiconductor substrate including an active region having a gate forming region, a storage node contact forming region, and a bit line contact forming region. Forming a lamination pattern of layers, forming a second Si layer on the entire surface of the semiconductor substrate including the lamination pattern of the SiGe layer and the first Si layer, laminating the second Si layer, the SiGe layer and the first Si layer Etching a pattern and a semiconductor substrate to form a trench; and forming a device isolation layer defining the active region in the trench, and simultaneously forming any one of a gate forming region, a storage node contact forming region, and a bit line contact forming region of the active region. Forming a partial separator in one region.

상기 부분 격리막은 상기 활성 영역의 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 부분에 형성되는 것을 특징으로 한다. The partial isolation layer may be formed on the storage node contact forming region and the bit line contact forming region of the active region.

상기 부분 격리막은 상기 활성 영역의 게이트 형성 영역 부분에 형성된다. The partial isolation layer is formed in the gate formation region portion of the active region.

상기 부분 격리막은 상기 활성 영역의 게이트 형성 영역 및 스토리지 노드 콘택 형성 영역 부분에 형성되는 것을 특징으로 한다. The partial isolation layer may be formed in the gate formation region and the storage node contact formation region of the active region.

상기 부분 격리막은 상기 활성 영역의 스토리지 노드 콘택 형성 영역 부분에 형성되는 것을 특징으로 한다. The partial isolation layer may be formed on a portion of the storage node contact forming region of the active region.

상기 부분 격리막은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 형성한다 .The partial separator is formed of at least one of an oxide film and a nitride film.

본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 상기 부분 격리막을 형성하는 단계 후, 상기 반도체 기판의 상기 게이트 형성 영역 부분의 제2Si층을 식각하여 게이트용 홈을 형성하는 단계와, 상기 홈 내에 매몰 게이트를 형성하는 단계와, 상기 매몰 게이트, 소자분리막 및 부분 격리막이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계 및 상기 층간 절연막을 식각하여 상기 층간 절연막 내에 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역과 각각 콘택되도록 도전 패턴을 형성하는 단계를 더 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, after forming the partial isolation layer, etching a second Si layer of the gate forming region of the semiconductor substrate to form a groove for the gate; Forming a buried gate therein, forming an interlayer insulating film on the semiconductor substrate on which the buried gate, the device isolation film, and the partial isolation film are formed, and etching the interlayer insulating film to form the storage node contact forming region and the bit line in the interlayer insulating film. The method may further include forming a conductive pattern to be in contact with each of the contact forming regions.

상기 매몰 게이트는 상기 활성 영역의 게이트 형성 영역 부분에 형성된 부분 격리막과 이격해서 형성되는 것을 특징으로 한다. The buried gate is formed to be spaced apart from the partial isolation film formed in the gate formation region portion of the active region.

본 발명은 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판의 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 하단부에 부분 격리막을 형성해줌으로써, 기생 캐패시턴스 및 접합 누설 전류를 감소시켜 센스 엠프의 오프셋 특성 및 tREF 특성을 개선할 수 있다. According to the present invention, a parasitic capacitance and a junction leakage current are formed by forming a partial isolation layer at a lower end of the storage node contact forming region and the bit line contact forming region of a semiconductor substrate having a gate forming region, a storage node contact forming region and a bit line contact forming region. It can be reduced to improve the offset and tREF characteristics of the sense amplifier.

또한, 본 발명은 상기 게이트 형성 영역에 매몰 게이트를 형성함으로써, 후속 플러그 형성시 게이트 상부의 SAC 공정 마진(Self align contact process margin)을 증가시킬 수 있으므로, SAC 불량을 방지할 수 있다.In addition, since the buried gate is formed in the gate forming region, the SAC process margin of the upper portion of the gate may be increased during subsequent plug formation, thereby preventing SAC defects.

결과적으로, 본 발명은 소자의 특성 및 제조 수율을 향상시킬 수 있다. As a result, the present invention can improve the characteristics and manufacturing yield of the device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2는 본 발명의 일실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 1 is a plan view for explaining a semiconductor device according to the present invention, Figure 2 is a cross-sectional view for explaining a semiconductor device according to an embodiment of the present invention.

도 1에서, 도면부호 GR은 게이트 형성 영역을, SR은 스토리지 노드 콘택 형성 영역을, BR은 비트라인 콘택 형성 영역을, AR은 활성 영역을, IR은 소자분리 영역을, 그리고, 100은 반도체 기판을 각각 나타낸다. In FIG. 1, reference numeral GR denotes a gate forming region, SR denotes a storage node contact forming region, BR denotes a bitline contact forming region, AR denotes an active region, IR denotes an isolation region, and 100 denotes a semiconductor substrate. Respectively.

도 2를 참조하면, 게이트 형성 영역(GR), 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR)을 갖는 활성 영역(AR)을 포함하는 반도체 기 판(100)의 상기 게이트 형성 영역(GR) 내에 매몰 게이트(BG)가 형성되어 있다. 상기 매몰 게이트(BG)는 상기 활성 영역(AR)의 표면보다 낮은 높이에 위치하는 상부면을 갖도록 형성될 수 있다. 이와 다르게, 도시하지 않았으나, 상기 게이트 형성 영역(GR)에 리세스 게이트(도시안됨)를 형성할 수도 있다. Referring to FIG. 2, the gate formation of the semiconductor substrate 100 includes an active region AR having a gate forming region GR, a storage node contact forming region SR, and a bit line contact forming region BR. A buried gate BG is formed in the region GR. The buried gate BG may be formed to have an upper surface located at a lower level than the surface of the active region AR. Alternatively, although not illustrated, a recess gate (not shown) may be formed in the gate formation region GR.

상기 매몰 게이트(BG) 하부의 상기 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR) 하단 부분에 부분 격리막(110b)이 형성되어 있다. 상기 부분 격리막(110b)은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 이루어진다. 상기 반도체 기판(100)의 활성 영역(AR)을 정의하는 소자분리막(110a)이 형성되어 있다. The partial isolation layer 110b is formed at a lower portion of the storage node contact forming region SR and the bit line contact forming region BR under the buried gate BG. The partial isolation layer 110b includes at least one of an oxide layer and a nitride layer. An isolation layer 110a defining an active region AR of the semiconductor substrate 100 is formed.

상기 매몰 게이트(BG) 및 소자분리막(110a) 상에 산화막으로 이루어진 층간 절연막(112)이 형성되어 있고, 상기 층간 절연막(112) 내에 상기 활성 영역(AR)과 접하도록, 즉, 상기 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR)과 각각 콘택되도록 도전 패턴이 형성되어 있다. 자세하게, 상기 스토리지 노드 콘택 형성 영역(SR)에 형성된 상기 도전 패턴은 스토리지 노드(SN)를, 그리고, 상기 비트라인 콘택 형성 영역(BR)에 형성된 상기 도전 패턴은 비트라인(BL)을 각각 나타낸다. An interlayer insulating film 112 formed of an oxide film is formed on the buried gate BG and the device isolation layer 110a, and the storage node contact is in contact with the active region AR in the interlayer insulating film 112. A conductive pattern is formed to contact the formation region SR and the bit line contact formation region BR, respectively. In detail, the conductive pattern formed in the storage node contact forming region SR represents a storage node SN, and the conductive pattern formed in the bit line contact forming region BR represents a bit line BL, respectively.

여기서, 미설명된 도면부호 108은 제2 Si층을, 그리고, IR은 소자분리 영역을 각각 나타낸다. Here, reference numeral 108, which is not described, denotes a second Si layer, and IR denotes an isolation region.

전술한 바와 같이, 본 발명의 일실시예에 따른 반도체 소자는, 상기 게이트 형성 영역(GR), 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영 역(BR)을 갖는 반도체 기판(100)의 상기 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR) 하단부에 부분 격리막(110b)을 형성함으로써, 감소된 기생 캐패시턴스 및 접합 누설 전류를 갖는다. 이 때문에, 센스 엠프의 오프셋 특성 및 tREF 특성을 개선할 수 있다. As described above, the semiconductor device according to the embodiment may include the semiconductor substrate 100 having the gate formation region GR, the storage node contact formation region SR, and the bit line contact formation region BR. The partial isolation layer 110b is formed at the lower end of the storage node contact forming region SR and the bit line contact forming region BR of the transistor to form a parasitic capacitance and a junction leakage current. For this reason, the offset characteristic and tREF characteristic of a sense amplifier can be improved.

또한, 본 발명은 상기 게이트 형성 영역(GR)에 매몰 게이트(BG)를 형성함으로써, 증가된 SAC 공정 마진을 가질 수 있다. 이로 인해, SAC 불량을 방지할 수 있으므로, 향상된 소자의 특성 및 제조 수율을 갖는다. In addition, the present invention may have an increased SAC process margin by forming the buried gate BG in the gate formation region GR. As a result, the SAC defect can be prevented, and thus the improved device characteristics and manufacturing yield are achieved.

한편, 자세하게 설명하지 않았지만, 도 3에 도시된 바와 같이, 상기 매몰 게이트(BG)와 이격해서 상기 매몰 게이트(BG)의 하단부에 부분 격리막(210b)을 형성하거나, 도 4에 도시된 바와 같이, 상기 비트라인 콘택 형성 영역(BR)을 제외한 상기 매몰 게이트(BG) 및 스토리지 노드 콘택 형성 영역(SR) 하단부에 부분 격리막(310b)을 형성한다. 이와 다르게, 상기 매몰 게이트(BG) 측면의 상기 스토리지 노드 콘택 형성 영역(SR) 부분, 자세하게, 상기 스토리지 노드 콘택 형성 영역(SR) 부분과 소오스/드레인 접합 형성 영역(도시안됨) 부분 사이에 부분 격리막(410b)을 형성해줌으로써, 도 1에 전술한 바와 같은 동일한 효과를 얻을 수 있다. Although not described in detail, as illustrated in FIG. 3, the partial isolation layer 210b is formed at the lower end of the buried gate BG to be spaced apart from the buried gate BG, or as shown in FIG. 4. A partial isolation layer 310b is formed at a lower end of the buried gate BG and the storage node contact forming region SR except for the bit line contact forming region BR. Alternatively, a partial isolation layer between the storage node contact forming region SR on the side of the buried gate BG, in detail, between the storage node contact forming region SR and the source / drain junction forming region (not shown). By forming 410b, the same effects as described above in FIG. 1 can be obtained.

자세하게, 도 6a 내지 도 6g는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 6A to 6G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 6a를 참조하면, 게이트 형성 영역(GR), 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR)을 갖는 활성 영역(AR) 및 소자분리 영역(IR)을 포함하는 반도체 기판(100) 상에 SiGe층(102)을 형성한 후, 상기 SiGe 층(102) 상에 제1Si층(104)을 성장시킨다. 상기 제1Si층(104) 상에 상기 게이트 형성 영역(GR)을 노출시키는 마스크 패턴(106)을 형성한다. Referring to FIG. 6A, a semiconductor substrate including an active region AR having a gate forming region GR, a storage node contact forming region SR, and a bit line contact forming region BR, and an isolation region IR. After the SiGe layer 102 is formed on 100, the first Si layer 104 is grown on the SiGe layer 102. A mask pattern 106 is formed on the first Si layer 104 to expose the gate formation region GR.

도 6b를 참조하면, 상기 마스크 패턴을 이용해서 상기 반도체 기판(100)의 상면이 노출될 때까지 상기 노출된 제1Si층(104) 및 SiGe층(102)을 식각한다. 이하에서는, 상기 식각된 SiGe층을 102a로, 그리고, 상기 식각된 제1Si층을 104a로 나타낸다. 이어서, 상기 마스크 패턴을 제거한 후, 상기 노출된 반도체 기판(100)을 포함한 상기 SiGe층(102a)과 제1Si층(104a)의 적층 패턴의 전면 상에 제2Si층(108)을 성장시킨다. Referring to FIG. 6B, the exposed first Si layer 104 and the SiGe layer 102 are etched using the mask pattern until the upper surface of the semiconductor substrate 100 is exposed. Hereinafter, the etched SiGe layer is referred to as 102a, and the etched first Si layer is referred to as 104a. Subsequently, after removing the mask pattern, a second Si layer 108 is grown on the entire surface of the stacked pattern of the SiGe layer 102a and the first Si layer 104a including the exposed semiconductor substrate 100.

도 6c를 참조하면, 상기 소자분리 영역(IR)에 대응하는 상기 제2Si층(108), 제1Si층(104a), SiGe층(102a) 및 반도체 기판(100)을 식각하여 상기 제2Si층(108), 제1Si층(104a), SiGe층(102a) 및 반도체 기판(100) 일부의 측부를 노출시키는 소자분리용 트렌치(T)를 형성한다. Referring to FIG. 6C, the second Si layer 108, the first Si layer 104a, the SiGe layer 102a, and the semiconductor substrate 100 corresponding to the device isolation region IR are etched to form the second Si layer ( 108, a trench for forming isolation T to expose side portions of the first Si layer 104a, the SiGe layer 102a, and a part of the semiconductor substrate 100.

도 6d를 참조하면, 상기 트렌치(T)에 의해 상기 측부가 노출된 상기 SiGe층(102a)을, 예를 들어, 습식 식각 공정을 수행해서 제거하며, 상기 SiGe층이 제거된 부분은 빈 공간(H)으로 남는다. 여기서, 본 발명의 실시예에서, 채널 폭 방향으로 보았을 때, 상기 트렌치(T)에 의해 노출된 상기 SiGe층이 제거되는 것을 알 수 있다. Referring to FIG. 6D, the side of the SiGe layer 102a exposed by the trench T may be removed by, for example, a wet etching process, and the portion where the SiGe layer is removed may be empty. H) remains. Here, in the embodiment of the present invention, when viewed in the channel width direction, it can be seen that the SiGe layer exposed by the trench (T) is removed.

도 6e를 참조하면, 상기 트렌치(T) 및 빈 공간(H) 내에 절연막을 매립시켜 상기 트렌치(T) 내에 활성 영역(AR)을 정의하는 소자분리막(110a)을 형성함과 동시에 상기 빈 공간(H) 내에 부분 격리막(110b)을 형성한다. 상기 절연막은 산화막 및 질화막 중 적어도 어느 하나 이상의 막으로 형성한다. 이때, 상기 부분 격리막(110b)은 상기 반도체 기판(100)의 표면으로부터, 예를 들어, 1,000∼4,000Å 부분에 형성함이 바람직하다. Referring to FIG. 6E, an insulating film is buried in the trench T and the empty space H to form an isolation layer 110a defining an active region AR in the trench T, and at the same time, the empty space ( The partial isolation film 110b is formed in H). The insulating film is formed of at least one of an oxide film and a nitride film. In this case, the partial isolation layer 110b may be formed at, for example, 1,000 to 4,000 Å from the surface of the semiconductor substrate 100.

도 6f를 참조하면, 상기 소자분리막(110a) 및 부분격리막(110b)이 형성된 반도체 기판(100) 상에 상기 게이트 형성 영역(GR)을 노출시키는 리세스 마스크(도시안됨)을 형성한 후, 상기 리세스 마스크를 식각 마스크로 이용해서 상기 반도체 기판(100)을 식각하여 게이트용 홈(R)을 형성한다. Referring to FIG. 6F, after forming a recess mask (not shown) exposing the gate formation region GR on the semiconductor substrate 100 on which the device isolation layer 110a and the partial isolation layer 110b are formed. The semiconductor substrate 100 is etched using a recess mask as an etching mask to form a gate groove R.

상기 게이트용 홈(R) 내에 게이트 절연막 및 게이트 도전막으로 이루어진 매몰 게이트(BG)를 형성한다. 상기 게이트용 홈(R)의 깊이는, 예를 들어, 상기 반도체 기판(100)의 표면으로부터 1,000∼2,500Å이고, 상기 매몰 게이트(BG)의 높이는, 예를 들어, 800∼1,800Å이다. 상기 매몰 게이트(BG)는 소오스/드레인 접합 영역(도시안됨)간의 거리를 길게 하여 유효 채널 길이를 증가시킬 수 있으므로, 단채널 효과를 줄일 수 있다. A buried gate BG including a gate insulating film and a gate conductive film is formed in the gate groove R. FIG. The depth of the gate groove R is, for example, 1,000 to 2,500 Pa from the surface of the semiconductor substrate 100, and the height of the buried gate BG is 800 to 1,800 Pa, for example. The buried gate BG can increase the effective channel length by increasing the distance between the source / drain junction regions (not shown), thereby reducing the short channel effect.

도 6g를 참조하면, 상기 매몰 게이트(BG), 소자분리막(110a) 및 부분 격리막(110b)이 형성된 반도체 기판(100) 상에 층간 절연막(112)을 형성한 후, 상기 층간 절연막(112)을 식각하여 상기 활성 영역(AR)과 접하도록, 즉, 상기 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR)과 각각 콘택되도록 도전 패턴을 형성한다. 여기서, 상기 스토리지 노드 콘택 형성 영역(SR)에 형성된 도전 패턴은 스토리지 노드(SN)를, 그리고, 상기 비트라인 콘택 형성 영역(BR)에 형성된 상기 도전 패턴은 비트라인(BL)을 각각 나타낸다. Referring to FIG. 6G, an interlayer insulating layer 112 is formed on the semiconductor substrate 100 on which the buried gate BG, the device isolation layer 110a, and the partial isolation layer 110b are formed, and then the interlayer insulating layer 112 is formed. A conductive pattern is formed by etching to contact the active region AR, that is, to contact the storage node contact forming region SR and the bit line contact forming region BR, respectively. The conductive pattern formed in the storage node contact forming region SR represents a storage node SN, and the conductive pattern formed in the bit line contact forming region BR represents a bit line BL.

한편, 자세하게 설명하고 도시하지 않았지만, 상기 부분 격리막(110b)을 상기 활성 영역(AR)의 게이트 형성 영역(GR), 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR) 중 어느 하나의 영역에 선택적으로 형성해줌으로써, 구체적으로, 상기 매몰 게이트(BG)와 이격해서 상기 매몰 게이트(BG) 하단부에 형성(도 3을 참조)하거나, 상기 비트라인 콘택 형성 영역(BR)을 제외한 상기 매몰 게이트(BG) 및 스토리지 노드 콘택 형성 영역(SR) 하단부에 형성(도 4를 참조)하거나, 또는, 상기 매몰 게이트(BG) 측면의 상기 스토리지 노드 콘택 형성 영역(SR) 부분, 자세하게, 상기 스토리지 노드 콘택 형성 영역(SR) 부분과 소오스/드레인 접합 형성 영역(도시안됨) 부분 사이에 형성(도 5를 참조)해줌으로써, 전술한 바와 같은 동일한 효과를 얻을 수 있다. Although not described and described in detail, the partial isolation layer 110b may be any one of a gate forming region GR, a storage node contact forming region SR, and a bit line contact forming region BR of the active region AR. By selectively forming in the region of the, specifically, formed in the lower end of the buried gate (BG) spaced apart from the buried gate (BG) (see Figure 3), or the buried except for the bit line contact forming region (BR) Formed at a lower end of the gate BG and the storage node contact forming region SR (see FIG. 4), or a portion of the storage node contact forming region SR on the side of the buried gate BG, in detail, the storage node By forming (see FIG. 5) between the contact formation region SR portion and the source / drain junction formation region (not shown) portion, the same effect as described above can be obtained.

이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Thereafter, a series of well-known subsequent steps are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명은 상기 게이트 형성 영역(GR), 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR)을 갖는 반도체 기판(100)의 상기 스토리지 노드 콘택 형성 영역(SR) 및 비트라인 콘택 형성 영역(BR) 하단부에 부분 격리막(110b)을 형성함으로써, 기생 캐패시턴스 및 접합 누설 전류를 감소시킬 수 있다. 그래서, 센스 엠프의 오프셋 특성 및 tREF 특성을 개선할 수 있다. As described above, the present invention provides the storage node contact forming region SR of the semiconductor substrate 100 having the gate forming region GR, the storage node contact forming region SR, and the bit line contact forming region BR. The parasitic capacitance and the junction leakage current may be reduced by forming the partial isolation layer 110b at the lower end of the bit line contact forming region BR. Therefore, the offset characteristic and tREF characteristic of a sense amplifier can be improved.

또한, 본 발명은 상기 게이트 형성 영역(GR)에 매몰 게이트(BG)를 형성함으로써, 후속 플러그(랜딩 플러그, 스토리지 노드 및 비트라인) 형성시 게이트 상부의 SAC 공정 마진을 증가시킬 수 있으므로, SAC 불량을 방지할 수 있다. 따라서, 본 발명은 소자의 특성 및 제조 수율을 향상시킬 수 있다. In addition, since the buried gate BG is formed in the gate formation region GR, the SAC process margin on the gate may be increased when subsequent plugs (landing plugs, storage nodes, and bit lines) are formed. Can be prevented. Therefore, the present invention can improve the characteristics and manufacturing yield of the device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명에 따른 반도체 소자를 설명하기 위한 평면도이다. 1 is a plan view for explaining a semiconductor device according to the present invention.

도 2는 본 발명의 일실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 3은 본 발명의 이실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 3 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 4는 본 발명의 삼실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a semiconductor device in accordance with a third embodiment of the present invention.

도 5는 본 발명의 사실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 5 is a cross-sectional view for describing a semiconductor device according to an embodiment of the present invention.

도 6a 내지 도 6g는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 6A through 6G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

Claims (15)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 갖는 활성 영역을 포함하는 반도체 기판 상에 SiGe층과 제1Si층의 적층패턴을 형성하는 단계; Forming a stacked pattern of a SiGe layer and a first Si layer on a semiconductor substrate including an active region having a gate forming region, a storage node contact forming region, and a bit line contact forming region; 상기 SiGe층과 제1Si층의 적층패턴을 포함한 반도체 기판의 전면 상에 제2Si층을 형성하는 단계; Forming a second Si layer on the entire surface of the semiconductor substrate including the stacked pattern of the SiGe layer and the first Si layer; 상기 제2Si층, SiGe층과 제1Si층의 적층패턴 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및 Etching the second Si layer, the SiGe layer and the first Si layer, and the semiconductor substrate to form a trench; And 상기 트렌치 내에 상기 활성 영역을 정의하는 소자분리막을 형성함과 동시에 상기 활성 영역의 게이트 형성 영역, 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 중 어느 하나의 영역에 부분 격리막을 형성하는 단계; Forming a isolation layer in the trench and forming a partial isolation layer in any one of a gate formation region, a storage node contact formation region, and a bit line contact formation region of the active region; 를 포함하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 10 항에 있어서, 11. The method of claim 10, 상기 부분 격리막은 상기 활성 영역의 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역 부분에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. And the partial isolation layer is formed in the storage node contact formation region and the bit line contact formation region portion of the active region. 제 10 항에 있어서, 11. The method of claim 10, 상기 부분 격리막은 상기 활성 영역의 게이트 형성 영역 부분에 형성되는 것 을 특징으로 하는 반도체 소자의 제조방법. And the partial isolation film is formed in a portion of the gate formation region of the active region. 제 10 항에 있어서, 11. The method of claim 10, 상기 부분 격리막은 상기 활성 영역의 게이트 형성 영역 및 스토리지 노드 콘택 형성 영역 부분에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. And the partial isolation layer is formed in the gate formation region and the storage node contact formation region portion of the active region. 제 10 항에 있어서, 11. The method of claim 10, 상기 부분 격리막은 상기 활성 영역의 스토리지 노드 콘택 형성 영역 부분에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the partial isolation layer is formed in a portion of the storage node contact forming region of the active region. 제 10 항에 있어서, 11. The method of claim 10, 상기 부분 격리막을 형성하는 단계 후, After forming the partial separator, 상기 반도체 기판의 상기 게이트 형성 영역 부분의 제2Si층을 식각하여 게이트용 홈을 형성하는 단계; Etching a second Si layer of the gate formation region of the semiconductor substrate to form a gate groove; 상기 홈 내에 매몰 게이트를 형성하는 단계; Forming a buried gate in the groove; 상기 매몰 게이트, 소자분리막 및 부분 격리막이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 및 Forming an interlayer insulating film on the semiconductor substrate on which the buried gate, the device isolation film, and the partial isolation film are formed; And 상기 층간 절연막을 식각하여 상기 층간 절연막 내에 상기 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역과 각각 콘택되도록 도전 패턴을 형성하는 단계; Etching the interlayer insulating layer to form a conductive pattern in the interlayer insulating layer to be in contact with the storage node contact forming region and the bit line contact forming region, respectively; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device further comprising.
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