KR101031798B1 - 3d nitride resonant tunneling semiconductor device and manufacturing method thereof - Google Patents

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임기식
김기원
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경북대학교 산학협력단
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Abstract

PURPOSE: A 3D nitride resonant tunneling semiconductor device and a manufacturing method thereof are provided to improve a resonant tunneling effect by forming a nitride resonant tunneling structure into a 3D FIN structure. CONSTITUTION: A nitride epitaxial-growth layer having a resonance tunneling structure is formed in a substrate(10). At least one FIN structure is formed by etching an epitaxial-growth layer. An insulating layer(30) is formed in the FIN structure and in the upper part of the epitaxial-growth layer. A metal layer is deposited in a gate region at the center of the FIN structure to form a gate electrode(40). A source electrode(50) is formed in both sides of the FIN structure. The bottom of the substrate corresponding to the gate region is etched to form a drain electrode.

Description

3차원 질화물 공명 터널링 반도체 소자 및 그 제조방법{3D NITRIDE RESONANT TUNNELING SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}3D nitride resonance tunneling semiconductor device and method of manufacturing the same {3D NITRIDE RESONANT TUNNELING SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 고효율과 고 신뢰성을 갖는 3차원 질화물 공명 터널링 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a nitride semiconductor device and a method of manufacturing the same, and more particularly to a three-dimensional nitride resonance tunneling semiconductor device having a high efficiency and a high reliability.

공명 터널링 다이오드(RTD : Resonant Tunneling Diode)는 양자 투과율이 양자 우물 각각에 있는 양자화된 전자의 에너지 준위들이 서로 일치할 때 전자의 흐름이 급격히 증가하게 되는 현상을 이용하여 빠른 수송 속도와 부성저항(NDR : Negative Differential Resistance) 특성을 가지고 있다.Resonant Tunneling Diodes (RTDs) utilize a phenomenon in which the flow of electrons increases rapidly when the quantum transmittances coincide with the energy levels of quantized electrons in each of the quantum wells. : Negative Differential Resistance

이는 수백 GHz에서부터 수 THz(100GHz ~ 10THz)까지의 초고주파를 발진할 수 있기 때문에, 광 신호 변조에 필요한 마이크로파의 신호원으로 사용이 가능하고, 테라 bps(Tera-bps)급 전송에 이용이 가능하다. 또한, 광 소자와의 단일 기판 집적화를 통하여 초고속 집적 회로 구현이 가능하며, 우편물 등의 비파괴 검사시 이용이 가능하고, 생체에 대한 안전성으로 인하여 X-선을 대체할 수 있는 등, 검사, 의학 분야, 및 기타 여러 분야에서 응용이 가능하다.It can oscillate very high frequencies from several hundred GHz to several THz (100 GHz to 10 THz), so it can be used as a microwave signal source for optical signal modulation, and can be used for tera bps (Tera-bps) transmission. . In addition, it is possible to implement ultra-high-speed integrated circuits by integrating a single substrate with an optical device, and can be used for non-destructive inspection such as postal matters, and to replace X-rays due to the safety of living bodies. It can be applied in various fields.

이러한 공명 터널링 다이오드는 비소계(Asenide-based) Ⅲ-V족 반도체에서 처음 응용된 이후로, 최근 질 화합물(Nitride Compound) 반도체를 이용한 RTD 구조들에 대한 특성이 보고 되고 있다. 질 화합물 반도체의 경우 In과 Al과의 결합을 이용하여 이종접합을 할 경우 다른 물질과 비교하여 큰 전도대 오프셋(Conduction Band Offset:CBO)을 가지므로 소자 응용에서 여러 가지 이점이 있다.Since the resonance tunneling diode is first applied to an arsenide-based III-V semiconductor, the characteristics of RTD structures using a nitride compound semiconductor have been reported recently. In the case of heterojunction using a combination of In and Al in the quality compound semiconductor, it has a large conduction band offset (CBO) compared to other materials, and thus has various advantages in device applications.

질 화합물 반도체 높은 열적 안정성과 폭넓은 밴드갭(0.8 ~ 6.2eV)을 가지고 있어, LED를 포함한 고출력 전자부품 소자 개발 분야에서 많은 주목을 받아왔다. 그러나, 잘 알려진 바와 같이, 이차원적인 이종접합 구조 성장에 있어서 질 화물 반도체는 격자 상수와 열 팽창 계수의 차이로 인해 내부에 많은 관통 준위(Threading Dislocation)를 포함할 수 있고, 이는 모든 전자 소자로서의 응용에서 누설 전류 혹은 성능 저하를 가져오게 된다.Quality Compound Semiconductors With high thermal stability and a wide bandgap (0.8 to 6.2 eV), it has attracted much attention in the development of high-power electronic components including LEDs. As is well known, however, in two-dimensional heterojunction structure growth, nitride semiconductors can contain many threading dislocations due to differences in lattice constants and coefficients of thermal expansion, which are applications as all electronic devices. Leakage current or performance degradation at the

최근 성장 기술 중, 자발 형성되는 나노 구조(Nano Structure)는 결정 상태가 우수하고 양자 현상을 보임으로써 많은 연구가 이루어 지고 있다. 이러한 나노 구조들을 소자에 응용할 경우 소수의 전자를 이용함으로써 열 발생 문제에서 자유로우며, 크기가 작아 소자의 집적도를 크게 향상할 수 있는 등의 장점이 있다.Among the recent growth technologies, spontaneous nanostructures (Nano Structure) has been a lot of research by showing excellent crystal state and quantum phenomenon. When the nanostructures are applied to the device, by using a few electrons, they are free from heat generation problems, and the size of the nanostructures can be greatly improved.

그러나, 이러한 자발 형성된 나노 구조들은 위치, 크기, 이종접합, 결합성분비(Alloy Composition) 등의 조절에 어려움이 있어, 양자 소자로써의 응용에 걸림돌이 되고 있다. 또한, 채널의 극 미세화에 있어서 공정이 복잡하고, 상술한 누설전류로 인한 성능이 저하된다는 문제점이 있다.However, these spontaneously formed nanostructures are difficult to control the position, size, heterojunction, alloy composition, etc., which is an obstacle to application as a quantum device. In addition, there is a problem that the process is complicated in miniaturization of the channel, and the performance due to the leakage current described above is degraded.

상술한 문제를 해결하기 위한 본 발명의 과제는 공명 터널링 효과가 더 크게 높이고, 고효율의 소자를 용이하게 제조할 수 있는 제조방법을 제공하는 것뿐만 아니라, 누설전류가 매우 효과적으로 차단되는 고속/고주파 동작 및 저전력소비 낮은 노이즈를 갖는 고효율의 반도체 소자를 제공하게 위함이다.The object of the present invention for solving the above problems is not only to provide a manufacturing method which can further increase the resonance tunneling effect and to easily manufacture high-efficiency devices, but also high speed / high frequency operation in which leakage current is very effectively blocked. And low power consumption to provide a highly efficient semiconductor device having low noise.

상술한 문제를 해결하기 위한 본 발명의 제1 특징은 (a) 기판에 공명 터널링 구조를 갖는 질화물 에피 성장층을 형성하는 단계; (b) 상기 에피 성장층을 식각하여 적어도 하나의 FIN 구조를 형성하는 단계; (c) 상기 FIN 구조 및 에피층 상부에 절연막을 형성하는 단계; (d) 상기 FIN 구조의 중심부 상부에 상기 핀구조를 가로지르는 게이트 금속막을 형성하는 단계; 및 (e) 상기 FIN 구조의 양쪽 측면에 소스 전극을 형성하고, 상기 게이트 영역과 대응되는 기판 하면을 식각하여 드레인 전극을 형성하는 단계를 포함한다.A first aspect of the present invention for solving the above-mentioned problems is (a) forming a nitride epitaxial growth layer having a resonance tunneling structure on the substrate; (b) etching the epitaxial growth layer to form at least one FIN structure; (c) forming an insulating film on the FIN structure and the epi layer; (d) forming a gate metal film across the fin structure on the central portion of the FIN structure; And (e) forming source electrodes on both sides of the FIN structure, and etching a lower surface of the substrate corresponding to the gate region to form a drain electrode.

여기서, 상기 (a) 단계는, 기판에 N+ 도핑된 제1 질화물 반도체 층을 형성하는 단계; 상기 N+ 도핑된 제1 질화물 반도체 층 상부에 소정 두께의 제2 질화물 반도체 층을 형성하는 단계; 상기 제2 질화물 반도체 층 상부에 도핑되지 않은 제1 질화물 반도체층을 형성하는 단계; 상기 도핑되지 않은 제1 질화물 반도체층 상부에 소정 두께의 상기 제2 질화물 반도체 층을 형성하는 단계; 및 상기 제2 질화물 반도체 층 상부에 N+ 도핑된 제1 질화물 반도체 층을 형성하는 단계를 포함하는 것이 바람직하다.Here, step (a) may include forming an N + doped first nitride semiconductor layer on the substrate; Forming a second nitride semiconductor layer of a predetermined thickness on the N + doped first nitride semiconductor layer; Forming an undoped first nitride semiconductor layer over the second nitride semiconductor layer; Forming the second nitride semiconductor layer of a predetermined thickness on the undoped first nitride semiconductor layer; And forming an N + doped first nitride semiconductor layer over the second nitride semiconductor layer.

또한, 상기 (b) 단계는, 상기 에피 성장층 상부에 FIN 구조를 형성하기 위한 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴 상부에서 식각 가스를 이용하여 식각하여 소정 두께를 갖는 FIN 구조를 형성하는 단계를 포함하는 것이 바람직하다.In addition, the step (b), the step of forming a mask pattern for forming a FIN structure on the epitaxial growth layer; And forming an FIN structure having a predetermined thickness by etching by using an etching gas on the mask pattern.

더하여, 바람직하게는 상기 (c) 단계는 Al2O3를 원자층 증착법(ALD)을 이용하여 10 내지 30nm 두께로 증착하여 상기 절연막을 형성하는 단계인 것일 수 있고, 상기 도핑되지 않은 제1 질화물 반도체층의 두께가 상기 제2 질화물 반도체 층의 두께보다 두꺼운 것일 수 있으며, 상기 제2 질화물 반도체 층의 두께는 150nm 내지 250nm 인 것일 수 있다.In addition, preferably, the step (c) may be a step of depositing Al 2 O 3 to a thickness of 10 to 30 nm using atomic layer deposition (ALD) to form the insulating film, wherein the undoped first nitride The thickness of the semiconductor layer may be thicker than the thickness of the second nitride semiconductor layer, and the thickness of the second nitride semiconductor layer may be 150 nm to 250 nm.

그리고, 본 발명의 제2 특징은 상술한 방법으로 제조되는 3차원 공명 터널링 질화물 반도체 소자를 그 특징으로 한다.The second aspect of the present invention is characterized by a three-dimensional resonance tunneling nitride semiconductor device manufactured by the above-described method.

이와 같은 본 발명을 제공하면, 공명 터널링 효과가 더 크게 될 뿐만 아니라, 3차원 구조인 Fin 구조는 채널의 극 미세화에 있어서 대략 2배 정도의 공정상 여유를 이용할 수 있다는 점과 subthreshold 누설전류가 매우 효과적으로 차단된다는 점에서, 고속/고주파 동작 및 저전력소비 낮은 노이즈를 갖는 고효율의 반도체 소자 및 그 제조방법을 제공한다.According to the present invention, the resonance tunneling effect is not only increased, but the fin structure, which is a three-dimensional structure, can use about twice as much process margin in the polarization of the channel and the subthreshold leakage current is very high. The present invention provides a highly efficient semiconductor device having a high speed / high frequency operation, low power consumption and low noise in that it is effectively blocked, and a method of manufacturing the same.

이하에서 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 5는 본 발명에 따른 3차원 공명 터널링 질화물 반도체 소자 제조공정을 예시한 도면이다. 전체적인 본 발명의 공정 흐름을 살펴보면, 먼저 (a) 기판에 공명 터널링 구조를 갖는 질화물 에피 성장층을 형성하는 단계; (b) 상기 에피 성장층을 식각하여 적어도 하나의 FIN 구조를 형성하는 단계; (c) 상기 FIN 구조 및 에피층 상부에 절연막을 형성하는 단계; (d) 상기 FIN 구조의 중심부 상부에 상기 핀구조를 가로지르는 게이트 금속막을 형성하는 단계; 및 (e) 상기 FIN 구조의 양쪽 측면에 소스 전극을 형성하고, 상기 게이트 영역과 대응되는 기판하면을 식각하여 드레인 전극을 형성하는 단계를 포함하여 구성한다.1 to 5 illustrate a three-dimensional resonance tunneling nitride semiconductor device manufacturing process according to the present invention. Looking at the overall process flow of the present invention, firstly (a) forming a nitride epitaxial growth layer having a resonance tunneling structure on the substrate; (b) etching the epitaxial growth layer to form at least one FIN structure; (c) forming an insulating film on the FIN structure and the epi layer; (d) forming a gate metal film across the fin structure on the central portion of the FIN structure; And (e) forming source electrodes on both sides of the FIN structure, and etching the bottom surface of the substrate corresponding to the gate region to form a drain electrode.

즉, 본 발명은 질화물 공명 터널링 에피층(20)을 3차원의 FIN 구조로 형성하여 반도체 소자를 제조하는 용이한 방법을 제공함으로써, 고출력 파워소자에 적용이 가능한 고효율의 반도체 소자를 용이하게 제공할 수 있을 뿐만 아니라, 고속/고주파 동작 및 저저력소비, 낮은 노이즈를 갖는 양질의 반도체 소자를 제공할 수 있게 된다.That is, the present invention provides an easy method for manufacturing a semiconductor device by forming the nitride resonance tunneling epitaxial layer 20 in a three-dimensional FIN structure, thereby easily providing a high-efficiency semiconductor device that can be applied to high output power devices. In addition, it is possible to provide a high quality semiconductor device having high speed / high frequency operation, low power consumption, and low noise.

도 1은 본 발명에서 적용하는 질화물 공명 터널링 에피층(20)을 나타낸 도면이다. 도 1에 나타낸 바와 같이, 먼저 실리콘, SiC 또는 사파이어 등과 같이 반도 체 기판(10)에 버퍼층(21)을 먼저 형성하고, 버퍼층(21) 상부에 N 도핑된 제1 질화물 반도체 층(22)을 형성한다. 1 is a view showing a nitride resonance tunneling epi layer 20 applied in the present invention. As shown in FIG. 1, first, a buffer layer 21 is first formed on a semiconductor substrate 10, such as silicon, SiC, or sapphire, and an N-doped first nitride semiconductor layer 22 is formed on the buffer layer 21. do.

그리고 나서, 다시 N+ 도핑된 제1 질화물 반도체 층(22) 상부에 약 200nm 두께의 제2 질화물 반도체 층(23)을 형성하고, 그 위에 도핑되지 않은 제1 질화물 반도체 층(25)을 약 500nm 두께로 에피 성장한다. 중심에 양자웰을 형성하기 위해 상기 도핑되지 않은 제1 질화물 반도체 층(25)을 중심으로 대칭적으로 다시 약 200nm 두께의 제2 질화물 반도체 층(27)을 에피 성장하고, 다시 그 상부에 N+ 도핑된 제1 질화물 반도체 층(29)을 형성함으로써, 질화물 공명 터널링 에피층(20)을 형성하게 된다.Then, a second nitride semiconductor layer 23 having a thickness of about 200 nm is formed on the N + doped first nitride semiconductor layer 22 again, and the undoped first nitride semiconductor layer 25 is about 500 nm. Grow epitaxially. Epitaxially grow a second nitride semiconductor layer 27 about 200 nm thick again symmetrically about the undoped first nitride semiconductor layer 25 to form a quantum well in the center, and again N + By forming the doped first nitride semiconductor layer 29, the nitride resonance tunneling epi layer 20 is formed.

여기서 제1 질화물 반도체 층(22, 25,29)은 GaN 층이 바람직하고, 제2 질화물 반도체 층(23,27)은 AlGaN 층 또는 AlN 층이 바람직하다. 이와 같이, 밴드갭이 서로 다른 질화물 반도체 층을 도핑되지 않으 GaN 층을 중심으로 대칭적으로 적측하여 형성하는 공명 터널링 에피층(20)을 형성한다. 에피층(20)은 MOCVD 또는 MBE 법으로 형성하는 것이 바람직하다. 이는 박막의 에피 성장층을 형성하기 쉽고, 보다 정밀하게 두께 속도등을 제어할 수 있는 장점이 있기 때문이다.The first nitride semiconductor layers 22, 25, and 29 are preferably GaN layers, and the second nitride semiconductor layers 23, 27 are preferably AlGaN layers or AlN layers. As such, the resonance tunneling epitaxial layer 20 is formed by symmetrically dropping the nitride semiconductor layers having different band gaps from each other without being doped. The epi layer 20 is preferably formed by MOCVD or MBE. This is because it is easy to form the epitaxial growth layer of the thin film, and there is an advantage that can control the thickness rate and the like more precisely.

여기서 MOCVD법은 유기금속화합물과 수소화합물의 가스 열분해 반응에 의하여 반도체 박막을 기판(10)위에 성장시키는 에피탁시 방법으로 1968년 GaAs 박막 성장을 시작으로 발전되어 많은 반도체의 성장에 응용되고 있다. 특히 1982년 MOCVD를 이용하여 제조한 수십 나노크기의 저차원 물질에서 일반 벌크구조와는 다 른 독특한 특성이 발견된 이래, MOCVD법은 3차원 에피탁시 공정 이외에도 다양한 저차원 나노구조체의 합성에도 응용되고 있다.The MOCVD method is an epitaxial method of growing a semiconductor thin film on a substrate 10 by gas pyrolysis of an organometallic compound and a hydrogen compound. The MOCVD method has been developed since GaAs thin film growth in 1968 and has been applied to the growth of many semiconductors. In particular, in 1982, MOCVD method was applied to the synthesis of various low-dimensional nanostructures in addition to the three-dimensional epitaxy process, since the unique characteristics of the tens of nanoscale low-dimensional materials manufactured by MOCVD were discovered in 1982. It is becoming.

MOCVD를 이용한 GaN의 에피성장은 Si, SiC, sapphire 등과 같은 기판(10)과의 격자부정합을 해결하기 위해서 상술한 바와 같이, 실리콘(Si) 기판(10) 위에 GaN 버퍼층(buffer layer)(AlN)(15)을 성장하고 다시 그 위에 GaN 에피층(30)을 성장시키는 2단 성장법이 사용된다.The epitaxial growth of GaN using MOCVD is performed on the GaN buffer layer (AlN) on the silicon (Si) substrate 10 as described above to solve the lattice mismatch with the substrate 10 such as Si, SiC, sapphire, and the like. A two-stage growth method of growing (15) and growing the GaN epitaxial layer 30 thereon is used.

2단 성장법은 에피층 성장온도 이상(1100℃)에서 열 에칭(Thermal etching)을 한 후 550℃ 근처에서 GaN 버퍼층(AlN)(21)을 성장하고 1050℃ 이상에서 GaN 에피층(23)을 성장시키는 방법이다. 이처럼 MOCVD법은 박막형성 반응에 사용되는 반응가스의 공급원이 유기금속전구체로 낮은 온도에서 공급원의 분압이 높고 분해가 잘되는 장점이 있으므로 박막 증착시 반응가스의 공급을 원활하게 할 수 있다. 또한, 고순도로 정제된 공급원을 사용할 수 있어 성장되는 박막의 특성을 우수하게 할 수 있다. In the two-stage growth method, thermal etching is performed at the epitaxial growth temperature or higher (1100 ° C.), and then the GaN buffer layer (AlN) 21 is grown at about 550 ° C., and the GaN epitaxial layer 23 is formed at 1050 ° C. or more. How to grow. As such, the MOCVD method has an advantage that the source of the reaction gas used in the thin film formation reaction is an organometallic precursor having a high partial pressure of the source at a low temperature and good decomposition. In addition, a highly purified source can be used to improve the properties of the growing thin film.

또한, 2차원 전자가스(2DEG)는 도핑되지 않은(Undoped) 더 작은 밴드갭 물질 내의 축적층이고 매우 높은 과잉 쉬트 전자(sheet electron) 농도를 가질 수 있다. 또한 더 넓은 밴드갭 반도체에서 나온 전자는, 이온화된 불순물의 산란(scattering)이 감소되기 때문에 높은 전자이동도를 보이며 2DEG로 이동한다.In addition, the two-dimensional electron gas (2DEG) is an accumulation layer in the undoped smaller bandgap material and may have a very high excess sheet electron concentration. Electrons from wider bandgap semiconductors also migrate to 2DEG with high electron mobility because of the reduced scattering of ionized impurities.

이같은 높은 캐리어 농도와 높은 캐리어 이동도의 결합은 HEMT에 매우 큰 트랜스컨덕턴스를 부여할 수 있고, 고주파 응용에 있어서 금속-반도체 전계효과 트랜지스터에 비하여 더욱 강력한 성능상의 이점을 제공할 수 있다. This combination of high carrier concentrations and high carrier mobility can impart very large transconductances to HEMTs and can provide more powerful performance advantages over metal-semiconductor field effect transistors in high frequency applications.

그리고, 본 발명에서 적용하는 공명 터널링 구조는 공명 터널링 효과(Resonant Tunneling Effect)를 일으키는 반도체 층의 적층구조를 말한다. 공명 터널링 효과는 양자 투과율은 두 우물 각각에 있는 양자화된 전자의 에너지 준위들이 서로 일치할 때 전자의 흐름이 급격히 증가하게 되는 현상을 말하는 것으로, 드브로이 파장(~약 1000nm) 정도 두께의 층 구조를 인위적으로 쌓아올린 구조에서 전류를 흘려 보내는 경우 나타나는 현상이다.In addition, the resonance tunneling structure applied in the present invention refers to a stacked structure of a semiconductor layer causing a resonance tunneling effect. The resonance tunneling effect refers to a phenomenon in which quantum transmittance rapidly increases when the energy levels of quantized electrons in each of two wells coincide with each other. This phenomenon occurs when an electric current flows in an artificially stacked structure.

즉, 고주파수의 신호 처리를 위해서는 작은 커패시턴스가 요구되는데, 공명 터널링터널 다이오드는 일반적인 터널 다이오드의 도핑 수준보단 훨씬 낮은 도핑수준을 요구되어 상대적으로 작은 커패시턴스를 갖는 이점이 있기 때문에, 본 발명에서 공명 터널링 구조를 갖는 질화물 반도체 소자 및 그 제조방법을 제공하고자 하는 것이다. That is, a small capacitance is required for high frequency signal processing, and the resonance tunneling tunnel diode has a relatively low capacitance because it requires a much lower doping level than the doping level of a general tunnel diode. It is to provide a nitride semiconductor device and a method of manufacturing the same.

도 2는 본 발명에 따른 실시예의 공정 중 하나로서, 공명 터널링 에피층을 식각하는 공정을 예시한 도면이고, 도 3은 E-Beam으로 식각하여 3차원 공명 터널링 FIN 구조가 형성된 모습을 나타낸 도면이다. 도 2에 나타낸 바와 같이, 도 1에서 형성한 공명 터널링 에피층(20) 상부에 FIN 구조를 형성하기 위한 마스크 패턴(35)을 형성하고, 그 상부에 에칭가스로 BCL3/CL2 혼합가스(37)를 분사하여 식각을 진행한다. 식각은 PR을 ZEP520AEB로 하고 E-Beam 에칭을 수행하는데, 10nm ~ 100nm 정도의 두께를 갖는 FIN 구조를 형성한다. 즉, 도 2에 나타난 식각공정을 수행하게 되면, 실리콘과 같은 기판상에 도 1에서 상술한 공명 터널링 에피층이 FIN 모양을 갖는 2개의 3차원 구조를 형성하게 된다.(도 3 참조) 물론 FIN 구조의 개수는 소자 의 용도 및 공정상 요구되는 환경에 따라 하나 또는 복수개로 형성할 수 있음은 물론이다.2 is a view illustrating a process of etching a resonance tunneling epi layer as one of the embodiments of the present invention, and FIG. 3 is a view illustrating a three-dimensional resonance tunneling FIN structure formed by etching with an E-Beam. . As shown in FIG. 2, a mask pattern 35 for forming a FIN structure is formed on the resonance tunneling epitaxial layer 20 formed in FIG. 1, and a BCL3 / CL2 mixed gas 37 is formed thereon as an etching gas. Etch by spraying. Etching is performed by E-Beam etching with PR as ZEP520AEB, which forms a FIN structure having a thickness of about 10 nm to 100 nm. That is, when the etching process shown in FIG. 2 is performed, the resonance tunneling epi layer described above with reference to FIG. 1 forms two three-dimensional structures having a FIN shape on a substrate such as silicon (see FIG. 3). Of course, the number of structures can be formed in one or a plurality depending on the use of the device and the environment required in the process.

최근 최소 선폭이 45nm 이하인 소자구조가 개발이 시작되고, 이에 따른 공정 기술의 개발과 더불어 양자 효과, 불확실한 전류 흐름과 같은 물리적 신영역과 과다한 전력 소모, 설계의 복잡성, 터널링(tunneling)과 같은 기술적 어려움을 극복하려는 연구가 시도되고 있다.In recent years, device structures with a minimum line width of 45 nm or less have begun to be developed, and along with the development of process technologies, physical new areas such as quantum effects and uncertain current flow, excessive power consumption, design complexity, and tunneling are difficult. Research is attempting to overcome this problem.

즉, 나노-스케일(nano-scale)의 게이트(gate)를 갖는 소자가 당면할 여러 종류의 기술적 문제점을 해결하기 위한 연구개발이 주로 시도되고 있다. 이러한 기술의 진보를 이룰 기대가 되는 주요 후보로서 SOI(Silicon On Insulator) 소자를 들 수 있고, 이종 접합 소자에 의한 새로운 양자 물리가 적용되는 소자 구조(architecture)의 변화를 들 수 있다. 이상과 같이 2차원 채널의 채용이 한계에 다다름에 따라 3차원 구조의 채널을 소자에 채용하는 방향으로 시도가 이루어지고 있다.That is, research and development are mainly attempted to solve various kinds of technical problems that devices having nano-scale gates will face. The main candidates expected to achieve such advances include a silicon on insulator (SOI) device, and a change in device architecture to which new quantum physics is applied by heterojunction devices. As mentioned above, as the adoption of a two-dimensional channel reaches its limit, an attempt has been made to employ a three-dimensional channel in a device.

또한 고전 물리와 통계에 의한 소자구조나 공정 그리고 회로구동의 제어가 매우 곤란한 스케일에 도달됨에 따라, 종래의 기술로는 재현성과 균일성을 제어하기 어려워지고 있다. 이를 극복하기 위한 차세대 반도체 기술의 향방에 관심이 쏠리고 있다. 이러한 차세대 반도체 소자로 주목되고 있는 반도체 소자 형태 중의 하나로 HEMT로 알려지기도 한 MODFET(MOdulation Doped Field Effect Transistor)를 예로 들 수 있다. 이러한 MODFET 소자에 IV족 반도체는 물론 III-V 화합물반도체의 이종접합층을 채용하는 시도가 이루어지고 있다.[K.H. Shim,et al., Solid-State Technology, Mar. 51-56, 2004] In addition, as control of device structures, processes, and circuit driving by classical physics and statistics has reached a very difficult scale, it has become difficult to control reproducibility and uniformity with conventional techniques. In order to overcome this problem, attention is focused on the direction of next-generation semiconductor technology. One of the types of semiconductor devices that are attracting attention as such next-generation semiconductor devices is MODFET (MOdulation Doped Field Effect Transistor), also known as HEMT. Attempts have been made to employ heterojunction layers of III-V compound semiconductors as well as group IV semiconductors in such MODFET devices. [K.H. Shim, et al., Solid-State Technology, Mar. 51-56, 2004]

이와 마찬가지로 3차원 구조인 Fin-MOS에 대한 기술개발이 활발하여 30nm 대 이하에서 채널의 극미세화에 있어서 대략 2배 정도의 공정상 여유를 이용할 수 있다는 점과 subthreshold 누설전류가 매우 효과적으로 차단된다는 점이 큰 장점이다. 즉, 3차원의 이종접합 구조, 그리고 응력을 제어하는 고속화 효과를 부가한 구조 등이 신소자를 창출하는데 핵심기술로 부상하고 있다는 점에서 본 발명에서 제안하는 질화물의 이종접합 구조와 공명터널링 구조 및 3차원 구조의 결합은 상술한 고출력, 고주파, 고효율의 반도체 소자를 용이하게 제작할 수 있는 큰 장점을 제공하게 된다. Similarly, the technology development for the Fin-MOS, a three-dimensional structure, has been actively developed, which makes it possible to use about twice as much process margin in the micro-miniaturization of the channel at 30 nm or less and that the subthreshold leakage current is effectively blocked. It is an advantage. In other words, since the three-dimensional heterojunction structure and the structure that adds the speed-up effect to control the stress are emerging as a core technology for creating a new device, the heterojunction structure and resonance tunneling structure of the nitride proposed in the present invention and The combination of the three-dimensional structure provides a great advantage to easily fabricate the above-described high power, high frequency, high efficiency semiconductor device.

도 4는 본 발명에 따른 실시예의 공정 중 하나로서, 절연막을 형성하는 공정을 예시한 도면이다. 도 4에 나타낸 바와 같이, 식각을 통한 3차원 공명 터널링 FIN 구조(20)가 형성된 후, 그 상부에 10nm ~ 30nm 두께의 절연막(30)을 형성한다. 여기서 절연막은 Al2O3를 원자층 증차법(ALD:Atomic Layer Deposition)을 이용하여 증착한다. 원자층 증착법(ALD)는 반도체 제조 공정 중 화학적으로 달라붙는 단원자층의 현상을 이용한 나노 박막 증착 기술로, 웨이퍼 표면에서 분자의 흡착과 치환을 번갈아 진행함으로 원자층 두께의 초미세 층간(layer-by-layer) 증착이 가능하고, 산화물과 금속 박막을 최대한 얇게 쌓을 수 있으며, 가스의 화학반응으로 형성된 입자들을 웨이퍼 표면에 증착시키는 화학 기상 증착(CVD)보다 낮은 온도(500도 이하)에서 막질을 형성할 수 있기 때문에, 본 발명에 절연막과 같은 얇은 박막을 증착하는데 바람직하다.4 is a view illustrating a process of forming an insulating film as one of the processes of the embodiment according to the present invention. As shown in FIG. 4, after the three-dimensional resonance tunneling FIN structure 20 is formed through etching, an insulating film 30 having a thickness of 10 nm to 30 nm is formed thereon. In this case, the insulating film is deposited by Al 2 O 3 using atomic layer deposition (ALD). Atomic Layer Deposition (ALD) is a nano thin film deposition technology that utilizes the phenomenon of monoatomic layers that are chemically attached during the semiconductor manufacturing process.Atomic layer thickness is obtained by alternating the adsorption and substitution of molecules on the wafer surface. -layer deposition, oxide and metal thin films can be stacked as thin as possible, and film formation at lower temperatures (500 degrees or less) than chemical vapor deposition (CVD), which deposits particles formed by the chemical reaction of gases on the wafer surface Since it is possible to do so, it is preferable to deposit a thin film such as an insulating film in the present invention.

도 5는 본 발명에 따른 실시예의 공정 중 마지막 공정으로서, 게이트, 소스/드레인 전극을 형성하는 공정을 예시한 도면이다. 도 5에 나타낸 바와 같이, 3차원 공명 터널링 FIN 구조(20)의 상부에 절연막(Al2O3)(30) 형성된후, FIN 구조의 중심부의 게이트 영역에 금속막을 증착하여(Metalization) 게이트 전극(40)을 형성하고, 그 양쪽 측면 부위에 상기의 절연막(Al2O3)을 제거하여 소스 전극(50)을 형성한다.5 is a view illustrating a process of forming a gate and a source / drain electrode as a final process of an embodiment according to the present invention. As shown in FIG. 5, an insulating film (Al 2 O 3 ) 30 is formed on the 3D resonance tunneling FIN structure 20, and then a metal film is deposited on the gate region of the center of the FIN structure (Metalization). 40 is formed, and the insulating film Al 2 O 3 is removed on both side portions thereof to form the source electrode 50.

그리고, 게이트 영역과 대응되는 기판의 하부면 일부를 식각하여 상기 N+ 도핑된 GaN 층(22)과 연결하여 금속 또는 합금을 재질로 하는 드레인 전극을 형성하여 최종적으로 소자를 완성하게 된다.(도시하지 않음) 물론, 기판 하부면이 아닌, 기판의 측면(lateral)을 식각하여 드레인 전극을 형성하는 것도 가능하다.A portion of the lower surface of the substrate corresponding to the gate region is etched and connected to the N + doped GaN layer 22 to form a drain electrode made of a metal or an alloy to finally complete the device. Of course, it is also possible to form the drain electrode by etching the lateral side of the substrate, not the bottom surface of the substrate.

도 5의 (b)는 도 5의 (a)에서 A-A' 의 공명 터널링 3차원 FIN 구조의 단면을 나타낸 도면이다. 도 5의 (b)에 나타낸 바와 같이, FIN 구조의 내부에는 상술한 밴드갭이 서로 다른 질화물 반도체 층을 대칭적으로 적층한 공명 터널링 에핑층이 형성되어 있고, 그 외부면에 절연막(30)이 증착되며, 그 상부에 다시 게이트 전극(40)을 형성한 모양이다. 이처럼, 공명 터널링 FIN 구조와 게이트 전극이 절연막(Al2O3)(30)을 통하여 절연됨으로써, 게이트 전극에서 인가되는 바이어스에 의한 전계를 형성해 공명 터널링 구조를 통과하여 흐르는 소스/드레인 전류를 제어하는 구조를 형성하게 된다. FIG. 5B is a cross-sectional view of the resonance tunneling three-dimensional FIN structure of AA ′ in FIG. 5A. As shown in FIG. 5B, a resonance tunneling ping layer in which the nitride semiconductor layers having different band gaps are symmetrically stacked is formed inside the FIN structure, and an insulating film 30 is formed on the outer surface thereof. It is deposited, and the gate electrode 40 is formed on the top thereof. As such, the resonance tunneling FIN structure and the gate electrode are insulated through the insulating layer (Al 2 O 3 ) 30 to form an electric field by a bias applied from the gate electrode to control the source / drain current flowing through the resonance tunneling structure. To form a structure.

도 6은 본 발명에 적용되는 공명 터널링 에피층(20) 및 각 전극의 연결 모식도를 나타낸 도면이다. 도 6에 나타낸 바와 같이, 에피층(20)의 중심에는 상대적으로 낮은 밴드갭을 갖는 도핑되지 않은 제1 질화물 반도체 층(25)으로 GaN층이 위치하고, 도핑되지 않은(Undoped) GaN 층(25) 양쪽에 보다 높은 밴드갭을 갖는 제2 질화물 반도체 층(23,27)인 AlGaN 층이 형성되어 공명 터널링 에피층(20)이 형성된다. 6 is a view showing a connection schematic diagram of the resonance tunneling epitaxial layer 20 and each electrode applied to the present invention. As shown in FIG. 6, the GaN layer is positioned at the center of the epi layer 20 as the undoped first nitride semiconductor layer 25 having a relatively low band gap, and the undoped GaN layer 25 is shown. An AlGaN layer, which is a second nitride semiconductor layer 23, 27 having a higher bandgap on both sides, is formed to form a resonance tunneling epi layer 20.

이와 같은 구조는 상기 공명 터널링 에피층을 양쪽에서 지지하고 있는 N+ 도핑된 GaN층(22,29)에 각각 소스 드레인 전극에 바이어스를 인가하면, 소스 전극에서 공명 터널링 에피층(20)을 통과하여 드레인 전극으로 전류가 흐르게 되는데, 그 사이의 게이트 전극에서 인가되는 바이어스에 의해 전계를 형성하여 제어하는 구조로 이루어져 있다. 여기서 게이트 전극은 공명 터널링 에피층의 외곽에 절연막으로 절연되어 있어서, 누설 전류를 줄이고 3차원 적인 바이어스 인가에 의한 전계 제어를 이룰 수 있게 된다.Such a structure is applied to the N + doped GaN layers 22 and 29 supporting the resonance tunneling epi layer on both sides, and when a bias is applied to the source drain electrode, the source electrode passes through the resonance tunneling epi layer 20. The current flows to the drain electrode, and has a structure in which an electric field is formed and controlled by a bias applied from the gate electrode therebetween. Here, the gate electrode is insulated with an insulating film on the outer side of the resonance tunneling epi layer, thereby reducing leakage current and achieving electric field control by applying a three-dimensional bias.

도 7은 본 발명에 따른 제조방법으로 제조된 소자로서, 공명 터널링 소자의 원리 및 그 동작 설명을 나타낸 도면이다. 도 7의 (a)는 공명 터널링 에피층의 밴드 다이어그램을 나타낸 도면이고, 도 7의 (b) 및 (c)는 공명 터널링 반도체 소자의 동작 원리를 나타내는 도면이다.Figure 7 is a device manufactured by the manufacturing method according to the present invention, a view showing the principle of the resonance tunneling device and its operation description. FIG. 7A is a diagram illustrating a band diagram of a resonance tunneling epi layer, and FIGS. 7B and 7C are diagrams illustrating an operating principle of a resonance tunneling semiconductor device.

도 7의 (a)에 나타낸 바와 같이, 에피층의 외곽(N+ 도핑된 GaN 층)인 Ⅰ,Ⅱ,Ⅵ,Ⅶ 영역은 상대적으로 작은 밴드갭을 가지고 있고, 에피층(20)의 제2 질화물 반 도체 층(AlGaN 층)인 Ⅲ,Ⅴ영역은 접하는 영역보다 높은 밴드갭을 가지고 있어서, 양자 장벽(Quantum Well) 역할을 하게 된다. 그리고, 중심부에 위치하는 도핑되지 않은 제1 질화물 반도체 층(Undoped GaN)인 Ⅳ 영역은 양자 장벽 사이에 위치하며, 전자는 이 영역에 구속되게 된다. 결과적으로 영역 Ⅲ,Ⅳ,Ⅴ에 의해 양자 우물을 형성하게 되는 구조이다.As shown in FIG. 7A, the regions I, II, VI, and V of the outer layer (N + doped GaN layer) of the epi layer have a relatively small band gap, and the second layer of the epi layer 20 is shown. The III and V regions, which are nitride semiconductor layers (AlGaN layers), have a higher bandgap than the contacting regions, and thus serve as quantum barriers. The region IV, which is an undoped first nitride semiconductor layer (Undoped GaN) located at the center, is located between the quantum barriers and electrons are constrained to the region. As a result, the quantum wells are formed by the regions III, IV, and V. FIG.

도 7의 (b)는 본 발명의 공명 터널링 소자의 동작 중 off 상태를 나타낸 도면이다. 도 7의 (b)에 나타낸 바와 같이, 소스/드레인 양단에 전압을 인가하게 되면, 소스 영역에서 운동에너지를 가진 전자가 생성되고, 영역 Ⅰ,Ⅱ 내 전자의 에너지 준위와 영역 Ⅳ,Ⅵ,Ⅶ내 전자의 에너지 준위에 의해 소자의 on/off가 결전되는데, 생성한 전자의 에너지 준위와 양자 우물 내 전자의 에너지 준위가 같지 않으면 소자는 off 상태가 되어, 공명 터널링 현상이 발생하지 않는다. 즉, 전류는 소자를 통과하지 못하는 상태가 된다.Figure 7 (b) is a view showing an off state during operation of the resonance tunneling element of the present invention. As shown in FIG. 7B, when a voltage is applied across the source / drain, electrons having kinetic energy are generated in the source region, and the energy levels of the electrons in the regions I and II and the regions IV, VI, VIII The on / off of the device is determined by the energy level of the electrons. If the energy level of the generated electrons and the energy level of the electrons in the quantum well are not the same, the device is turned off and resonance tunneling does not occur. In other words, the current does not pass through the device.

도 7의 (c)는 본 발명의 공명 터널링 소자의 동작 중 on 상태를 나타낸 도면이다. 도 7의 (c)에 나타낸 바와 같이, 생성한 전자의 에너지 준위가 양자 우물 내 전자의 에너지 준위와 같은 경우, 공명 터널링 현상이 발생되어 양자 우물내로 전자가 유입되고, 양자 우물 내 전자의 에너지 준위가 출력단 영역 내 전자의 에너지 준위가 같아게지게 되면, 다시 공명 터널링 현상이 발생하여, 출력단으로 전자가 유출됨으로써, 전류는 소자를 통과하게 된다. 즉, 소자는 on 상태가 된다.Figure 7 (c) is a view showing an on state during operation of the resonance tunneling element of the present invention. As shown in FIG. 7C, when the energy level of the generated electron is the same as the energy level of the electron in the quantum well, a resonance tunneling phenomenon occurs and electrons flow into the quantum well, and the energy level of the electron in the quantum well is generated. When the energy levels of the electrons in the output end region become equal, resonance tunneling occurs again, and electrons flow out to the output end, so that current passes through the device. That is, the device is turned on.

이와 같이, 본 발명은 질화물 공명 터널링 구조를 3차원 FIN 구조로 형성함으로써, 기존 GaAs 보다 큰 밴드갭으로 인해 공명 터널링 효과가 더 크게 될 뿐만 아니라, 3차원 구조인 Fin 구조는 채널의 극미세화에 있어서 대략 2배 정도의 공정상 여유를 이용할 수 있다는 점과 subthreshold 누설전류가 매우 효과적으로 차단된다는 점에서, 고속/고주파 동작 및 저전력소비 낮은 노이즈를 갖는 고효율의 반도체 소자 및 그 제조방법을 제공한다.As described above, the present invention forms a nitride resonance tunneling structure as a three-dimensional FIN structure, and thus the resonance tunneling effect is increased due to a larger band gap than the conventional GaAs. The present invention provides a highly efficient semiconductor device having a high speed / high frequency operation, low power consumption and low noise in that a process margin of approximately twice and a subthreshold leakage current are effectively cut off can be provided.

본 발명 공정의 단계는 완전 시계열적 순서에 의한 것이라고 한정하는 것은 아니고, 일반적인 반도체고 공정에 적용하는 순서에 따라 발명을 이해하기 쉽게 기재한 것으로, 발명의 공정 순서는 필요에 따라 변경 또는 수정 가능함은 물론이다. 그리고, 질화물 반도체라 함은 질화물을 포함하는 다양한 반도체를 의미하며 상기 실시예에서 적용하는 반도체에 한정하는 것은 아니다.The steps of the process of the present invention are not limited to those in a complete time series order, but the invention is easily described according to the order of application to a general semiconductor high process, and the process order of the invention can be changed or modified as necessary. Of course. In addition, the nitride semiconductor refers to various semiconductors including nitride, and is not limited to the semiconductor applied in the above embodiment.

이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능 하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it is well known in the art that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.

도 1은 본 발명에 따른 실시예의 공정 중 하나로서, 질화물 공명 터널링 에피 층을 형성하는 것을 나타낸 도면,1 is a view of forming a nitride resonance tunneling epi layer as one of the processes of an embodiment according to the invention,

도 2는 본 발명에 따른 실시예의 공정 중 하나로서, 공명 터널링 에피층을 시각하는 공정을 예시한 도면,2 is a view illustrating a process for visualizing a resonance tunneling epi layer as one of the processes of an embodiment according to the present invention;

도 3은 본 발명에서 따 E-Beam으로 식각하여 3차원 공명 터널링 FIN 구조가 형성된 모습을 나타낸 도면,3 is a view showing a three-dimensional resonance tunneling FIN structure formed by etching with E-Beam in the present invention,

도 4는 본 발명에 따른 실시예의 공정 중 하나로서, 절연막을 형성하는 공정을 예시한 도면,4 is a view illustrating a process of forming an insulating film as one of the processes of the embodiment according to the present invention;

도 5는 본 발명에 따른 실시예의 공정 중 마지막 공정으로서, 게이트, 소스/드레인 전극을 형성하는 공정을 예시한 도면,FIG. 5 is a view illustrating a process of forming gate and source / drain electrodes as a final process of an embodiment according to the present invention; FIG.

도 6은 본 발명에 적용되는 공명 터널링 에피층 및 각 전극의 연결 모식도를 나타낸 도면,6 is a view showing a connection schematic diagram of the resonance tunneling epi layer and each electrode applied to the present invention,

도 7은 본 발명에 따른 제조방법으로 제조된 소자로서, 공명 터널링 소자의 원리 및 그 동작 설명을 나타낸 도면이다.Figure 7 is a device manufactured by the manufacturing method according to the present invention, a view showing the principle of the resonance tunneling device and its operation description.

Claims (7)

(a) 기판에 공명 터널링 구조를 갖는 질화물 에피 성장층을 형성하는 단계;(a) forming a nitride epitaxial growth layer having a resonance tunneling structure on the substrate; (b) 상기 에피 성장층을 식각하여 적어도 하나의 FIN 구조를 형성하는 단계;(b) etching the epitaxial growth layer to form at least one FIN structure; (c) 상기 FIN 구조 및 에피층 상부에 절연막을 형성하는 단계;(c) forming an insulating film on the FIN structure and the epi layer; (d) 상기 FIN 구조의 중심부 상부에 상기 핀구조를 가로지르는 게이트 금속막을 형성하는 단계; 및(d) forming a gate metal film across the fin structure on the central portion of the FIN structure; And (e) 상기 FIN 구조의 양쪽 측면에 소스 전극을 형성하고, 상기 게이트 영역과 대응되는 기판하면을 식각하여 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 공명 터널링 질화물 반도체 소자 제조방법.(e) forming a source electrode on both sides of the FIN structure, and etching a lower surface of the substrate corresponding to the gate region to form a drain electrode. 제1항에 있어서,The method of claim 1, 상기 (a) 단계는,In step (a), 기판에 N+ 도핑된 제1 질화물 반도체 층을 형성하는 단계;Forming an N + doped first nitride semiconductor layer on the substrate; 상기 N+ 도핑된 제1 질화물 반도체 층 상부에 소정 두께의 제2 질화물 반도체 층을 형성하는 단계;Forming a second nitride semiconductor layer of a predetermined thickness on the N + doped first nitride semiconductor layer; 상기 제2 질화물 반도체 층 상부에 도핑되지 않은 제1 질화물 반도체층을 형성하는 단계;Forming an undoped first nitride semiconductor layer over the second nitride semiconductor layer; 상기 도핑되지 않은 제1 질화물 반도체층 상부에 소정 두께의 상기 제2 질화물 반도체 층을 형성하는 단계; 및Forming the second nitride semiconductor layer of a predetermined thickness on the undoped first nitride semiconductor layer; And 상기 제2 질화물 반도체 층 상부에 N+ 도핑된 제1 질화물 반도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 공명 터널링 질화물 반도체 소자 제조방법.Forming a N + doped first nitride semiconductor layer over the second nitride semiconductor layer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 (b) 단계는,In step (b), 상기 에피 성장층 상부에 FIN 구조를 형성하기 위한 마스크 패턴을 형성하는 단계;Forming a mask pattern for forming a FIN structure on the epitaxial growth layer; 상기 마스크 패턴 상부에서 식각 가스를 이용하여 식각하여 소정 두께를 갖는 FIN 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 공명 터널링 질화물 반도체 소자 제조방법.And forming an FIN structure having a predetermined thickness by etching using an etching gas on the mask pattern. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 (c) 단계는 Al2O3 를 원자층 증착법(ALD)을 이용하여 10 내지 30nm 두께로 증착하여 상기 절연막을 형성하는 단계인 것을 특징으로 하는 3차원 공명 터 널링 질화물 반도체 소자 제조방법.The step (c) is a step of depositing Al 2 O 3 to a thickness of 10 to 30nm by atomic layer deposition (ALD) to form the insulating film 3D resonance tunneling nitride semiconductor device manufacturing method. 제2항에 있어서,The method of claim 2, 상기 도핑되지 않은 제1 질화물 반도체층의 두께가 상기 제2 질화물 반도체 층의 두께보다 두꺼운 것을 특징으로 하는 3차원 공명 터널링 질화물 반도체 소자 제조방법.And the thickness of the undoped first nitride semiconductor layer is thicker than the thickness of the second nitride semiconductor layer. 제5항에 있어서,The method of claim 5, 상기 제2 질화물 반도체 층의 두께는 150nm 내지 250nm 인 것을 특징으로 하는 3차원 공명 터널링 질화물 반도체 소자 제조방법.The thickness of the second nitride semiconductor layer is 150nm to 250nm method of manufacturing a three-dimensional resonance tunneling nitride semiconductor device. 제1항 또는 제2항의 방법으로 제조된 것을 특징으로 하는 3차원 공명 터널링 질화물 반도체 소자.A three-dimensional resonance tunneling nitride semiconductor device produced by the method of claim 1 or 2.
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