KR101025354B1

KR101025354B1 - Global overflow method for virtualized transactional memory

Info

Publication number: KR101025354B1
Application number: KR1020087031869A
Authority: KR
Inventors: 제시 바네스; 라비 라즈와르
Original assignee: 인텔 코오퍼레이션
Priority date: 2006-06-30
Filing date: 2007-06-20
Publication date: 2011-03-28
Also published as: US20080005504A1; TWI397813B; KR20090025295A; WO2008005687A2; CN101097544B; JP5366802B2; CN101097544A; DE202007019502U1; WO2008005687A3; TW200817894A; DE112007001171T5; JP2009537053A

Abstract

트랜잭션 메모리를 가상화 및/또는 확장하기 위한 방법 및 장치가 개시된다. 트랜잭션은 캐시 메모리와 같은 로컬 공유 트랜잭션 메모리를 사용하여 실행된다. 공유 트랜잭션 메모리를 오버플로우시에, 트랜잭션 메모리는 시스템 메모리와 같은 고레벨 메모리로 확장 및/또는 가상화된다. 현재 계류중인 트랜잭션 동안에 이미 액세스되었던 캐시 라인의 축출과 같은 오버플로우 이벤트시에, 오버플로우 플래그는 글로벌 오버플로우 테이블에서 트랜잭션 메모리를 가상화할 것을 프로세서/코어에 통지하도록 설정된다. 또한 글로벌 오버플로우 테이블의 기본 주소는 잠재적으로, 고레벨 메모리에서 글로벌 오버플로우 테이블의 기본 주소를 참조하도록 저장된다.A method and apparatus for virtualizing and / or expanding transactional memory is disclosed. Transactions are executed using local shared transactional memory, such as cache memory. Upon overflowing shared transactional memory, transactional memory is expanded and / or virtualized to high-level memory, such as system memory. On overflow events, such as the evicting of a cache line that has already been accessed during the currently pending transaction, the overflow flag is set to notify the processor / core to virtualize the transactional memory in the global overflow table. Also, the base address of the global overflow table is potentially stored to refer to the base address of the global overflow table in high level memory.

캐시 라인, 오버플로우, 메모리 확장, 가상화, 트랜잭션 Cache line, overflow, memory expansion, virtualization, transaction

Description

가상 트랜잭션 메모리를 위한 글로벌 오버플로우 방법{GLOBAL OVERFLOW METHOD FOR VIRTUALIZED TRANSACTIONAL MEMORY}Global overflow method for virtual transaction memory {GLOBAL OVERFLOW METHOD FOR VIRTUALIZED TRANSACTIONAL MEMORY}

본 발명은 프로세서 실행 분야에 관한 것으로, 특히 동작 그룹 실행에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of processor execution, and more particularly, to operation group execution.

반도체 처리 및 논리부(logic) 설계의 발전으로 집적회로 장치상에 제공될 수 있는 논리부의 양을 증가시킬 수 있었다. 결과적으로, 컴퓨터 시스템 구성은 시스템에서 단일 또는 다중 집적회로로부터 개별 집적회로상에 제공되는 다중 코어 및 다중 논리 프로세서까지 발달되어 왔다. 프로세서 또는 집적 회로는 전형적으로 단일 프로세서 다이를 포함하고, 프로세서 다이는 임의 수의 코어 또는 논리 프로세서를 포함할 수 있다.Advances in semiconductor processing and logic design have increased the amount of logic that can be provided on integrated circuit devices. As a result, computer system configurations have evolved from single or multiple integrated circuits in a system to multiple cores and multiple logical processors provided on separate integrated circuits. The processor or integrated circuit typically includes a single processor die, and the processor die may include any number of cores or logical processors.

예를 들면, 단일 집적회로는 하나 또는 복수의 코어를 가질 수 있다. 용어 "코어(core)"는 주로, 각각이 적어도 소정의 전용 실행 자원과 관련 있는 독립된 아키텍처 상태를 유지하기 위한 집적회로 상의 논리부 능력을 언급한다. 다른 예를 들면, 단일 집적회로 또는 단일 코어는 다중 소프트웨어 스레드(software threads)를 실행하기 위한 다중 하드웨어 스레드를 가질 수 있으며, 멀티스레딩(multi-threading) 집적회로 또는 멀티스레딩 코어로도 불린다. 다중 하드웨어 스레드는 주로, 각 논리 프로세서를 위한 고유 아키텍처 상태를 유지하면서 공통 데이터 캐시, 인스트럭션 캐시(instruction cache), 실행 유닛, 분기 예측기(branch predictors), 제어 논리부, 버스 인터페이스 및 다른 프로세서 자원을 공유한다.For example, a single integrated circuit can have one or a plurality of cores. The term “core” mainly refers to logic capabilities on an integrated circuit to maintain independent architectural states, each of which is associated with at least some dedicated execution resource. In another example, a single integrated circuit or single core may have multiple hardware threads for executing multiple software threads, also referred to as a multi-threading integrated circuit or a multithreading core. Multiple hardware threads share common data caches, instruction caches, execution units, branch predictors, control logic, bus interfaces, and other processor resources, while maintaining a unique architectural state for each logical processor. do.

집적회로 상에 코어 및 논리 프로세서의 수가 계속 증가하게 되어 더 많은 소프트웨어 스레드의 실행을 가능하게 한다. 그러나 동시에 실행될 수 있는 소프트웨어 스레드의 수의 증가로 소프트웨어 스레드들간에 공유하는 데이터를 동기화시키는 문제가 발생하였다. 다중 코어 또는 다중 논리 프로세서 시스템에서 공유 데이터를 액세스하는 하나의 일반적 해결 방안은 공유 데이터에 대한 다중 액세스에 대해 상호 배제(mutual exclusion)를 보장하기 위해 로크(lock)의 사용을 포함한다. 그러나 다중 소프트웨어 스레드를 실행하는 능력이 계속 증가하게 되면 잠재적으로 잘못된 경쟁과 실행의 직렬화를 가져올 수 있다.The number of core and logical processors on integrated circuits continues to increase, enabling the execution of more software threads. However, an increase in the number of software threads that can be executed simultaneously has caused a problem of synchronizing data shared between software threads. One common solution for accessing shared data in a multicore or multiple logical processor system involves the use of locks to ensure mutual exclusion for multiple accesses to shared data. However, the continued increase in the ability to run multiple software threads can potentially lead to false competition and serialization of execution.

또 다른 데이터 동기 기법은 TM(transactional memory)의 사용을 포함한다. 종종 트랜잭션 실행은 다수의 마이크로-연산, 연산, 또는 인스트럭션의 그룹화를 추론적으로 실행하는 것을 포함한다. 그러나 이전 하드웨어 TM 시스템에서, 트랜잭션이 메모리에게는 너무 크게 되는, 즉 오버플로우(overflow)되는 경우에, 트랜잭션은 주로 다시 시작된다. 여기서, 트랜잭션을 오버플로우될 때까지 실행하는 데 걸린 시간이 잠재적으로 낭비된 셈이다.Another data synchronization technique involves the use of transactional memory (TM). Often, transaction execution involves speculatively performing the grouping of multiple micro-operations, operations, or instructions. However, in older hardware TM systems, if a transaction becomes too large for memory, i.e. overflows, the transaction is usually restarted. Here, the time taken to execute the transaction until it overflows is potentially wasted.

도 1은 트랜잭션 메모리를 확장할 수 있는 멀티코어 프로세서의 실시예를 도 시하는 도면.1 illustrates an embodiment of a multicore processor capable of expanding transactional memory.

도 2a는 오버플로우 플래그를 저장하기 위해 각 코어를 위한 레지스터를 포함한 멀티코어 프로세서의 실시예를 도시하는 도면.FIG. 2A illustrates an embodiment of a multicore processor including registers for each core to store overflow flags. FIG.

도 2b는 오버플로우 플래그를 저장하기 위해 글로벌 레지스터를 포함한 멀티코어 프로세서의 다른 실시예를 도시하는 도면.FIG. 2B illustrates another embodiment of a multicore processor including a global register to store an overflow flag. FIG.

도 3은 오버플로우 테이블의 기본 주소를 저장하기 위해 각 코어를 위한 기본 주소 레지스터를 포함한 멀티코어 프로세서의 실시예를 도시하는 도면.3 illustrates an embodiment of a multicore processor including a base address register for each core to store base addresses of an overflow table.

도 4a는 오버플로우 테이블의 실시예를 도시하는 도면.4A illustrates an embodiment of an overflow table.

도 4b는 오버플로우 테이블의 다른 실시예를 도시하는 도면.4B illustrates another embodiment of an overflow table.

도 5는 다수의 페이지를 포함한 오버플로우 테이블의 또 다른 실시예를 도시하는 도면.5 illustrates another embodiment of an overflow table including multiple pages.

도 6은 트랜잭션 메모리를 가상화하기 위한 시스템의 실시예를 도시하는 도면.6 illustrates an embodiment of a system for virtualizing transactional memory.

도 7은 트랜잭션 메모리를 가상화하기 위한 흐름도의 실시예를 도시하는 도면.7 illustrates an embodiment of a flow diagram for virtualizing a transactional memory.

도 8은 트랜잭션 메모리를 가상화하기 위한 흐름도의 다른 실시예를 도시하는 도면.8 illustrates another embodiment of a flow diagram for virtualizing a transactional memory.

본 발명은 예로써 도시되며, 첨부 도면의 그림에 의해 제한되지 않는다.The invention is illustrated by way of example and not by way of limitation in the figures of the accompanying drawings.

후속된 설명에서는, 본 발명의 철저한 이해를 제공하기 위하여 트랜잭션 실 행을 위한 특정 하드웨어 지원, 프로세서에서 특정 유형의 로컬/메모리, 그리고 특정 유형의 메모리 액세스 및 위치 등의 예와 다수의 특정 상세사항이 설명된다. 그러나 당업자라면 본 발명을 실행하는 데 이들 특정 상세사항을 사용할 필요는 없다는 것을 명백히 알 것이다. 다른 경우, 소프트웨어에서 트랜잭션 코딩, 트랜잭션 구별, 특정 멀티코어 및 멀티스레드 프로세서 아키텍처, 인터럽트 발생/조절, 캐시 구성 및 마이크로프로세서의 특정 동작 상세사항과 같은 잘 알려진 방법 및 구성요소는 본 발명을 불필요하게 분불명하게 만들지 않도록 상세히 기술되지 않았다.In the following description, for purposes of providing a thorough understanding of the present invention, numerous specific details and examples of specific hardware support for transaction execution, certain types of local / memory in the processor, and certain types of memory access and location are provided. It is explained. However, it will be apparent to one skilled in the art that these specific details need not be used to practice the invention. In other instances, well-known methods and components, such as transaction coding in software, transaction discrimination, specific multicore and multithreaded processor architectures, interrupt generation / throttling, cache configuration, and specific operational details of microprocessors, may unnecessarily separate the present invention. It is not described in detail so as not to obscure.

여기에 기술된 방법 및 장치는 트랜잭션의 실행 동안에 로컬 메모리의 오버플로우를 지원하기 위해 TM을 확장(extending) 및/또는 가상화(virtualizing)하기 위한 것이다. 특히, 트랜잭션 메모리의 가상화 및/또는 확장은 주로 멀티코어 프로세서 컴퓨터 시스템에 관하여 거론된다. 그러나 트랜잭션 메모리의 확장/가상화를 위한 방법 및 장치는 트랜잭션 메모리를 사용하는 하드웨어/소프트웨어 스레드와 같은 다른 자원과 함께 셀폰, PDA, 내장 컨트롤러, 모바일 플랫폼, 데스크톱 플랫폼 및 서버 플랫폼과 같은 임의 집적회로 장치 또는 시스템상에서, 또는 이와 관련하여 구현될 수 있으므로 그렇게 제한적이지는 않다.The methods and apparatus described herein are for extending and / or virtualizing a TM to support overflow of local memory during execution of a transaction. In particular, virtualization and / or expansion of transactional memory is primarily discussed with respect to multicore processor computer systems. However, methods and apparatus for expanding / virtualizing transactional memory may be used with any integrated circuit device, such as cell phones, PDAs, embedded controllers, mobile platforms, desktop platforms, and server platforms, along with other resources such as hardware / software threads that use transactional memory. The present invention is not so limited as it may be implemented on or in connection with the system.

도 1을 참조하면, 트랜잭션 메모리를 확장할 수 있는 멀티코어 프로세서(100)의 실시예를 도시한다. 트랜잭션 실행은 주로 다수의 인스트럭션 또는 동작을 트랜잭션, 원자적 코드 부분(atomic section of code), 또는 결정적인 코드 부분(a critical section of code)으로 그룹화하는 것을 포함한다. 소정 경우에, 워드 인스트럭션의 사용은 다수의 연산으로 이루어진 매크로-인스트럭션을 언급한다. 일반적으로 트랜잭션을 식별하는 두 방식이 있다. 첫번째 예는 소프트웨어로 트랜잭션을 구별하는 것을 포함한다. 여기서, 트랜잭션을 식별하기 위한 코드에 소정 소프트웨어 구별이 포함된다. 전술한 소프트웨어 구별과 함께 구현될 수 있는 다른 실시예에서, 트랜잭션은 하드웨어에 의해 그룹화되거나, 혹은 트랜잭션의 시작 및 트랜잭션의 종료를 표시하는 인스트럭션에 의해 인지된다.Referring to FIG. 1, an embodiment of a multicore processor 100 capable of expanding transactional memory is shown. Transaction execution mainly involves grouping a number of instructions or operations into a transaction, atomic section of code, or a critical section of code. In some cases, the use of word instructions refers to macro-instructions that consist of multiple operations. In general, there are two ways to identify a transaction. The first example involves identifying transactions in software. Here, the code for identifying a transaction includes certain software distinctions. In other embodiments that may be implemented with the aforementioned software distinctions, transactions are grouped by hardware or recognized by instructions indicating the beginning of a transaction and the end of the transaction.

프로세서에서, 트랜잭션은 추론적 또는 비추론적으로 실행된다. 두번째 경우, 인스트럭션의 그룹화는 액세스되는 메모리 위치에 대한 소정 형태의 로크 또는 보장된 유효 액세스로써 실행된다. 이 대안에서, 트랜잭션의 추론적 실행이 보다 일반적이며, 여기서 트랜잭션은 추론적으로 실행되고, 트랜잭션의 종료시에 커밋된다(commit). 여기에 사용되는 바와 같이, 트랜잭션 계류(pendency)는 실행이 시작되었고 커밋 또는 중지되지 않은, 즉 계류중인 트랜잭션을 언급한다.In the processor, a transaction is executed speculatively or non- speculatively. In the second case, the grouping of instructions is performed with some form of lock or guaranteed valid access to the memory location being accessed. In this alternative, speculative execution of the transaction is more general, where the transaction is speculatively executed and committed at the end of the transaction. As used herein, transaction pending refers to a transaction that has begun executing and has not been committed or stopped, i.e. pending.

전형적으로 트랜잭션의 추론적 실행 동안에, 메모리에 대한 갱신은 이 트랜잭션이 커밋될 때까지 전체적으로 가시적이지는 않다. 트랜잭션이 여전히 계류중인 동안, 메모리로부터 로딩되고 메모리내로 기록된 위치가 추적된다(track). 이들 메모리 위치가 성공적으로 유효화(validation)될 시에, 트랜잭션이 커밋되고 트랜잭션 동안에 행해진 갱신은 전체적으로 가시적이 된다. 그러나 트랜잭션이 그의 계류중인 동안에 유효하지 않은 경우, 트랜잭션은 갱신을 전체적으로 가시적이 되게 하지 않고 다시 시작된다.Typically during inferential execution of a transaction, updates to memory are not entirely visible until this transaction is committed. While the transaction is still pending, the location loaded from memory and written into memory is tracked. When these memory locations are successfully validated, the transaction is committed and updates made during the transaction become totally visible. However, if the transaction is not valid while pending, the transaction is restarted without making the update entirely visible.

도시된 실시예에서, 프로세서(100)는 두 코어(101, 102)를 포함하지만, 임의 수의 코어가 제공될 수 있다. 코어는 종종 독립된 아키텍처 상태를 유지할 수 있는 집적회로 상에 위치한 임의 논리부를 언급하고, 여기서 각 독립적으로 유지된 아키텍처 상태는 적어도 소정의 전용 실행 자원과 관련 있다. 예를 들면 도 1에서, 코어(101)는 실행 유닛(110)을 포함하는 반면에, 코어(102)는 실행 유닛(115)을 포함한다. 실행 유닛(110, 115)이 논리적으로 분리되어 도시되었지만 물리적으로 상당히 근접하거나 또는 동일 유닛의 부분으로 배치될 수 있다. 그러나 예를 들면, 스케줄러(120)는 실행 유닛(115)상에서 코어(101)를 위한 실행을 스케줄링할 수 없다.In the illustrated embodiment, the processor 100 includes two cores 101, 102, but any number of cores may be provided. Cores often refer to arbitrary logic located on integrated circuits capable of maintaining independent architecture states, where each independently maintained architecture state is associated with at least some dedicated execution resources. For example, in FIG. 1, core 101 includes execution unit 110, while core 102 includes execution unit 115. Execution units 110 and 115 are shown logically separated, but may be physically quite close or arranged as part of the same unit. However, for example, scheduler 120 may not schedule execution for core 101 on execution unit 115.

코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립된 아키텍처 상태를 유지할 수 있는 집적회로 상에 위치된 임의 논리부를 가리키고, 여기서 독립적으로 유지된 아키텍처 상태는 실행 자원에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정 처리 자원이 공유되고, 다른 자원은 아키텍처 상태 전용이므로, 하드웨어 스레드와 코어의 명명법(nomenclature) 사이의 라인이 겹쳐진다. 그러나 종종, 코어와 하드웨어 스레드는 개별 논리 프로세서로서 운영체제에 의해 보여지며, 각 논리 프로세서가 스레드를 실행할 수 있다. 따라서, 프로세서(100)와 같은 프로세서는 스레드(160, 165, 170, 175)와 같은 다중 스레드를 실행할 수 있다. 코어(101)와 같은 각 코어를 스레드(160, 165)와 같은 다중 소프트웨어 스레드를 실행할 수 있는 것으로 도시하였지만, 코어는 또한 잠재적으로 단지 단일 스레드를 실행할 수 있다.In contrast to a core, a hardware thread typically refers to any logic located on an integrated circuit that can maintain an independent architectural state, where the independently maintained architectural state shares access to execution resources. As can be seen, the lines between hardware threads and core nomenclature overlap because certain processing resources are shared and other resources are dedicated to the architectural state. Often, however, cores and hardware threads are viewed by the operating system as separate logical processors, with each logical processor executing a thread. Thus, a processor such as processor 100 may execute multiple threads, such as threads 160, 165, 170, 175. While each core, such as core 101, is shown capable of executing multiple software threads, such as threads 160, 165, the core may also potentially execute only a single thread.

일 실시예에서, 프로세서(100)는 대칭 코어(101, 102)를 포함한다. 여기서 코어(101)와 코어(102)는 유사한 구성요소 및 아키텍처를 가진 유사한 코어이다. 이 대신에, 코어(101, 102)는 상이한 구성요소 및 구성을 가진 비대칭 코어일 수 있다. 그러나 코어(101, 102)가 대칭 코어로서 도시되었으므로, 코어(102)에 관해 중복 거론하지 않기 위하여 코어(101)의 기능 블록을 기술할 것이다. 도시된 기능 블록은 다른 기능 블록들간에 공유되거나 또는 이들의 경계가 겹쳐지는 논리부를 포함할 수 있는 논리적 기능 블록이라는 점에 주목한다. 또한 각 기능 블록이 요구되지는 않지만 잠재적으로 상이한 구성으로 상호연결된다. 예를 들면 인출 및 디코드 블록(140)은 인출 및/또는 사전인출(prefetch) 유닛, 이 인출유닛에 연결된 디코드 유닛, 그리고 인출 유닛 이전, 디코드 유닛 후, 또는 인출 및 디코드 유닛의 모두에 연결된 인스트럭션 캐시를 포함할 수 있다.In one embodiment, processor 100 includes symmetric cores 101, 102. Here core 101 and core 102 are similar cores with similar components and architectures. Instead, the cores 101 and 102 may be asymmetric cores with different components and configurations. However, since the cores 101 and 102 are shown as symmetrical cores, the functional blocks of the core 101 will be described in order not to overlap with respect to the core 102. Note that the illustrated functional block is a logical functional block that may include logic that is shared between other functional blocks or whose boundaries overlap. In addition, each functional block is not required but is potentially interconnected in a different configuration. For example, the fetch and / or decode block 140 may include an fetch and / or prefetch unit, a decode unit connected to the fetch unit, and an instruction cache connected before, after, or after the fetch unit, or both. It may include.

일 실시예에서, 프로세서(100)는 코어(101, 102) 간에 공유되는 제2 레벨 캐시와 같은 더 높은 레벨 캐시(145) 및 외부 장치와 통신하기 위한 버스 인터페이스 유닛(150)을 포함한다. 다른 실시예에서, 코어(101, 102)의 각각은 개별 제2 레벨 캐시를 포함한다.In one embodiment, processor 100 includes a higher level cache 145, such as a second level cache shared between cores 101 and 102, and a bus interface unit 150 for communicating with external devices. In another embodiment, each of the cores 101, 102 includes a separate second level cache.

인출, 디코드 및 분기 예측 유닛(140)이 제2 레벨 캐시(145)로 연결된다. 일 예에서, 코어(101)는 인스트럭션을 인출하기 위한 인출유닛, 인출된 인스트럭션을 디코딩하기 위한 디코드 유닛, 그리고 인출된 인스트럭션, 디코딩된 인스트럭션 또는 인출 및 디코딩된 인스트럭션의 결합을 저장하기 위한 인스트럭션 캐시 또는 추적 캐시(trace cache)를 포함한다. 다른 실시예에서, 인출 및 디코드 블록(140)은 분기 예측기 및/또는 분기 목표 버퍼를 가진 사전-인출기를 포함한다. 또한 마 이크로코드 ROM(135)와 같은 판독전용 메모리는 잠재적으로 보다 길거나 또는 보다 복잡한 디코딩 인스트럭션을 저장하는 데 사용된다.The fetch, decode and branch prediction unit 140 is coupled to the second level cache 145. In one example, the core 101 is an instruction cache for storing instructions, a decode unit for decoding the retrieved instructions, and an instruction cache for storing the retrieved instructions, decoded instructions, or a combination of the retrieved and decoded instructions, or It contains a trace cache. In another embodiment, the fetch and decode block 140 includes a pre-fetcher with a branch predictor and / or a branch target buffer. Read-only memory, such as microcode ROM 135, is also used to store potentially longer or more complex decoding instructions.

일 예에서, 할당기 및 재명명기(renamer) 블록(130)은 인스트럭션 처리 결과를 저장하기 위한 레지스터 파일과 같은 자원을 보존하기 위해 할당기를 포함한다. 그러나 코어(101)는 잠재적으로 비순차적(out-of-order) 실행을 할 수 있고, 할당기 및 재명명기 블록(130)은 또한 인스트럭션을 추적하기 위한 재정렬 버퍼(reorder buffer)와 같은 다른 자원을 보존한다. 또한 블록(130)은 코어(101) 내부의 다른 레지스터로 프로그램/인스트럭션 기준 레지스터를 재명명하기 위한 레지스터 재명명기를 포함할 수 있다. 재정렬/회수(retirement) 유닛(125)은 비순차적 실행 및 비순차로 실행되는 인스트럭션의 차후 회수를 지원하기 위해 전술한 재정렬 버퍼와 같은 구성소자를 포함한다. 예를 들면 재정렬 버퍼에 로드되는 마이크로연산은 실행 유닛에 의해 비순차적으로 실행되고, 즉 마이크로연산이 재정렬 버퍼에 들어간 순서와 동일한 순서로 재정렬 버퍼에서 빼낸다, 즉, 회수된다.In one example, allocator and renamer block 130 includes an allocator to conserve resources such as register files for storing instruction processing results. However, core 101 may potentially perform out-of-order execution, and allocator and renamer block 130 may also allocate other resources, such as a reorder buffer for tracking instructions. Preserve Block 130 may also include a register renamer for renaming the program / instruction reference register to another register within core 101. The reordering / retirement unit 125 includes components such as the reordering buffer described above to support out of order execution and subsequent retrieval of instructions executed out of order. For example, the microoperations loaded into the reorder buffer are executed out of order by the execution unit, i.e., they are taken out of the reorder buffer in the same order as the microoperations entered the reorder buffer, i.e., retrieved.

일 실시예에서 스케줄러 및 레지스터 파일 블록(120)은 실행 유닛(110)상에 인스트럭션을 스케줄링하기 위한 스케줄러유닛을 포함한다. 사실상, 인스트럭션은 잠재적으로 그들의 유형 및 실행 유닛(110)의 이용가능성에 따라 실행 유닛(110)상에 스케줄링된다. 예를 들면, 부동소수점 인스트럭션은 사용가능한 부동소수점 실행 유닛을 가진 실행 유닛(110)의 포트상에서 스케줄링된다. 또한 정보 인스트럭션 처리결과를 저장하기 위해 실행 유닛(110)과 관련된 레지스터 파일이 포함된다. 코어(101)에 사용가능한 대표적인 실행 유닛은 부동소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 저장 실행 유닛 및 다른 알려진 실행 유닛을 포함한다. 일 실시예에서, 실행 유닛(110)은 또한 예약국(reservation station) 및/또는 주소 생성 유닛을 포함한다.In one embodiment scheduler and register file block 120 includes a scheduler unit for scheduling instructions on execution unit 110. In fact, instructions are potentially scheduled on execution unit 110 depending on their type and availability of execution unit 110. For example, a floating point instruction is scheduled on a port of an execution unit 110 with an available floating point execution unit. Also included is a register file associated with execution unit 110 for storing information instruction processing results. Representative execution units usable in core 101 include floating point execution units, integer execution units, jump execution units, load execution units, storage execution units, and other known execution units. In one embodiment, execution unit 110 also includes a reservation station and / or an address generation unit.

도시된 실시예에서, 트랜잭션 메모리로서 저레벨 캐시(103)를 사용한다. 특히, 저레벨 캐시(103)는 데이터 피연산자와 같은 최근에 사용/연산된 요소를 저장하기 위한 제1 레벨 캐시이다. 캐시(103)는 캐시(103)내 메모리 위치 또는 블록으로도 언급될 수 있는 라인(104, 105, 106)과 같은 캐시 라인을 포함한다. 일 실시예에서, 캐시(103)는 세트 연상 캐시(set associative cache)로서 구성되지만, 캐시(103)는 완전 연상(fully associative), 세트 연상, 직접 매핑 또는 다른 알려진 캐시 구조로서 구성될 수 있다.In the illustrated embodiment, the low level cache 103 is used as transactional memory. In particular, the low level cache 103 is a first level cache for storing recently used / operated elements such as data operands. Cache 103 includes cache lines, such as lines 104, 105, and 106, which may also be referred to as memory locations or blocks within cache 103. In one embodiment, cache 103 is configured as a set associative cache, while cache 103 may be configured as a fully associative, set associative, direct mapping, or other known cache structure.

도시된 바와 같이, 라인(104, 105, 106)은 부분(104a) 및 필드(104b)와 같은 부분 또는 필드를 포함한다. 일 실시예에서, 라인(104, 105, 106)의 부분(104a, 105a, 106a)과 같은 라인, 위치, 블록 또는 워드는 다중 요소를 저장할 수 있다. 요소는 임의 인스트럭션, 피연산자, 데이터 연산자, 변수, 또는 통상 메모리에 저장된 다른 논리값 그룹을 언급한다. 예를 들면, 캐시 라인(104)은 인스트럭션 및 세 피연산자를 포함한 부분(104a)에 4 요소를 저장한다. 캐시 라인(104a)에 저장된 요소는 비압축 상태뿐만 아니라 패킷화되거나 압축된 상태에 있을 수 있다. 또한 요소는 잠재적으로, 캐시(103)의 라인, 세트, 또는 웨이(way)의 경계와 정렬되지 않은 캐시(103)에 저장된다. 메모리(103)는 후술되는 대표적인 실시예를 참조하여 보다 상세히 거론될 것이다.As shown, lines 104, 105, 106 include portions or fields, such as portion 104a and field 104b. In one embodiment, a line, location, block or word, such as portions 104a, 105a, 106a of lines 104, 105, 106 may store multiple elements. An element refers to any instruction, operand, data operator, variable, or other group of logical values typically stored in memory. For example, cache line 104 stores four elements in portion 104a, including instructions and three operands. Elements stored in cache line 104a may be in a packetized or compressed state as well as an uncompressed state. Also elements are potentially stored in cache 103 that is not aligned with the boundaries of lines, sets, or ways of cache 103. The memory 103 will be discussed in more detail with reference to exemplary embodiments described below.

캐시(103)뿐만 아니라 프로세서(100) 내의 다른 특징 및 장치는 논리값을 저장 및/또는 그 값에 대해 연산한다. 종종, 논리 레벨, 논리값 또는 논리적 값의 사용은 또한 단순히 이진 논리 상태를 나타내는 1 및 0을 언급한다. 예를 들면 1은 하이(high) 논리 레벨을 언급하고, 0은 로우(low) 논리 레벨을 언급한다. 컴퓨터 시스템에서는 논리값 또는 이진값의 10진수 및 16진수 표현과 같은 다른 값 표현이 사용되어 왔다. 예를 들면 십진수 10은 2진수로 1010으로 표현되고 16진수로는 문자 A로 표현된다.In addition to the cache 103, other features and apparatus within the processor 100 store logical values and / or operate on the values. Often, the use of logic levels, logic values or logical values also refers to 1s and 0s, which simply represent binary logic states. For example, 1 refers to the high logic level and 0 refers to the low logic level. In computer systems other value representations have been used, such as decimal and hexadecimal representations of logical or binary values. For example, decimal number 10 is represented as 1010 in binary and letter A in hexadecimal.

도 1에 도시된 실시예에서, 트랜잭션 실행을 지원하기 위해 라인(104, 105, 106)에 대한 액세스가 추적된다(track). 필드(104b, 105b, 106b)와 같은 액세스 추적 필드를 사용하여 그들의 대응 메모리 라인에 대한 액세스를 추적한다. 예를 들면 메모리 라인/부분(104a)은 대응하는 추적 필드(104b)와 관련있다. 여기서, 추적 필드(104b)가 캐시 라인(104)의 일부인 비트를 포함하므로, 액세스 추적 필드(104b)는 캐시 라인(104a)과 관련되며 이에 대응한다. 도시된 바와 같이, 물리적 배치를 통해서 관련되거나, 또는 하드웨어 또는 소프트웨어 룩업 테이블에 주소 참조 메모리 라인(104a, 104b)과 액세스 추적 필드(104b)를 관련시키거나 또는 매핑시키는 것과 같은 다른 관련을 통해 관련될 수 있다. 사실상, 트랜잭션 액세스 필드는 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의 결합으로 구현된다.In the embodiment shown in FIG. 1, access to lines 104, 105, 106 is tracked to support transaction execution. Access tracking fields, such as fields 104b, 105b, and 106b, are used to track access to their corresponding memory lines. For example, memory line / part 104a is associated with a corresponding tracking field 104b. Here, since the trace field 104b includes bits that are part of the cache line 104, the access trace field 104b is associated with and corresponds to the cache line 104a. As shown, it may be associated through physical placement or through other associations, such as associating or mapping the address reference memory lines 104a and 104b and the access tracking field 104b to a hardware or software lookup table. Can be. In fact, the transaction access field is implemented in hardware, software, firmware, or any combination thereof.

따라서 트랜잭션 실행 동안에 라인(104a)에 대한 액세스시에, 액세스 추적 필드(104b)가 액세스를 추적한다. 액세스는 판독, 기록, 저장, 로드, 축출(evictions), 스누프(snoops), 또는 메모리 위치에 대한 다른 알려진 액세스와 같은 동작을 포함한다.Thus, upon access to line 104a during transaction execution, access tracking field 104b tracks access. Access includes operations such as read, write, store, load, evictions, snoops, or other known access to a memory location.

간단히 도시된 예를 들면, 액세스 추적 필드(104b, 105b, 106b)가 제1 판독 추적 비트와 제2 기록 추적 비트의 두 트랜잭션 비트를 포함한다고 가정한다. 디폴트 상태, 즉, 제1 논리값에서, 액세스 추적 필드(104b,105b, 106b)에서 제1 및 제2 비트는 캐시 라인(104, 105, 106)의 각각이 트랜잭션의 실행 동안, 즉 트랜잭션이 계류중인 동안에 액세스되지 않았음을 나타낸다. 캐시 라인(104a)으로부터의 로드 동작시에, 또는 캐시 라인(104a)과 관련된 시스템 메모리 위치로 인해 라인(104a)으로부터 로드시에, 액세스 필드(104b)에서 제1 판독 추적 비트는 트랜잭션의 실행동안에 발생되었던 캐시 라인(104)으로부터의 판독을 나타내기 위하여 제2 논리값과 같은 제2 상태/값으로 설정된다. 유사하게, 캐시 라인(105a)으로 기록시에, 액세스 필드(105b)에서 제2 기록 추적 비트는 트랜잭션 실행 동안에 발생되었던 캐시 라인(105)으로의 기록을 나타내기 위해 제2 상태로 설정된다.For the sake of simplicity, for example, assume that the access tracking fields 104b, 105b, 106b include two transaction bits, a first read tracking bit and a second write tracking bit. In the default state, i.e., the first logical value, the first and second bits in the access tracking fields 104b, 105b, 106b indicate that each of the cache lines 104, 105, 106 is active during the execution of the transaction, i. Indicates no access while in progress. During a load operation from cache line 104a or when loading from line 104a due to a system memory location associated with cache line 104a, the first read trace bit in access field 104b is generated during execution of the transaction. It is set to a second state / value equal to the second logic value to indicate a read from cache line 104 that has occurred. Similarly, upon writing to cache line 105a, a second write tracking bit in access field 105b is set to the second state to indicate a write to cache line 105 that was generated during the transaction execution.

결과적으로, 라인(104a)과 관련된 필드(104b)에서 트랜잭션 비트를 검사하고, 트랜잭션 비트가 디폴트 상태를 나타내는 경우, 캐시 라인(104)은 트랜잭션이 계류중인 동안에 액세스되지 않았다. 반대로, 제1 판독 추적 비트가 제2 값을 나타낸다면, 캐시 라인(104)은 트랜잭션이 계류중인 동안에 이미 액세스되었다. 더욱 구체적으로, 설정된 액세스 필드(104b)에서 제1 판독 추적 비트에 의해 표현되는 바와 같이 트랜잭션의 실행 동안에 라인(104a)으로부터의 로드가 발생되었다.As a result, if the transaction bit is checked in field 104b associated with line 104a and the transaction bit indicates a default state, cache line 104 was not accessed while the transaction was pending. Conversely, if the first read trace bit represents a second value, cache line 104 has already been accessed while the transaction is pending. More specifically, the load from line 104a has occurred during the execution of a transaction as represented by the first read trace bit in the established access field 104b.

액세스 필드(104b, 105b, 106b)는 또한 잠재적으로, 트랜잭션 실행 동안에 다른 사용을 가진다. 예를 들면 트랜잭션의 유효화는 전형적으로 두 방식으로 행 해진다. 먼저, 트랜잭션을 중지시킬 수 있는 무효 액세스가 추적되는 경우, 무효 액세스 시에 트랜잭션은 중지되고 잠재적으로 다시 시작된다. 이 대신에, 트랜잭션 실행 동안에 액세스되는 라인/위치의 유효화는 커밋전 트랜잭션 종료시에 행해진다. 이 때, 트랜잭션은 유효화가 성공적이였다면 커밋되고, 유효화가 성공적이지 못하였다면 중지된다. 시나리오들 중 어느 하나에서, 액세스 추적 필드(104b, 105b, 106b)는 트랜잭션 실행 동안에 액세스되었던 라인을 식별하므로 유용하다.Access fields 104b, 105b and 106b also potentially have other uses during transaction execution. For example, validating a transaction is typically done in two ways. First, if invalid access is tracked that can abort the transaction, the transaction is suspended and potentially restarted upon invalid access. Instead, validation of the line / location accessed during transaction execution is done at the end of the transaction before commit. At this point, the transaction is committed if the validation was successful and is aborted if the validation was not successful. In any of the scenarios, the access tracking fields 104b, 105b, 106b are useful because they identify the lines that were accessed during the transaction execution.

또 다른 단순화된 설명적 예를 들면, 제1 트랜잭션이 실행중이고, 제1 트랜잭션 실행 중에 라인(105a)으로부터 로드가 발생된다고 가정한다. 결과적으로, 대응하는 액세스 추적 필드(105b)는 트랜잭션 실행 동안에 발생되는 라인(105)에 대한 액세스를 가리킨다. 제2 트랜잭션이 라인(105)에 관하여 충돌(conflict)을 일으킨다면, 액세스 추적 필드(105b)는 라인(105)이 계류중인 제1 트랜잭션에 의해 로딩되었음을 나타내므로, 제2 트랜잭션에 의해 라인(105)에 대한 액세스를 기반으로 제1 또는 제2 트랜잭션을 즉시 중지할 수 있다.In another simplified illustrative example, assume that a first transaction is executing and load is generated from line 105a during execution of the first transaction. As a result, the corresponding access tracking field 105b indicates access to line 105 that occurs during transaction execution. If the second transaction causes a conflict with respect to line 105, the access tracking field 105b indicates that line 105 was loaded by the pending first transaction, and thus line 105 by the second transaction. ) Can immediately abort the first or second transaction.

일 실시예에서, 제2 트랜잭션이 계류중인 제1 트랜잭션에 의한 이전 액세스를 나타내는 대응 필드(105b)와 라인(105)에 관해 충돌을 일으킬 시에, 인터럽트가 발생된다. 이 인터럽트는 두 계류중인 트랜잭션들 간에 발생되는 충돌로서 제1 또는 제2 트랜잭션의 중지를 개시하는 중지 핸들러(abort handler) 및/또는 디폴트 핸들러에 의해 처리된다. In one embodiment, an interrupt is generated when a second transaction conflicts with respect to line 105 with the corresponding field 105b indicating previous access by the pending first transaction. This interrupt is handled by an abort handler and / or default handler that initiates the abort of the first or second transaction as a conflict occurring between two pending transactions.

트랜잭션의 중지 또는 커밋시에, 트랜잭션 실행 동안에 설정되었던 트랜잭션 비트는 후속된 트랜잭션 동안에 차후의 액세스 추적을 위해 트랜잭션 비트의 상태 를 디폴트 상태로 재설정하도록 보장하기 위해 클리어된다. 다른 실시예에서, 액세스 추적 필드는 또한 코어 ID 또는 스레드 ID뿐만 아니라 트랜잭션 ID와 같은 자원 ID를 저장할 수 있다.Upon stopping or committing a transaction, the transaction bit that was set during the transaction execution is cleared to ensure that the state of the transaction bit is reset to the default state for subsequent access tracking during subsequent transactions. In another embodiment, the access tracking field may also store resource IDs such as transaction IDs as well as core IDs or thread IDs.

도 1을 참조하여 전술 및 바로 아래에 언급하는 바와 같이, 저레벨 캐시(103)가 트랜잭션 메모리로서 사용된다. 그러나 트랜잭션 메모리가 그것으로 제한되지 않는다. 사실상, 잠재적으로는 고레벨 캐시(145)가 트랜잭션 메모리로서 사용된다. 여기서, 캐시(145) 라인에 대한 액세스를 추적한다. 언급한 바와 같이, 스레드 ID 또는 트랜잭션 ID와 같은 식별자는 잠재적으로, 트랜잭션, 스레드 또는 자원이 캐시(145)에서 추적중인 액세스를 수행하였는지를 추적하기 위하여 캐시(145)와 같은 고레벨 메모리에 사용된다. As mentioned above and directly below with reference to FIG. 1, a low level cache 103 is used as transactional memory. However, transactional memory is not limited to that. In fact, potentially a high level cache 145 is used as transactional memory. Here, the access to the cache 145 line is tracked. As mentioned, identifiers such as thread IDs or transaction IDs are potentially used in high-level memory such as cache 145 to track whether a transaction, thread or resource has performed tracking access in cache 145.

그러나 잠재적 트랜잭션 메모리의 다른 예를 들면, 변수, 인스트럭션 또는 데이터를 저장하기 위한 스크래치 패드(scratch pad) 또는 실행 공간으로서 처리 요소 또는 자원과 관련된 다수의 레지스터가 트랜잭션 메모리로서 사용된다. 이 예에서, 메모리 위치(104, 105, 106)는 레지스터(104, 105, 106)를 포함한 레지스터 그룹화이다. 트랜잭션 메모리의 다른 예는 캐시, 다수의 레지스터, 레지스터 파일, 정적 랜덤 액세스 메모리(SRAM), 다수의 래치, 또는 다른 저장 요소를 포함한다. 프로세서(100) 또는 프로세서(100)상의 임의 처리 자원은 메모리 위치로부터 판독 또는 이로 기록시에 시스템 메모리 위치, 가상 메모리 주소, 물리적 주소 또는 다른 주소를 다룰 수 있다.However, as another example of potential transactional memory, a number of registers associated with a processing element or resource are used as transactional memory as a scratch pad or execution space for storing variables, instructions or data. In this example, memory locations 104, 105, 106 are register groupings that include registers 104, 105, 106. Other examples of transactional memory include caches, multiple registers, register files, static random access memory (SRAM), multiple latches, or other storage elements. The processor 100 or any processing resource on the processor 100 may handle a system memory location, a virtual memory address, a physical address or other address when reading from or writing to a memory location.

트랜잭션이 저레벨 캐시(103)와 같은 트랜잭션 메모리를 오버플로우하지 않 는한, 트랜잭션들간의 충돌은 대응 라인(104, 105, 106)에 대한 액세스를 추적하는 액세스 필드(104b, 105b, 106b)의 동작에 의해 검출된다. 전술한 바와 같이, 트랜잭션은 액세스 추적 필드(104b, 105b, 106b)를 사용하여 유효화하고, 커밋되며, 무효화되고, 그리고/또는 중지될 수 있다. 그러나 트랜잭션이 메모리(103)를 오버플로우할 때, 오버플로우 모듈(107)은 오버플로우 이벤트에 응답하여 트랜잭션 메모리(103)의 가상화 및/또는 확장을 지원하기 위한 것이며, 즉 제2 메모리에 대한 트랜잭션 상태를 저장하기 위한 것이다. 따라서 트랜잭션에서 이전 동작을 수행하는 것과 관련된 실행 시간 손실을 일으키는 메모리(103)의 오버플로우시에 트랜잭션을 중지하는 대신에, 실행을 계속하기 위하여 트랜잭션 상태를 가상화한다.Unless a transaction overflows transactional memory, such as low-level cache 103, collisions between transactions operate on the access fields 104b, 105b, 106b to track access to the corresponding lines 104, 105, 106. Is detected by. As mentioned above, a transaction may be validated, committed, invalidated, and / or aborted using the access tracking fields 104b, 105b, and 106b. However, when a transaction overflows memory 103, overflow module 107 is intended to support virtualization and / or expansion of transactional memory 103 in response to an overflow event, i.e., transaction for second memory. It is for storing state. Thus, instead of aborting the transaction upon overflow of memory 103 resulting in a loss of execution time associated with performing the previous operation in the transaction, the transaction state is virtualized to continue execution.

오버플로우 이벤트는 메모리(103)의 임의 실제 오버플로우 또는 메모리(103)의 오버플로우의 임의 예측을 포함할 수 있다. 일 실시예에서, 오버플로우 이벤트는 현재 계류중인 트랜잭션의 실행 동안에 이미 액세스되었던 메모리(103)의 라인의 축출 또는 실제 축출을 위한 선택이다. 환언하면, 동작은 메모리(103)가 현재 계류중인 트랜잭션에 의해 액세스되었던 메모리 라인으로 가득 차 있다는 점에서 메모리(103)를 오버플로우하고 있다. 결과적으로, 메모리(103)는 축출될 계류중인 트랜잭션과 관련된 라인을 선택중이다. 본래, 메모리(103)는 가득 차 있으며(full), 여전히 계류중인 트랜잭션과 관련된 라인을 축출함으로써 룸(room)을 생성하려고 한다. 기지의 또는 다른 사용가능한 기법은 캐시 대체, 라인 축출, 커밋트먼트(commitment), 액세스 추적, 트랜잭션 충돌 검사 및 트랜잭션 유효화를 위해 사용될 수 있다.The overflow event may include any actual overflow of memory 103 or any prediction of overflow of memory 103. In one embodiment, the overflow event is a choice for the expulsion or actual expulsion of a line of memory 103 that has already been accessed during the execution of the currently pending transaction. In other words, the operation is overflowing the memory 103 in that the memory 103 is full of memory lines that were accessed by the currently pending transaction. As a result, memory 103 is selecting the line associated with the pending transaction to be evicted. In essence, memory 103 is full and attempts to create a room by evicting lines associated with pending transactions. Known or other available techniques may be used for cache replacement, line eviction, commitment, access tracking, transaction conflict checking, and transaction validation.

그러나 오버플로우 이벤트는 메모리(103)의 실제 오버플로우로 제한되지 않을 수 있다. 예를 들면 트랜잭션이 메모리(103)에 대해 너무 크다는 예측이 오버플로우 이벤트를 구성할 수 있다. 여기서, 메모리(103)가 실제 오버플로우되기 전에 트랜잭션 크기를 결정하고 오버플로우 이벤트를 생성하는 데 알고리즘 또는 다른 예측 방법을 사용한다. 또 다른 실시예에서, 오버플로우 이벤트는 중첩 트랜잭션(nested transaction)의 시작이다. 중첩 트랜잭션은 보다 복잡하고 전형적으로 지원을 위해 더 많은 메모리를 가지므로, 제1 레벨 중첩 트랜잭션 또는 후속 레벨 중첩 트랜잭션의 검출로 오버플로우 이벤트가 발생할 수 있다.However, the overflow event may not be limited to the actual overflow of the memory 103. For example, the prediction that the transaction is too large for memory 103 may constitute an overflow event. Here, algorithms or other prediction methods are used to determine transaction size and generate overflow events before memory 103 actually overflows. In another embodiment, the overflow event is the start of a nested transaction. Since nested transactions are more complex and typically have more memory for support, overflow events may occur with detection of first level nested transactions or subsequent level nested transactions.

일 실시예에서, 오버플로우 논리부(107)는 오버플로우 비트 및 기본 주소 저장 요소를 저장하기 위한 레지스터와 같은 오버플로우 저장 요소를 포함한다. 오버플로우 논리부(107)가 캐시 제어 논리부와 동일한 기능 블록에 도시될 지라도, 오버플로우 비트 및 기본 주소 레지스터를 저장하기 위한 오버플로우 레지스터는 잠재적으로 마이크로프로세서(100)의 임의 장소에 제공된다. 예를 들면, 프로세서(100) 상의 각 코어는 글로벌 오버플로우 테이블과 오버플로우 비트를 위한 기본 주소의 표현을 저장하기 위한 오버플로우 레지스터를 포함한다. 그러나 오버플로우 비트와 기본 주소의 구현은 그렇게 제한적이지 않다. 사실상, 프로세서(100)상의 모든 코어 또는 스레드에 가시적인 글로벌 레지스터는 오버플로우 비트와 기본 주소를 포함할 수 있다. 이 대신에, 각 코어 또는 하드웨어 스레드는 기본 주소 레지스터를 포함하고, 글로벌 레지스터는 오버플로우 비트를 포함한다. 알 수 있는 바와 같이, 오버플로우 테이블을 위한 기본 주소 및 오버플로우 비트를 저장하 기 위해 임의 수의 구성을 구현할 수 있다.In one embodiment, overflow logic 107 includes overflow storage elements such as registers for storing overflow bits and base address storage elements. Although the overflow logic 107 is shown in the same functional block as the cache control logic, an overflow register for storing the overflow bit and the base address register is potentially provided anywhere in the microprocessor 100. For example, each core on processor 100 includes an overflow register for storing a global overflow table and a representation of the base address for overflow bits. However, the implementation of overflow bits and base addresses is not so limited. In fact, global registers visible to all cores or threads on processor 100 may include overflow bits and base addresses. Instead, each core or hardware thread contains a base address register and a global register contains an overflow bit. As can be seen, any number of configurations can be implemented to store the base address and overflow bits for the overflow table.

오버플로우 비트는 오버플로우 이벤트를 기반으로 설정된다. 계류중인 트랜잭션의 실행 동안에 미리 액세스되었던 축출을 위한 메모리(103)에서 라인을 선택하는 전술한 실시예를 계속 참조하면, 오버플로우 비트는 계류중인 트랜잭션의 실행 동안에 미리 액세스되었던 축출을 위한 메모리(103)에서 라인 선택을 기반으로 설정된다.The overflow bit is set based on the overflow event. With continued reference to the above-described embodiment of selecting a line in memory 103 for eviction that was previously accessed during execution of a pending transaction, the overflow bit may be memory 103 for eviction that was previously accessed during execution of a pending transaction. Is set based on the line selection.

일 실시예에서, 라인(104)과 같은 라인이 계류중인 트랜잭션 동안에 이미 액세스되었고 축출을 위해 선택될 때, 오버플로우 비트를 설정하기 위한 논리부와 같은 하드웨어를 사용하여 오버플로우 비트를 설정한다. 예를 들면 캐시 컨트롤러(107)는 임의 수의 알려진 또는 다른 사용가능한 캐시 교체 알고리즘을 기반으로 축출을 위해 라인(104)을 선택한다. 사실상, 캐시 교체 알고리즘은 계류중인 트랜잭션의 실행 동안에 이미 액세스된 라인(104)과 같은 캐시 라인을 교체하는 것에 반해 바이어스(bias)될 수 있다. 그럼에도 불구하고, 축출을 위해 라인(104)을 선택시에, 캐시 컨트롤러 또는 다른 논리부는 액세스 추적 필드(104b)를 검사한다. 전술한 바와 같이, 논리부는 캐시 라인(104)이 계류중인 트랜잭션의 실행 동안에 액세스되었는 지의 여부를 필드(104b)의 값을 기반으로 결정한다. 캐시 라인(104)이 계류중인 트랜잭션 동안에 이미 액세스되었다면, 프로세서(100)에서 논리부는 글로벌 오버플로우 비트를 설정한다.In one embodiment, when a line, such as line 104, has already been accessed during a pending transaction and selected for eviction, the overflow bit is set using hardware such as logic to set the overflow bit. For example, cache controller 107 selects line 104 for eviction based on any number of known or other available cache replacement algorithms. In fact, the cache replacement algorithm may be biased against replacing a cache line, such as line 104, already accessed during execution of a pending transaction. Nevertheless, upon selecting line 104 for eviction, the cache controller or other logic examines the access tracking field 104b. As discussed above, the logic determines based on the value of field 104b whether cache line 104 has been accessed during execution of a pending transaction. If cache line 104 has already been accessed during a pending transaction, the logic in processor 100 sets the global overflow bit.

또 다른 실시예에서, 소프트웨어 또는 펌웨어는 글로벌 오버플로우 비트를 설정한다. 유사한 시나리오에서, 계류중인 트랜잭션 동안에 이미 액세스되었던 라 인(104)을 결정시에, 인터럽트가 발생된다. 이 인터럽트는 실행 유닛(110)에서 실행되는 사용자-핸들러 및/또는 중지 핸들러에 의해 처리되는데, 이는 글로벌 오버플로우 비트를 설정한다. 글로벌 오버플로우 비트가 현재 설정된다면, 메모리(103)가 이미 오버플로우 되었으므로 하드웨어 및/또는 소프트웨어는 다시 비트를 설정하지 않아도 된다는 점에 주목한다.In yet another embodiment, the software or firmware sets the global overflow bit. In a similar scenario, an interrupt is generated upon determining the line 104 that was already accessed during a pending transaction. This interrupt is handled by the user-handler and / or stop handler executed in execution unit 110, which sets the global overflow bit. Note that if the global overflow bit is currently set, the hardware and / or software do not have to set the bit again because the memory 103 has already overflowed.

오버플로우 비트 사용의 설명적인 예를 들면, 일단 오버플로우 비트가 설정되면, 하드웨어 및/또는 소프트웨어가 캐시 라인(104, 105, 106)에 대한 액세스를 추적하고, 트랜잭션을 유효화하고, 충돌을 검사하고, 확장된 트랜잭션 메모리를 사용하는 액세스 필드(104b, 105b, 106b) 및 메모리(103)와 전형적으로 관련된 다른 트랜잭션 관련 동작을 수행한다.As an illustrative example of the use of overflow bits, once the overflow bit is set, hardware and / or software can track access to cache lines 104, 105, 106, validate transactions, check for conflicts, Perform other transaction related operations typically associated with memory 103 and access fields 104b, 105b, 106b that use expanded transactional memory.

가상화된 트랜잭션 메모리의 기본 주소를 식별하는 데 기본 주소를 사용한다. 일 실시예에서, 가상화된 트랜잭션 메모리가 프로세서(100)와 관련된 시스템 메모리 장치 또는 고레벨 캐시(145)와 같은 메모리(103)보다 큰 제2 메모리 장치에 저장된다. 결과적으로, 제2 메모리는 메모리(103)를 오버플로우했던 트랜잭션을 처리할 수 있다.The base address is used to identify the base address of the virtualized transactional memory. In one embodiment, the virtualized transactional memory is stored in a second memory device larger than the memory 103, such as the system memory device associated with the processor 100 or the high level cache 145. As a result, the second memory can process a transaction that has overflowed the memory 103.

일 실시예에서, 확장된 트랜잭션 메모리는 트랜잭션 상태를 저장하기 위한 글로벌 오버플로우 테이블로서 언급된다. 따라서 기본 주소는 트랜잭션의 상태를 저장하려는 글로벌 오버플로우 테이블의 기본 주소를 나타낸다. 글로벌 오버플로우 테이블은 액세스 추적 필드(104b, 105b, 106b)에 관하여 메모리(103)로의 동작과 유사하다. 설명적 예를 들면, 축출을 위해 라인(106)을 선택한다고 가정한다. 그러나 액세스 필드(106b)는 라인(106)이 계류중인 트랜잭션 실행 동안에 이미 액세스되었음을 나타낸다. 전술한 바와 같이, 글로벌 오버플로우 비트가 현재 아직 설정되지 않았다면, 오버플로우 이벤트를 기반으로 글로벌 오버플로우 비트를 설정한다.In one embodiment, expanded transactional memory is referred to as a global overflow table for storing transaction state. Therefore, the base address represents the base address of the global overflow table in which you want to store the state of the transaction. The global overflow table is similar to the operation into memory 103 with respect to access tracking fields 104b, 105b and 106b. As an illustrative example, assume that line 106 is selected for eviction. However, access field 106b indicates that line 106 has already been accessed during pending transaction execution. As described above, if the global overflow bit is not currently set yet, the global overflow bit is set based on the overflow event.

글로벌 오버플로우 테이블이 설정되지 않았다면, 테이블을 위한 제2 메모리량을 할당한다. 예를 들면 오버플로우 테이블의 초기 페이지가 할당되지 않았음을 나타내는 페이지 폴트(page fault)를 생성한다. 그 후, 동작 시스템은 글로벌 오버플로우 테이블로 제2 메모리 범위를 할당한다. 제2 메모리 범위는 글로벌 오버플로우 테이블의 페이지로서 언급될 수 있다. 그 후, 글로벌 오버플로우 테이블의 기본 주소 표현이 프로세서(100)에 저장된다.If a global overflow table is not set, allocate a second amount of memory for the table. For example, create a page fault indicating that the initial page of the overflow table has not been allocated. The operating system then allocates a second memory range to the global overflow table. The second memory range may be referred to as the page of the global overflow table. Thereafter, the base address representation of the global overflow table is stored in the processor 100.

라인(106)을 축출하기 전에, 트랜잭션의 상태를 글로벌 오버플로우 테이블에 저장한다. 일 실시예에서, 트랜잭션 상태를 저장하는 것은 오버플로우 이벤트와 관련된 라인(106) 및/또는 동작의 상태에 대응하는 글로벌 오버플로우 테이블에 엔트리(entry)를 저장하는 것을 포함한다. 엔트리는 라인(106)과 관련된 물리적 주소와 같은 주소, 액세스 추적 필드(106b)의 상태, 라인(106)과 관련된 데이터 요소, 라인(106) 크기, 운영체제 제어 필드 및/또는 다른 필드의 임의 결합을 포함할 수 있다. 글로벌 오버플로우 테이블과 제2 메모리는 도 3 내지 도 5를 참조하여 하기에서 더욱 상세히 기술될 것이다.Before evicting line 106, the state of the transaction is stored in the global overflow table. In one embodiment, storing the transaction state includes storing an entry in the global overflow table corresponding to the line 106 associated with the overflow event and / or the state of the operation. An entry may be any combination of an address, such as a physical address associated with line 106, the status of an access tracking field 106b, a data element associated with line 106, a line 106 size, an operating system control field, and / or other fields. It may include. The global overflow table and the second memory will be described in more detail below with reference to FIGS. 3 to 5.

결과적으로, 트랜잭션의 일부인 동작 또는 인스트럭션이 프로세서(100)의 파이프라인을 통과할 때, 캐시(103)와 같은 트랜잭션 메모리에 대한 액세스를 추적한 다. 또한 트랜잭션 메모리가 풀(full)일 때, 즉 오버플로우일 때, 트랜잭션 메모리를 프로세서(100)상의, 또는 프로세서(100)와 관련/연결된 다른 메모리로 확장시킨다. 또한 프로세서(100)를 통한 레지스터는 잠재적으로, 트랜잭션 메모리가 오버플로우되는 것을 나타내기 위한 오버플로우 플래그, 그리고 확장된 트랜잭션 메모리의 기본 주소를 식별하기 위한 기본 주소를 저장한다.As a result, when an operation or instruction that is part of a transaction passes through the pipeline of the processor 100, it tracks access to transactional memory, such as cache 103. It also extends the transactional memory to other memory on or in connection with the processor 100 when the transactional memory is full, ie overflows. The register through processor 100 also potentially stores an overflow flag to indicate that the transactional memory overflows, and a base address to identify the base address of the extended transactional memory.

트랜잭션 메모리가 특히 도 1에 도시된 대표적인 멀티코어 구조와 관련하여 기술되었지만, 인스트럭션 실행/데이터 연산을 위한 임의 처리 시스템에서 트랜잭션 메모리의 확장 및/또는 가상화를 구현할 수 있다. 예를 들면 다중 트랜잭션을 병렬로 실행할 수 있는 내장 프로세서는 잠재적으로, 가상화된 트랜잭션 메모리를 구현한다.Although transactional memory has been described in particular with respect to the representative multicore architecture shown in FIG. 1, it is possible to implement extension and / or virtualization of transactional memory in any processing system for instruction execution / data operations. For example, an embedded processor capable of executing multiple transactions in parallel potentially implements virtualized transactional memory.

도 2a를 참조하면, 멀티코어 프로세서(200)의 실시예가 도시된다. 여기서, 프로세서(200)는 4 코어(205-208)를 포함하지만 임의 다른 수의 코어를 사용할 수도 있다. 일 실시예에서, 메모리(210)는 캐시 메모리이다. 여기서, 메모리(210)는 기능적 코어박스(205-208) 외부에 도시된다. 일 실시예에서, 메모리(210)는 제2 레벨 또는 다른 고레벨 캐시와 같은 공유 캐시이다. 그러나 일 실시예에서, 기능 블록(205-208)은 코어(205-208)의 아키텍처 상태를 나타내고, 메모리(210)는 코어(205) 또는 코어(205-208)와 같은 코어중의 하나와 관련된/배정된 제1 레벨 또는 저레벨 캐시이다. 따라서 도시된 메모리(210)는 도 1에 도시된 메모리(103)와 같이 코어내 저레벨 캐시, 도 1에 도시된 캐시(145)와 같은 고레벨 캐시, 또는 전술한 레지스터 콜렉션(collection)의 예와 같은 다른 저장 요소일 수 있다.2A, an embodiment of a multicore processor 200 is shown. Here, the processor 200 includes four cores 205-208 but may use any other number of cores. In one embodiment, memory 210 is a cache memory. Here, memory 210 is shown outside functional core boxes 205-208. In one embodiment, memory 210 is a shared cache, such as a second level or other high level cache. However, in one embodiment, functional blocks 205-208 represent the architectural state of cores 205-208, and memory 210 is associated with one of cores, such as core 205 or core 205-208. / Assigned first level or low level cache. Thus, the illustrated memory 210 may be a low-level cache in the core, such as the memory 103 shown in FIG. 1, a high-level cache such as the cache 145 shown in FIG. 1, or an example of the above-described register collection. It may be another storage element.

각 코어는 레지스터(230, 235, 240, 245)와 같은 레지스터를 포함한다. 일 실시예에서, 레지스터(230, 235, 240, 245)는 MSR(machine specific registers)이다. 그러나 레지스터(230, 235, 240, 245)는 각 코어의 아키텍처 상태 레지스터 집합의 부분인 레지스터와 같이 프로세서(200)의 임의 레지스터일 수 있다.Each core includes registers such as registers 230, 235, 240, 245. In one embodiment, registers 230, 235, 240, and 245 are machine specific registers (MSRs). However, registers 230, 235, 240, and 245 may be any registers of processor 200, such as registers that are part of the set of architectural state registers of each core.

각 레지스터는 트랜잭션 오버플로우 플래그(231, 236, 241, 246)를 포함한다. 전술한 바와 같이, 오버플로우 이벤트시에, 트랜잭션 오버플로우 플래그를 설정한다. 오버플로우 플래그는 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의 결합을 통해 설정된다. 일 실시예에서, 오버플로우 플래그는 잠재적으로 두 논리 상태를 가진 비트이다. 그러나 오버플로우 플래그는 메모리가 오버플로우될 때를 식별하기 위한 임의 수의 비트 또는 다른 상태 표현일 수 있다.Each register contains transaction overflow flags 231, 236, 241 and 246. As described above, at the overflow event, the transaction overflow flag is set. The overflow flag is set via hardware, software, firmware or any combination thereof. In one embodiment, the overflow flag is a bit potentially with two logic states. However, the overflow flag may be any number of bits or other state representation for identifying when the memory overflows.

예를 들면 코어(205)상에서 실행중인 트랜잭션의 부분으로서 동작이 캐시(210)를 오버플로우한다면, 논리부와 같은 하드웨어, 또는 오버플로우 인터럽트 처리를 일으키는 사용자 핸들러와 같은 소프트웨어가 플래그(231)를 설정한다. 디폴트 상태인 제1 논리 상태에서, 코어(205)는 메모리(210)를 사용하여 트랜잭션을 실행한다. 정상 축출, 액세스 추적, 충돌 검사 및 유효화는 블록(215, 220, 225)뿐만 아니라 대응 필드(216, 221, 226)를 포함한 캐시(210)를 사용하여 행해진다. 그러나 플래그(231)가 제2 상태로 설정될 때, 캐시(210)를 확장한다. 설정되는 플래그(231)와 같은 한 플래그를 기반으로, 나머지 플래그(236, 241, 246)를 또한 설정할 수 있다.For example, if an operation overflows the cache 210 as part of a transaction executing on the core 205, hardware such as logic, or software such as a user handler causing the overflow interrupt processing, sets the flag 231. do. In the first logical state, which is the default state, core 205 uses memory 210 to execute a transaction. Normal eviction, access tracking, collision checking and validation are done using the cache 210 including the corresponding fields 216, 221, 226 as well as blocks 215, 220, 225. However, when the flag 231 is set to the second state, the cache 210 is expanded. Based on one flag, such as the flag 231 being set, the remaining flags 236, 241, 246 can also be set.

예를 들면 코어들(205-208)간에 전송되는 프로토콜 메시지가 설정되는 한 오 버플로우 비트를 기반으로 다른 플래그를 설정한다. 예를 들면, 오버플로우 플래그(231)가 이 예에서 코어(205)의 제1 레벨 데이터 캐시인 메모리(210)에 발생된 오버플로우 이벤트를 기반으로 설정된다고 가정한다. 일 실시예에서, 플래그(231)를 설정한 후에, 플래그(236, 241, 246)를 설정하기 위해 버스 상호연결 코어(205-208)상으로 방송 메시지를 송신한다. 코어(205-208)가 점 대 점, 링 또는 다른 포맷으로 연결되는 다른 실시예에서, 코어(205)로부터의 메시지가 각 코어로 송신되거나, 또는 플래그(236, 241, 246)를 설정하기 위해 코어로부터 코어로 전달된다. 후술되는 바와 같이, 유사한 메시징(messaging) 등은 다중 물리적 프로세서들간의 플래그 설정을 보장하기 위해 멀티프로세서 포맷으로 행해질 수 있다는 점에 주목한다. 코어(205-208)의 플래그 설정시에, 액세스 추적, 충돌 검사 및/또는 유효화를 위해 가상/확장 메모리를 검사하도록 후속된 트랜잭션 실행을 통지한다. For example, as long as a protocol message sent between cores 205-208 is set, another flag is set based on the overflow bit. For example, assume that the overflow flag 231 is set based on the overflow event generated in the memory 210, which in this example is the first level data cache of the core 205. In one embodiment, after setting the flag 231, broadcast messages are sent over the bus interconnect cores 205-208 to set the flags 236, 241, 246. In other embodiments in which cores 205-208 are connected in point-to-point, ring, or other formats, messages from core 205 are sent to each core, or to set flags 236, 241, 246. Is passed from core to core. As described below, it is noted that similar messaging or the like may be done in a multiprocessor format to ensure flagging between multiple physical processors. Upon setting the flag of cores 205-208, the subsequent transaction execution is notified to check the virtual / extended memory for access tracking, conflict checking and / or validation.

이전 설명은 다중 코어를 포함한 단일 물리적 프로세서(200)를 포함하였다. 그러나 코어(205-208)가 시스템내 개별 물리적 프로세서일 때, 유사한 구성, 프로토콜, 하드웨어 및 소프트웨어가 사용된다. 이 경우에, 각 프로세서는 그들 각각의 오버플로우 플래그를 가진 레지스터(230, 235, 240, 245)와 같은 오버플로우 레지스터를 가진다. 한 오버플로우 플래그를 설정시에, 나머지는 또한 프로세서들간에 상호연결부상에 유사한 방식의 프로토콜 통신을 통해 설정될 수 있다. 여기서, 방송 버스 또는 점 대 점 상호연결부상으로의 통신 교환은 발생되는 오버플로우 이벤트를 나타내는 값으로 설정되는 오버플로우 플래그 값을 전달한다.The previous description included a single physical processor 200 with multiple cores. However, when the cores 205-208 are separate physical processors in the system, similar configurations, protocols, hardware, and software are used. In this case, each processor has an overflow register, such as registers 230, 235, 240, 245, with their respective overflow flags. In setting one overflow flag, the rest can also be set via protocol communication in a similar manner on interconnects between processors. Here, the communication exchange on the broadcast bus or point-to-point interconnects carries an overflow flag value set to a value representing an overflow event that occurs.

이제 도 2b를 참조하면, 오버플로우 플래그를 가진 멀티코어 프로세서의 또 다른 실시예가 도시된다. 도 2a와 대조적으로, 오버플로우 레지스터 및 오버플로우 플래그를 포함한 각 코어(205-208) 대신에, 단일 오버플로우 레지스터(250) 및 오버플로우 플래그(251)를 프로세서(200)에 제공한다. 결과적으로 오버플로우 이벤트시에, 플래그(251)가 설정되며, 각 코어(205-208)에 광범위하게 가시적이다. 따라서 플래그(251)가 설정되면, 액세스 추적, 유효화, 충돌 검사 및 다른 트랜잭션 실행 동작은 글로벌 오버플로우 테이블을 사용하여 수행된다.Referring now to FIG. 2B, another embodiment of a multicore processor with an overflow flag is shown. In contrast to FIG. 2A, instead of each core 205-208 containing an overflow register and an overflow flag, a single overflow register 250 and an overflow flag 251 are provided to the processor 200. As a result, upon overflow event, a flag 251 is set, which is broadly visible to each core 205-208. Thus, if flag 251 is set, access tracking, validation, conflict checking, and other transaction execution operations are performed using the global overflow table.

설명적 예를 들면, 메모리(210)가 트랜잭션 실행 동안에 오버플로우 되었고, 결과적으로 레지스터(250)의 오버플로우 비트(251)가 설정된다고 가정한다. 또한 후속된 동작은 가상화된 트랜잭션 메모리를 사용하여 추적되었다. 단지 메모리(210)를 충돌에 대해 검사하거나, 또는 트랜잭션을 커밋하기전에 유효화를 위해 사용한다면, 오버플로우 메모리에 의해 추척되는 충돌/액세스를 알 수 없을 것이다. 그러나 충돌 검사 및 유효화가 오버플로우 메모리를 사용하여 행해진다면, 충돌을 검출할 수 있고, 충돌 트랜잭션을 커밋하는 대신에 트랜잭션을 중지한다.As an illustrative example, assume that memory 210 overflowed during transaction execution and consequently overflow bit 251 of register 250 is set. Subsequent actions were also tracked using virtualized transactional memory. If only memory 210 is checked for conflicts, or used for validation before committing a transaction, the conflict / access tracked by overflow memory will not be known. However, if collision checking and validation is done using overflow memory, a collision can be detected and the transaction is aborted instead of committing the conflict transaction.

전술한 바와 같이, 현재 설정되지 않은 오버플로우 플래그를 설정시에, 공간이 미리 할당되지 않은 경우에 글로벌 오버플로우 테이블을 위한 공간을 요청/할당한다. 반대로, 트랜잭션이 커밋되거나 또는 중지될 때, 트랜잭션에 대응한 글로벌 오버플로우 테이블에서 엔트리들이 비게 된다(free). 일 실시예에서, 엔트리를 비게 하는 것은 엔트리에서 액세스 추적 상태 또는 다른 필드를 클리어하는 것을 포함한다. 또 다른 실시예에서, 엔트리를 비게 하는 것은 글로벌 오버플로우 테이블로부터 엔트리를 삭제하는 것을 포함한다. 오버플로우 테이블에서 마지막 엔트리 가 비게될 때, 글로벌 오버플로우 비트는 디폴트 상태로 다시 클리어된다. 본래, 글로벌 오버플로우 테이블에서 마지막 엔트리를 비게 하면 임의 계류중인 트랜잭션이 캐시(210)에 들어 맞으며, 오버플로우 메모리는 트랜잭션 실행을 위해 현재 사용되지 않는다는 것을 나타낸다. 도 3-5는 오버플로우 메모리 및 특히 글로벌 오버플로우 테이블을 보다 상세히 거론한다.As described above, when setting an overflow flag that is not currently set, the space for the global overflow table is requested / allocated when space is not allocated in advance. Conversely, when a transaction is committed or aborted, entries are free in the global overflow table corresponding to the transaction. In one embodiment, emptying the entry includes clearing the access tracking status or other fields in the entry. In another embodiment, emptying the entry includes deleting the entry from the global overflow table. When the last entry in the overflow table is empty, the global overflow bit is cleared back to its default state. Originally, emptying the last entry in the global overflow table indicates that any pending transactions fit into the cache 210, indicating that overflow memory is not currently used for transaction execution. 3-5 discuss overflow memory and in particular the global overflow table in more detail.

이제 도 3을 참조하면, 고레벨 메모리에 연결된 다중코어를 포함하는 프로세서의 실시예가 도시된다. 메모리(310)는 라인(315, 320, 325)을 포함한다. 액세스 추적 필드(316, 321, 326)는 라인(315, 320, 325)에 제각기 대응한다. 각 액세스 필드는 메모리(310)에서 그들의 대응 라인에 대한 액세스를 추적하기 위한 것이다. 또한 프로세서(300)는 코어(305-308)를 포함한다. 메모리(310)는 코어(305-308)중의 임의 코어 내의 저레벨 캐시, 코어(305-308)에 의해 공유되는 고레벨 캐시, 또는 트랜잭션 메모리로서 사용될 프로세서에서 임의 다른 알려진 또는 다른 사용가능 메모리일 수 있다는 데에 주목한다. 각 코어는 레지스터(330, 335, 340, 345)와 같이 글로벌 오버플로우 테이블의 기본 주소를 저장하기 위한 레지스터를 포함한다. 메모리(310)를 사용하여 트랜잭션을 실행시에, 글로벌 오버플로우 테이블이 잠재적으로 할당되지 않으므로, 기본 주소(331, 336, 341, 346)가 글로벌 오버플로우 테이블의 기본 주소를 저장할 수 없을 수도 있다.Referring now to FIG. 3, an embodiment of a processor including multiple cores coupled to a high level memory is shown. Memory 310 includes lines 315, 320, 325. The access tracking fields 316, 321, 326 correspond to lines 315, 320, 325, respectively. Each access field is for tracking access to their corresponding line in memory 310. Processor 300 also includes cores 305-308. The memory 310 may be a low level cache in any of the cores 305-308, a high level cache shared by the cores 305-308, or any other known or other available memory in the processor to be used as transactional memory. Pay attention to Each core includes a register for storing the base address of the global overflow table, such as registers 330, 335, 340, and 345. When executing a transaction using memory 310, the base address 331, 336, 341, 346 may not be able to store the base address of the global overflow table since the global overflow table is not potentially allocated.

그러나 메모리(310)를 오버플로우시에, 오버플로우 테이블(355)을 할당한다. 일 실시예에서, 오버플로우 테이블(355)이 아직 할당되지 않았을 때, 메모리(310)를 오버플로우하는 동작을 기반으로 인터럽트 또는 페이지 폴트가 발생된다. 사용 자 핸들러 또는 커널 레벨(kernel-level) 소프트웨어는 인터럽트 또는 페이지 폴트를 기반으로 오버플로우 테이블(355)로 고레벨 메모리(350)의 범위를 할당한다. 다른 예를 들면, 글로벌 오버플로우 테이블은 설정되는 오버플로우 플래그를 기반으로 할당된다. 여기서, 오버플로우 플래그가 설정될 때, 글로벌 오버플로우 테이블로의 기록이 시도된다. 기록이 실패하면, 글로벌 오버플로우 테이블에 새 페이지를 할당한다.However, when overflowing the memory 310, the overflow table 355 is allocated. In one embodiment, when overflow table 355 has not yet been allocated, an interrupt or page fault is generated based on the operation of overflowing memory 310. User handler or kernel-level software allocates a range of high level memory 350 to overflow table 355 based on interrupts or page faults. In another example, a global overflow table is assigned based on the overflow flag being set. Here, when the overflow flag is set, writing to the global overflow table is attempted. If the write fails, it allocates a new page in the global overflow table.

고레벨 메모리(350)는 고레벨 캐시, 단지 프로세서(300)와 관련된 메모리, 프로세서(300)를 포함한 시스템에 의해 공유되는 시스템 메모리, 또는 메모리(310)보다 높은 레벨의 임의 다른 메모리일 수 있다. 오버플로우 테이블(355)로 할당된 제1 범위의 메모리(350)는 오버플로우 테이블(355)의 첫 페이지로서 언급된다. 다수 페이지 오버플로우 테이블은 도 5를 참조하여 보다 상세히 기술된다.The high level memory 350 may be a high level cache, memory only associated with the processor 300, system memory shared by the system including the processor 300, or any other memory at a higher level than the memory 310. Memory 350 of the first range allocated to overflow table 355 is referred to as the first page of overflow table 355. The multiple page overflow table is described in more detail with reference to FIG.

오버플로우 테이블(355)로 공간을 할당시에, 또는 오버플로우 테이블(355)로의 메모리를 할당한 후에, 오버플로우 테이블(355)의 기본 주소는 레지스터(330, 335, 340 및/또는 345)로 기록된다. 일 실시예에서, 커널 레벨 코드는 기본 주소 레지스터(330, 335, 340, 345) 중의 각 한 레지스터로 글로벌 오버플로우 테이블의 기본 주소를 기록한다. 이 대신에, 하드웨어, 소프트웨어 또는 펌웨어는 기본 주소 레지스터(330, 335, 340 또는 345) 중의 한 레지스터로 기본 주소를 기록하고, 이 기본 주소는 코어들(305-308)간 메시징 프로토콜을 통해 나머지 기본 주소 레지스터로 보급된다.When allocating space to overflow table 355, or after allocating memory to overflow table 355, the base address of overflow table 355 is moved to registers 330, 335, 340, and / or 345. Is recorded. In one embodiment, the kernel level code writes the base address of the global overflow table into each one of the base address registers 330, 335, 340, and 345. Instead, the hardware, software, or firmware writes the base address into one of the base address registers 330, 335, 340, or 345, which base address is passed through the messaging protocol between cores 305-308. It is advertised in the address register.

도시된 바와 같이, 오버플로우 테이블(355)은 엔트리(360, 365, 370)를 포함 한다. 엔트리(360, 365, 370)는 주소 필드(361, 366, 371)뿐만 아니라 트랜잭션 상태정보(T.S.I.) 필드(362, 367, 372)를 포함한다. 오버플로우 테이블(355)의 동작의 극히 단순화된 예를 들면, 첫 트랜잭션으로부터의 동작이 대응하는 액세스 필드(316, 321,326)의 상태에 의해 표현되는 바와 같이 라인(315, 320, 325)을 액세스한다고 가정한다. 제1 트랜잭션이 계류중인 동안, 축출을 위해 라인(315)을 선택한다. 액세스 추적 필드(316)의 상태가 여전히 계류중인 제1 트랜잭션 동안에 라인(315)이 이미 액세스되었음을 나타내므로, 오버플로우 이벤트가 발생되었다. 전술한 바와 같이, 오버플로우 플래그/비트가 잠재적으로 설정된다. 또한 할당된 페이지가 없거나 또는 부가적인 페이지가 필요한 경우에, 메모리(350)내 페이지를 오버플로우 테이블(355)로 할당한다. As shown, the overflow table 355 includes entries 360, 365, and 370. Entries 360, 365, and 370 include transaction status information (T.S.I.) fields 362, 367, 372 as well as address fields 361, 366, and 371. An extremely simplified example of the operation of the overflow table 355 is that an operation from the first transaction accesses lines 315, 320, 325 as represented by the state of the corresponding access field 316, 321, 326. Assume While the first transaction is pending, select line 315 for eviction. An overflow event has occurred because the state of the access tracking field 316 indicates that line 315 is already accessed during the first pending transaction. As mentioned above, the overflow flag / bit is potentially set. In addition, if no page is allocated or additional pages are needed, the pages in memory 350 are allocated to the overflow table 355.

페이지 할당이 요구되지 않는다면, 글로벌 오버플로우 테이블의 현 기본 주소는 레지스터(330, 335, 340 또는 345)에 의해 저장된다. 이 대신에, 초기 할당시에, 오버플로우 테이블(355)의 기본 주소는 레지스터(330, 335, 340 또는 345)로 기록/보급된다. 오버플로우 이벤트를 기반으로, 엔트리(360)가 오버플로우 테이블(355)에 기록된다. 엔트리(360)는 라인(315)과 관련된 주소 표현을 저장하기 위해 주소 필드(361)를 포함한다.If page allocation is not required, the current base address of the global overflow table is stored by registers 330, 335, 340 or 345. Instead, upon initial allocation, the base address of the overflow table 355 is written / populated into registers 330, 335, 340 or 345. Based on the overflow event, entry 360 is written to overflow table 355. Entry 360 includes an address field 361 to store an address representation associated with line 315.

일 실시예에서, 라인(315)과 관련된 주소는 라인(315)에 저장된 요소 위치의 물리적 주소이다. 예를 들면 물리적 주소는 요소가 저장되는 시스템 메모리와 같은 호스트 저장장치에서 위치의 물리적 주소 표현이다. 오버플로우 테이블(355)에 물리적 주소를 저장함으로써, 오버플로우 테이블은 잠재적으로 코어(305-308)에 의 한 모든 액세스들 간에 충돌을 검출한다.In one embodiment, the address associated with line 315 is the physical address of the element location stored on line 315. For example, a physical address is a physical address representation of a location in host storage, such as system memory, where elements are stored. By storing the physical address in the overflow table 355, the overflow table potentially detects collisions between all accesses by cores 305-308.

대조적으로, 가상 메모리 주소가 주소 필드(361, 366, 367)에 저장될 때, 상이한 가상 메모리 기본 주소 및 오프셋을 가진 프로세서 또는 코어는 메모리의 상이한 논리적 뷰(view)를 가진다. 결과적으로, 물리적 메모리 위치의 가상 메모리 주소는 잠재적으로 코어들 간에 상이하게 보여지므로, 동일한 물리적 메모리 위치에 대한 액세스는 충돌로 검출되지 않을 수 있다. 그러나 가상 주소 메모리 위치가 OS 제어 필드에서 문맥 식별자(context identifier)와 결합하여 오버플로우 테이블(355)에 저장된다면, 글로벌 충돌은 잠재적으로 발견될 수 있다.In contrast, when a virtual memory address is stored in the address fields 361, 366, 367, processors or cores with different virtual memory base addresses and offsets have different logical views of memory. As a result, virtual memory addresses of physical memory locations are potentially seen to be different between cores, so that access to the same physical memory location may not be detected as a collision. However, if a virtual address memory location is stored in the overflow table 355 in conjunction with a context identifier in the OS control field, a global conflict can potentially be found.

라인(315)과 관련된 주소 표현의 다른 실시예는 가상 메모리 주소, 캐시 라인 주소 또는 다른 물리적 주소의 전체 또는 일부를 포함한다. 주소 표현은 10진수, 16진수, 이진수, 해시값, 혹은 모든 또는 임의 일부 주소의 다른 표현/조작을 포함한다. 일 실시예에서, 주소 부분인 태그 값은 주소 표현이다.Other embodiments of the address representation associated with line 315 include all or part of a virtual memory address, cache line address, or other physical address. Address representations include decimal, hexadecimal, binary, hash, or other representations / manipulations of all or any part of the address. In one embodiment, the tag value, which is an address portion, is an address representation.

주소 필드(361)에 부가적으로, 엔트리(360)는 트랜잭션 상태 정보(362)를 포함한다. 일 실시예에서, T.S.I. 필드(362)는 액세스 추적 필드(316)의 상태를 저장하기 위한 것이다. 예를 들면 액세스 추적 필드(316)가 라인(315)으로의 기록 및 판독의 각각을 추적하기 위해 트랜잭션 기록 비트와 트랜잭션 판독 비트의 두 비트를 포함한다면, 트랜잭션 기록 비트와 트랜잭션 판독 비트의 논리 상태는 T.S.I. 필드(362)로 저장된다. 그러나 임의 트랜잭션 관련 정보가 T.S.I. (362)에 저장될 수 있다. 오버플로우 테이블(355)에 잠재적으로 저장된 오버플로우 테이블(355) 및 다른 필드는 도 4a-4b를 참조하여 기술된다.In addition to the address field 361, the entry 360 includes transaction state information 362. In one embodiment, T.S.I. Field 362 is for storing the state of access tracking field 316. For example, if the access tracking field 316 includes two bits of transaction write bits and transaction read bits to track each of writes and reads to line 315, the logical state of the transaction write bits and the transaction read bits is TSI Stored as field 362. However, random transaction related information is not available in T.S.I. 362 may be stored. The overflow table 355 and other fields potentially stored in the overflow table 355 are described with reference to FIGS. 4A-4B.

도 4a는 글로벌 오버플로우 테이블의 실시예를 도시한다. 글로벌 오버플로우 테이블(400)은 트랜잭션 실행 동안에 메모리를 오버플로우했던 동작에 대응하는 엔트리(405, 410, 415)를 포함한다. 예를 들면, 실행중인 트랜잭션내 동작이 메모리를 오버플로우한다. 엔트리(405)는 글로벌 오버플로우 테이블(400)로 기록된다. 엔트리(405)는 물리적 주소 필드(406)를 포함한다. 일 실시예에서, 물리적 주소 필드(406)는 메모리를 오버플로우하는 동작이 참조하는 메모리에서 라인과 관련된 물리적 주소를 저장하기 위한 것이다.4A illustrates an embodiment of a global overflow table. The global overflow table 400 includes entries 405, 410, 415 corresponding to the operations that overflowed memory during transaction execution. For example, running in-transaction operations overflow memory. Entry 405 is written to the global overflow table 400. Entry 405 includes a physical address field 406. In one embodiment, the physical address field 406 is for storing a physical address associated with a line in the memory referenced by the operation overflowing the memory.

설명적 예를 들면, 트랜잭션 부분으로 실행중인 제1 동작이 물리적 주소(ABCD)를 가진 시스템 메모리 위치를 참조한다. 동작을 기반으로, 캐시 컨트롤러는 오버플로우 이벤트를 일으키는 축출을 위한 캐시 라인으로 물리적 주소의 부분(ABC)에 의해 매핑되는 캐시 라인을 선택한다. 또한 ABC의 매핑은 주소(ABC)와 관련된 가상 메모리 주소로의 변환을 포함할 수 있다는 점에 주목한다. 오버플로우 이벤트가 발생되었으므로, 동작 및/또는 캐시 라인과 관련된 엔트리(405)가 오버플로우 테이블(400)로 기록된다. 이 예에서, 엔트리(405)는 물리적 주소 필드(406)에 물리적 주소(ABCD)의 표현을 포함한다. 직접 매핑 및 설정된 상관 구성과 같은 다수의 캐시 구성은 다중 시스템 메모리 위치를 단일 캐시 라인 또는 캐시 라인 집합으로 매핑하므로, 캐시 라인 주소는 잠재적으로 ABCA, ABCB, ABCC, ABCE 등과 같은 다수의 시스템 메모리 위치를 참조한다. 결과적으로 물리적 주소 ABCD 또는 소정의 물리적 주소(406) 표현을 저장함으로써, 잠재적으로 트랜잭션 충돌을 검출하기가 더 쉽다.In an illustrative example, a first operation executing as part of a transaction refers to a system memory location with a physical address (ABCD). Based on the operation, the cache controller selects the cache line mapped by the portion of the physical address (ABC) as the cache line for the eviction causing the overflow event. Note also that ABC's mapping may involve translation to virtual memory addresses associated with addresses (ABCs). Since an overflow event has occurred, an entry 405 associated with the operation and / or cache line is written to the overflow table 400. In this example, entry 405 includes a representation of physical address (ABCD) in physical address field 406. Multiple cache configurations, such as direct mapping and established correlation configurations, map multiple system memory locations to a single cache line or set of cache lines, so cache line addresses potentially map to multiple system memory locations, such as ABCA, ABCB, ABCC, ABCE, and so on. See. As a result, by storing the physical address ABCD or the given physical address 406 representation, it is potentially easier to detect transaction conflicts.

물리적 주소 필드(406)에 부가적으로, 다른 필드는 데이터 필드(407), 트랜잭션 상태 필드(408) 및 운영체제 제어필드(409)를 포함한다. 데이터 필드(407)는 메모리를 오버플로우하는 동작과 관련된 인스트럭션, 피연산자, 데이터 또는 다른 논리정보와 같은 요소를 저장하는 것이다. 각각의 메모리 라인은 잠재적으로 다중 데이터 요소, 인스트럭션, 또는 다른 논리 정보를 저장할 수 있다. 일 실시예에서, 데이터 필드(407)는 축출할 메모리 라인에서 데이터 요소 또는 요소들을 저장하기 위한 것이다. 여기서 데이터 필드(407)는 선택적으로 사용될 수 있다. 예를 들면 오버플로우 이벤트시에, 축출할 메모리 라인이 변형 상태 또는 다른 캐시 일관성 상태가 아닌 한, 요소는 엔트리(405)에 저장되지 않는다. 인스트럭션, 피연산자, 데이터 요소 및 다른 논리정보에 부가적으로, 데이터 필드(407)는 또한 메모리 라인 크기와 같은 다른 정보를 포함할 수 있다.In addition to the physical address field 406, other fields include a data field 407, a transaction status field 408, and an operating system control field 409. Data field 407 is to store elements such as instructions, operands, data, or other logical information related to an operation that overflows memory. Each memory line can potentially store multiple data elements, instructions, or other logical information. In one embodiment, data field 407 is for storing a data element or elements in a memory line to be evicted. Here, the data field 407 may be optionally used. For example, during an overflow event, an element is not stored in entry 405 unless the memory line to be evicted is in a modified state or other cache coherency state. In addition to instructions, operands, data elements, and other logical information, data field 407 may also include other information, such as memory line size.

트랜잭션 상태 필드(408)는 트랜잭션 메모리를 오버플로우하는 동작과 관련된 트랜잭션 상태 정보를 저장하기 위한 것이다. 일 실시예에서, 캐시 라인의 추가 비트는 캐시 라인의 액세스에 관련된 트랜잭션 상태 정보를 저장하기 위한 액세스 추적 필드이다. 여기서 추가 비트의 논리 상태는 트랜잭션 상태 필드(408)에 저장된다. 본래, 축출중인 메모리 라인은 가상화되고, 물리적 주소 및 트랜잭션 상태 정보를 따라 보다 높은 레벨 메모리에 저장된다.Transaction status field 408 is for storing transaction status information related to an operation that overflows transaction memory. In one embodiment, an additional bit of the cache line is an access tracking field for storing transaction state information related to access of the cache line. The logical state of the additional bit here is stored in transaction status field 408. In essence, evicting memory lines are virtualized and stored in higher level memory along with physical address and transaction state information.

또한 엔트리(405)는 운영체제 제어 필드(409)를 포함한다. 일 실시예에서, OS 제어 필드(409)는 실행 문맥(context)을 추적하기 위한 것이다. 예를 들면, OS 제어 필드(409)는 엔트리(405)와 관련된 실행 문맥을 추적하기 위해 문맥 ID 표현 을 저장하는 64비트 필드이다. 엔트리(410, 415)와 같은 다수 엔트리는 물리적 주소 필드(411, 416), 데이터 필드(412, 413), 트랜잭션 상태 필드(413, 418) 및 OS 필드(414, 419)와 같은 유사 필드를 포함한다.Entry 405 also includes an operating system control field 409. In one embodiment, the OS control field 409 is for tracking the execution context. For example, OS control field 409 is a 64-bit field that stores a context ID representation to track the execution context associated with entry 405. Many entries, such as entries 410 and 415, include similar fields such as physical address fields 411 and 416, data fields 412 and 413, transaction status fields 413 and 418 and OS fields 414 and 419. do.

다음 도 4b를 참조하면, 트랜잭션 상태 정보를 저장하는 오버플로우 테이블의 설명적인 특정 실시예가 도시된다. 오버플로우 테이블(400)은 도 4a를 참조하여 거론되는 바와 같은 유사한 필드를 포함한다. 대조적으로, 엔트리(405, 410, 415)는 트랜잭션 판독(Tr) 필드(451, 456, 461)뿐만 아니라 트랜잭션 기록(Tw) 필드(452, 457, 462)를 포함한다. 일 실시예에서, Tr 필드(451, 456, 461)와 Tw 필드(452, 457, 462)는 판독 비트 및 기록 비트의 상태를 각각 저장하기 위한 것이다. 일 예에서, 판독 비트 및 기록 비트는 각각 관련된 캐시 라인으로 판독 및 기록을 추적하기 위한 것이다. 오버플로우 테이블(400)로 엔트리(405)를 기록시에, 판독 비트의 상태는 Tr 필드(451)에 저장되고, 기록 비트의 상태는 Tw 필드(452)에 저장된다. 결과적으로, 트랜잭션 상태는 Tr 및 Tw 필드에 나타냄으로써 오버플로우 테이블(400)에 저장되며, 엔트리들은 계류중인 트랜잭션 동안에 액세스되었다.Referring next to FIG. 4B, an illustrative specific embodiment of an overflow table that stores transaction state information is shown. Overflow table 400 includes similar fields as discussed with reference to FIG. 4A. In contrast, entries 405, 410, 415 include transaction record (Tw) fields 452, 457, 462 as well as transaction read (Tr) fields 451, 456, 461. In one embodiment, the Tr fields 451, 456, 461 and the Tw fields 452, 457, 462 are for storing the states of the read and write bits, respectively. In one example, the read and write bits are for tracking reads and writes with associated cache lines, respectively. Upon writing entry 405 to overflow table 400, the state of the read bit is stored in Tr field 451, and the state of the write bit is stored in Tw field 452. As a result, the transaction status is stored in the overflow table 400 by indicating in the Tr and Tw fields, and entries were accessed during the pending transaction.

도 5를 참조하면, 멀티페이지 오버플로우 테이블의 실시예가 도시된다. 여기서 메모리(500)에 저장된 오버플로우 테이블(505)은 페이지(510, 515, 520)와 같은 다중 페이지를 포함한다. 일 실시예에서, 프로세서에서 레지스터는 첫 페이지(510)의 기본 주소를 저장한다. 테이블(505)로 기록시에, 오프셋, 기본 주소, 물리적 주소, 가상 주소 또는 이의 조합은 테이블(505)내 위치를 참조한다.5, an embodiment of a multipage overflow table is shown. Here, the overflow table 505 stored in the memory 500 includes multiple pages such as pages 510, 515, and 520. In one embodiment, a register in the processor stores the base address of the first page 510. When writing to table 505, an offset, base address, physical address, virtual address, or a combination thereof refers to a location in table 505.

페이지(510, 515, 520)는 오버플로우 테이블(505)에서 연속적일 수 있지만 연속적이도록 요구되지는 않는다. 사실상 일 실시예에서, 페이지(510, 515, 520)는 링크된 페이지 리스트이다. 여기서, 페이지(510)와 같은 이전 페이지는 엔트리(511)와 같은 엔트리에서 다음 페이지(515)의 기본 주소를 저장한다.Pages 510, 515, and 520 may be contiguous in overflow table 505 but are not required to be contiguous. In fact, in one embodiment, pages 510, 515, and 520 are linked page lists. Here, the previous page, such as page 510, stores the base address of the next page 515 in an entry, such as entry 511.

먼저, 오버플로우 테이블(505)에서 다중 페이지가 존재하지 않을 수 있다. 예를 들면 오버플로우가 발생하지 않을 때, 잠재적으로 오버플로우 테이블(505)로 할당할 공간이 없다. 도시되지 않은 또 다른 메모리를 오버플로우시에, 페이지(510)가 오버플로우 테이블(505)로 할당된다. 페이지(510)에서 엔트리는 트랜잭션 실행이 오버플로우 상태로 계속됨에 따라 기록된다.First, multiple pages may not exist in the overflow table 505. For example, when no overflow occurs, there is potentially no space to allocate to the overflow table 505. Upon overflowing another memory not shown, page 510 is allocated to overflow table 505. In page 510, an entry is written as transaction execution continues to overflow.

일 실시예에서, 페이지(510)가 가득 찼을 때, 오버플로우 테이블(505)로 시도되는 기록으로 페이지(510)에 더 이상의 여유가 없으므로 페이지 폴트가 발생된다. 여기서, 추가 또는 다음 페이지(515)가 할당된다. 이전에 시도된 엔트리의 기록은 페이지(515)로 엔트리를 기록함으로써 완료된다. 부가적으로, 페이지(515)의 기본 주소는 오버플로우 테이블(505)을 위한 링크된 페이지 리스트를 형성하기 위해 페이지(510)의 필드(511)에 저장된다. 유사하게, 페이지(520)가 할당될 때, 페이지(515)는 필드(516)에 페이지(520)의 기본 주소를 저장한다.In one embodiment, when page 510 is full, a page fault occurs because there is no more room on page 510 with a write attempted to overflow table 505. Here, an additional or next page 515 is assigned. The recording of the previously attempted entry is completed by writing the entry to page 515. Additionally, the base address of page 515 is stored in field 511 of page 510 to form a linked page list for overflow table 505. Similarly, when page 520 is assigned, page 515 stores the base address of page 520 in field 516.

이제 도 6을 참조하면, 트랜잭션 메모리를 가상화할 수 있는 시스템의 실시예가 도시된다. 마이크로프로세서(600)는 캐시 메모리인 트랜잭션 메모리(610)를 포함한다. 일 실시예에서, TM(610)은 도 1의 캐시(103)의 설명과 유사한, 코어(630)에서 제1 레벨 캐시이다. 유사하게, TM(610)은 코어(635)에서 저레벨 캐시 일 수 있다. 대신에, 캐시(610)는 프로세서(600)에서 고레벨 캐시이거나 또는 다른 사용가능 메모리 섹션이다. 캐시(610)는 라인(615, 620, 625)을 포함한다. 캐시 라인(615, 620, 615)과 관련된 추가 필드는 트랜잭션 판독(Tr) 필드(616, 621, 626)와 트랜잭션 기록(Tw) 필드(617, 622, 627)이다. 예를 들면, Tr 필드(616)와 Tw 필드(617)는 캐시 라인(615)에 대응하고, 이 캐시 라인(615)에 대한 액세스를 추적하는 것이다.Referring now to FIG. 6, an embodiment of a system capable of virtualizing transactional memory is shown. Microprocessor 600 includes transaction memory 610, which is cache memory. In one embodiment, TM 610 is a first level cache at core 630, similar to the description of cache 103 of FIG. 1. Similarly, TM 610 may be a low level cache at core 635. Instead, cache 610 is a high level cache or other available memory section in processor 600. Cache 610 includes lines 615, 620, 625. Additional fields associated with cache lines 615, 620, 615 are transaction read (Tr) fields 616, 621, 626 and transaction record (Tw) fields 617, 622, 627. For example, the Tr field 616 and the Tw field 617 correspond to the cache line 615 and track access to the cache line 615.

일 실시예에서, Tr 필드(616) 및 Tw 필드(617)는 캐시 라인(615)에서 각 단일 비트이다. 디폴트에 의해, Tr 필드(616)와 Tw 필드(617)는 논리 1과 같은 디폴트 값으로 설정된다. 계류중인 트랜잭션의 실행 동안에 라인(615)으로부터 판독 또는 로드시에, Tr 필드(616)는 계류중인 트랜잭션의 실행 동안에 발생되는 판독/로드를 나타내기 위하여 논리 0과 같은 제2 값으로 설정된다. 상응하여, 계류중인 트랜잭션 동안에 라인(615)으로의 기록 또는 저장이 발생된다면, Tw 필드(617)는 계류중인 트랜잭션의 실행 동안에 발생되었던 기록 또는 저장을 나타내기 위해 제2 값으로 설정된다. 트랜잭션을 중지하거나 또는 커밋시에, 커밋되거나 또는 중지할 트랜잭션과 관련된 모든 Tr 필드 및 Tw 필드가 대응 캐시 라인에 대한 액세스를 후속하여 추적할 수 있도록 디폴트 상태로 재설정된다.In one embodiment, Tr field 616 and Tw field 617 are each single bit in cache line 615. By default, the Tr field 616 and the Tw field 617 are set to default values such as logic one. Upon reading or loading from line 615 during execution of a pending transaction, the Tr field 616 is set to a second value, such as logic 0, to indicate a read / load that occurs during execution of the pending transaction. Correspondingly, if a write or store to line 615 occurs during the pending transaction, then the Tw field 617 is set to a second value to indicate the write or store that occurred during the execution of the pending transaction. Upon stopping or committing a transaction, all Tr and Tw fields associated with the transaction to be committed or aborted are reset to their default state so that they can subsequently track access to the corresponding cache line.

또한 마이크로프로세서(600)는 트랜잭션을 실행하기 위해 코어(630) 및 코어(635)를 포함한다. 코어(630)는 오버플로우 플래그(632) 및 기본 주소(633)를 가진 레지스터(631)를 포함한다. 또한 TM(610)이 코어(630)에 있는 실시예에서, TM(610)은 코어(630)에서 제1 레벨 캐시이거나 다른 사용가능 저장 영역이다. 유 사하게, 코어(635)는 전술한 바와 같이 오버플로우 플래그(637), 기본 주소(638) 및 잠재적으로 TM(610)을 포함한다. 레지스터(631, 636)가 도 6에서 개별 레지스터로서 도시되었지만, 오버플로우 플래그 및 기본 주소를 저장하기 위한 다른 구성이 가능하다. 예를 들면 마이크로프로세서(600)상에 단일 레지스터는 오버플로우 플래그 및 기본 주소를 저장하고, 코어(630, 635)는 레지스터를 전체적으로 검사한다. 이 대신에, 마이크로프로세서(400) 또는 코어(630, 635) 상의 개별 레지스터는 개별 오버플로우 레지스터(들) 및 개별 기본 주소 레지스터(들)를 포함한다.Microprocessor 600 also includes a core 630 and a core 635 to execute a transaction. Core 630 includes register 631 with overflow flag 632 and base address 633. Also in embodiments where TM 610 is in core 630, TM 610 is a first level cache or other available storage area in core 630. Similarly, core 635 includes overflow flag 637, base address 638, and potentially TM 610, as described above. Although registers 631 and 636 are shown as separate registers in FIG. 6, other configurations are possible for storing overflow flags and base addresses. For example, on microprocessor 600 a single register stores the overflow flag and base address, and cores 630 and 635 examine the register entirely. Instead, the individual registers on microprocessor 400 or cores 630 and 635 include individual overflow register (s) and individual base address register (s).

초기 트랜잭션 실행은 트랜잭션을 실행하기 위해 트랜잭션 메모리(610)를 활용한다. 액세스 추적, 충돌 검사, 유효화 및 다른 트랜잭션 실행 기법은 Tr 및 Tw 필드를 사용하여 수행된다. 그러나 트랜잭션 메모리(610) 오버플로우시에, 트랜잭션 메모리(610)는 메모리(650)로 확장된다. 도시된 바와 같이, 메모리(650)는 프로세서(600) 전용이거나 또는 시스템들 간에 공유되는 시스템 메모리이다. 그러나 메모리(650)는 전술한 바와 같이 제2 레벨 캐시와 같이 프로세서(600)상의 메모리일 수 있다. 여기서, 메모리(650)에 저장된 오버플로우 테이블(655)은 트랜잭션 메모리(610)를 확장하는 데 사용된다. 또한 고레벨 메모리로의 확장은 잠재적으로, 트랜잭션 메모리의 가상화 또는 가상 메모리로의 확장으로 언급된다. 기본 주소 필드(633, 638)는 시스템 메모리(650)에서 글로벌 오버플로우 테이블(655)의 기본 주소를 저장하기 위한 것이다. 오버플로우 테이블(655)이 멀티페이지 오버플로우 테이블인 실시예에서, 페이지(660)와 같은 이전 페이지는 필드(661)와 같은 필드에서 오버플로우 테이블(655)의 다음 페이지, 즉 페이지(665)의 다음 기본 주소 를 저장한다. 이전 페이지에 다음 페이지 주소를 저장함으로써, 멀티페이지 오버플로우 테이블(655)을 형성하기 위해 메모리(650)에서 링크된 페이지 리스트가 생성된다.Initial transaction execution utilizes transaction memory 610 to execute the transaction. Access tracking, conflict checking, validation and other transaction execution techniques are performed using the Tr and Tw fields. However, upon transaction memory 610 overflow, transaction memory 610 is expanded to memory 650. As shown, memory 650 is system memory dedicated to processor 600 or shared between systems. However, memory 650 may be memory on processor 600, such as a second level cache, as described above. Here, the overflow table 655 stored in the memory 650 is used to expand the transactional memory 610. In addition, expansion to high level memory is potentially referred to as virtualization of transactional memory or expansion into virtual memory. The base address fields 633 and 638 are for storing base addresses of the global overflow table 655 in the system memory 650. In embodiments where the overflow table 655 is a multipage overflow table, the previous page, such as page 660, is the next page of overflow table 655, i.e., page 665, in a field, such as field 661. Save the next base address. By storing the next page address in the previous page, a linked page list is created in the memory 650 to form the multipage overflow table 655.

트랜잭션 메모리를 가상화하기 위한 시스템의 실시예 동작을 설명하기 위하여 다음 예를 설명한다. 제1 트랜잭션은 라인(615)으로부터 로드하고, 라인(625)으로부터 로드하고, 계산 동작을 수행하고, 결과를 라인(620)에 기록하고, 그 다음 유효화/커밋을 시도하기 전에 다른 다양한 동작을 수행한다. 라인(615)으로부터 로드시에, Tr 필드(616)는 여전히 계류중인 제1 트랜잭션 실행 동안에 발생되는 라인(615)으로부터의 로드를 나타내기 위해 디폴트 논리 상태 1로부터 논리값 0으로 설정된다. 유사하게, Tr 필드(626)는 라인(625)으로부터 로드를 나타내기 위해 0의 논리값으로 설정된다. 라인(620)으로 기록이 발생시에, Tw 필드(622)는 계류중인 제1 트랜잭션 동안에 발생되는 라인(620)으로의 기록을 나타내기 위해 논리 0으로 설정된다.The following example is described to describe an embodiment operation of a system for virtualizing transactional memory. The first transaction loads from line 615, loads from line 625, performs a calculation operation, writes the result to line 620, and then performs various other operations before attempting to validate / commit. do. Upon loading from line 615, the Tr field 616 is set to a logical value of 0 from the default logical state 1 to indicate the load from line 615 that occurs during the still pending first transaction execution. Similarly, the Tr field 626 is set to a logical value of zero to indicate the load from line 625. When a write to line 620 occurs, the Tw field 622 is set to logical 0 to indicate a write to line 620 that occurs during the pending first transaction.

이제, 제2 트랜잭션이 캐시 라인(615)을 놓친(miss) 동작을 포함하고, 적어도 최근 사용된 알고리즘과 같은 대체 알고리즘을 통해, 제1 트랜잭션이 여전히 계류중인 동안에 축출을 위해 캐시 라인(615)을 선택한다고 가정한다. Tr 필드(616)가 여전히 계류중인 제1 트랜잭션의 실행 동안에 라인(615)이 판독되었음을 나타내는 논리 0으로 설정되므로, 도시되지 않은 캐시 컨트롤러 또는 다른 논리부는 오버플로우 이벤트를 발생시키는 라인(615) 축출을 검출한다. 일 실시예에서, 논리부는 오버플로우 이벤트를 기반으로 오버플로우 플래그(632)와 같은 오버플로 우 플래그를 설정한다. 다른 실시예에서, 논리 0으로 설정된 Tr 필드(616)로써 축출을 위해 캐시 라인(615)을 선택시에, 인터럽트가 발생된다. 그 후, 오버플로우 플래그(632)는 인터럽트의 처리를 기반으로 핸들러에 의해 설정된다. 코어(630, 636)간의 통신 프로토콜을 사용하여 오버플로우 플래그(637)를 설정하고, 따라서 오버플로우 이벤트의 발생이 두 코어에 통지되고, 트랜잭션 메모리(610)는 가상화될 것이다.Now, the second transaction includes an operation that misses the cache line 615 and at least through an alternative algorithm, such as a recently used algorithm, to clear the cache line 615 for eviction while the first transaction is still pending. Assume that you choose. Since the Tr field 616 is set to a logical 0 indicating that line 615 was read during the execution of the first pending transaction, a cache controller or other logic not shown may cause the line 615 to evict causing an overflow event. Detect. In one embodiment, the logic sets an overflow flag such as overflow flag 632 based on the overflow event. In another embodiment, upon selecting cache line 615 for eviction with Tr field 616 set to logical zero, an interrupt is generated. Thereafter, the overflow flag 632 is set by the handler based on the processing of the interrupt. The overflow flag 637 is set using a communication protocol between the cores 630 and 636 so that the occurrence of the overflow event is notified to the two cores, and the transaction memory 610 will be virtualized.

캐시 라인(615)을 축출하기 전에, 트랜잭션 메모리(610)는 메모리(650)로 확장된다. 여기서, 트랜잭션 상태 정보가 오버플로우 테이블(655)에 저장된다. 먼저, 오버플로우 테이블(655)이 할당되지 않는다면, 페이지 폴트, 인터럽트 또는 커널 레벨 프로그램으로의 다른 통신이 오버플로우 테이블(655)의 할당을 요청하도록 발생된다. 그 후, 오버플로우 테이블(655)의 페이지(660)가 메모리(650)에 할당된다. 오버플로우 테이블(655)의 기본 주소, 즉 페이지(660)가 기본 주소 필드(633, 638)로 기록된다. 전술한 바와 같이, 기본 주소는 코어(635)와 같은 한 코어에 기록될 수 있고, 메시징 프로토콜을 통해 오버플로우 테이블(655)의 기본 주소는 다른 기본 주소 필드(633)로 기록된다.Before evicting the cache line 615, the transactional memory 610 is expanded to the memory 650. Here, transaction state information is stored in the overflow table 655. First, if overflow table 655 is not allocated, a page fault, interrupt, or other communication to the kernel level program is generated to request allocation of overflow table 655. Thereafter, the page 660 of the overflow table 655 is allocated to the memory 650. The base address, ie page 660, of the overflow table 655 is recorded in the base address fields 633 and 638. As mentioned above, the base address may be written to one core, such as core 635, and the base address of the overflow table 655 is written to another base address field 633 via a messaging protocol.

오버플로우 테이블(655)의 페이지(660)가 이미 할당되었다면, 엔트리가 페이지(660)로 기록된다. 일 실시예에서, 엔트리는 라인(615)에 저장된 요소와 관련된 물리적 주소 표현을 포함한다. 또한 물리적 주소는 트랜잭션 메모리(610)를 오버플로우했던 동작 및 캐시 라인(615)과 관련있다고 말할 수 있다. 또한 엔트리는 트랜잭션 상태 정보를 포함한다. 여기서, 엔트리는 논리 0 및 1의 Tr 필드(616)와 Tw 필드(617)의 현 상태를 각각 포함한다.If page 660 of overflow table 655 has already been allocated, an entry is written to page 660. In one embodiment, the entry includes a physical address representation associated with the element stored at line 615. It can also be said that the physical address is associated with the cache line 615 and the operation that overflowed the transactional memory 610. The entry also contains transaction status information. Here, the entry contains the current states of the Tr ��de 616 and the Tw field 617 of logic 0 and 1, respectively.

엔트리에서 다른 잠재적 필드는 피연산자(들), 인스트럭션(들), 또는 캐시 라인(615)에 저장된 다른 정보를 저장하기 위해 요소 필드, 그리고 문맥 식별자와 같은 OS 제어 정보를 저장하기 위한 운영체제 제어 필드를 포함한다. 요소 필드 및/또는 요소 크기 필드는 캐시 라인(615)의 캐시 일관성 상태를 기반으로 선택적으로 사용될 수 있다. 예를 들면 캐시 라인이 MESI 프로토콜에서 변경된 상태인 경우, 요소는 엔트리에 저장된다. 이 대신에, 요소가 배타적, 공유, 또는 무효 상태인 경우, 요소는 엔트리에 저장되지 않는다.Other potential fields in the entry include operand (s), instruction (s), or element fields for storing other information stored in cache line 615, and operating system control fields for storing OS control information such as context identifiers. do. The element field and / or element size field may optionally be used based on the cache coherency state of the cache line 615. For example, if the cache line is changed in the MESI protocol, the element is stored in the entry. Instead, if an element is exclusive, shared, or invalid, the element is not stored in the entry.

페이지(660)로의 엔트리 기록이 엔트리로 가득 찬 페이지(660)로 인해 페이지 폴트를 발생시킨다고 가정하면, 운영체제와 같은 커널 레벨 프로그램에 대한 요청이 추가 페이지에 행해진다. 추가 페이지(665)가 오버플로우 테이블(655)로 할당된다. 페이지(665)의 기본 주소는 링크된 페이지 리스트를 형성하기 위해 이전 페이지(660)의 필드(661)에 저장된다. 그 후, 엔트리는 새로 추가된 페이지(667)로 기록된다.Assuming entry writing to page 660 causes a page fault due to page 660 full of entries, a request for a kernel level program, such as an operating system, is made on an additional page. An additional page 665 is allocated to the overflow table 655. The base address of page 665 is stored in field 661 of previous page 660 to form a linked page list. The entry is then written to the newly added page 667.

또 다른 실시예에서, 라인(625)으로부터의 로드 및 라인(620)으로의 기록을 기반으로 한 엔트리와 같은, 제1 트랜잭션과 관련된 다른 엔트리는 제1 트랜잭션 전체를 가상화하기 위해 오버플로우를 기반으로 한 오버플로우 테이블(655)로 기록된다. 그러나 트랜잭션에 의해 액세스되는 모든 라인을 오버플로우 테이블로 복사할 필요는 없다. 사실상, 액세스 추적, 유효화, 충돌 검사 및 다른 트랜잭션 실행 기법은 트랜잭션 메모리(610) 및 메모리(650)의 모두에서 수행될 수 있다.In another embodiment, other entries associated with the first transaction, such as entries based on loads from line 625 and writes to line 620, are based on overflow to virtualize the entire first transaction. One overflow table 655 is recorded. However, it is not necessary to copy every line accessed by the transaction to the overflow table. In fact, access tracking, validation, conflict checking, and other transaction execution techniques can be performed in both transactional memory 610 and memory 650.

예를 들면 제2 트랜잭션이 라인(625)에 현재 저장된 요소와 동일한 물리적 메모리 위치로 기록하는 경우, Tr(626)이 라인(625)으로부터 로드되는 제1 트랜잭션을 나타내므로, 제1 트랜잭션과 제2 트랜잭션 간의 충돌이 검출될 수 있다. 결과적으로, 인터럽트가 발생되고 사용자 핸들러/중지 핸들러가 제1 또는 제2 트랜잭션의 중지를 시작한다. 또한 제3 트랜잭션이 페이지(660)의 엔트리 부분인 물리적 주소에 기록하기 위한 것인 경우에 이것은 라인(615)과 관련된다. 오버플로우 테이블은 액세스들간의 충돌을 검출하고, 유사한 인터럽트/중지 핸들러 루틴을 개시하는 데 사용된다.For example, if the second transaction writes to the same physical memory location as the element currently stored on line 625, then Tr 626 represents the first transaction loaded from line 625, so that the first transaction and second Conflicts between transactions can be detected. As a result, an interrupt is generated and the user handler / stop handler starts aborting the first or second transaction. It is also associated with line 615 if the third transaction is to write to a physical address that is an entry portion of page 660. The overflow table is used to detect conflicts between accesses and to initiate similar interrupt / stop handler routines.

제1 트랜잭션 실행 동안에 무효 액세스/충돌이 검출되지 않거나, 또는 유효화가 성공적인 경우, 제1 트랜잭션이 커밋된다. 제1 트랜잭션과 관련된 오버플로우 테이블(655)에서 모든 엔트리가 비게 된다. 여기서 엔트리를 비우는 것은 오버플로우 테이블(655)로부터 엔트리를 삭제하는 것을 포함한다. 이 대신에, 엔트리를 비우는 것은 엔트리에서 Tr 필드 및 Tw 필드를 재설정하는 것을 포함한다. 오버플로우 테이블(655)에서 마지막 엔트리가 비게 되면, 오버플로우 플래그(632, 637)는 트랜잭션 메모리(610)가 현재 오버플로우가 아님을 가리키는 디폴트 상태로 재설정된다. 오버플로우 테이블(655)은 선택사양으로, 메모리(650)의 효율적인 사용을 하도록 할당해제(de-allocate)될 수 있다.If no invalid access / collision is detected during the execution of the first transaction, or if the validation is successful, the first transaction is committed. All entries are empty in the overflow table 655 associated with the first transaction. Emptying the entry here includes deleting the entry from the overflow table 655. Instead, emptying the entry includes resetting the Tr field and the Tw field in the entry. When the last entry in the overflow table 655 is empty, overflow flags 632 and 637 are reset to their default state indicating that transaction memory 610 is not currently overflowing. Overflow table 655 is optional and may be de-allocate to allow efficient use of memory 650.

도 7을 참조하면, 트랜잭션 메모리를 가상화하는 방법에 대한 흐름도의 실시예가 도시된다. 흐름(705)에서, 트랜잭션 부분으로 실행될 동작과 관련된 오버플로우 이벤트를 검출한다. 동작은 트랜잭션 메모리에서 메모리 라인을 참조한다. 일 실시예에서, 메모리는 물리적 프로세서 상의 다중 코어중의 한 코어에서 저레벨 데이터 캐시이다. 여기서, 제1 코어는 트랜잭션 메모리를 포함하는 반면에, 다른 코어는 저레벨 캐시에 저장된 요소를 요청하기 위해 스누프(snoop)할 수 있으므로 메모리에 대한 액세스를 공유한다. 이 대신에, 트랜잭션 메모리는 다수의 코어들간에 직접 공유되는 제2 레벨 또는 고레벨 캐시이다.Referring to FIG. 7, an embodiment of a flowchart for a method of virtualizing a transactional memory is shown. In flow 705, an overflow event associated with an operation to be executed as part of a transaction is detected. The operation references a memory line in transactional memory. In one embodiment, the memory is a low level data cache in one core of multiple cores on a physical processor. Here, the first core includes transactional memory, while other cores can snoop to request elements stored in the low-level cache and thus share access to the memory. Instead, transactional memory is a second level or high level cache that is directly shared among multiple cores.

메모리 라인을 참조하는 주소는 변환, 조작 또는 다른 계산을 통해 메모리 라인과 관련된 주소를 참조하는 주소에 대한 참조를 포함한다. 예를 들면 동작은 변환시에 시스템 메모리의 물리적 위치를 참조하는 가상 메모리 주소를 참조한다. 종종 캐시는 주소의 일부 또는 태그 값에 의해 인덱싱된다(indexed). 따라서 태그 값으로 변환 및/또는 조작되는 가상 메모리 주소에 의해 캐시의 공유 라인을 인덱스하는 주소의 태그 값이 참조된다.An address that references a memory line includes a reference to an address that refers to an address associated with the memory line through translation, manipulation, or other calculation. For example, the operation refers to a virtual memory address that references the physical location of system memory at the time of translation. Often a cache is indexed by part of an address or tag value. Thus, the tag value of the address that indexes the shared line of the cache is referenced by the virtual memory address that is translated and / or manipulated into the tag value.

일 실시예에서, 메모리의 라인이 계류중인 트랜잭션에 의해 이미 액세스되었다면, 오버플로우 이벤트는 동작에 의해 참조되는 메모리에서 라인을 축출하기 위해 선택하거나 또는 축출하는 것을 포함한다. 이 대신에, 오버플로우 또는 오버플로우를 발생시키는 이벤트의 임의 예측이 또한 오버플로우 이벤트로서 간주될 수 있다.In one embodiment, if a line of memory has already been accessed by a pending transaction, the overflow event includes selecting or evicting the line from the memory referenced by the operation. Instead, any prediction of an event that causes an overflow or overflow can also be considered as an overflow event.

흐름(710)에서, 오버플로우 이벤트를 기반으로 오버플로우 비트/플래그를 설정한다. 일 실시예에서, 메모리가 오버플로우된 경우, 트랜잭션을 실행하도록 예정된 코어 또는 프로세서에서 오버플로우 비트/플래그를 저장하기 위한 레지스터를 액세스하여 오버플로우 플래그를 설정한다. 각 코어가 메모리가 오버플로우되고 가 상화된 것을 알도록 보장하기 위하여, 모든 코어 또는 프로세서는 레지스터의 단일 오버플로우 비트를 전체적으로 볼 수 있다. 이 대신에, 각 코어 또는 프로세서는 각 프로세서로 오버플로우 및 가상화를 통지하기 위하여 메시징 프로토콜을 통해 설정된 오버플로우 비트를 포함한다.In flow 710, an overflow bit / flag is set based on the overflow event. In one embodiment, if the memory overflows, the overflow flag / access register is set to store the overflow bit / flag in the core or processor that is scheduled to execute the transaction. To ensure that each core knows that memory has overflowed and virtualized, every core or processor can see a single overflow bit of the register as a whole. Instead, each core or processor includes an overflow bit set through the messaging protocol to notify each processor of the overflow and virtualization.

오버플로우 비트가 설정되면, 메모리를 가상화한다. 일 실시예에서, 메모리를 가상화하는 것은 글로벌 오버플로우 테이블에서 메모리 라인과 관련된 트랜잭션 상태 정보를 저장하는 것을 포함한다. 본래, 메모리의 오버플로우에 관계된 메모리 라인 표현이 가상화되고, 확장되고, 그리고/또는 고레벨 메모리에 부분적으로 복제된다. 일 실시예에서, 동작에 의해 참조되는 메모리 라인과 관련된 물리적 주소 및 액세스 추적 필드의 상태가 고레벨 메모리의 글로벌 오버플로우 테이블에 저장된다. 고레벨 메모리에서 엔트리는 액세스 추적, 충돌 검출, 트랜잭션 유효화 수행 등에 의해 메모리와 동일한 방식으로 사용된다.If the overflow bit is set, virtualize the memory. In one embodiment, virtualizing the memory includes storing transaction state information associated with the memory line in the global overflow table. Originally, memory line representations related to overflow of memory are virtualized, extended, and / or partially copied to high level memory. In one embodiment, the state of the physical address and access trace field associated with the memory line referenced by the operation is stored in the global overflow table of the high level memory. In high level memory, entries are used in the same way as memory by access tracking, conflict detection, transaction validation, and the like.

도 8을 참조하면, 트랜잭션 메모리를 가상화하는 시스템을 위한 흐름도의 설명적 실시예가 도시된다. 흐름(805)에서, 트랜잭션을 실행한다. 트랜잭션은 다수의 동작 또는 인스트럭션의 그룹화를 포함한다. 전술한 바와 같이, 트랜잭션은 소프트웨어, 하드웨어 또는 이의 결합으로 구별된다. 동작은 종종 변환될 때에 시스템 메모리의 선형 및/또는 물리적 주소를 참조하는 가상 메모리 주소를 참조한다. 프로세서 또는 코어들간에 공유되는 캐시와 같은 트랜잭션 메모리는 트랜잭션 실행 동안에 액세스 추적, 충돌 검출, 유효화 수행 등을 하는데 사용된다. 일 실시예에서, 각 캐시 라인은 전술한 동작을 수행하는 데 사용되는 액세스 필드에 대응한다.Referring to FIG. 8, an illustrative embodiment of a flow diagram for a system for virtualizing transactional memory is shown. In flow 805, execute a transaction. A transaction includes a grouping of a number of actions or instructions. As mentioned above, a transaction is distinguished by software, hardware or a combination thereof. Operation often refers to a virtual memory address that, when translated, refers to a linear and / or physical address of system memory. Transactional memory, such as a cache shared between processors or cores, is used to perform access tracking, conflict detection, validation, etc. during transaction execution. In one embodiment, each cache line corresponds to an access field used to perform the operations described above.

흐름(810)에서, 축출할 캐시의 캐시 라인을 선택한다. 여기서, 메모리 위치를 액세스하려는 또 다른 트랜잭션 또는 동작 시도의 결과로 축출할 캐시 라인이 선택된다. 임의 알려진 또는 다른 사용가능 캐시 교체 알고리즘은 축출을 위한 라인 선택을 위해 캐시 컨트롤러 또는 다른 논리부에 의해 사용될 수 있다.In flow 810, select a cache line of the cache to evict. Here, the cache line to be evicted is selected as a result of another transaction or operation attempt to access the memory location. Any known or other available cache replacement algorithm may be used by the cache controller or other logic for line selection for eviction.

그 후, 판정 흐름(815)에서, 선택된 캐시 라인이 트랜잭션의 계류 동안에 이미 액세스되었는 지를 결정한다. 여기서, 액세스 추적 필드를 검사하여 선택된 캐시 라인에 대한 액세스가 발생되었는지를 결정한다. 액세스가 추적되지 않았다면, 흐름(820)에서 캐시 라인을 축출한다. 트랜잭션내 동작 결과가 축출인 경우, 축출/액세스를 추적할 수 있다. 그러나 여전히 계류중인 트랜잭션 실행 동안에 액세스가 추적되었다면, 글로벌 오버플로우 비트가 흐름(825)에서 현재 설정되었는 지를 결정한다.Then, in decision flow 815, it is determined whether the selected cache line has already been accessed during the pending of the transaction. Here, the access tracking field is examined to determine if access to the selected cache line has occurred. If the access was not tracked, evict the cache line in flow 820. If the result of an operation within a transaction is an eviction, the eviction / access can be tracked. However, if access is still tracked during pending transaction execution, it determines if the global overflow bit is currently set in flow 825.

흐름(830)에서, 글로벌 오버플로우 비트가 현재 설정되지 않았다면, 계류중인 트랜잭션 실행 동안에 액세스된 캐시 라인을 축출함으로써 캐시의 오버플로우가 발생될 때, 글로벌 오버플로우 비트를 설정한다. 다른 구현에서, 흐름(825)은 흐름(815, 820, 830) 전에 수행될 수 있고, 글로벌 오버플로우 비트가 현재, 캐시가 이미 오버플로우 되었음을 가리키도록 설정된다면, 흐름(815, 820, 830)을 건너뛸 수 있다. 본래, 다른 구현에서, 오버플로우 비트가 이미 캐시의 오버플로우를 나타낼 때, 오버플로우 이벤트를 검출할 필요는 없다.In flow 830, if the global overflow bit is not currently set, the global overflow bit is set when an overflow of the cache occurs by evicting the cache line accessed during pending transaction execution. In another implementation, flow 825 may be performed before flow 815, 820, 830, and if the global overflow bit is currently set to indicate that the cache has already overflowed, flow 815, 820, 830 You can skip this. Originally, in other implementations, when the overflow bit already indicates an overflow of the cache, there is no need to detect the overflow event.

그러나 도시된 흐름도를 다시 참조하면, 글로벌 오버플로우 비트가 설정되면, 흐름(835)에서 글로벌 오버플로우 테이블의 첫 페이지가 할당되었는지를 결정 한다. 일 실시예에서, 글로벌 오버플로우 테이블의 첫 페이지가 할당되었는지를 결정하는 것은 페이지가 할당되어 있는지를 결정하기 위해 커널 레벨 프로그램과 통신하는 것을 포함한다. 글로벌 오버플로우 테이블이 할당되지 않은 경우, 흐름(840)에서 첫 페이지를 할당한다. 여기서 메모리의 페이지를 할당하도록 운영체제에 요청을 하게 되면 글로벌 오버플로우 테이블이 할당된다. 다른 실시예에서, 하기에서 더욱 상세히 설명되는 흐름(855-870)을 사용하여 첫 페이지가 할당되어 있는지를 결정하고 첫 페이지를 할당한다. 이 실시예는 테이블이 할당되지 않은 경우에 페이지 폴트를 일으키는, 기본 주소를 사용한 글로벌 오버플로우 테이블로의 기록을 시도하고, 페이지 폴트를 기반으로 페이지를 할당하는 것을 포함한다. 어느 쪽이든, 오버플로우 테이블의 초기 페이지를 할당시에, 트랜잭션을 실행하는 프로세서/코어에서 레지스터로 오버플로우 테이블의 기본 주소를 기록한다. 결과적으로, 후속된 기록은, 레지스터로 기록된 기본 주소와 함께 엔트리를 위한 올바른 물리적 메모리 위치를 참조하는, 오프셋 또는 다른 주소를 참조할 수 있다.However, referring back to the illustrated flow diagram, if the global overflow bit is set, it is determined in flow 835 whether the first page of the global overflow table has been allocated. In one embodiment, determining whether the first page of the global overflow table has been allocated includes communicating with a kernel level program to determine if the page is allocated. If no global overflow table is assigned, flow 840 allocates the first page. If you make a request to the operating system to allocate a page in memory, a global overflow table is allocated. In another embodiment, flows 855-870, described in more detail below, are used to determine if a first page is allocated and to allocate the first page. This embodiment involves attempting to write to a global overflow table using a base address, causing a page fault if the table is not allocated, and allocating a page based on the page fault. Either way, when allocating the initial page of the overflow table, the base table of the overflow table is written to a register in the processor / core executing the transaction. As a result, subsequent writes may refer to offsets or other addresses that refer to the correct physical memory location for the entry along with the base address written to the register.

흐름(850)에서, 캐시 라인과 관련된 엔트리를 글로벌 오버플로우 테이블로 기록한다. 전술한 바와 같이, 글로벌 오버플로우 테이블은 잠재적으로 다음의 필드들, 즉, 주소, 요소, 캐시 라인의 크기, 트랜잭션 상태 정보 및 운영체제 제어 필드의 임의 결합을 포함한다.In flow 850, write an entry associated with the cache line to the global overflow table. As mentioned above, the global overflow table potentially contains any combination of the following fields: address, element, cache line size, transaction state information, and operating system control fields.

흐름(855)에서, 기록시에 페이지 폴트가 발생되었는지를 결정한다. 전술한 바와 같이, 페이지 폴트는 오버플로우 테이블의 초기 할당이 없는 결과이거나 또는 오버플로우 테이블이 현재 가득 차 있는 결과일 수 있다. 기록이 성공적인 경우, 흐름(805)으로 되돌아 가서 정규 실행, 유효화, 액세스 추적, 커밋, 중지 등을 계속한다. 그러나 오버플로우 테이블에 더 많은 공간이 필요함을 나타내는 페이지 폴트가 발생하면, 흐름(860)에서 글로벌 오버플로우 테이블을 위해 추가 페이지를 할당한다. 흐름(870)에서 추가 페이지의 기본 주소를 이전 페이지로 기록한다. 이것은 멀티페이지 테이블의 링크된 리스트 유형을 형성한다. 그 후, 새로이 할당된 추가 페이지로 엔트리를 기록함으로써 시도된 기록을 완료한다.In flow 855, it is determined whether a page fault has occurred in writing. As described above, the page fault may be a result of no initial allocation of the overflow table or a result of which the overflow table is currently full. If the write is successful, return to flow 805 to continue normal execution, validation, access tracking, commit, abort, and the like. However, if a page fault occurs indicating that more space is needed in the overflow table, flow 860 allocates additional pages for the global overflow table. In flow 870 the base address of the additional page is written to the previous page. This forms the linked list type of the multipage table. Then, the attempted recording is completed by writing the entry to the newly allocated additional page.

전술한 바와 같이, 보다 작고 덜 복잡한 트랜잭션을 위해 로컬 트랜잭션 메모리를 사용하여 하드웨어에서 트랜잭션을 수행하는 이점을 얻는다. 또한 실행되는 트랜잭션의 수 및 이들 트랜잭션의 복잡도가 증가함에 따라, 트랜잭션 메모리는 국부적으로 공유된 트랜잭션 메모리의 오버플로우시에 연속된 실행을 지원하도록 가상화된다. 트랜잭션을 중지하고 실행 시간을 소비하는 대신에, 트랜잭션 메모리가 더 이상 오버플로우되지 않을 때까지 글로벌 오버플로우 테이블을 사용하여 트랜잭션 실행, 충돌 검사, 유효화 및 커밋을 완료한다. 글로벌 오버플로우는 가상 메모리의 상이한 뷰를 가진 문맥들 간에 충돌을 검출하도록 보장하기 위하여 물리적 주소를 잠재적으로 저장한다.As mentioned above, the benefit of performing transactions in hardware using local transactional memory for smaller and less complex transactions is obtained. In addition, as the number of transactions executed and the complexity of these transactions increases, transaction memory is virtualized to support continuous execution upon overflow of locally shared transaction memory. Instead of stopping the transaction and consuming execution time, the global overflow table is used to complete transaction execution, conflict checking, validation, and commit until the transaction memory no longer overflows. Global overflow potentially stores the physical address to ensure detection of collisions between contexts with different views of virtual memory.

전술한 방법, 소프트웨어, 펌웨어 또는 코드의 실시예는 처리 요소에 의해 실행가능한 머신 액세스가능 또는 머신 판독가능 매체 상에 저장된 인스트럭션 또는 코드를 통해 구현될 수 있다. 머신 액세스가능/판독가능 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태로 정보를 제공(즉, 저장 및/또는 전송)하는 임의 메커니즘을 포함한다. 예를 들면 머신 액세스가능 매체는 SRAM(static random access memory) 또는 DRAM(dynamic RAM)과 같은 RAM; ROM; 자기 또는 광학 저장 매체; 플래시 메모리 장치; 전기, 광학, 음향 또는 다른 형태의 전달 신호(예를 들면 반송파, 적외선 신호, 디지털 신호) 등을 포함한다.Embodiments of the methods, software, firmware or code described above may be implemented through instructions or code stored on a machine accessible or machine readable medium executable by a processing element. Machine accessible / readable media includes any mechanism for providing (ie, storing and / or transmitting) information in a form readable by a machine such as a computer or an electronic system. For example, a machine accessible medium may include RAM, such as static random access memory (SRAM) or dynamic RAM (DRAM); ROM; Magnetic or optical storage media; Flash memory devices; Electrical, optical, acoustical or other forms of transmitted signals (e.g., carrier waves, infrared signals, digital signals) and the like.

전술한 명세서에서, 특정 대표적인 실시예를 참조하여 상세한 설명을 하였다. 그러나 첨부된 특허청구 범위에 설명된 바와 같이 본 발명의 보다 넓은 사상 및 범주를 벗어나지 않고 다양한 변형 및 변경을 행할 수 있음은 명백할 것이다. 따라서 명세서 및 도면은 제한하기 위한 것이라기 보다는 설명을 위한 것으로 간주된다. 또한 실시예 및 다른 대표적 언어의 전술한 사용은 동일한 실시예 또는 동일한 예를 반드시 참조할 필요는 없지만, 상이하고 개별적인 실시예뿐만 아니라 잠재적으로 동일한 실시예를 참조할 수도 있다.In the foregoing specification, a detailed description has been made with reference to specific exemplary embodiments. It will be evident, however, that various modifications and changes can be made without departing from the broader spirit and scope of the invention as set forth in the appended claims. The specification and drawings are, accordingly, to be regarded in an illustrative rather than a restrictive sense. In addition, the foregoing uses of embodiments and other representative languages do not necessarily refer to the same embodiment or the same example, but may refer to different and separate embodiments as well as potentially the same embodiment.

Claims

프로세서를 포함하는 장치로서, An apparatus comprising a processor,

상기 프로세서는,The processor comprising:

트랜잭션(transaction) 메모리 액세스 동작을 포함하는 트랜잭션을 실행하도록 적응된 실행 모듈;An execution module adapted to execute a transaction comprising a transaction memory access operation;

상기 실행 모듈에 연결된 캐시 - 상기 캐시는 복수의 메모리 라인을 포함하며, 상기 복수의 메모리 라인 중의 한 메모리 라인은 상기 메모리 라인이 상기 트랜잭션이 계류중인(pendency) 동안에 상기 트랜잭션 메모리 액세스 동작이 수행되는 것에 응답하여 상기 트랜잭션에 의해 액세스되었는지를 나타내기 위해 현재 트랜잭션 상태 정보를 보유하도록 적응되는 대응하는 추적 필드와 연관됨 - ; 및A cache coupled to the execution module, the cache comprising a plurality of memory lines, wherein one of the plurality of memory lines is configured to perform the transactional memory access operation while the memory line is pending for the transaction. Responsively associated with a corresponding tracking field adapted to hold current transaction state information to indicate whether the transaction was accessed by the transaction; And

상기 트랜잭션이 계류중인 동안에 상기 메모리 라인과 연관된 오버플로우 이벤트(overflow event)에 응답하여, 제2 메모리 내에 보유되는 글로벌 오버플로우 테이블 내로의 상기 캐시의 확장을 지원하도록 적응된 오버플로우 논리부(overflow logic) - 상기 글로벌 오버플로우 테이블로의 확장은 상기 대응하는 추적 필드로부터의 상기 현재 트랜잭션 상태 정보와 연관된 물리적 주소를 보유하기 위해 상기 글로벌 오버플로우 테이블의 갱신을 개시하는 것을 포함함 - Overflow logic adapted to support expansion of the cache into a global overflow table held in a second memory in response to an overflow event associated with the memory line while the transaction is pending Extension to the global overflow table includes initiating an update of the global overflow table to hold a physical address associated with the current transaction state information from the corresponding trace field.

를 포함하는 장치./ RTI >

제1항에 있어서,The method of claim 1,

상기 프로세서는 다수의 아키텍처 상태를 보유하기 위한 논리부를 더 포함하고, 상기 다수의 아키텍처 상태 중 제1 아키텍처 상태는 상기 트랜잭션과 연관되는 상기 제2 메모리의 제1 가상 뷰를 갖고, 상기 다수의 아키텍처 상태 중 제2 아키텍처 상태는 상기 트랜잭션과 연관되지 않는 상기 제2 메모리의 제2 가상 뷰를 갖고, 상기 프로세서는 또한 상기 글로벌 오버플로우 테이블에 보유된 상기 현재 트랜잭션 상태 및 상기 물리적 주소에 기초하여 상기 트랜잭션 및 상기 제2 아키텍처 상태와 연관된 동작의 충돌(conflict)을 검출하기 위한 충돌 검출 논리부를 포함하는 장치.The processor further includes logic to hold a plurality of architectural states, wherein a first architectural state of the plurality of architectural states has a first virtual view of the second memory associated with the transaction, and the plurality of architectural states Wherein a second architectural state has a second virtual view of the second memory that is not associated with the transaction, and wherein the processor is further configured to determine the transaction and the based on the current transaction state and the physical address held in the global overflow table. And conflict detection logic for detecting a conflict of operations associated with the second architectural state.

제1항에 있어서,The method of claim 1,

상기 제2 메모리는 공유 시스템 메모리를 포함하고, 상기 오버플로우 논리부는The second memory includes a shared system memory, and the overflow logic is

상기 오버플로우 이벤트에 응답하여 오버플로우 값을 보유하기 위한 오버플로우 저장 요소;An overflow storage element for holding an overflow value in response to the overflow event;

상기 공유 시스템 메모리에 보유되는 상기 글로벌 오버플로우 테이블에 대한 기본 주소의 표현을 보유하기 위한 기본 주소 저장 요소A base address storage element for holding a representation of a base address for the global overflow table held in the shared system memory

를 포함하고, Including,

상기 글로벌 오버플로우 테이블은 상기 트랜잭션 상태 정보 및 상기 물리적 주소를 보유하기 위한 글로벌 오버플로우 엔트리를 포함하고, 상기 글로벌 오버플로우 엔트리의 엔트리 물리적 주소는 변환 논리부에 의해 가상 메모리 주소로부터 변환된 물리적 주소와는 상이한 장치.The global overflow table includes a global overflow entry for holding the transaction state information and the physical address, wherein the entry physical address of the global overflow entry is associated with a physical address translated from a virtual memory address by a translation logic. Are different devices.

제3항에 있어서,The method of claim 3,

상기 트랜잭션이 계류중인 동안에 상기 메모리 라인에 대한 액세스를 추적하기 위한 상기 대응하는 추적 필드는,The corresponding tracking field for tracking access to the memory line while the transaction is pending,

상기 트랜잭션이 계류중인 동안에 상기 메모리 라인으로부터의 로드들(loads)을 추적하기 위한 제1 비트; 및A first bit for tracking loads from the memory line while the transaction is pending; And

상기 트랜잭션이 계류중인 동안에 상기 메모리 라인으로의 저장들을 추적하기 위한 제2 비트A second bit for tracking stores to the memory line while the transaction is pending

를 포함하는 장치./ RTI >

제4항에 있어서,The method of claim 4, wherein

상기 글로벌 오버플로우 엔트리는,The global overflow entry is

상기 메모리 라인과 연관된 요소를 보유하기 위한 요소 필드;An element field for holding an element associated with the memory line;

상기 물리적 주소를 보유하기 위한 주소 필드;An address field for holding the physical address;

상기 대응하는 추적 필드의 상기 제1 비트의 상태를 보유하기 위한 트랜잭션 판독 상태 필드; 및A transaction read status field for holding a status of the first bit of the corresponding tracking field; And

상기 대응하는 추적 필드의 상기 제2 비트의 상태를 보유하기 위한 트랜잭션 기록 상태 필드A transaction write state field for holding the state of the second bit of the corresponding trace field

를 포함하는 장치./ RTI >

제5항에 있어서,The method of claim 5,

상기 공유 시스템 메모리는 상기 프로세서의 복수의 코어 사이에서 공유되고, 각각은 물리적 메모리의 그들 자신의 가상 뷰를 갖고, 상기 복수의 코어의 각각의 코어는 상기 오버플로우 값을 보유하는 상기 오버플로우 저장 요소에 응답하여, 유효화(validation) 동안 충돌들에 대한 물리적 주소들을 이용하여 상기 글로벌 오버플로우 테이블을 검사하는 장치.The shared system memory is shared between a plurality of cores of the processor, each having their own virtual view of physical memory, wherein each core of the plurality of cores holds the overflow value. In response, checking the global overflow table using physical addresses for conflicts during validation.

제4항에 있어서,The method of claim 4, wherein

오버플로우 이벤트는 상기 제1 비트가 상기 트랜잭션이 계류중인 동안 상기 메모리 라인으로부터 이전의 로드를 추적했거나, 또는 상기 제2 비트가 상기 트랜잭션이 계류중인 동안에 상기 메모리 라인으로의 이전의 저장을 추적했을 때, 축출을 위한 메모리 라인을 선택하는 것을 포함하고, 상기 오버플로우 논리부는 상기 현재 트랜잭션 상태 정보와 연관된 물리적 주소와 연관되도록 상기 캐시 라인으로부터의 현재 정보를 상기 글로벌 오버플로우 테이블에 추가로 다시 기록하고, 상기 오버플로우 논리부가 상기 글로벌 오버플로우 테이블에 대한 갱신을 개시하여 상기 현재 트랜잭션 상태 정보와 연관된 물리적 주소를 보유한 후에 캐시 제어 논리부가 상기 메모리 라인을 새로운 정보로 대체하고 대응하는 추적 필드를 리셋하는 장치.An overflow event occurred when the first bit tracked a previous load from the memory line while the transaction was pending, or when the second bit tracked a previous save to the memory line while the transaction was pending. Selecting a memory line for eviction, wherein the overflow logic further writes current information from the cache line back to the global overflow table to be associated with a physical address associated with the current transaction state information, And after the overflow logic initiates an update to the global overflow table to retain the physical address associated with the current transaction state information, the cache control logic replaces the memory line with new information and resets the corresponding trace field.

제1항에 있어서,The method of claim 1,

상기 메모리 라인은 상기 캐시 메모리에 보유된 가상 메모리 주소로 참조되고, 상기 가상 메모리 주소는, 상기 프로세서 내의 변환 논리부에 의해 변환될 때, 상기 물리적 주소를 참조하고, 오버플로우 이벤트는 상기 트랜잭션 내에 중첩되는(nested) 제2 트랜잭션에 대한 트랜잭션 개시 명령어를 실행하는 것을 포함하는 장치.The memory line is referenced to a virtual memory address held in the cache memory, the virtual memory address refers to the physical address when translated by translation logic in the processor, and an overflow event is nested within the transaction. And executing a transaction initiation instruction for the second transaction that is nested.

트랜잭션으로 그룹화되는(grouped) 복수의 동작을 실행하기 위한 실행 유닛,An execution unit for executing a plurality of operations grouped into a transaction,

복수의 소프트웨어 스레드에 대한 복수의 아키텍처 상태를 보유하는 아키텍처 논리부 - 상기 복수의 소프트웨어 스레드 중 하나의 소프트웨어 스레드는 트랜잭션을 포함함 - ;An architecture logic that holds a plurality of architectural states for a plurality of software threads, wherein one software thread of the plurality of software threads comprises a transaction;

상기 실행 유닛에 연결되고, 복수의 라인을 포함하는 트랜잭션 메모리;A transaction memory coupled to the execution unit and including a plurality of lines;

상기 실행 유닛에 연결되어 오버플로우 필드를 포함하는 저장 요소;A storage element coupled to the execution unit and including an overflow field;

상기 실행 유닛에 의해 실행될 때, 상기 트랜잭션으로 그룹화되는 상기 복수의 동작 중 하나의 동작에 응답하여 상기 오버플로우 필드를 오버플로우 값으로 갱신하고, 상기 트랜잭션의 실행 동안 미리 액세스되었던 상기 복수의 라인 중 하나의 라인이 축출을 위해 선택되게 하고, 상기 라인을 상기 복수의 동작 중 상기 동작에 대한 새로운 정보로 갱신하기 전에 상기 라인을 트랜잭션 글로벌 오버플로우 테이블에 다시 기록하도록 적응된 오버플로우 하드웨어; 및When executed by the execution unit, updating the overflow field with an overflow value in response to one of the plurality of operations grouped into the transaction, and one of the plurality of lines previously accessed during execution of the transaction Overflow hardware adapted to cause a line of to be selected for eviction and to write the line back to a transactional global overflow table before updating the line with new information about the operation of the plurality of operations; And

상기 오버플로우 값을 보유하는 상기 저장 요소에 응답하여 적어도 상기 트랜잭션 글로벌 오버플로우 테이블을 이용하여 제2 소프트웨어 스레드에 포함되는 제2 트랜잭션의 유효화를 수행하기 위한 충돌 검출 논리부Conflict detection logic for performing validation of a second transaction included in a second software thread using at least the transaction global overflow table in response to the storage element holding the overflow value

를 포함하는 장치./ RTI >

제9항에 있어서, 10. The method of claim 9,

상기 아키텍처 논리부는 복수의 코어를 포함하고, 각각의 코어는 적어도 하나의 소프트웨어 스레드에 대한 아키텍처 상태를 보유하고, 트랜잭션 오버플로우 필드는 마이크로프로세서의 복수의 프로세싱 코어에 가시적인(visible) 장치. Said architecture logic comprises a plurality of cores, each core holding an architectural state for at least one software thread, and a transaction overflow field being visible to a plurality of processing cores of a microprocessor.

제9항에 있어서,10. The method of claim 9,

상기 아키텍처 논리부는 단일 프로세서 코어 내에 복수의 하드웨어 스레드를 포함하고, 각각의 하드웨어 스레드는 상기 소프트웨어 스레드들 중 하나에 대한 아키텍처 상태를 보유하고, 상기 단일 프로세서 코어는 상기 저장 요소를 포함하고, 상기 오버플로우 필드는 상기 복수의 하드웨어 스레드의 각각에 대해 가시적인 장치.The architecture logic includes a plurality of hardware threads within a single processor core, each hardware thread holding an architectural state for one of the software threads, the single processor core including the storage element, and the overflow Field is visible to each of the plurality of hardware threads.

제10항에 있어서,The method of claim 10,

상기 복수의 코어의 각각은 상기 오버플로우 필드가 상기 오버플로우 값 대신 비 오버플로우(non-overflow) 값을 보유하는 것에 응답하여 상기 트랜잭션 메모리만을 이용하여 유효화를 수행하는 장치.Each of the plurality of cores performs validation using only the transaction memory in response to the overflow field holding a non-overflow value instead of the overflow value.

제12항에 있어서,The method of claim 12,

상기 오버플로우 필드는 상기 글로벌 오버플로우 테이블 내의 마지막 엔트리가 비워지는 것(free)에 응답하여, 상기 비 오버플로우 값으로 클리어(clear)되는 장치.The overflow field is cleared to the non-overflow value in response to freeing the last entry in the global overflow table.

제9항에 있어서,10. The method of claim 9,

상기 저장 요소는 MSR(machine specific register)인 장치.The storage element is a machine specific register (MSR).

삭제delete

프로세서를 포함하는 장치로서, An apparatus comprising a processor,

상기 프로세서는,The processor comprising:

트랜잭션을 실행하기 위한 실행 유닛;An execution unit for executing a transaction;

상기 실행 유닛에 연결된 캐시; 및A cache coupled to the execution unit; And

상기 캐시보다 높은 레벨로 메모리에 보유되는 글로벌 오버플로우 테이블에 대한 기본 주소의 표현을 보유하기 위한 기본 주소 레지스터A base address register for holding a representation of the base address for the global overflow table held in memory at a higher level than the cache

를 포함하고,Including,

상기 글로벌 오버플로우 테이블은 상기 트랜잭션이 계류중인 동안 상기 캐시가 오버플로우되는 것에 응답하여 상기 트랜잭션의 실행 동안 액세스되는 복수의 캐시 메모리 위치와 연관된 트랜잭션 상태 정보를 보유하고, 상기 트랜잭션 상태 정보는 캐시 라인과 연관되는 제1 비트의 상태 및 제2 비트의 상태를 포함하고, 상기 트랜잭션의 실행 동안 상기 제1 비트는 상기 캐시 라인으로부터의 판독들을 추적하고 상기 제2 비트는 상기 캐시 라인에 대한 기록들을 추적하는 장치.The global overflow table holds transaction state information associated with a plurality of cache memory locations accessed during execution of the transaction in response to the cache overflowing while the transaction is pending, the transaction state information being associated with a cache line; A state of a first bit associated with it and a state of a second bit, wherein during execution of the transaction the first bit tracks reads from the cache line and the second bit tracks writes to the cache line. Device.

제16항에 있어서,The method of claim 16,

상기 글로벌 오버플로우 테이블은 상기 트랜잭션의 실행 동안 오버플로우된 상기 캐시의 캐시 라인과 연관된 엔트리를 보유하고, 상기 엔트리는 상기 캐시 라인과 연관된 물리적 주소 및 트랜잭션 상태 정보를 포함하는 장치.The global overflow table holds an entry associated with a cache line of the cache that overflowed during execution of the transaction, the entry comprising a physical address and transaction state information associated with the cache line.

삭제delete

제17항에 있어서,The method of claim 17,

상기 캐시 라인이 변형된 상태(modified state)에 있는 경우, 상기 엔트리는 상기 캐시 라인과 연관된 데이터 요소의 사본(copy)을 더 포함하는 장치. If the cache line is in a modified state, the entry further comprises a copy of a data element associated with the cache line.

제17항에 있어서,The method of claim 17,

상기 엔트리는 OS(operating system) 제어 필드를 더 포함하는 장치. The entry further comprises an operating system (OS) control field.

제16항에 있어서,The method of claim 16,

상기 글로벌 오버플로우 테이블은 또한 상기 글로벌 오버플로우 테이블에서 다음 페이지의 물리적 주소를 보유하는 장치.The global overflow table also holds a physical address of a next page in the global overflow table.

트랜잭션을 실행하기 위한 실행 모듈;An execution module for executing a transaction;

상기 실행 모듈에 연결된 메모리 - 상기 메모리는 복수의 블록을 포함하며, 액세스 추적 필드는 상기 트랜잭션의 실행 동안에 상기 복수의 블록 중 하나의 블록에 대한 액세스들을 추적함 - ;A memory coupled to the execution module, the memory including a plurality of blocks, the access tracking field tracking accesses to one of the plurality of blocks during execution of the transaction;

오버플로우 필드를 포함하는 제1 저장 요소 - 상기 오버플로우 필드는 상기 블록이 축출을 위해 선택되는 것에 응답하여 상기 블록에 대한 현재 액세스시 오버플로우 값으로 설정되고, 상기 액세스 추적 필드는 상기 트랜잭션의 실행 동안 발생된 상기 블록에 대한 이전 액세스를 나타냄 - ;A first storage element comprising an overflow field-the overflow field is set to an overflow value on a current access to the block in response to the block being selected for eviction, and the access tracking field is set to the execution of the transaction Indicates previous access to the block that occurred during;

오버플로우 플래그가 설정되는 것에 응답하여 글로벌 오버플로우 테이블의 기본 주소를 보유하는 제2 저장 요소; 및A second storage element that holds a base address of the global overflow table in response to the overflow flag being set; And

상기 제2 저장 요소에 보유된 상기 기본 주소를 이용하여 상기 글로벌 오버플로우 테이블 내의 엔트리에, 상기 블록과 연관된 주소 및 상기 액세스 추적 필드에 보유된 이전 액세스 추적 정보를 기록하기 위한 오버플로우 논리부An overflow logic for recording, in an entry in the global overflow table using the base address held in the second storage element, an address associated with the block and previous access trace information held in the access trace field

를 포함하는 장치./ RTI >

제22항에 있어서,The method of claim 22,

상기 트랜잭션의 실행 동안에 상기 블록으로부터의 로드에 응답하여, 상기 액세스 추적 필드의 제1 비트를 설정하기 위한 논리부;Logic for setting a first bit of the access tracking field in response to a load from the block during execution of the transaction;

상기 트랜잭션의 실행 동안 상기 블록으로의 저장에 응답하여, 상기 액세스 추적 필드의 제2 비트를 설정하기 위한 논리부; 및Logic for setting a second bit of the access tracking field in response to storing in the block during execution of the transaction; And

상기 제1 비트가 상기 트랜잭션의 실행 동안 설정되었다면, 상기 트랜잭션의 커미팅(committing)시에 상기 제1 및 제2 비트를 클리어(clear)하기 위한 논리부Logic for clearing the first and second bits upon committing the transaction if the first bit was set during execution of the transaction

를 포함하는 장치./ RTI >

제23항에 있어서,24. The method of claim 23,

글로벌 오버플로우 비트가 설정되는 것에 응답하여, 상기 글로벌 오버플로우 테이블은 상기 블록과 연관된 엔트리를 보유하고, In response to the global overflow bit being set, the global overflow table holds an entry associated with the block,

상기 엔트리는,The entry is

상기 블록과 연관된 물리적 주소;A physical address associated with the block;

상기 블록이 제1 일관성(coherency) 상태에 있는 것에 응답하여, 상기 블록과 연관된 데이터 요소;In response to the block being in a first coherency state, a data element associated with the block;

상기 제1 비트의 논리값;A logic value of the first bit;

상기 제2 비트의 논리값' 및Logical value of the second bit 'and

OS 제어 필드OS control field

를 포함하는 장치./ RTI >

제24항에 있어서,The method of claim 24,

상기 메모리는 캐시이고, 상기 제1 일관성 상태는 변형된(modified) 상태인 장치.The memory is a cache and the first coherency state is modified.

제22항에 있어서,The method of claim 22,

상기 제1 및 제2 저장 요소는 MSR(Machine specific register)인 장치.Wherein the first and second storage elements are machine specific registers (MSRs).

제22항에 있어서,The method of claim 22,

상기 제1 저장 요소는 오버플로우 레지스터이고, 상기 제2 저장 요소는 기본 주소 레지스터인 장치.Wherein the first storage element is an overflow register and the second storage element is a base address register.

제22항에 있어서,The method of claim 22,

상기 오버플로우 필드는 오버플로우 비트를 포함하고, 상기 메모리는 캐시 메모리이고, 상기 글로벌 오버플로우 테이블의 상기 기본 주소는 메모리 계층의 상기 캐시 메모리보다 높은 레벨 메모리의 물리적 기본 주소인 장치. The overflow field includes an overflow bit, the memory is a cache memory, and the base address of the global overflow table is a physical base address of a higher level memory than the cache memory of a memory hierarchy.

마이크로프로세서를 포함하는 시스템으로서,A system comprising a microprocessor,

상기 마이크로프로세서는,The microprocessor,

트랜잭션 메모리 액세스 동작을 포함하는 트랜잭션을 실행하기 위한 실행 유닛;An execution unit for executing a transaction comprising a transactional memory access operation;

상기 실행 유닛에 연결된 제1 메모리 - 상기 제1 메모리는 상기 트랜잭션 메모리 액세스 동작이 제1 메모리 라인을 액세스하는 것에 응답하여 상기 트랜잭션이 계류중인 동안 상기 제1 메모리 라인이 액세스된 것을 나타내기 위해 트랜잭션 상태 정보로 갱신되는 추적 필드와 연관된 상기 제1 메모리 라인을 포함함 - ; 및A first memory coupled to the execution unit, wherein the first memory is in a transactional state to indicate that the first memory line is accessed while the transaction is pending in response to the transactional memory access operation accessing a first memory line; The first memory line associated with a tracking field updated with information; And

상기 제1 메모리 라인이 상기 트랜잭션이 계류중인 동안 액세스된 것을 나타내는 상기 트랜잭션 상태 정보를 보유하고, 적어도 상기 제1 메모리 라인에 대한 주소 및 상기 트랜잭션 상태 정보를 제2 메모리에 보유된 글로벌 오버플로우 테이블의 엔트리에 기록하기 위해, 상기 추적 필드가 갱신될 때 대체를 위해 축출하기 위한 상기 제1 메모리 라인을 선택하는 것에 응답하여 상기 제1 메모리의 오버플로우를 검출하는 오버플로우 논리부The first memory line holds the transaction state information indicating that the transaction was accessed while the transaction is pending, and at least an address for the first memory line and the transaction state information of a global overflow table held in a second memory. Overflow logic for detecting an overflow of the first memory in response to selecting the first memory line to evict for replacement when the trace field is updated to write to an entry.

를 포함하고,Including,

상기 제2 메모리는 메모리 계층에서 상기 제1 메모리보다 높은 레벨에 있는 시스템.And the second memory is at a higher level in the memory hierarchy than the first memory.

제29항에 있어서,30. The method of claim 29,

상기 제1 메모리를 상기 오버플로우 테이블 내로 확장하는 것은 상기 오버플로우 테이블에 상기 트랜잭션과 연관된 트랜잭션 상태 정보를 저장하는 것을 포함하는 시스템.Extending the first memory into the overflow table includes storing transaction state information associated with the transaction in the overflow table.

제30항에 있어서,31. The method of claim 30,

상기 오버플로우 논리부는,The overflow logic unit,

상기 트랜잭션의 실행 동안에 발생되는 오버플로우 이벤트에 응답하여 설정되는 오버플로우 비트를 저장하기 위한 제1 레지스터; 및A first register for storing an overflow bit set in response to an overflow event occurring during execution of the transaction; And

상기 제2 메모리에서 상기 오버플로우 테이블의 물리적 기본 주소를 저장하기 위한 제2 레지스터A second register for storing a physical base address of the overflow table in the second memory

를 포함하는 시스템.System comprising a.

제31항에 있어서,The method of claim 31, wherein

상기 제2 메모리에 보유되는 상기 오버플로우 테이블은 복수의 페이지를 포함하고, 상기 복수의 페이지의 각각의 페이지는 상기 오버플로우 테이블의 다음 페이지에 대한 다음 물리적 기본 주소를 보유하는 시스템.The overflow table held in the second memory includes a plurality of pages, each page of the plurality of pages holding a next physical base address for a next page of the overflow table.

제31항에 있어서,The method of claim 31, wherein

상기 제1 메모리는 데이터 캐시 메모리이고, 상기 제2 메모리는 시스템 메모리이고, 오버플로우 이벤트는 상기 트랜잭션의 실행동안 미리 액세스된, 축출할 데이터 캐시의 캐시 라인을 선택하는 것을 포함하는 시스템.The first memory is a data cache memory, the second memory is a system memory, and the overflow event comprises selecting a cache line of a data cache to evict, which was previously accessed during execution of the transaction.

제33항에 있어서,34. The method of claim 33,

축출할 캐시 라인을 선택하는 것은 캐시 컨트롤러에 의해 행해지고, 상기 트랜잭션의 실행 동안 미리 액세스된, 축출할 캐시 라인을 선택하는 것에 응답하여 상기 오버플로우 비트를 설정하는 것은, Selecting a cache line to evict is done by a cache controller, and setting the overflow bit in response to selecting a cache line to evict, previously accessed during execution of the transaction,

축출할 캐시 라인을 선택하는 것에 응답하여 인터럽트를 발생하는 것; 및Generating an interrupt in response to selecting a cache line to evict; And

상기 인터럽트를 처리하기 위해 호출되는 핸들러(handler)로써 상기 오버플로우 비트를 설정하는 것을 포함하는 시스템.And setting the overflow bit as a handler that is called to handle the interrupt.

제1 소프트웨어 스레드 내의 트랜잭션의 부분으로서 실행될 동작과 연관된 오버플로우 이벤트를 검출하는 단계 - 상기 동작은 트랜잭션 메모리에서 메모리 라인을 참조함 - ;Detecting an overflow event associated with an operation to be executed as part of a transaction in the first software thread, the operation referring to a memory line in transaction memory;

오버플로우 비트가 현재 설정되지 않으면, 상기 오버플로우 이벤트에 응답하여 오버플로우 비트를 설정하는 단계, If the overflow bit is not currently set, setting the overflow bit in response to the overflow event,

상기 오버플로우 비트의 설정에 응답하여 상기 트랜잭션 메모리를 제2 메모리에 보유된 글로벌 오버플로우 테이블로 확장하는 단계;Extending the transactional memory to a global overflow table held in a second memory in response to setting the overflow bit;

상기 오버플로우 비트의 설정에 응답하여 상기 글로벌 오버플로우 테이블을 이용하여 상기 제2 소프트웨어 스레드 내의 제2 트랜잭션의 유효화를 수행하는 단계; 및Performing validation of a second transaction in the second software thread using the global overflow table in response to setting the overflow bit; And

상기 오버플로우 비트가 설정되지 않은 것에 응답하여 상기 트랜잭션 메모리만을 이용하여 상기 제2 트랜잭션의 유효화를 수행하는 단계Validating the second transaction using only the transaction memory in response to the overflow bit not being set;

를 포함하는 방법.How to include.

제35항에 있어서,36. The method of claim 35 wherein

상기 오버플로우 비트의 설정에 응답하여 상기 트랜잭션 메모리를 제2 메모리로 확장하는 단계는, 상기 오버플로우 비트의 설정에 응답하여 글로벌 오버플로우 테이블에 상기 트랜잭션의 상태를 저장하는 단계를 포함하는 방법. Expanding the transactional memory to a second memory in response to the setting of the overflow bit, storing the state of the transaction in a global overflow table in response to the setting of the overflow bit.

제35항에 있어서,36. The method of claim 35 wherein

상기 트랜잭션의 부분으로서 실행될 동작과 연관된 오버플로우 이벤트를 검출하는 단계는,Detecting an overflow event associated with an action to be executed as part of the transaction,

축출할 메모리 라인을 선택하는 단계;Selecting a memory line to evict;

상기 메모리 라인이 상기 트랜잭션의 실행 동안에 미리 액세스되었는지의 여부를, 상기 메모리 라인과 연관된 액세스 추적 필드로부터 결정하는 단계; 및Determining from the access tracking field associated with the memory line whether the memory line was previously accessed during execution of the transaction; And

상기 메모리 라인이 상기 트랜잭션의 실행 동안에 미리 액세스되었다고 결정된다면, 오버플로우 이벤트를 검출하는 단계If it is determined that the memory line was previously accessed during execution of the transaction, detecting an overflow event

를 포함하는 방법.How to include.

제35항에 있어서,36. The method of claim 35 wherein

상기 오버플로우 비트는 복수의 코어에 의해 볼 수 있는 MSR(machine specific resister)에 저장되는 방법.The overflow bit is stored in a machine specific resister (MSR) visible by a plurality of cores.

제36항에 있어서,The method of claim 36,

상기 글로벌 오버플로우 테이블에 상기 트랜잭션의 상태를 저장하는 단계는,The storing of the state of the transaction in the global overflow table,

상기 글로벌 오버플로우 테이블로 엔트리를 기록하는 단계를 포함하고,Recording an entry into the global overflow table,

상기 엔트리는,The entry is

상기 메모리 라인과 연관된 물리적 주소;A physical address associated with the memory line;

상기 트랜잭션의 실행 동안에 상기 메모리 라인으로부터의 로드들을 추적하기 위한 제1 추적 필드의 상태;State of a first tracking field for tracking loads from the memory line during execution of the transaction;

상기 트랜잭션의 실행 동안에 상기 메모리 라인으로부터의 저장들을 추적하기 위한 제2 추적 필드의 상태; 및A state of a second tracking field for tracking stores from said memory line during execution of said transaction; And

상기 메모리 라인이 변형된 상태에 있다면, 상기 물리적 주소와 연관된 데이터 요소If the memory line is in a deformed state, the data element associated with the physical address

를 포함하는 방법.How to include.

트랜잭션으로 그룹화된 복수의 동작중의 한 동작을 실행하는 단계;Executing one of a plurality of operations grouped into a transaction;

상기 동작을 기반으로 축출될 캐시의 캐시 라인을 선택하는 단계; 및Selecting a cache line of a cache to be evicted based on the operation; And

상기 선택된 캐시 라인이 상기 트랜잭션이 계류중인 동안에 미리 액세스되었다면,If the selected cache line was previously accessed while the transaction was pending,

글로벌 오버플로우가 현재 설정되지 않은 경우, 글로벌 오버플로우 비트를 설정하는 단계;If a global overflow is not currently set, setting a global overflow bit;

글로벌 오버플로우 테이블에 대한 제1 페이지가 현재 할당되지 않는다면, 상기 글로벌 오버플로우 테이블에 대한 제2 메모리에 메모리의 제1 페이지를 할당하는 단계 - 상기 글로벌 오버플로우 테이블은 축출될 캐시 라인과, 상기 축출될 캐시 라인과 연관된 상태 정보를 포함하는 상기 트랜잭션과 연관된 상태 정보를 저장함 - ; 및If a first page for a global overflow table is not currently allocated, allocating a first page of memory to a second memory for the global overflow table, the global overflow table being a cache line to be evicted and the evicted Store state information associated with the transaction including state information associated with a cache line to be; And

상기 글로벌 오버플로우 테이블에 대한 상기 제1 페이지를 할당시에, 상기 제2 메모리에서 상기 제1 페이지의 기본 주소를 기본 주소 레지스터로 기록하는 단계When allocating the first page for the global overflow table, writing the base address of the first page into a base address register in the second memory

를 포함하는 방법. How to include.

제40항에 있어서,The method of claim 40,

상기 트랜잭션이 계류중인 동안에, 상기 선택된 캐시 라인이 미리 액세스되었다면 인터럽트를 발생하는 단계; 및While the transaction is pending, generating an interrupt if the selected cache line was previously accessed; And

핸들러로써 상기 인터럽트를 처리하는 단계Processing the interrupt with a handler

를 포함하고, Including,

상기 글로벌 오버플로우 비트는 상기 인터럽트의 처리를 기반으로 설정되는 방법.The global overflow bit is set based on processing of the interrupt.

제41항에 있어서,The method of claim 41, wherein

상기 트랜잭션과 연관된 상태 정보는 상기 트랜잭션이 계류중인 동안에 상기 캐시 라인에 대한 액세스들을 추적하기 위한 액세스 추적 필드의 상태를 포함하는 방법.The status information associated with the transaction includes a status of an access tracking field for tracking accesses to the cache line while the transaction is pending.

제42항에 있어서,The method of claim 42, wherein

상기 글로벌 오버플로우 테이블은 또한,The global overflow table is also

상기 캐시 라인과 연관된 물리적 주소; 및A physical address associated with the cache line; And

OS(Operating System) 제어 필드 정보About operating system (OS) control fields

를 저장하는 방법.How to save it.

제43항에 있어서,The method of claim 43,

상기 OS는 상기 인터럽트를 기반으로 상기 제2 메모리에 메모리의 상기 제1 페이지를 할당하는 방법.The OS allocating the first page of memory to the second memory based on the interrupt.

제40항에 있어서,The method of claim 40,

오버플로우 페이지 폴트(fault)가 발생되고, 적어도 상기 제1 페이지가 상기 글로벌 오버플로우 테이블에 대해 현재 할당된다면, 상기 글로벌 오버플로우 테이블에 대한 상기 제2 메모리에 추가 페이지를 할당하는 단계, 및If an overflow page fault occurs and at least the first page is currently allocated for the global overflow table, allocating an additional page to the second memory for the global overflow table; and

상기 제2 메모리의 추가 페이지의 추가 기본 주소를 상기 제2 메모리의 이전 페이지로 기록하는 단계 Writing an additional base address of an additional page of the second memory to a previous page of the second memory

를 포함하고, Including,

상기 이전 페이지는 상기 글로벌 오버플로우 테이블에서 상기 추가 페이지를 논리적으로 선행하는 방법.The previous page logically precedes the additional page in the global overflow table.