KR101024961B1 - 절연막의 형성방법 - Google Patents

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나오무 키타노
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캐논 아네르바 가부시키가이샤
캐논 가부시끼가이샤
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Abstract

실리콘 기판 위에 질화 금속 실리케이트를 포함한 절연막을 형성하는 방법은, 상기 실리콘 기판 위에 금속 및 실리콘으로 이루어진 막을, 비산화 분위기 중에서 스퍼터링법을 이용해서 퇴적하는 제1의 공정과, 상기 금속 및 실리콘으로 이루어진 막을 질화해서 질소, 금속 및 실리콘으로 이루어진 막을 형성하는 제2의 공정과, 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화해서 질화 금속 실리케이트막을 형성하는 제3의 공정을 포함한다.
금속 실리케이트, 절연막, 스퍼터링, 고유전율

Description

절연막의 형성방법{METHOD FOR FORMING DIELECTRIC FILMS}
본 발명은, 절연막의 형성방법에 관한 것으로, 특히 반도체 장치에 있어서의 고유전율 게이트 절연막으로서의 사용에 적절한 질화 금속 실리케이트를 포함한 절연막의 형성방법에 관한 것이다.
MOS(Metal Oxide Semiconductor)형 트랜지스터 등의 반도체 장치는, 동작 속도의 고속화를 달성하기 때문에, 채널 길이의 축소가 진행되어 왔다. 그러나, 채널 길이를 너무 축소하면 게이트 절연막의 정전 용량이 저하해서, 트랜지스터의 스위칭 동작을 할 수 없게 된다. 이 때문에, 게이트 절연막을 박막화하는 것으로, 트랜지스터의 스위칭 동작이 가능한 정전 용량을 제공한다. 종래, MOS형 트랜지스터의 게이트 절연막의 재료로서는, 간단한 제조 공정으로 양호한 계면특성을 얻는 것이 가능한 실리콘 산화막(SiO2)이 이용되어 왔다. 그러나, 게이트 절연막의 막 두께가 수 nm정도로까지 얇아짐에 따라, 터널 전류에 의한 게이트 리이크(leak)가 대량으로 발생하게 되어, 소비 전력 증대가 문제가 되고 있다. 이 문제를 극복하는 수단으로서, SiO2의 비유전율 εr = 3.9보다 높은 비유전율을 갖는 재료를 이용해 게이트 절연막을 형성하는 방법이 제안되어 있다. 이러한 재료로 이루어지는 절연막은 고유전율 절연막(High－k 절연막)이라고 불리고 있다. High－k 절연막에서는, 비유전율이 높을수록, 실리콘 산화막과 동등의 정전 용량을 얻는데 필요한 막 두께를 두껍게 하는 것이 가능해진다. 이것에 의해 리키지 전류의 증가를 억제하는 것이 가능해진다.
High－k 절연막의 재료의 후보로서는, 예를 들면 ZrO2나 HfO2 등의 금속 산화물을 들 수 있다. 종래에는, 이러한 금속 산화물을 기판의 표면 위에 퇴적하는 방법으로서, 일본국 공개특허공보 특개 2004－140292호(US7105362, US2006/0008969)에 기재된 MOCVD(Metal Organic Chemical Vapor Deposition)법이 알려져 있다. MOCVD법에서는, 금속 착체 원료를 원료조에 넣고, 히터로 가열해서 액체 상태로 하고, 캐리어 가스를 원료조 내에 유입시키는 것으로, 원료를 기화하여 반응실로 옮긴다. 반응실에 옮겨진 원료는 가열된 기판의 표면 위에 퇴적되고, 이것에 의해 막 형성을 행한다.
그러나, MOCVD법에 따라 형성된 막은, 유기 원료로부터 유래한 탄소나 수소 등의 불순물을 많이 포함한 막이다. 그러한 잔여 불순물의 영향에 의해, MOCVD법으로 형성된 막은 리키지 전류가 많이 발생하기 쉽다고 하는 문제가 있다. MOCVD법과 같은 원료로부터 유래한 불순물을 포함하는 것이 적은 금속 산화물을 기판에 퇴적하는 다른 방법으로서, 스퍼터링법이 알려져 있다. 스퍼터링법에서는, 예를 들면 플라즈마에 의해 이온화한 Ar 등의 희가스를 타겟의 표면과 충돌시키는 것으로, 타겟을 구성하는 원자를 흩날려서, 기판 표면에 퇴적시킨다. 이 때문에, MOCVD에 의한 것보다 퇴적한 막 중의 불순물의 함유량이 적다. 또 다른 원소를 함유하는 복수의 타겟을 이용해 스퍼터링을 실시하는 것으로, 다양한 조성의 막을 용이하게 형성하는 것이 가능하다. 예를 들면, 금속으로 이루어진 타겟과 Si(실리콘)으로 이루어진 타겟을 이용해서, 그러한 타겟을 동시에 스퍼터링하는 것으로, 금속 및 실리콘을 함유하는 막이 퇴적된다. 그러한 막을 산화하는 것으로, 금속 실리케이트막이 용이하게 형성될 수 있다.
도 5a 내지 5e를 참조하여, 스퍼터링법을 적용한 종래의 High－k절연막의 제조 방법에 대해 설명한다. 여기서, 참조번호 201은 단결정 실리콘을 함유하는 기판이고, 참조번호 202는 실리콘 산화막이며, 참조번호 203은 금속 및 실리콘을 함유하는 막이고, 참조번호 204는 금속 실리케이트막이며, 참조번호 205는 질화 금속 실리케이트막이다.
도 5a에 나타낸 공정에 있어서, 우선, 공지의 RCA 세정법 등에 의해 기판(201)의 표면의 오염물 등을 제거해서, 기판(201)의 표면에 실리콘 원자를 노출시킨다.
다음에, 도 5b에 나타낸 공정에서는, 기판(201)의 표면을 산화해서, 실리콘 산화막(202)을 형성한다. 기판(201)을 산화하는 방법으로서는, 열산화법, 래디컬(radical) 산화법 등, 양호한 실리콘 계면을 제공하는 것이면 어떠한 방법이든 괜찮다.
다음에, 도 5c에 나타낸 공정에 있어서, 금속으로 이루어진 타겟과 실리콘으로 이루어진 타겟을 이용해서 스퍼터링을 실시함으로써, 실리콘 산화막(202)의 표면에, 금속과 실리콘으로 이루어진 막(203)을 퇴적한다.
게다가, 도 5d에 나타낸 공정에서는, 산소 래디컬에 따라 금속과 실리콘으로 이루어진 막(203)을 산화하는 것으로, 금속 실리케이트막(204)을 형성한다. 금속 및 실리콘으로 이루어진 막(203)의 산화는, 열산화법을 사용하지 않고, 저온 산화가 가능한 래디컬 산화법으로 실시될 수가 있다. 일반적으로, 금속 산화막 및 금속 실리케이트막은 실리콘 산화막에 비해 열적 안정성이 낮다. 고온으로 산화 처리를 하는 열산화법에서는, 아몰퍼스(amorphous) 상태인 금속 실리케이트막을 결정화하는 경우가 있다. 결정화된 금속 실리케이트막은 리키지(leakage) 전류가 발생하기 쉽다. 따라서, 저온 산화가 가능한 래디컬 산화가 매우 적합하다. 산소 래디컬을 발생하는 유닛으로서는, 플라즈마 여기, 광 여기 등, 활성 산소 래디컬을 형성할 수 있는 것이면, 어떠한 발생 방법을 이용해도 괜찮다. 혹은, 스퍼터링을 실시할 때, 산소 등의 산화 반응성 가스를 도입하면서 스퍼터링을 행하는, 소위 리엑티브(reactive) 스퍼터링을 이용해도 괜찮다. 이 경우, 타겟으로부터 스퍼터링된 원자가 산화되어, 산화물로서 기판 위에 퇴적되기 때문에, 스퍼터링 후의 산화 공정을 생략하는 것이 가능해진다.
다음에, 도 5e에 나타낸 공정에 있어서, 금속 실리케이트막(204)을 질화해서, 질화 금속 실리케이트막(205)을 형성한다. 금속 실리케이트막(204)을 질화함으로써, 열적 안정성이 개선되고, 또 게이트 절연막 위에 형성되는 전극으로부터의 불순물의 확산을 억제하는 것이 가능해진다. 금속 실리케이트막(204)을 질화하는 경우, 질소 플라즈마를 이용하는 것이 가능하다. 질소 플라즈마를 이용하는 것으로, 열질화에 비해 낮은 온도에서 금속 실리케이트막을 질화할 수가 있다. 그러나, 열질화를 행하는 경우에는, 질소 원자가 기판(201)의 표면의 근방 또는 실리콘과의 계면의 근방에까지 확산하여, 채널 이동도의 저하 등의 성능 열화를 일으킬 우려가 있다. 이것에 대해, 플라즈마 질화에서는, 실리케이트막의 표면 근방만을 선택적으로 질화하는 것이 가능하기 때문에, 그러한 열화를 일으키기 어렵다.
스퍼터링법을 적용한 종래의 High－k 절연막 제조의 다른 예에 대해서, 도 6a 내지 6d를 이용해서 설명한다.
도 6a에 나타낸 공정에 있어서, 우선 공지의 RCA 세정법 등에 의해 기판(201)의 표면의 오염물 등을 제거해서, 기판(201)의 표면에 실리콘 원자를 노출시킨다.
다음에, 도 6b에 나타낸 공정에서, 금속으로 이루어진 타겟과 실리콘으로 이루어진 타겟을 이용한 스퍼터링을 행함으로써, 기판(201)의 표면에, 금속과 실리콘으로 이루어진 막(203)을 퇴적한다.
게다가, 도 6c에 나타낸 공정에서는, 금속 및 실리콘으로 이루어진 막(203)을 산화하는 것으로, 금속 실리케이트막(204)을 형성한다. 이때, 산화종(種)의 일부가 기판(201)에 도달하는 것으로, 기판의 표층부의 실리콘을 산화해서, 기판(201)과 금속 실리케이트막(204)과의 사이에 실리콘 산화막(202)을 형성한다.
한층 더, 도 6d에 나타낸 공정에서, 금속 실리케이트막(204)을 질화해서, 질 화 금속 실리케이트막(205)을 형성한다.
이것에 의해, 도 5a 내지 5e에서 설명한 방법에 의해 얻은 것과 같은 구조를 갖는 High－k 절연막을 형성할 수가 있다.
한편, 일본국 공개특허공보 특개평 11－168096호에는, high-k 절연막의 특성을 열화시키는 일 없이 실리콘층 위에 직접, high-k 절연막을 형성하는 방법이 개시되어 있다. 여기에서는, 실리콘층 위에 고유전 질화막을 형성한 후, 해당 고유전 질화막을 산화해서 고유전 산화막으로 변화시키고 있다. 그러나, 이것은, 고유전 산화막을 형성할 수 있지만, 질화 금속 실리케이트막을 형성할 수는 없다.
금속 및 실리콘으로 이루어진 막 중에 있어서의 산소의 확산은, 매우 빠르고, 도 5a 내지 5e 및 도 6a 내지 6d에 나타내는 방법에서는, 금속 및 실리콘으로 이루어진 막을 산화하는 공정에 있어서, 산소가 금속 및 실리콘으로 이루어진 막을 관통해서 기저(ground)에까지 확산하기 쉽다. 그것에 의해, 기저의 실리콘으로 이루어진 기판이 산화되어서 실리콘 산화막 및 이 실리콘 산화막을 포함한 절연막의 막 두께 증가(증막(增膜))를 일으켜서, 설계 대로의 각 막의 막 두께를 얻는 것이 곤란하다는 문제가 있었다. 이와 같이, 종래에는, 실리콘 산화막의 막 두께 제어성 및 이 실리콘 산화막을 포함한 절연막의 막 두께 제어성이 나빴기 때문에, 그에 대한 대책이 요구되고 있었다.
게다가, 금속 실리케이트막의 질화를 실시했을 경우에 발생하는 문제점에 대해서 이하에 설명한다.
금속재료로서 Hf(하프늄)를 이용해서 형성한 Hf 실리케이트막을 플라즈마 질화 했을 때의 질소 원자의 농도를, XPS(X선 광전자 분광)에 의해 측정했다. 이때의 Hf 실리케이트막 중에 포함되는 Hf 원자와 Si 원자와의 조성비는, 1：1이었다. 비교로서, 같은 질화 조건에서 실리콘 산화막을 질화하는 것에 대해서도, 마찬가지로 질소 원자의 농도를 측정했다. 그 결과, 실리콘 산화막 중에 도입된 질소 원자의 표면 밀도가 6.5 × 1015atoms/cm2인 것에 대해, Hf 실리케이트막 중에 도입된 질소 원자의 표면밀도는 1.2 × 1015atoms/cm2였다. 이와 같이, 같은 조건에서 질화하는 것에도 불구하고, Hf 실리케이트막의 경우의 질소 원자의 양은, 실리콘 산화막의 경우보다 적었다. Hf 실리케이트막 중에 도입된 질소 원자의 양을 증가시키기 위해서, 질화 시간을 길게 하는 등 질화 조건을 검토했지만, 실리콘 산화막보다 질소 원자를 Hf 실리케이트막 중에 도입하기 어렵다는 것이 밝혀졌다. 이러한 결과는, 금속으로서 Hf를 이용한 금속 실리케이트막에서만 볼 수 있는 것이 아니라, Zr 등 다른 금속을 이용한 금속 실리케이트막의 경우에 대해서도 같았다. 또, 질화방법을 플라즈마 질화법 대신에 열질화법으로 행해도 같은 결과였다. 게다가, 실리케이트막 중의 Si 원자에 대한 금속 원자의 조성비가 높을수록, 질화하기 더 어렵다고 하는 것을 알았다.
이와 같이, 종래, 금속의 조성비가 높은 실리케이트막을 고농도로 질화하는 것이 곤란했기 때문에, 그에 대한 다양한 대책이 요구되고 있었다.
본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 고유전율 게이트 절연막으로서의 사용에 적합하고, 고유전율 질화 금속 실리케이트막을 포함하는 절연막을 형성하는 것을 목적으로 하는 것이다.
본 발명에 의하면, 상기의 목적을 달성하기 위해서 실리콘 기판 위에 질화 금속 실리케이트를 포함한 절연막을 형성하는 방법이 제공되는데, 이 방법은, 상기 실리콘 기판 위에 금속 및 실리콘으로 이루어진 막을, 비산화 분위기 중에서 스퍼터링법을 이용해서 퇴적하는 제1의 공정과, 상기 금속 및 실리콘으로 이루어진 막을, 적어도 질소원자를 포함하는 플라즈마를 이용하여 질화해서 질소, 금속 및 실리콘으로 이루어진 막을 형성하는 제2의 공정과, 상기 질소, 금속 및 실리콘으로 이루어진 막을, 적어도 산소원자를 포함하는 플라즈마를 이용하고, 아몰퍼스 상태가 유지 가능한 온도에서 산화해서 질화 금속 실리케이트막을 형성하고, 상기 실리콘 기체의 표층부를 산화하여 0.5nm이상 2.0nm이하의 실리콘 산화막을형성하는 제3의 공정을 포함한다.
본 발명에 있어서는, 바람직하게는, 상기 금속은, 하프늄(Hf) 및 지르코늄(Zr) 중 어느 하나를 포함한다.
본 발명에 있어서는, 바람직하게는, 상기 제1의 공정의 종료로부터 상기 제2의 공정의 개시까지의 기간 동안, 상기 금속 및 실리콘으로 이루어진 막을, 금속 원자 및 실리콘 원자가 산화 반응을 일으키기 어려운 분위기(비산화 분위기) 중에서 유지한다. 본 발명에 있어서, 바람직하게는, 상기 제 2의 공정에서, 적어도 질소 원자를 포함한 플라즈마를 이용해서 상기 금속 및 실리콘으로 이루어진 막을 질화한다. 본 발명에 있어서, 바람직하게는, 상기 제 3의 공정에서, 적어도 산소 원자를 포함한 플라즈마를 이용해서 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화한다.
본 발명에 있어서는, 바람직하게는, 상기 제 3의 공정에서 상기 질소, 금속 및 실리콘으로 이루어진 막 아래의 상기 실리콘 기판의 표층부를 산화해서 실리콘 산화막을 형성한다. 본 발명에 있어서는, 바람직하게는, 상기 제1의 공정은, 상기 금속 및 실리콘으로 이루어진 막을 상기 실리콘 기체위에 퇴적하기 전에, 상기 실리콘 기판의 표면을 산화해서 0.5nm이상 2.0nm이하의실리콘 산화막을 형성하는 공정을 포함하고, 상기 실리콘 산화을 형성한 후, 상기 실리콘 산화막 위에 금속 및 실리콘으로 이루어진 막을 비산화 분위기 중에서 스퍼터링법에 의해 퇴적한다.
또한, 본 발명에 의하면, 상기의 목적을 달성하기 위해서 실리콘 기판 위에 질화 금속 실리케이트를 포함한 절연막을 형성하는 방법이 제공되는데, 이 방법은, 상기 실리콘 기판 위에 질소, 금속 및 실리콘으로 이루어진 막을, 비산화 분위기 중에서, 적어도 질소 원자를 포함한 가스를 이용한 리엑티브 스퍼터링법에 의해 퇴적하는 제1의 공정과, 상기 질소, 금속 및 실리콘으로 이루어진 막을, 적어도 산소 원자를 포함하는 플라즈마를 이용하고, 아몰퍼스 상태가 유지 가능한 온도에서 산화해서 질화 금속 실리케이트막을 형성하고, 상기 질소, 금속 및 실리콘으로 이루어진 막 아래의 상기 실리콘 기체의 표층부를 산화하여 0.5nm 이상 2.0nm이하의 실리콘 산화막을 형성하는 제2의 공정을 포함을 포함한다.
본 발명에 있어서는, 바람직하게는, 상기 금속은, 적어도 하프늄(Hf) 및 지르코늄(Zr) 중 어느 하나를 포함한다.
본 발명에 있어서는, 바람직하게는, 상기 제 2의 공정에서, 적어도 산소 원자를 포함한 플라즈마를 이용해서 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화한다. 본 발명에 있어서는, 바람직하게는, 상기 제2의 공정에서, 상기 질소, 금속 및 실리콘으로 이루어진 막 아래의 상기 실리콘 기판의 표층부를 산화해서 실리콘 산화막을 형성한다.
본 발명에 있어서, 바람직하게는, 상기 제1의 공정에서, 상기 실리콘 기체의 표층부를 산화하여 0.5nm 이상 2.0nm이하의 실리콘 산화막을 형성하고, 상기 실리콘 산화막의 위에 상기 질소, 금속 및 실리콘으로 이루어진 막을 퇴적한다.
본 발명은, 고유전율 게이트 절연막으로서의 사용에 적합하고, 열적 안정성이 뛰어나고 높은 비유전율을 갖는 질화 금속 실리케이트막을 포함하는 게이트 절연막을 형성할 수 있다.
본 발명의 그 외의 특징들은 첨부도면을 참조하면서 이하의 예시적인 실시 형태의 설명으로부터 밝혀질 것이다.
이하, 본 발명의 바람직한 실시 형태를 첨부도면을 참조하여 설명한다.
(제 1 실시형태)
도 1a 내지 1d는, 본 발명의 제 1 실시형태를 설명하기 위한 공정 단면도이다. 여기서, 참조번호 101은 실리콘 기판이며, 적어도 그 표면에는 실리콘 원자가 노출되어 있다. 참조번호 102는 금속 및 실리콘으로 이루어진 막이고, 참조번호 103은 질화된 금속 및 실리콘으로 이루어진 막, 즉, 질소, 금속 및 실리콘으로 이루어진 막이며, 참조번호 104는 질화 금속 실리케이트막이고, 참조번호 105는 실리콘 산화막이다. 절연막은, 질화 금속 실리케이트막(104)과 실리콘 산화막(105)으로 형성된다. 여기서, 실리콘 산화막(105)이 존재하는 경우에, 계면특성이 향상하고, 절연막의 전기적 절연성을 높일 수 있다. 단, 실리콘 산화막(105)은, 질화 금속 실리케이트막(104)보다 비유전율이 작기 때문에, 실리콘 산화막(105)의 막 두께는, 질화 금속 실리케이트막(104)의 막 두께보다 작게 하는 것이 바람직하다. 예를 들면, 질화 금속 실리케이트막(104)의 막 두께는 1nm~5nm가 바람직하고, 1.5nm~3nm가 보다 바람직하다. 또, 실리콘 산화막(105)의 막 두께는 0.5 nm~2nm가 바람직하고, 0.5nm~1.5 nm가 보다 바람직하다.
실리콘 기판(101)으로서는, 예를 들면, (100) 면방위를 갖는 단결정 실리콘으로 이루어지고, 한층 더 인이 도프되어 그 저항값이 0.1Ω·cm로부터 10Ω·cm까지의 범위로 제어되는 기판을 이용할 수가 있다. 본 발명에 있어서는, 실리콘 기판(101)은, 상기의 예에 한정하지 않고, 막이 퇴적되는 표면에 실리콘 원자가 노출하고 있는 것이면, 상기 것과 다른 면방위, 도펀트(dopant) 및 저항값을 갖는 것을 이용해도 된다. 또, 실리콘 이외의 재료로 구성된 기판 위에, 에피택셜(epitaxial)법에 의해 실리콘을 성장시킴으로써 형성된 것을 이용해도 된다.
도 1a의 공정에서는, 우선 공지의 RCA 세정법 등에 의해, 실리콘 기판(101)의 표면 위의 금속, 유기물, 파티클 및 자연 산화막 등을 제거해서, 청정한 실리콘 원자를 표면 위에 노출시킨다.
다음에, 도 1b의 공정(제1의 공정)에 있어서, 실리콘 기판(101)의 표면 위에, 스퍼터링법에 따라 금속 및 실리콘으로 이루어진 막(102)을, 금속 원자 및 실리콘 원자가 산화 반응을 일으키기 어려운 분위기(비산화 분위기) 중에 있어서 퇴적한다.
본 발명에 있어서 비산화 분위기란, Si 기판(101)이 산화하지 않는 분위기를 의미한다. 비산화 분위기는, 희가스인 He, Ne, Ar, Kr, Xe, 및 반응성 가스인 N2 중 적어도 1개로 구성되는 것이 바람직하다. 또, 비산화 분위기의 산소 분압은 1×10-5 Pa이하인 것이 바람직하다.
금속 및 실리콘으로 이루어진 막(102)에 포함되는 금속 원자와 실리콘 원자의 조성비는, 절연막의 형성 후의 비유전율이 소망의 값이 되도록, 필요에 따라 변경하는 것이 가능하다. 금속 및 실리콘으로 이루어진 막(102)에 포함되는 실리콘 원자의 농도(함유율)는, 10원자%이상인 것이 바람직하다. 이와 같이 금속 원자와 실리콘 원자와의 합계에 대한 실리콘 원자의 비율을 10원자% 이상으로 설정하는 것으로, 막의 내열성이 향상하는 것이 가능하고 막 중의 결정 성장을 억제하는 것이 가능하다. 더욱, 후술의 질화시에 막 중에 포함된 질소의 양을 증가시키는 것이 가능하다. 이 공정에서 금속 원자와 실리콘 원자를 퇴적하는 동안, 금속 원자와 실리콘 원자와의 조성비는 반드시 일정할 필요는 없고, 깊이 방향으로 변화하는 조성비를 이용해도 된다.
퇴적시키는 금속으로서는, 예를 들면 Al, Sr, Ba, Sc, Y, Ti, Zr, Hf 및 Ta등 이외, La 및 Ce 등의 란타노이드(lanthanoid)계 금속 등이 있다. 사용할 금속은 하프늄(Hf) 및 지르코늄(Zr) 중 적어도 하나인 것이 바람직하다. Hf 혹은 Zr은, 절연막의 형성 후에 높은 비유전율을 얻을 수 있을 뿐만 아니라, 열적 안정성에도 우수하다. 또, 퇴적시키는 금속은, 단일 원소만으로 이루어진 것 또는 복수의 금속 원소로 이루어진 것이어도 된다. 또, 다른 원소의 금속막을 적층시킴으로써 형성된 것을 사용해도 된다. 금속 및 실리콘으로 이루어진 막(102)을 퇴적시키는 동안 및 퇴적시킨 후에 있어서는, 금속 원자 및 실리콘 원자가 산화 반응을 생기기 어렵게 하기 위해서, 예를 들면 분위기의 산소 분압을 충분히 낮게 하는 것이 바람직하다. 즉, 제1의 공정의 종료로부터 후술의 제2의 공정의 개시까지, 금속 및 실리콘으로 이루어진 막을, 그 산화 반응이 생기기 어려운 분위기 중에 보유하는 것이 바람직하다.
구체적으로는, 산소 분압은 1×10-5Pa 이하인 것이 바람직하다.
다음에, 도 1c의 공정(제2의 공정)에 있어서, 금속 및 실리콘으로 이루어진 막(102)을 질화해서, 질소, 금속 및 실리콘으로 이루어진 막(103)을 형성한다. 산화되어 있지 않은 상태의 금속 및 실리콘은 용이하게 질화되고, 종래와 같이 산화된 상태의 금속 실리케이트막을 질화하는 경우에 비해, 고농도로 질소 원자를 막 중에 도입하는 것이 가능해진다. 예를 들면, 질소, 금속 및 실리콘으로 이루어진 막(103)에 있어서의 질소 원자의 농도(함유율)를 1원자%이상 25원자%이하로 설정할 수가 있다.
덧붙여, 도 1b의 공정에서 퇴적한 금속 및 실리콘으로 이루어진 막(102)을, 질화 처리를 실시하기 전에 산화되지 않게, 산화 반응이 생기기 어려운 분위기 중 에 보유하는 것이 바람직하다. 즉, 제1의 공정의 종료로부터 제2의 공정의 개시까지, 금속 및 실리콘으로 이루어진 막(102)을, 그 산화 반응이 생기기 어려운 분위기 중에 보유하는 것이 바람직하다. 예를 들면, 스퍼터링 처리를 실시하는 처리 장 치와 질화 처리를 실시하는 처리 장치를, 직접 서로 접속시키거나, 혹은 고진공에 감압된 로드 락(load lock) 챔버를 통해서 접속한다. 이것에 의해, 금속 및 실리콘으로 이루어진 막(102)이 형성된 실리콘 기판(101)을, 산화 분위기에 노출되지 않게, 기판 반송(搬送) 유닛에 의해 반송할 수가 있다. 혹은, 스퍼터링 처리와 질화 처리를 같은 처리 장치 내에서 연속적으로 실시해서, 금속 및 실리콘으로 이루어진 막(102)이 산화 분위기에 노출되지 않게 하는 것이 바람직하다. 혹은, 스퍼터링 처리의 종료 후에 실리콘 기판(101)을 처리 장치 외부로 반출하는 경우, 실리콘 기판이 희가스나 질소 가스 등의 불활성 가스를 충분히 채운 경로만을 통과해도 된다. 이러한 예에 한정하지 않고, 금속 및 실리콘으로 이루어진 막(102)이 산화되지 않는 것이면, 어떠한 유닛을 이용해도 괜찮다.
금속 및 실리콘으로 이루어진 막(102)을 질화하는 방법은, 열질화법 또는 플라즈마 질화법 등, 어떠한 방법을 사용해도 괜찮지만, 플라즈마 질화법이 바람직하다. 고온의 열처리로 질화했을 경우, 막이 상(phase) 분리해서 금속 실리사이드의 금속 결정을 막 중에 발생해서, 불균질화할 우려가 있다. 이것에 대해, 플라즈마 질화에서는, 저온에서 금속 및 실리콘으로 이루어진 막(102)을 질화하는 것이 가능하기 때문에, 균일한 아몰퍼스(amorphous) 상태를 유지할 수가 있다. 플라즈마에 의해 질화를 실시하는 경우, 플라즈마원으로서, ICP, 헬리콘(helicon), ECR, 마이크로파 및 표면파 등의 어떠한 방식이든 이용해도 괜찮다. 질화에 이용하는 질소 함유 가스로서는, N2, NH3, N2H4, HMDS(hexamethyldisilazane) 등을 들 수 있다. 또, 질소 함유 가스에는, He, Ne, Ar, Kr 및 Xe 등의 희가스를 첨가해도 괜찮다.
다음에, 도 1d에 나타낸 공정(제3의 공정)에 있어서, 질소, 금속 및 실리콘으로 이루어진 막(103)을 산화한다. 이것에 의해, 질화 처리에 의해 완전하게 질화되어 있지 않았던 막(103) 중의 금속 원자 혹은 실리콘 원자가 산화된다. 또, 금속 원자 및 실리콘 원자와 결합되어 있는 질소 원자의 일부가 산소 원자와 치환되는 반응, 혹은 산소 원자가 금속-질소 결합 사이 및 실리콘-질소 결합 사이에 삽입되는 반응도, 산화를 수행한다. 이러한 산화 반응에 의해, 질화 금속 실리케이트막(104)이 형성된다.
또, 산화를 하고 있는 동안, 산소의 일부는 확산에 의해 막(103)을 관통하고, 그 아래의 실리콘 기판(101)의 표층부를 산화해서 실리콘 산화막(105)을 형성한다.
종래의 방법에서는, 산화 처리는 질화 처리 전에 행해지고, 금속 및 실리콘으로 이루어진 막 중에 있어서, 산소의 확산이 크기 때문에, 산화 처리 시에 산소가 관통하기 쉽다. 이 때문에, 기저의 실리콘 기판이 과잉으로 산화되어서, 실리콘 산화막의 수가 급격히 증가하기 쉽고, 얇은 막 두께의 실리콘 산화막을 제어성 좋게 형성하는 것이 곤란했다.
이것에 대해서, 본 발명에서는, 산화 처리는 질화 처리 후에 행해지고, 질화 된 금속 및 실리콘으로 이루어진 막(103) 중에 있어서의 산소의 확산은 종래의 질화되어 있지 않은 금속 및 실리콘으로 이루어진 막보다 작다. 이 때문에, 본 발명에서는, 산화 처리 중에 산소가 기저를 통해서 급격하게 관통하는 것이 억제된다. 따라서, 본 발명은, 종래의 방법에 비해, 기저 실리콘 기판(101)의 표층부를 산화함으로써 형성되는 실리콘 산화막(105)의 막 두께 제어성이 뛰어나다.
질화된 금속 및 실리콘으로 이루어진 막(103)을 산화하는 방법으로서는, 열산화법 또는 플라즈마 산화법 등, 어떠한 방법이든 이용해도 괜찮지만, 플라즈마 산화법을 이용하는 것이 바람직하다. 저온에서 산화 가능한 플라즈마 산화를 이용하는 것으로, 형성된 질화 금속 실리케이트막(104) 중의 결정 성장을 억제하는 것이 가능해진다. 플라즈마에 의해 산화를 실시하는 경우, 플라즈마원으로서는, 40MHz 이상의 고주파를 이용하는 플라즈마를 사용하는 것이 바람직하다. 게다가, 표면파 간섭 플라즈마 등의 마이크로파 플라즈마원을 이용하는 것이 특히 바람직하다. 마이크로파 플라즈마는 대략 2eV 이하의 낮은 전자 온도를 갖고, 또 마이크로파 플라즈마를 플라즈마원으로서 사용하는 처리 장치에서는, 기판에의 이온 주입 에너지를 낮게 할 수가 있다. 이러한 저전자 온도의 플라즈마원으로 산화를 실시하는 것으로 기저 실리콘 기판(101)의 과잉의 산화를 억제하면서 금속 및 실리콘으로 이루어진 막(103)을 산화할 수가 있다. 산화에 이용되는 산소 함유 가스로서는, 예를 들면 O3, H2O, NO, N2O, NO2등을 들 수 있다. 또, 이러한 가스를 혼합한 것이나, 산소 함유 가스를 H2, N2, He, Ne, Ar, Ke 및 Xe등의 희가스로 희석한 것을 사용해도 된다.
이와 같이 형성된 질화 금속 실리케이트막(104)은, 높은 질소 농도(질소 함유율) 및 높은 비유전율을 갖는 동시에, 열적 안정성이 뛰어나고, 고유전율 게이트 절연막으로서 이용하는데 매우 적합하다. 예를 들면, 질소 농도(함유율)를 1원자%이상 20원자% 이하로 설정할 수가 있다. 또, 비유전율을 10이상 20이하로 설정할 수가 있다. 또, 본 발명에 의한 절연막의 형성방법은, 종래의 방법에 비해 막 두께, 특히 실리콘 산화막의 막 두께의 제어성이 높다고 하는 특징이 있다.
(제 2 실시형태)
다음에, 본 발명의 제 2 실시형태에 대해서, 도 2a 내지 2e를 참조하여 상세히 설명한다. 이 도면에 있어서, 도 1a 내지 1d와 같은 부분 또는 부재에는, 동일한 부호가 첨부되어 있고, 여기에서는 그 설명을 생략한다.
도 2a의 공정에서는, 도 1a의 공정과 같이, 청정한 실리콘 원자를 표면에 노출시킨다.
다음에, 도 2b의 공정에 있어서, 실리콘 기판(101)의 표층부의 실리콘을 산화해서 실리콘 산화막(105)을 형성한다. 이것에 의해, 실리콘 기판(101)의 실리콘과 절연막을 구성하는 실리콘 산화막(105)과의 양호한 계면을 얻을 수 있다. 실리콘 기판(101)의 표층부를 산화하는 방법으로서는, 열산화법 등, 양호한 실리콘 계면을 얻을 수 있는 수법을 들 수 있다. 예를 들면, 열산화법으로서는, 핫 월(hot wall) 열산화로(thermal oxidization furnace), 혹은 적외 램프 급속 열산화장치 등에 의한 산화가 적용 가능하다. 열산화로에 의해 산화를 실시하는 경우, 산소 가스가 아르곤 가스 및 질소 가스 등의 캐리어 가스와 함께 순수한 물을 통과함으로써 얻은 가스에 의해 산화를 실시하는 웨트 산화 또는 드라이 산화를 이용해도 된다. 산소 가스와 수소 가스를 이용한 연소 산화(파이로제닉(pyrogenic))법 등을 이용해도 괜찮다. 상기의 예 이외에, 산화에 이용되는 산소 함유 가스로서는, O3, H2O, NO, N2O 및 NO2등을 사용한다.
다음에, 도 2c의 공정에 있어서, 실리콘 산화막(105) 위에, 스퍼터링법에 따라 금속 및 실리콘으로 이루어진 막(102)을, 금속 원자 및 실리콘 원자가 산화 반응을 일으키기 어려운 분위기 중에 있어서 퇴적한다. 이것은, 실리콘 산화막(105)이 개재하고 있는 것을 제외하고, 도 1b의 공정과 같다.
도 2b의 공정 및 도 2c의 공정에 의해, 본 발명의 제1의 공정이 구성된다.
다음에, 도 2d의 공정(제2의 공정)에 있어서, 도 1c의 공정과 같이, 금속 및 실리콘으로 이루어진 막(102)을 질화해서, 질소, 금속 및 실리콘으로 이루어진 막(103)을 형성한다.
다음에, 도 2e에 나타내는 공정(제3의 공정)에 있어서, 도 1d의 공정과 같이, 질화된 금속 및 실리콘으로 이루어진 막(103)을 산화해서, 질화 금속 실리케이트막(104)을 형성한다.
또, 산화를 실시하고 있는 동안, 산소의 일부는 확산에 의해 막(103)을 관통한다. 그러나, 산소의 일부는 실리콘 산화막(105)과 실리콘 기판(101)과의 계면에까지는 달하지 않는다.
EOT가 1nm이하를 달성하기 위해서는, 제 1 실시형태가 최적이지만, EOT가 1nm보다 큰 경우에는, 제 2 실시형태와 같이, 예를 들면 급속 열산화법에 의해, 1nm정도의 실리콘 산화막을 형성하고 나서, 금속과 실리콘으로 이루어진 막을 형성 해서, 산화 전에 질화하는 것이 바람직하다. 이것은 실리콘과 실리콘 산화막과의 양호한 계면을 얻을 수 있기 때문이다. 즉, 전술한 것과 같이, 실리콘과 열산화에 의해 형성된 실리콘 산화막과의 계면은 양호하다. 한층 더, 이와 같이 형성된 실리콘 산화막은 막질도 양호하고, 치밀하며, 산소를 통과시키기 어렵기 때문에, 1nm정도의 산화막은 그 수가 증가하지 않아서, 실리콘과 실리콘 산화막과의 계면은 양호하게 보유된다.
(제 3 실시형태)
다음에, 본 발명의 제 ３ 실시형태에 대해서, 도 3a 내지 3c를 참조해서 상세히 설명한다. 이들 도면에 있어서, 도 1a 내지 1d 또는 도 2a 내지 2e와 같은 부분 또는 부재에는, 동일한 부호가 첨부되어 있어 여기에서는 그 설명을 생략한다.
도 3a의 공정에서는, 도 1a 또는 도 2a의 공정과 같이, 청정한 실리콘 원자를 표면에 노출시킨다.
다음에, 도 3b의 공정(제1의 공정)에 있어서, 금속 원자 및 실리콘 원자가 산화 반응을 일으키기 어려운 분위기 중에서, 적어도 질소 원자를 포함한 반응 가스를 이용한 리엑티브 스퍼터링법에 의해 실리콘 기판(101) 위에 질화된 금속 및 실리콘으로 이루어진 막, 즉 질소, 금속 및 실리콘으로 이루어진 막(103)을 퇴적한다.
질소, 금속 및 실리콘으로 이루어진 막(103)중에 포함되는 금속 원자와 실리콘 원자의 조성비를, 절연막을 형성한 후의 비유전율이 소망의 값이 되도록, 필요에 따라 변경하는 것이 가능하다. 질소, 금속 및 실리콘으로 이루어진 막(103)에 포함되는 금속 원자와 실리콘 원자와의 합계에 대한 실리콘 원자의 비율은, 10원자%이상인 것이 바람직하다. 이와 같이 하는 것으로, 막의 열적 안전성이 향상해서 막 중의 결정 성장을 억제하는 것이 가능해진다. 이 공정에서의 퇴적막 형성 동안, 금속 원자와 실리콘 원자와의 조성비는 반드시 일정할 필요는 없고, 깊이 방향으로 조성비가 변화하는 것이어도 된다.
퇴적시키는 금속으로서는, 예를 들면 Al, Sr, Ba, Sc, Y, Ti, Zr, Hf 및 Ta등 외에, La 및 Ce 등의 란타노이드계 금속 등이 있다. Hf 및 Zr의 적어도 한편을 선택하는 것이 바람직하다. Hf 혹은 Zr는, 절연막을 형성한 후에 높은 비유전율을 제공할 뿐만 아니라, 열적 안정성에도 우수하다. 또, 퇴적시키는 금속은, 단일 원소만으로 이루어진 것과 복수의 금속 원소로 이루어진 것 중 하나여도 된다. 또, 다른 원소의 금속막을 적층시킴으로써 형성된 것을 사용해도 된다. 리엑티브 스퍼터링법에 의해서 퇴적막을 형성하는 동안, 금속 원자 및 실리콘 원자가 산화 반응을 일으키기 어렵게 하기 위해, 예를 들면 산소 분압이 충분히 낮은 환경을 유지하는 것이 바람직하다. 구체적으로는, 산소 분압은 1×10-5Pa이하인 것이 바람직하다.
다음에, 도 3c의 공정(제2의 공정)에 있어서, 질소, 금속 및 실리콘으로 이루어진 막(103)을 산화한다. 이것에 의해, 리엑티브 스퍼터링 처리에 의해 완전하게 질화되어 있지 않았던 막(103) 중의 금속 원자 혹은 실리콘 원자가 산화된다. 또, 금속 원자 및 실리콘 원자와 결합하고 있는 질소 원자의 일부가 산소 원자와 치환되는 반응, 혹은 산소 원자가 금속-질소 결합 사이 및 실리콘-질소 결합 사이 에 삽입되는 반응 등에 의해도, 산화를 수행한다. 이러한 산화 반응에 의해, 질화 금속 실리케이트막(104)이 형성된다.
또, 산화를 실시하고 있는 동안, 산소의 일부는 확산에 의해 막(103)을 관통하고, 그 아래의 실리콘 기판(101)의 표층부를 산화해서 실리콘 산화막(105)을 형성한다.
종래의 방법에서는, 산화 처리는 질화 처리 전에 행해지고, 금속 및 실리콘으로 이루어진 막 중에 있어서, 산소의 확산은 크기 때문에, 산화 처리 시에 산소가 관통하기 쉽다. 이 때문에, 기저 실리콘 기판이 과잉으로 산화되어서, 실리콘 산화막은 그 수가 급격하게 증가하기 쉽고, 얇은 막 두께의 실리콘 산화막을 제어성 좋게 형성하는 것이 곤란했다.
이것에 대해서, 본 발명에서는, 산화 처리는 질화된 금속 및 실리콘으로 이루어진 막(103)의 형성 후에 행해지고, 질소, 금속 및 실리콘으로 이루어진 막(103) 중에 있어서의 산소의 확산은 종래의 질화되어 있지 않은 금속 및 실리콘으로 이루어진 막보다 작다. 이 때문에, 본 발명에서는, 산화 처리 중에 산소가 기저를 급격하게 관통하는 것이 억제된다. 따라서, 본 발명은, 종래의 방법에 비해서, 기저 실리콘 기판(101)의 표층부를 산화해서 형성되는 실리콘 산화막(105)의 막 두께 제어성이 우수하다.
질화된 금속 및 실리콘으로 이루어진 막(103)을 산화하는 방법으로서는, 열산화법 및 플라즈마 산화 등, 어떠한 방법이든 이용해도 괜찮지만, 플라즈마 산화를 이용하는 것이 바람직하다. 저온에서 산화 가능한 플라즈마 산화를 이용하는 것으로, 형성된 질화 금속 실리케이트막(104) 중의 결정 성장을 억제하는 것이 가능해진다. 플라즈마에 의해 산화를 실시하는 경우, 플라즈마원으로서는, 40MHz 이상의 고주파를 이용하는 플라즈마를 사용하는 것이 바람직하다. 게다가, 예를 들면, 표면파 간섭 플라즈마 등의 마이크로파 플라즈마원을 이용하는 것이 특히 바람직하다. 마이크로파 플라즈마는 전자 온도가 2eV이하로 낮고, 또 마이크로파 플라즈마를 이용한 처리 장치에서는 기판에의 이온 주입 에너지를 낮게 할 수가 있다. 이러한 저전자 온도의 플라즈마원으로 산화를 실시하는 것으로 기저 실리콘 기판(101)의 과잉의 산화를 억제하면서 금속 및 실리콘으로 이루어진 막(103)의 산화를 행할 수가 있다. 산화에 이용되는 산소 함유 가스로서는, 예를 들면 O3, H2O, NO, N2O, NO2등을 사용할 수 있다. 또, 이러한 가스를 혼합한 것이나, 산소 함유 가스를 H2, N2, He, Ne, Ar, Ke 및 Xe등의 희가스로 희석한 것을 사용해도 된다.
이와 같이 형성되는 질화 금속 실리케이트막(104)은, 제 1 실시형태와 같이, 높은 질소 농도 및 높은 비유전율을 갖고, 열적 안정성이 뛰어나며, 고유전율 게이트 절연막으로서 이용하는데 매우 적합하다. 또, 본 발명에 따른 절연막의 형성방법은, 공정수를 줄여서, 전기적 막 두께(산화막환산막 두께)가 얇은 절연막을 제어성 좋게 형성할 수가 있어, 막 두께의 제어성이 높다고 하는 특징이 있다.
(제 4 실시형태)
다음에, 본 발명의 제 ４ 실시형태에 대해서, 도 4a 내지 4d를 참조해서 상세히 설명한다. 이 도면에 있어서, 도 1a 내지 1d ~도 3a 내지 3c와 같은 부분 또 는 부재에는, 동일한 부호가 첨부되어 있어 여기에서는 그 설명을 생략한다.
도 4a의 공정에서는, 도 1a, 도 2a 및 도 3a의 공정과 같이, 청정한 실리콘 원자를 표면에 노출시킨다.
다음에, 도 4b의 공정에 있어서, 도 2b의 공정과 같이, 실리콘 기판(101)의 표층부의 실리콘을 산화해서 실리콘 산화막(105)을 형성한다. 이것에 의해, 실리콘 기판(101)의 실리콘과 절연막을 구성하는 실리콘 산화막(105)과의 양호한 계면을 얻는다.
다음에, 도 4c의 공정에 있어서, 도 3b의 공정과 같이, 금속 원자 및 실리콘 원자가 산화 반응을 일으키기 어려운 분위기 중에서, 적어도 질소 원자를 포함한 반응 가스를 이용한 리엑티브 스퍼터링법에 의해 실리콘 산화막(105) 위에 질화 된 금속 및 실리콘으로 이루어진 막, 즉 질소, 금속 및 실리콘으로 이루어진 막(103)을 퇴적한다.
도 4b의 공정 및 도 4c의 공정에 의해, 본 발명의 제1의 공정이 구성된다.
다음에, 도 4d의 공정(제2의 공정)에 있어서, 도 3c의 공정과 같이, 질소, 금속 및 실리콘으로 이루어진 막(103)을 산화한다. 이것에 의해, 리엑티브 스퍼터링 처리에 의해 완전하게 질화되어 있지 않았던 막(103) 중의 금속 원자 혹은 실리콘 원자가 산화된다. 또, 금속 원자 및 실리콘 원자와 결합하고 있는 질소 원자의 일부가 산소 원자와 치환되는 반응, 혹은 산소 원자가 금속-질소 결합 사이 및 실리콘-질소 결합 사이에 삽입되는 반응 등에 의해도, 산화를 행한다. 이러한 산화 반응에 의해, 질화 금속 실리케이트막(104)이 형성된다.
산화를 실시하고 있는 동안, 산소의 일부는 확산에 의해 막(103)을 관통한다.
EOT가 1nm이하를 달성하기 위해서는, 제 1 실시형태가 최적이지만, EOT가 1nm보다 큰 경우에는, 제 2 실시형태와 같이, 예를 들면 급속 열산화법에 의해, 1nm정도의 실리콘 산화막을 형성하고 나서, 금속과 실리콘으로 이루어진 막을 형성하여, 산화 전에 질화하는 것이 바람직하다. 이것은 실리콘과 실리콘 산화막과의 양호한 계면을 얻을 수 있기 때문이다. 즉, 실리콘과 열산화에 의해 형성된 실리콘 산화막과의 계면은 양호하다. 한층 더, 이와 같이 형성된 실리콘 산화막은 막질도 좋고, 치밀하며, 산소를 통과시키기 어렵기 때문에, 1nm정도의 산화막의 수를 증가시키는 일이 없어, 실리콘과 실리콘 산화막과의 계면은 양호하게 유지된다.
[실시예]
이하, 이들 실시예를 이용해서 본 발명의 절연막 형성방법의 구체적인 적용예를 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
［제 1 실시예］
본 실시예는, 도 1a 내지 1d의 실시형태에 따라 실시했다. 실리콘 기판(101)으로서, 직경 200mm의 P형 단결정 실리콘 기판을 사용했다.
우선, 실리콘 기판(101)의 표면을 RCA 세정에 의해 세정해서 불순물과 자연 산화막을 제거했다.
다음에, 실리콘 기판(101)을 (도시하지 않는) RF 마그네트론 방식의 스퍼터링 장치 내에 반송(搬送)했다. 덧붙여, 스퍼터링 장치의 타겟으로는 Hf 및 Si를 이용했다. 실리콘 기판을 스퍼터링 장치 내에 반송한 후, 스퍼터링 장치 내의 배기를 실시해서 2 × 10-6Pa까지 감압했다. 또, 실리콘 기판(101)을, 가열 유닛에 의해 가열해서, 300℃로 유지했다. 이들에 의해, 막 퇴적 중에 Hf 및 Si를 산화시킬 우려가 있는 산소나 수분 등을 스퍼터링 장치 외부로 배기했다. 다음에, 스퍼터링 장치 내에 5sccm의 유량으로 Ar 가스를 도입해서, 스퍼터링 장치 내부를 0.2Pa로 유지했다. 계속해서, 각각의 타겟에 고주파 전압을 인가해서 플라즈마를 생성하고, 타겟을 구성하는 Hf 및 Si의 원자의 스퍼터링를 실시했다. 각각의 타겟에서 스퍼터링 된 Hf 및 Si의 원자는, 타겟에 대향하는 위치에서 지지되는 실리콘 기판(101)쪽으로 비산해서, 실리콘 기판(101) 위에 퇴적되었다. 이 처리에 의해, 막 두께 1nm의 Hf 및 Si로 이루어진 막(102)이 형성되었다. 이때, 퇴적한 막 중에 포함되는 Hf에 대한 Si의 조성비, 즉 Hf 원자와 Si원자와의 합계에 대한 Si원자의 비율은 30%였다.
다음에, 실리콘 기판(101)의 표면에 형성된 막(102)을 질화하기 때문에, 표면파 여기에 의해 질소 플라즈마를 발생하는 (도시하지 않은) 플라즈마 질화장치 내에 막(102)을 갖는 실리콘 기판(101)을 반송했다. 또한 상기 스퍼터링 장치와 플라즈마 질화장치는, 복수의 공정을 연속으로 실시하기 위한 클러스터(cluster) 장치를 구성하는 모듈들 중 1개이며, 각 장치 사이에서 기판을 반송하는 에어리어는 고진공 상태 하에 항상 유지되고 있었다. 이 때문에, 스퍼터링 처리를 실시한 후에 질화 처리를 실시할 때까지, 스퍼터링된 Hf 및 Si가 장치 내에 잔존하는 산소 등에 의해 산화 반응을 일으키기 어려운 분위기 내에 기판이 유지되었다.
플라즈마 질화장치에 있어서, 200sccm의 유량에서 N2 가스를 도입했다. 게다가, 플라즈마 질화장치 내의 압력을 26Pa로 유지했다. 이때, 실리콘 기판(101)은, 기판을 지지함과 동시에 가열 가능한 히터를 내장하는 스테이지에 의해, 200℃에서 기판을 유지했다. 그 후, 2.45GHz의 마이크로파를 (도시하지 않은) 안테나로부터 방사해서, 장치 내부와 외부를 격리하는 (도시하지 않은) 유전체를 개입시켜 플라즈마 질화장치 내에 도입했고, 표면파 플라즈마를 생성했다. 이와 같이 여기된 질소 플라즈마에 의해, 실리콘 기판(101)의 표면에 형성된 Hf 및 Si로 이루어진 막(102)을 질화해서, 질화된 Hf 및 Si로 이루어진 막, 즉 N, Hf 및 Si로 이루어진 막(103)을 형성했다. 막(103)에 있어서의 질소 원자의 농도(함유율)는 25%였다.
다음에, 이와 같은 클러스터 장치를 구성하는 (도시하지 않은) 플라즈마 산화장치로 막(103)을 지닌 기판(101)을 반송해서, 산화 처리를 행했다. 플라즈마 산화장치는, 플라즈마 질화장치와 같이 표면파 여기 플라즈마에 의해 산소 플라즈마를 발생하는 장치였다. 플라즈마 산화장치에 있어서, 1000sccm의 유량으로 O2가스를 도입했다. 플라즈마 산화장치 내의 압력을 133Pa로 유지했다. 이때, 실리콘 기판(101)은, 기판을 지지했고, 가열 가능한 히터를 내장하는 스테이지에 의해, 350℃에서 기판을 유지했다. 그 후, 2.45GHz의 마이크로파를 (도시하지 않은) 안테나로부터 방사해서, 장치 내부와 외부를 진공 격리하는 (도시하지 않은) 유전체를 개입시켜서 플라즈마 산화장치 내에 도입하고, 표면파 플라즈마를 생성했다. 이와 같이 여기된 산소 플라즈마에 의해, 실리콘 기판(101) 위의 질화된 Hf 및 Si로 이루어진 막(103)을 산화해서 질화된 Hf 실리케이트막(104)을 형성했다. 더욱, 이 산화에 의해, 실리콘 기판(101)의 표층부의 Si가 산화되어, 실리콘 산화막(105)이 형성되었다.
상기와 같이 형성된 막의 단면을 TEM에 의해 관찰함으로써, 실리콘 기판(101) 위에 막 두께 0.7nm의 얇은 실리콘 산화막(105)이 형성되고, 그 위에 막 두께 1.6nm의 질화된 Hf 실리케이트막(104)이 형성되어 있는 것이 확인되었다. 더욱, XPS에 의해 질화된 Hf 실리케이트막(104)에 포함되는 질소 농도를 측정함으로써, 19원자%만큼 높은 농도의 질소가 막 중에 도입되어 있는 것이 확인되었다.
［제2 실시예］
본 실시예는, 도 2a 내지 2e의 실시형태에 따라 실시했다. 실리콘 기판(101)으로서, 직경 200mm의 P형 단결정 실리콘 기판을 사용했다.
우선, 제 1 실시형태와 같이, 실리콘 기판(101)의 표면을 RCA 세정에 의해 세정해서, 불순물 및 자연 산화막을 제거했다.
다음에, 실리콘 기판(101)을 급속 열산화장치로 반송했고, 산소 분위기 중에 있어서 1000℃의 열산화를 실시했다. 이 열산화에 의해, 막 두께 1.4nm의 실리콘 산화막(105)이 실리콘 기판(101) 위에 형성되었다.
다음에, 막(105)을 지닌 실리콘 기판(101)을 스퍼터링 장치 내에 반송해서, 제 1 실시예와 같이 스퍼터링 처리를 실시하고, 실리콘 산화막(105) 위에 막 두께 1nm의 Hf 및 Si로 이루어진 막(102)을 형성했다. 이때, 퇴적한 막 중에 포함되는 Hf에 대한 Si의 조성비, 즉 Hf원자와 Si원자와의 합계에 대한 Si원자의 비율은 30%였다.
다음에, 막 105 및 102를 지닌 실리콘 기판(101)을 플라즈마 질화장치 내에 반송하고, 제 1 실시예와 같이 질소 플라즈마에 의해 Hf 및 Si로 이루어진 막(102)을 질화했다. 이것에 의해, 질화된 Hf 및 Si로 이루어진 막, 즉 N, Hf 및 Si로 이루어진 막(103)을 형성했다. 막(103)에 있어서의 질소 원자의 농도(함유율)는 25%였다.
다음에, 막 105 및 103을 지닌 실리콘 기판(101)을 플라즈마 산화장치 내에 반송했고, 제1 실시예와 같이 산소 플라즈마에 의해 N, Hf 및 Si로 이루어진 막(103)을 산화했다. 이것에 의해, 질화 Hf 실리케이트막(104)을 형성했다.
이와 같이 형성한 막의 단면을 TEM에 의해 관찰함으로써, 실리콘 기판(101) 위에 막 두께 1.4 nm의 실리콘 산화막(105)이 형성되었고, 그 위에 막 두께 1.6nm의 질화된 Hf 실리케이트막(104)이 형성되어 있는 것이 확인되었다. 따라서, 플라즈마 산화에 의한 실리콘 산화막(105)의 두께의 증가가 일어나지 않는다는 것이 확인되었다.
[제 3 실시예］
본 실시예는, 도 3a 내지 3c의 실시형태에 따라 실시했다. 실리콘 기판(101)으로서, 직경 200mm의 P형 단결정 실리콘 기판을 사용했다.
우선, 제 1 및 제 2 실시예 같이, 실리콘 기판(101)의 표면을 RCA 세정에 의해 세정해서, 불순물 및 자연 산화막의 제거를 실시했다.
다음에, 실리콘 기판(101)을 스퍼터링 장치 내에 반송했다. 스퍼터링 장치의 타겟으로서는, Hf 및 Si를 이용했다. 실리콘 기판을 스퍼터링 장치 내에 반송한 후, 스퍼터링 장치 내의 배기를 실시해서 2 × 10-6Pa까지 감압했다. 실리콘 기판(101)을 가열 유닛에 의해 가열해서, 300℃으로 유지했다. 이들에 의해, 막 퇴적 중에 Hf 및 Si를 산화시킬 우려가 있는 산소나 수분 등을 스퍼터링 장치 외부로 배기했다. 다음에, 스퍼터링 장치 내에 Ar 가스를 유량 5sccm로 도입하고, N2 가스를 0.5sccm의 유량으로 도입해서, 스퍼터링 장치 내를 0.2 Pa로 유지했다. 다음에, 각각의 타겟에 고주파 전압을 인가해서 플라즈마를 생성하고, 타겟을 구성하는 Hf 및 Si의 원자를 스퍼터링했다. 각각의 타겟에서 스퍼터링된 Hf 및 Si의 원자는, 플라즈마 중의 질소 원자와 반응해서 질화물이 되어, 실리콘 기판(101) 위에 퇴적되었다. 이 리엑티브 스퍼터링 처리에 의해, 막 두께 1.5 nm의 질화된 Hf 및 Si로 이루어진 막, 즉 N, Hf 및 Si로 이루어진 막(103)이 형성되었다. 이때, 퇴적한 막 중에 포함되는 Hf에 대한 Si의 조성비, 즉 Hf 원자와 Si 원자와의 합계에 대한 Si 원자의 비율은 30%였다. 막(103)에 있어서의 질소 원자의 농도(함유율)는 28원자%였다.
다음에, 제 1 실시예와 같이, 산소 플라즈마에 의해 N, Hf 및 Si로 이루어진 막(103)을 산화해서, 질화된 Hf 실리케이트막(104)을 형성했다. 더욱, 이 산화에 의해, 실리콘 기판(101)의 표층부의 Si가 산화되어 실리콘 산화막(105)이 형성되었다.
이와 같이 형성한 막의 단면을 TEM에 의해 관찰함으로써, 실리콘 기판(101) 위에 막 두께 0.6nm의 얇은 실리콘 산화막(105)이 형성되고, 더욱 그 위에 막 두께 1.6nm의 질화된 Hf 실리케이트막(104)이 형성되어 있는 것이 확인되었다. 더욱, XPS에 의해 질화된 Hf 실리케이트막(104)에 포함되는 질소 농도를 측정함으로써, 23원자%만큼 높은 농도의 질소가 막 중에 도입되어 있는 것이 확인되었다.
[제 4 실시예]
본 실시예는, 도 4a 내지 4d의 실시형태에 따라 실시했다. 실리콘 기판(101)으로서, 직경 200mm의 P형 단결정 실리콘 기판을 사용했다.
우선, 제 1 내지 제 3 실시예와 같이, 실리콘 기판(101)의 표면을 RCA 세정에 의해 세정해서, 불순물과 자연 산화막의 제거를 실시했다.
다음에, 제 2 실시예와 같이, 실리콘 기판(101)을 열산화해서, 막 두께 1.4 nm의 실리콘 산화막(105)을 형성했다.
다음에, 막(105)을 지닌 실리콘 기판(101)을 스퍼터링 장치 내에 반송해서, 제3 예와 같이, 리엑티브 스퍼터링 처리를 실시하고, 실리콘 산화막(105) 위에 막 두께 1.5nm의 질화된 Hf 및 Si로 이루어진 막, 즉 N, Hf 및 Si로 이루어진 막(103)이 형성되었다. 이때, 퇴적된 막 중에 포함되는 Hf에 대한 Si의 조성비, 즉 Hf 원자와 Si 원자와의 합계에 대한 Si 원자의 비율은 30%였다. 막(103)에 있어서의 질소 원자의 농도(함유율)는 28원자%였다.
다음에, 제 2 실시예와 같이, 산소 플라즈마에 의해 N, Hf 및 Si로 이루어진 막(103)을 산화해서, 질화된 Hf 실리케이트막(104)을 형성했다.
이와 같이 형성된 막의 단면을 TEM에 의해 관찰함으로써, 실리콘 기판(101) 위에 막 두께 1.4nm의 실리콘 산화막(105)이 형성되고, 더욱 그 위에 막 두께 1.6nm의 질화된 Hf 실리케이트막(104)이 형성되어 있는 것이 확인되었다. 따라서, 플라즈마 산화에 의한 실리콘 산화막(105)의 두께의 증가가 일어나지 않는다는 것이 확인되었다.
[제 5 실시예]
본 실시예에서는, 본 발명에 의한 절연막의 형성방법에 따라 형성된 고유전율 절연막의 전기적 특성 평가를 실시했다.
실리콘 기판(101)으로서, (100) 면방위를 갖고, 단결정 실리콘으로 이루어지며, 한층 더 인이 도프되어 저항값이 약 0.1Ω·cm인 것을 사용했다. 우선, 실리콘 기판(101)의 표면을 LOCOS법에 의해 소자 분리한 후, 상기의 제 2 실시예와 같은 방법으로 고유전율 절연막을 형성했다. 그 후, 질소 분위기 내에서 1000℃에서 5초의 어닐(anneal)을 실시했다. 다음에, 절연막 위에 금으로 이루어진 전극을 형성해서 MOS 캐패시터를 제작하고, C-V 특성 및 I-V 특성을 평가했다.
그 결과, 절연막의 산화막환산막 두께는 1.61nm이며, 플랫 밴드(flat band) 전압은 0.33V이며, C-V 커브의 히스테리시스는 30mV였다. 또, 리키지 전류값은 2.4 × 10-6A/cm2(Vg=Vfb－1 V)로, 양호한 결과를 얻을 수 있었다.
본 발명은 예시적인 실시형태를 참조하면서 본 발명을 설명했지만, 본 발명은 이 개시한 예시적인 실시형태에 한정되는 것이 아니라는 것을 이해할 것이다. 이하의 특허청구범위는 모든 변형과 균등 구조 및 기능을 포함하도록 가장 넓게 해 석되어야 한다.
도 1a, 1b, 1c 및 1d는 본 발명에 의한 절연막의 제조 방법의 제1 실시형태를 설명하기 위한 공정 단면도이다.
도 2a, 2b, 2c, 2d 및 2e는 본 발명에 의한 절연막의 제조 방법의 제2 실시형태를 설명하기 위한 공정 단면도이다.
도 3a, 3b, 및 3c는 본 발명에 의한 절연막의 제조 방법의 제３ 실시형태를 설명하기 위한 공정 단면도이다.
도 4a, 4b, 4c 및 4d는 본 발명에 의한 절연막의 제조 방법의 제４ 실시형태를 설명하기 위한 공정 단면도이다.
도 5a, 5b, 5c, 5d 및 5e는 종래의 고유전율 절연막의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 6a, 6b, 6c 및 6d는 종래의 고유전율 절연막의 제조 방법의 다른 일례를 설명하기 위한 공정 단면도이다.

Claims (14)

  1. 실리콘 기판 위에 질화 금속 실리케이트를 포함한 절연막을 형성하는 방법으로서,
    상기 실리콘 기판 위에 금속 및 실리콘으로 이루어진 막을, 비산화 분위기 중에서 스퍼터링법을 이용해서 퇴적하는 제1의 공정과,
    상기 금속 및 실리콘으로 이루어진 막을, 적어도 질소원자를 포함하는 플라즈마를 이용하여 질화해서 질소, 금속 및 실리콘으로 이루어진 막을 형성하는 제2의 공정과,
    상기 질소, 금속 및 실리콘으로 이루어진 막을, 적어도 산소원자를 포함하는 플라즈마를 이용하고, 아몰퍼스 상태가 유지 가능한 온도에서 산화해서 질화 금속 실리케이트막을 형성하고,
    상기 실리콘 기체의 표층부를 산화하여 0.5nm이상 2.0nm이하의 실리콘 산화막을형성하는 제3의 공정을 포함한 것을 특징으로 하는 절연막의 형성방법.
  2. 제 1 항에 있어서,
    상기 금속은, 적어도 하프늄 및 지르코늄 중 어느 하나를 포함하는 것을 특징으로 하는 절연막의 형성방법.
  3. 제 1 항에 있어서,
    상기 제1의 공정의 종료로부터 상기 제2의 공정의 개시까지의 기간 동안, 상기 금속 및 실리콘으로 이루어진 막을, 비산화 분위기 중에서 유지하는 것을 더 포 함한 것을 특징으로 하는 절연막의 형성방법.
  4. 제 1 항에 있어서,
    상기 제 2의 공정에서, 적어도 질소 원자를 포함한 플라즈마를 이용해서 상기 금속 및 실리콘으로 이루어진 막을 질화하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  5. 제 1 항에 있어서,
    상기 제 3의 공정에서, 적어도 산소 원자를 포함한 플라즈마를 이용해서 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  6. 제 5 항에 있어서,
    상기 제 3의 공정에서, 마이크로파 플라즈마원을 이용해서 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  7. 제 1 항에 있어서,
    상기 제 3의 공정에서 상기 질소, 금속 및 실리콘으로 이루어진 막 아래의 상기 실리콘 기판의 표면을 산화해서 실리콘 산화막을 형성하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  8. 제 1 항에 있어서,
    상기 제1의 공정은, 상기 금속 및 실리콘으로 이루어진 막을 상기 실리콘 기체위에 퇴적하기 전에, 상기 실리콘 기판의 표면을 산화해서 0.5nm이상 2.0nm이하의실리콘 산화막을 형성하는 공정을 포함하고, 상기 실리콘 산화을 형성한 후, 상기 실리콘 산화막 위에 금속 및 실리콘으로 이루어진 막을 비산화 분위기 중에서 스퍼터링법에 의해 퇴적하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  9. 실리콘 기판 위에 질화 금속 실리케이트를 포함한 절연막을 형성하는 방법으로서,
    상기 실리콘 기판 위에 질소, 금속 및 실리콘으로 이루어진 막을, 비산화 분위기 중에서, 적어도 질소 원자를 포함한 가스를 이용한 리엑티브 스퍼터링법에 의해 퇴적하는 제1의 공정과,
    상기 질소, 금속 및 실리콘으로 이루어진 막을, 적어도 산소 원자를 포함하는 플라즈마를 이용하고, 아몰퍼스 상태가 유지 가능한 온도에서 산화해서 질화 금속 실리케이트막을 형성하고,
    상기 질소, 금속 및 실리콘으로 이루어진 막 아래의 상기 실리콘 기체의 표층부를 산화하여 0.5nm 이상 2.0nm이하의 실리콘 산화막을 형성하는 제2의 공정을 포함한 것을 특징으로 하는 절연막의 형성방법.
  10. 제 9 항에 있어서,
    상기 금속은, 적어도 하프늄 및 지르코늄 중 어느 하나를 포함하는 것을 특징으로 하는 절연막의 형성방법.
  11. 제 9 항에 있어서,
    상기 제 2의 공정에서, 적어도 산소 원자를 포함한 플라즈마를 이용해서 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  12. 제 11 항에 있어서,
    상기 제2의 공정에서, 마이크로파 플라즈마원을 이용해서 상기 질소, 금속 및 실리콘으로 이루어진 막을 산화하는 것을 더 포함한 것을 특징으로 하는 절연막의 형성방법.
  13. 삭제
  14. 제 9항 내지 제 12항 중 어느 하나의 항에 있어서,
    상기 제1의 공정에서, 상기 실리콘 기체의 표층부를 산화하여 0.5nm 이상 2.0nm이하의 실리콘 산화막을 형성하고, 상기 실리콘 산화막의 위에 상기 질소, 금속 및 실리콘으로 이루어진 막을 퇴적하는 것을 특징으로 하는 절연막의 형성방법.
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