KR101023253B1

KR101023253B1 - Apparatus for rejecting image in receiver

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Publication number: KR101023253B1
Application number: KR1020080116474A
Authority: KR
Inventors: 김선아; 윤대영; 이상국; 박형철; 이정선
Original assignee: 한국과학기술원
Priority date: 2008-11-21
Filing date: 2008-11-21
Publication date: 2011-03-21
Also published as: KR20100057434A

Abstract

본 발명은 수신기에서의 이미지 제거 장치에 관한 것이다. The present invention relates to an image rejection device in a receiver.

본 발명의 장치는, 직접 변환 구조의 수신기에서 이미지 신호를 제거하는 장치로서, 상기 수신기로 수신되는 신호 I(In-phase) 및 Q(Quadrature)에 대해 I 및 Q 신호 사이의 이득 오차와 위상 오차를 검출하여 상기 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 출력하는 신호 불일치 보상부를 포함하며, 상기 신호 불일치 보상부는 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 이득 오차와 위상 오차를 단계별로 감소시키는 적응형 스텝 방식으로 상기 이득 오차와 위상 오차를 검출하는 것을 특징으로 한다.An apparatus for canceling an image signal in a receiver of a direct conversion structure, the apparatus comprising: a gain error and phase error between I and Q signals with respect to signals I (In-phase) and Q (Quadrature) And a signal mismatch compensation unit for removing the image signals existing in the signals I and Q and outputting the signal mismatch compensation unit. The signal mismatch compensation unit compensates the gain error and the phase error for each step when the gain error and the phase error converge And the gain error and the phase error are detected in an adaptive step manner.

본 발명에 따르면, 이미지 제거율이 높아지는 동시에 높은 이미지 제거율을 얻기 위한 적응 시간이 빨라진다. 또한, 디지털 구조에서의 DC 옵셋을 제거하여 오차를 정확히 추정함으로써 이미지 제거율로의 악영향을 방지할 수 있다.According to the present invention, the adaptation time for obtaining a high image rejection rate is increased while the image rejection rate is high. Also, by removing the DC offset in the digital structure and accurately estimating the error, adverse effects on the image removal rate can be prevented.

이미지 제거, 적응형 스텝, LMS, 이미지 제거율, I/Q 불일치, DC 옵셋 Image removal, adaptive step, LMS, image rejection, I / Q mismatch, DC offset

Description

수신기에서의 이미지 제거 장치 {APPARATUS FOR REJECTING IMAGE IN RECEIVER}[0001] APPARATUS FOR REJECTING IMAGE IN RECEIVER [0002]

본 발명은 직접 변환 구조의 수신기에 관한 것으로, 특히 직접 변환 구조의 쿼드러쳐 수신기에서 I/Q 신호 경로 간에 불일치가 있을 경우에 원신호를 간섭하게 되는 이미지 신호를 적응형 스텝 크기를 갖는 부호-부호 LMS(Least Mean Square) 알고리즘을 이용하여 제거하는 이미지 제거 장치에 관한 것이다.
본 발명은 교육과학기술부의 기초과학연구사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: R0A-2007-000-10050-0, 과제명: Digital Tuner Single Chip 개발].The present invention relates to a receiver of a direct conversion structure, and more particularly to a receiver of a direct conversion structure, in which an image signal which interferes with an original signal when there is a discrepancy between I / Q signal paths in a quadrature receiver of a direct conversion structure, And an image rejecting apparatus for removing the image using an LMS (Least Mean Square) algorithm.
The present invention was derived from a research carried out as part of the basic science research project of the Ministry of Education, Science and Technology [assignment number: R0A-2007-000-10050-0, Title: Development of Digital Tuner Single Chip].

직접 변환 구조의 수신기에서 무선 주파수(RF) 신호들은 이미지 필터링 기능이 없는 복소 I/Q 믹서들을 사용하여 중간 주파수(IF)로 하향 변환된다. 이러한 하향 변환 과정 중에 I/Q 경로 이득 및 위상 오차에 기인하여 신호 대역에 이미지 신호가 발생한다.In a receiver of direct conversion architecture, radio frequency (RF) signals are downconverted to an intermediate frequency (IF) using complex I / Q mixers without image filtering capability. During this down conversion process, an image signal is generated in the signal band due to the I / Q path gain and phase error.

신호 대역에서 이미지 신호를 제거하는 종래 기술들 중 하나인 Hartley 구조로 불리는 이미지 제거 장치에 대해 도 1을 참조하여 설명한다.An image removal device called Hartley structure, one of the prior art techniques for removing image signals in the signal band, is described with reference to FIG.

도 1은 종래의 Hartley 구조의 이미지 제거 장치의 구조도이다.1 is a structural view of a conventional Hartley-structured image removing apparatus.

도 1에 도시된 바와 같이, Hartley 구조의 이미지 제거 장치는 2개의 주파수 변환기(10, 12), 두 개의 저역통과필터(14, 16), 위상변환기(18) 및 덧셈기(20)를 포함한다.As shown in FIG. 1, the Hartley-structured image rejection apparatus includes two frequency converters 10 and 12, two low-pass filters 14 and 16, a phase shifter 18 and an adder 20.

입력되는 무선 신호(RF in)는 두 개의 주파수 변환기(10, 12)에 의해 중간 주파수로 하향 변환되는데, 이 때, 각 주파수 변환기(10, 12)에 제공되는 신호는 각각 사인파형의 신호(sinω_LOt)와 코사인 파형의 신호(cosω_LOt)에 의해 하향 변환되므로 한 쪽 경로의 신호에만 90°의 위상 변환을 주어 각각 I 및 Q 성분으로 신호가 나누어지도록 한다.The input radio signal RF in is down-converted to an intermediate frequency by the two frequency converters 10 and 12. At this time, the signals provided to the frequency converters 10 and 12 are sinusoidal signals sin? _LO t) and the cosine waveform signal (cos? _LO t), so that only the signal of one path is phase-shifted by 90 ° so that the signals are divided into I and Q components, respectively.

주파수 변환기(10, 12)에 의해 하향 변환된 신호는 각각 저역통과필터(14, 16)를 통과해 고주파수 성분이 제거되면 중간주파수 신호와 이미지 신호만이 남게된다.The signals down-converted by the frequency converters 10 and 12 pass through the low-pass filters 14 and 16, respectively, and when the high-frequency components are removed, only the intermediate frequency signal and the image signal remain.

그 후, 두 경로의 신호들 중 위상변환기(18)를 통해 한 쪽 경로의 신호에만 90°의 위상을 변환시켜준 후 덧셈기(20)를 통해 다른 경로의 신호와 더해지면 이미지 신호가 제거된 중간주파수 신호(IF out)가 덧셈기(20)를 통해 출력된다. Thereafter, a signal of one path is converted into a phase of 90 ° through the phase shifter 18 of the signals of the two paths, and then added to the signal of another path through the adder 20, The frequency signal IF out is outputted through the adder 20. [

상기한 바와 같은 Hartley 구조의 이미지 제거 장치는 아날로그 회로로 구성되어 있어 공정 변이나 채널 변경에 따라 양 경로 사이에 이득 오차나 위상 오차가 생기게 되면 이미지를 완전히 제거하지 못하게 되는 문제점이 발생된다.Since the Hartley-structured image removing apparatus is composed of an analog circuit, when the gain error or the phase error occurs between the paths due to the process variation or channel change, the image can not be completely removed.

도 2는 종래의 디지털 회로로 구성된 이미지 제거 장치의 구조도이다.2 is a structural view of an image rejection device constructed of a conventional digital circuit.

도 2에 도시된 바와 같이, 종래의 디지털 회로로 구성된 이미지 제거 장치는 이미지 제거기(30) 및 오차 검출기(40)를 포함한다.As shown in FIG. 2, an image rejection apparatus composed of a conventional digital circuit includes an image remover 30 and an error detector 40.

이미지 제거기(30)는 네 개의 곱셈기(31, 32, 33, 34)와 두 개의 덧셈기(35, 36)를 포함한다. 이미지 제거기(30)는 이상적인 I/Q 신호가 공정 변이나 채널 변경에 의해 이득 오차나 위상 오차가 발생하여 생성되는 실제 신호인 I'/Q' 신호를 수신하여 네 개의 곱셈기(31, 32, 33, 34)와 두 개의 덧셈기(35, 36)를 사용하여 이상적인 I/Q 신호로 복원함으로써 이미지 신호가 제거된 신호인 I"/Q" 신호를 출력한다. 도 2에서, α는 이득 오차를 나타내고, θ는 위상 오차를 나타낸다.The image remover 30 includes four multipliers 31, 32, 33, 34 and two adders 35, The image remover 30 receives an I '/ Q' signal, which is an actual I / Q signal generated due to a gain error or a phase error due to a process or channel change of an ideal I / Q signal and outputs it to four multipliers 31, , And 34 and two adders 35 and 36 to output an I "/ Q" signal which is a signal from which the image signal has been removed by restoring to an ideal I / Q signal. In Fig. 2,? Represents a gain error and? Represents a phase error.

이미지 제거기(30)는 이미지 제거 기능을 위해 정확한 이득 오차와 위상 오차를 필요로 한다. 따라서, 이러한 이득 오차와 위상 오차를 정확하게 추정하기 위해 오차 검출기(40)가 사용된다.The image remover 30 requires accurate gain and phase errors for the image rejection function. Therefore, an error detector 40 is used to accurately estimate these gain and phase errors.

오차 검출기(40)는 이미지 제거기(30)에서 출력되는 I"/Q" 신호를 받아서 이득 오차와 위상 오차를 검출하고, 검출된 이득 오차와 위상 오차를 이미지 제거기(30)로 피드백한다.The error detector 40 receives the I "/ Q" signal output from the image remover 30 to detect a gain error and a phase error, and feeds back the detected gain error and phase error to the image remover 30.

이를 위해 오차 검출기(40)는 두 개의 비교기(41, 42), 두 개의 XNOR 게이트(43, 44), 두 개의 20비트 업/다운 카운터(45, 46) 및 두 개의 9비트 업/다운 카운터(47, 48)를 포함한다.To this end, the error detector 40 comprises two comparators 41 and 42, two XNOR gates 43 and 44, two 20 bit up / down counters 45 and 46 and two 9 bit up / 47, 48).

이러한 오차 검출기(40)는 입력되는 I"/Q" 신호로부터 (I")²-(Q")²를 구한 후 이를 저역통과필터링 처리하여 이득 오차를 추정하고, I"Q"를 구한 후 이를 저역통과필터링 처리하여 위상 오차를 추정한다.The error detector 40 obtains (I ") ² - (Q") ² from the input I "/ Q" signal and low pass filter it to estimate the gain error and obtain I "Q" And low-pass filtering processing is performed to estimate the phase error.

도 2에 도시된 오차 검출기(40)에서는 (I")²-(Q")²및 I"Q" 대신에 (I")²-(Q")²및 I"Q"의 부호를 각각 구하여 사용하는데, (I")²-(Q")²의 부호는 (I"-Q")의 부호화 (I"+Q")의 부호에 대해 부호 곱셈 기능, 예를 들어 XNOR 연산을 사용하여 구해지고, I"Q"의 부호는 I"의 부호와 Q"의 부호에 대해 XNOR 연산과 같은 부호 곱셈 기능을 사용함으로써 구해진다. 이를 위해 오차 검출기(40)는 두 개의 비교기(41, 42)와 두 개의 XNOR 게이트(43, 44)를 사용한다. The error detector 40 shown in Figure 2, ^{(I ") 2 - (Q} ") 2 , and in place of I "Q" (I ") 2 - (Q") 2 , and obtain the sign of the I "Q", respectively The code of (I ") ² - (Q") ² is obtained by using a sign multiplication function, for example, an XNOR operation, on the sign of the code (I "+ Q" And the sign of I "Q" is obtained by using a sign multiplication function such as an XNOR operation on the sign of I "and the sign of Q ". To this end, the error detector 40 uses two comparators 41, 42 and two XNOR gates 43, 44.

그리고, 두 개의 20비트 업/다운 카운터(45, 46)는 저역통과필터의 기능을 수행하고, 두 개의 9비트 업/다운 카운터(47, 48)는 추정된 이득 오차와 위상 오차를 저장하면서 이미지 제거기(30)로 그 값을 피드백시킨다.The two 20-bit up / down counters 45 and 46 function as a low-pass filter, and the two 9-bit up / down counters 47 and 48 store the estimated gain error and phase error, And feeds the value back to the remover 30.

상기한 도 2와 관련된 구체적인 내용은 Supisa와 Bang-Sup Song의 "A complex Image Rejection Circuit With Sign Detection Only" (IEEE Journal of Solid-State Circuit, Vol. 41. No.12, December 2006)에 개시되어 있다. 2 is disclosed in "A Complex Image Rejection Circuit With Sign Detection Only" by Supisa and Bang-Sup Song (IEEE Journal of Solid-State Circuit, Vol. 41, No. 12, December 2006) have.

도 2를 참조하여 설명하는 이미지 제거 장치는 신호 상의 이미지를 제거하기 위해 간단한 하드웨어를 사용함으로써 그 구성이 간단해진다는 장점을 가지고 있지만, 정확한 오차 추정을 위해서는 스텝 크기가 작아야 하기 때문에 높은 이미지 제거율을 얻기 위해서는 적응 시간이 길어진다는 문제점을 가지고 있다. 또한, 도 2의 이미지 제거 장치는 DC에 오차를 축적시키기 때문에 DC에 신호나 옵셋이 존재할 경우 오차를 정확히 추정해낼 수 없어 이미지 제거율에도 영향을 미치게 되는 문제점이 있다.The image removal apparatus described with reference to FIG. 2 has an advantage that the configuration is simplified by using simple hardware to remove an image on a signal, but since a step size must be small for accurate error estimation, The problem is that adaptation time is long. In addition, since the image removing apparatus of FIG. 2 accumulates the error in the DC, if there is a signal or an offset in the DC, the error can not be accurately estimated, which affects the image removal rate.

본 발명이 이루고자 하는 기술적 과제는, 아날로그 구조에서의 오차에 관한 불확실성과 디지털 구조에서의 DC 성분의 영향이 이미지 제거율을 제한시키는 문제를 해결하여 이미지 제거율을 높이는 동시에 높은 이미지 제거율을 얻기 위한 적응 시간을 줄일 수 있는 이미지 제거 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The object of the present invention is to solve the problem of the uncertainty in the error in the analog structure and the influence of the DC component in the digital structure to limit the image rejection rate, thereby increasing the image rejection rate, And to provide an image removal device capable of reducing the size of the image.

이러한 기술적 과제를 달성하기 위한 본 발명의 하나의 특징에 따른 이미지 제거 장치는,According to an aspect of the present invention,

직접 변환 구조의 수신기에서 이미지 신호를 제거하는 장치로서, 상기 수신기로 수신되는 신호 I(In-phase) 및 Q(Quadrature)에서 DC 옵셋을 제거하여 출력하는 옵셋 보상부; 및 상기 옵셋 보상부에서 출력되는 신호에 대해 I 및 Q 신호 사이의 이득 오차와 위상 오차를 검출하여 상기 옵셋 보상부에서 출력되는 신호에 존재하는 이미지 신호를 제거하여 출력하는 신호 불일치 보상부를 포함하며, 상기 신호 불일치 보상부는 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 이득 오차와 위상 오차를 단계별로 감소시키는 적응형 스텝 방식으로 상기 이득 오차와 위상 오차를 검출하는 것을 특징으로 한다.An apparatus for removing an image signal from a receiver of a direct conversion structure, the apparatus comprising: an offset compensator for removing a DC offset from a signal I (In-phase) and a quadrature (Q) And a signal mismatch compensator for detecting a gain error and a phase error between the I and Q signals with respect to the signal output from the offset compensator to remove the image signal present in the signal output from the offset compensator, And the signal mismatch compensation unit detects the gain error and the phase error in an adaptive stepping manner in which the gain error and the phase error are reduced step by step each time the gain error and the phase error converge.

여기서, 상기 신호 불일치 보상부는, 상기 옵셋 보상부에서 출력되는 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 신호 I" 및 Q"로 출력하는 이미지 제거기; 및 상기 이미지 제거 장치에서 출력되는 신호 I" 및 Q" 사이의 이득 오차 및 위상 오차를 일정 스텝에 기초하여 검출하고, 검출된 상기 이득 오차 및 위상 오차를 상기 이미지 제거기로 출력하되, 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 일정 스텝의 크기를 감소시키는 것을 특징으로 하는 오차 검출기를 포함 한다.Here, the signal discrepancy compensating unit may include an image rejector for removing the image signals existing in the signals I and Q output from the offset compensating unit and outputting the signals as signals I "and Q "; And a gain error and phase error between signals I "and Q" output from the image rejection device based on a predetermined step, and outputting the detected gain error and phase error to the image remover, And the error detector reduces the size of the constant step every time the phase error converges.

본 발명에 따르면, 이미지 제거율이 높아지는 동시에 높은 이미지 제거율을 얻기 위한 적응 시간이 빨라진다.According to the present invention, the adaptation time for obtaining a high image rejection rate is increased while the image rejection rate is high.

또한, 디지털 구조에서의 DC 옵셋을 제거하여 오차를 정확히 추정함으로써 이미지 제거율로의 악영향을 방지할 수 있다.Also, by removing the DC offset in the digital structure and accurately estimating the error, adverse effects on the image removal rate can be prevented.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현할 수 있다. Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise. Also, the terms " part, "" module," and " module "in the specification mean units for processing at least one function or operation and can be implemented by hardware or software or a combination of hardware and software .

이제 본 발명의 실시예에 따른 이미지 제거 장치에 대해 도면을 참고로 하여 상세하게 설명한다.Now, an image removing apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 3은 본 발명의 실시예에 따른 이미지 제거 장치의 구조도이다.3 is a structural view of an image rejection apparatus according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 이미지 제거 장치는 입력 신호에 존재하는 DC 옵셋을 제거하는 DC 옵셋 보상부(100) 및 DC 옵셋 보상부(100)에 의해 DC 옵셋이 제거된 신호의 불일치를 보상하는 I/Q 불일치 보상부(200)를 포함한다.3, the image rejection apparatus according to an embodiment of the present invention includes a DC offset compensating unit 100 and a DC offset compensating unit 100 for removing a DC offset present in an input signal, And an I / Q mismatch compensator 200 for compensating mismatch of the signal.

이러한 I/Q 불일치 보상부(200)는 이미지 제거기(210) 및 오차 검출기(220)를 포함한다. The I / Q mismatch compensator 200 includes an image remover 210 and an error detector 220.

이미지 제거기(210)는 DC 옵셋 보상부(100)에서 DC 옵셋이 제거되어 출력되는 I' 및 Q' 신호를 수신하여 이미지 신호를 제거한 후 I" 및 Q" 신호로써 출력한다.The image remover 210 receives the I 'and Q' signals from which the DC offset is removed in the DC offset compensator 100, removes the image signals, and outputs the I 'and Q' signals.

오차 검출기(220)는 이미지 제거기(210)에서 출력되는 I"/Q" 신호를 받아서 이득 오차와 위상 오차를 추정한 후 이미지 제거기(210)로 피드백한다. 이 때, 오차 검출기(220)는 부호-부호 LMS 알고리즘의 수렴 현상을 이용해 큰 스텝을 이용하여 빠르게 오차를 추정해나가다가 오차가 수렴할 때마다 스텝 크기를 줄여가는 적응형 스텝을 적용한다.The error detector 220 receives the I "/ Q" signal output from the image remover 210, estimates a gain error and a phase error, and then feeds back the error to the image remover 210. At this time, the error detector 220 uses the convergence phenomenon of the sign-code LMS algorithm to quickly estimate an error using a large step, and then applies an adaptive step to reduce the step size every time the error converges.

이러한 오차 검출기(220)는 이득 오차 추정기(221), 이득 오차 스텝 처리기(222), 위상 오차 추정기(223) 및 위상 오차 스텝 처리기(224)를 포함한다. 오차 검출기(220)에 대한 구체적인 내용은 추후에 설명한다.The error detector 220 includes a gain error estimator 221, a gain error step processor 222, a phase error estimator 223 and a phase error step processor 224. The details of the error detector 220 will be described later.

도 4는 도 3에 도시된 DC 옵셋 보상부(100)의 구체적인 구조도이다.4 is a specific structural diagram of the DC offset compensator 100 shown in FIG.

도 4에 도시된 바와 같이, DC 옵셋 보상부(100)는 두 개의 평균화기(101, 103)와 두 개의 뺄셈기(105, 107)를 포함한다.As shown in FIG. 4, the DC offset compensator 100 includes two averagers 101 and 103 and two subtractors 105 and 107.

두 개의 평균화기(101, 103)는 각각 I' 신호와 Q' 신호를 경로 별로 일정 수의 샘플에 평균을 취해서 추정된 옵셋 신호를 출력한다.The two averaging units 101 and 103 average the I 'signal and the Q' signal to a predetermined number of samples for each path to output an estimated offset signal.

뺄셈기(105)는 평균화기(101)에서 추정된 옵셋 신호를 I' 신호에서 뺌으로써 I' 신호에서 DC 성분의 옵셋을 제거할 수 있고, 이와 같이 DC 옵셋이 제거된 I' 신호를 I/Q 불일치 보상부(200)의 이미지 제거기(210)로 출력한다.The subtracter 105 removes the offset of the DC component from the I 'signal by subtracting the offset signal estimated by the averager 101 from the I' signal, and outputs the I ' Q mismatch compensation unit 200 to the image remover 210.

마찬가지로, 뺄셈기(107)는 평균화기(103)에서 추정된 옵셋 신호를 Q' 신호에서 뺌으로써 Q' 신호에서 DC 성분의 옵셋을 제거할 수 있고, 이와 같이 DC 옵셋이 제거된 Q' 신호를 I/Q 불일치 보상부(200)의 이미지 제거기(210)로 출력한다. Similarly, the subtractor 107 can remove the offset of the DC component from the Q 'signal by subtracting the offset signal estimated by the averager 103 from the Q' signal. And outputs it to the image remover 210 of the I / Q disparity compensating unit 200.

도 5는 도 3에 도시된 이미지 제거기(210)의 구체적인 구조도이다.5 is a specific structural diagram of the image remover 210 shown in FIG.

도 5에 도시된 이미지 제거기(210)는 도 2를 참조하여 설명한 종래의 디지털 구조의 이미지 제거 장치에서 사용된 이미지 제거기(30)와 동일한 구조를 갖는다.The image remover 210 shown in FIG. 5 has the same structure as the image remover 30 used in the image remover of the conventional digital structure described with reference to FIG.

즉, 이미지 제거기(210)는 네 개의 곱셈기(211, 212, 213, 214)와 두 개의 덧셈기(215, 216)를 포함한다.That is, the image remover 210 includes four multipliers 211, 212, 213, 214 and two adders 215, 216.

DC 옵셋 보상부(100)에서 출력되는 DC 옵셋이 제거된 I' 및 Q' 신호는 이상 신호 I 및 Q 신호를 이용하여 다음의 [수학식 1]과 같은 매트릭스 형태로 나타낼 수 있다.The I 'and Q' signals from which the DC offset output from the DC offset compensator 100 is removed can be represented in the form of a matrix as shown in the following Equation 1 using the abnormal signals I and Q.

여기서,

는 이득 오차 및 위상 오차를 갖는 I/Q 채널을 소신호 비이상 복소 채널(small-signal non-ideal complex channel)로 모델링할 때의 매트릭스를 나타내며, 이 때의 이득 오차가 α이고, θ는 위상 오차를 의미한다.here,

Represents a matrix when modeling an I / Q channel having a gain error and a phase error as a small-signal non-ideal complex channel, in which the gain error is? And? It means error.

이미지 제거기(210)는 I' 및 Q' 신호로부터 본래의 이상적인 I 및 Q 신호를 복원하는 기능을 수행하므로, 상기한 [수학식 1]의 매트릭스를 인버팅하면 다음의 [수학식 2]와 같은 매트릭스로 형태로 표시될 수 있으며, 이러한 매트릭스 형태를 디지털 구조의 형태로 구성한 것이 도 5에 도시된 구조도이다.Since the image remover 210 restores the original ideal I and Q signals from the I 'and Q' signals, if the matrix of Equation 1 is inverted, the following Equation 2 can be obtained. FIG. 5 is a block diagram illustrating the structure of the matrix in the form of a digital structure.

즉, 이미지 제거기(210)는 네 개의 곱셈기(211, 212, 213, 214)와 두 개의 덧셈기(215, 216)를 사용하여 상기한 [수학식 2]에 표시된 매트릭스를 구현한 것이다.That is, the image remover 210 implements the matrix shown in Equation (2) using four multipliers 211, 212, 213, and 214 and two adders 215 and 216.

구체적으로, 제1 곱셈기(211)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 I' 신호에 오차 검출기(220)로부터 출력되는 이득 오차 α를 사용하여

를 곱하여 출력하고, 제2 곱셈기(212)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 I' 신호에 오차 검출기(220)로부터 출력되는 위상 오차 θ를 사용하여

를 곱하여 출력하며, 제3 곱셈기(213)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 Q' 신호에 오차 검출기(220)로부터 출력되는 위상 오차 θ를 사용하여

를 곱하여 출력하고, 제4 곱셈기(214)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 Q' 신호에 오차 검출기(220)로부터 출력되는 이득 오차 α를 사용하여

를 곱하여 출력한다.Specifically, the first multiplier 211 multiplies the I 'signal output from the DC offset compensator 100 by the gain error? Output from the error detector 220

And the second multiplier 212 multiplies the I 'signal output from the DC offset compensator 100 by the phase error θ output from the error detector 220

And the third multiplier 213 multiplies the Q 'signal output from the DC offset compensator 100 by the phase error? Output from the error detector 220

And the fourth multiplier 214 multiplies the Q 'signal output from the DC offset compensator 100 by the gain error? Output from the error detector 220

And outputs the result.

그리고, 제1 덧셈기(215)는 제1 곱셈기(211)와 제3 곱셈기(213)에서 출력되는 신호를 더하여 이미지 신호가 제거된 신호인 I" 신호를 출력하고, 제2 덧셈기(216)는 제2 곱셈기(212)와 제4 곱셈기(214)에서 출력되는 신호를 더하여 이미지 신호가 제거된 신호인 Q" 신호를 출력한다.The first adder 215 adds the signals output from the first multiplier 211 and the third multiplier 213 to output an I "signal which is a signal from which the image signal is removed. The second adder 216 adds 2 multiplier 212 and the fourth multiplier 214 to output a signal Q "which is a signal from which the image signal is removed.

도 6은 도 3에 도시된 이득 오차 추정기(221)의 구체적인 구조도이다.FIG. 6 is a specific structural diagram of the gain error estimator 221 shown in FIG.

도 6에 도시된 바와 같이, 이득 오차 추정기(221)는 도 2를 참조하여 설명한 종래의 디지털 구조의 이미지 제거 장치의 오차 검출기(40)에서 사용된 구조와 유사한 구조를 갖는다.As shown in FIG. 6, the gain error estimator 221 has a structure similar to that used in the error detector 40 of the image rejection apparatus of the conventional digital structure described with reference to FIG.

이득 오차 추정기(221)는 두 개의 비교기(2211, 2212), XNOR 게이트(2213), 저역통과필터(2214)를 포함한다.The gain error estimator 221 includes two comparators 2211 and 2212, an XNOR gate 2213, and a low-pass filter 2214. [

비교기(2211)는 이미지 제거기(210)에서 출력되는 I" 신호와 Q 신호를 사용하여 I"- Q" 값의 부호를 출력하고, 비교기(2212)는 이미지 제거기(210)에서 출력 되는 I" 신호와 Q 신호를 사용하여 I"+ Q" 값의 부호를 출력한다.The comparator 2211 outputs the sign of the I "-Q" value using the I "signal and the Q signal output from the image remover 210. The comparator 2212 compares the I" And the Q signal to output the sign of the I "+ Q" value.

XNOR 게이트(2213)는 비교기(2211, 2212)에서 출력되는 부호값에 대해 부호 곱셈 기능을 수행하기 위한 XNOR 연산하여 그 값을 출력한다. 즉, XNOR 게이트(2213)에서 출력되는 값은 (I")² - (Q")²의 값의 부호값에 해당한다.The XNOR gate 2213 performs an XNOR operation on a sign value output from the comparators 2211 and 2212 to perform a sign multiplying function, and outputs the value. That is, the value output from the XNOR gate 2213 corresponds to the sign value of the value of (I ") ² - (Q") ² .

저역통과필터(2214)는 XNOR 게이트(2213)에서 출력되는 값에 대해 저역 성분만을 통과시킴으로써 이득 오차인 α의 부호값을 이득 오차 스텝 처리기(222)로 출력한다. 여기서, 저역통과필터(2214)로는 종래와 같이 업/다운 카운터가 사용될 수 있다.The low-pass filter 2214 passes the low-frequency component only to the value output from the XNOR gate 2213, and outputs the sign value of the gain error? To the gain error step processor 222. [ As the low-pass filter 2214, an up / down counter can be used as in the conventional art.

도 7은 도 3에 도시된 위상 오차 추정기(223)의 구체적인 구조도이다.FIG. 7 is a specific structural diagram of the phase error estimator 223 shown in FIG.

도 7에 도시된 바와 같이, 위상 오차 추정기(223)는 도 2를 참조하여 설명한 종래의 디지털 구조의 이미지 제거 장치의 오차 검출기(40)에서 사용된 구조와 유사한 구조를 갖는다.As shown in Fig. 7, the phase error estimator 223 has a structure similar to that used in the error detector 40 of the conventional digital structure image rejection apparatus described with reference to Fig.

이러한 위상 오차 추정기(223)는 XNOR 게이트(2231) 및 저역통과필터(2232)를 포함한다.This phase error estimator 223 includes an XNOR gate 2231 and a low-pass filter 2232.

XNOR 게이트(2213)는 이미지 제거기(210)에서 출력되는 I" 신호와 Q" 신호를 받아서, I" 신호와 Q" 신호의 부호를 나타내는 최상위 비트(MSB:Most Significant Bit)만을 각각 취하여 부호 곱셈 기능을 수행하기 위한 XNOR 연산하여 그 값을 출력한다. 즉, XNOR 게이트(2231)에서 출력되는 값은 I"Q"의 값의 부호값에 해당한다.The XNOR gate 2213 receives the I "signal and the Q" signal output from the image remover 210 and takes only the MSB (Most Significant Bit) representing the sign of the I " And performs the XNOR operation to output the value. That is, the value output from the XNOR gate 2231 corresponds to the sign value of the value of I "Q ".

저역통과필터(2232)는 XNOR 게이트(2231)에서 출력되는 값에 대해 저역 성분만을 통과시킴으로써 위상 오차인 θ에 대한 (-θ)의 부호값을 위상 오차 스텝 처리기(224)로 출력한다. 여기서, 저역통과필터(2232)로는 종래와 같이 업/다운 카운터가 사용될 수 있다.The low-pass filter 2232 outputs the sign value of (-θ) to the phase error θ to the phase error step processor 224 by passing only the low-frequency component with respect to the value output from the XNOR gate 2231. Here, an up / down counter may be used as the low-pass filter 2232 as in the prior art.

도 8은 도 3에 도시된 이득 오차 스텝 처리기(222)의 구체적인 구조도이다.8 is a specific structural diagram of the gain error step processor 222 shown in FIG.

도 8에 도시된 바와 같이, 이득 오차 스텝 처리기(222)는 증폭기(2221), 이득 오차 저장기(2222), 시간 지연기(2223), XNOR 게이트(2224) 및 이득 오차 스텝 갱신기(2225)를 포함한다.8, the gain error step processor 222 includes an amplifier 2221, a gain error store 2222, a time delay 2223, an XNOR gate 2224, and a gain error step updater 2225, .

증폭기(2221)는 이득 오차 추정기(221)로부터 추정된 이득 오차의 부호값을 받아서 스텝(μ_α) 크기로 증폭하여 출력한다. 즉, 이득 오차의 부호가 양수이면 μ_α의 값을 출력하고, 음수이면 -μ_α의 값을 출력한다.The amplifier 2221 receives the sign value of the gain error estimated by the gain error estimator 221, amplifies it to a magnitude of step ( _? ), And outputs it. That is, if the sign of the gain error is positive, the value of μ _α is output, and if it is negative, the value of -μ _α is output.

이득 오차 저장기(2222)는 증폭기(2221)에서 출력되는 이득 오차를 받아서 저장한다. 따라서, 이전 루프에서 저장되어 있는 이득 오차가 새로운 이득 오차로 갱신되어 저장된다. 이러한 이득 오차 저장기(2222)로는 레지스터가 사용될 수 있다.The gain error storage 2222 receives and stores the gain error output from the amplifier 2221. Thus, the gain error stored in the previous loop is updated with the new gain error and stored. A register may be used as the gain error storage 2222.

이득 오차 저장기(2222)에 저장되는 이득 오차는 이미지 제거기(210)로 피드백되어 이미지 제거기(210)가 I'/Q' 신호에 존재하는 이미지 신호를 제거하여 I"/Q" 신호로 출력하는데 사용된다.The gain error stored in the gain error store 2222 is fed back to the image remover 210 so that the image canceller 210 removes the image signal present in the I '/ Q' signal and outputs it as an I "/ Q" signal Is used.

시간 지연기(2223)는 이득 오차 저장기(2222)에서 출력되는 이득 오차를 두 루프 시간 동안 지연하여 출력한다.The time delay 2223 delays and outputs the gain error output from the gain error storage 2222 for two loop times.

XNOR 게이트(2224)는 이득 오차 저장기(2222)에서 출력되는 이득 오차와 시간 지연기(2223)에서 두 루프 시간 동안 지연되어 출력되는 이득 오차에 대해 XNOR 연산을 수행하여 출력한다. 즉, XNOR 게이트(2224)의 연산 결과는 현재 추정된 이득 오차와 두 루프 전에 추정된 이득 오차를 비교하여 그 결과값을 출력하는 것이다. The XNOR gate 2224 performs an XNOR operation on the gain error output from the gain error storing unit 2222 and the gain error output from the time delay unit 2223 after being delayed for two loop times. That is, the calculation result of the XNOR gate 2224 compares the currently estimated gain error with the gain error estimated before the two loops, and outputs the result.

이득 오차 스텝 갱신기(2225)는 XNOR 게이트(2224)에서 출력되는 값에 따라 증폭기(2221)에서 사용되는 스텝(μ_α)의 크기를 갱신한다. 즉, 이득 오차 스텝 갱신기(2225)는 XNOR 게이트(2224)의 출력값이 만약 현재 추정된 이득 오차와 두 루프 전에 추정된 이득 오차가 같은 것을 나타내는 경우에는 추정된 이득 오차가 수렴하는 것이므로 다음 루프에서는 스텝(μ_α)의 크기를 감소시켜 증폭기(2221)에 적용한다. 따라서, 이득 오차 스텝 갱신기(2225)는 다음의 수렴 현상이 나타낼 때까지 갱신된 이득 오차 스텝(μ_α)을 저장하여 증폭기(2221)로 제공한다.The gain error step updater 2225 updates the magnitude of the step _? Used in the amplifier 2221 according to the value output from the XNOR gate 2224. [ That is, when the output value of the XNOR gate 2224 indicates that the currently estimated gain error and the estimated gain error before the two loops are the same, the gain error step updater 2225 converges the estimated gain error, by reducing the size of the step _(α μ) is applied to the amplifier (2221). Thus, the gain error step updater 2225 stores and provides the updated gain error step [mu] _alpha to the amplifier 2221 until the next convergence phenomenon occurs.

이와 같이, 본 발명의 실시예에 따른 이득 오차 스텝 처리기(222)는 처음에는 큰 스텝으로 시작하여 수렴현상이 나타날 때마다 점차 작은 크기의 스텝으로 사용하는 적응형 스텝 방식을 사용함으로써, 이미지 신호 제거를 위한 알고리즘의 적응 속도가 향상될 뿐만 아니라, 최종적으로는 가장 작은 스텝 크기를 사용하여 이득 오차를 추정하기 때문에 정확하게 이득 오차를 추정하여 보정할 수 있다.As described above, the gain error step processor 222 according to the embodiment of the present invention starts with a large step and uses an adaptive step method which is gradually used in small steps every time the convergence phenomenon appears, Not only the adaptation speed of the algorithm for estimating the gain error is improved but also the gain error is estimated using the smallest step size finally so that the gain error can be accurately estimated and corrected.

도 9는 도 3에 도시된 위상 오차 스텝 처리기(224)의 구체적인 구조도이다.FIG. 9 is a specific structural diagram of the phase error step processor 224 shown in FIG.

도 9에 도시된 위상 오차 스텝 처리기(224)는 도 8을 참조하여 설명한 이득 오차 스텝 처리기(222)와 그 구성이 매우 유사하여 구체적인 구성이나 동작에 대해서는 도 8을 참조하면 되므로 여기에서는 설명의 편의를 위해 간단하게 설명한다.Since the phase error step processor 224 shown in FIG. 9 is very similar in configuration to the gain error step processor 222 described with reference to FIG. 8, a specific configuration and operation will be described with reference to FIG. 8, For simplicity.

위상 오차 스텝 처리기(224)는 증폭기(2241), 위상 오차 저장기(2242), 시간 지연기(2243), XNOR 게이트(2244) 및 위상 오차 스텝 갱신기(2245)를 포함한다.Phase error step processor 224 includes an amplifier 2241, a phase error store 2242, a time delay 2243, an XNOR gate 2244 and a phase error step updater 2245.

증폭기(2241)는 위상 오차 추정기(223)로부터 추정된 이득 오차의 부호값을 받아서 스텝(μ_θ) 크기로 증폭하여 출력한다. 즉, 위상 오차의 부호가 양수이면 μ_θ의 값을 출력하고, 음수이면 -μ_θ의 값을 출력한다.The amplifier 2241 receives the sign value of the gain error estimated by the phase error estimator 223, amplifies it to a magnitude of step ( _? ), And outputs it. That is, if the sign of the phase error is positive, the value of μ _θ is output, and if it is negative, the value of -μ _θ is output.

위상 오차 저장기(2242)는 증폭기(2241)에서 출력되는 위상 오차를 받아서 저장한다. 따라서, 이전 루프에서 저장되어 있는 위상 오차가 새로운 이득 오차로 갱신되어 저장된다. 이러한 위상 오차 저장기(2242)로는 레지스터가 사용될 수 있다.The phase error storage 2242 receives and stores the phase error output from the amplifier 2241. Therefore, the phase error stored in the previous loop is updated with the new gain error and stored. A register may be used as the phase error storage 2242.

위상 오차 저장기(2242)에 저장되는 위상 오차는 이미지 제거기(210)로 피드백되어 이미지 제거기(210)가 I'/Q' 신호에 존재하는 이미지 신호를 제거하여 I"/Q" 신호로 출력하는데 사용된다.The phase error stored in the phase error storage 2242 is fed back to the image remover 210 so that the image remover 210 removes the image signal present in the I '/ Q' signal and outputs it as an I "/ Q" signal Is used.

시간 지연기(2243)는 위상 오차 저장기(2242)에서 출력되는 위상 오차를 두 루프 시간 동안 지연하여 출력한다.The time delay 2243 delays and outputs the phase error output from the phase error storage 2242 for two loop times.

XNOR 게이트(2244)는 위상 오차 저장기(2242)에서 출력되는 위상 오차와 시간 지연기(2243)에서 두 루프 시간 동안 지연되어 출력되는 위상 오차에 대해 XNOR 연산을 수행하여 출력한다. 즉, XNOR 게이트(2244)의 연산 결과는 현재 추정된 위상 오차와 두 루프 전에 추정된 위상 오차를 비교하여 그 결과값을 출력하는 것이다. The XNOR gate 2244 performs an XNOR operation on the phase error output from the phase error storing unit 2242 and the phase error output from the time delay unit 2243 after being delayed for two loop times. That is, the result of the operation of the XNOR gate 2244 is to compare the currently estimated phase error with the phase error estimated before the two loops, and output the result.

위상 오차 스텝 갱신기(2245)는 XNOR 게이트(2244)에서 출력되는 값에 따라 증폭기(2241)에서 사용되는 스텝(μ_θ)의 크기를 갱신한다. 즉, 위상 오차 스텝 갱신기(2245)는 XNOR 게이트(2244)의 출력값이 만약 현재 추정된 위상 오차와 두 루프 전에 추정된 위상 오차가 같은 것을 나타내는 경우에는 추정된 위상 오차가 수렴하는 것이므로 다음 루프에서는 스텝(μ_θ)의 크기를 감소시켜 증폭기(2241)에 적용한다. 따라서, 위상 오차 스텝 갱신기(2245)는 다음의 수렴 현상이 나타낼 때까지 갱신된 위상 오차 스텝(μ_θ)을 저장하여 증폭기(2241)로 제공한다.The phase error step updater 2245 updates the magnitude of the step ( _? ) Used in the amplifier 2241 according to the value output from the XNOR gate 2244. That is, if the output value of the XNOR gate 2244 indicates that the estimated phase error is the same as the estimated phase error before the two loops, the phase error step updater 2245 will converge the estimated phase error, The magnitude of the step [mu _{] [theta]} is reduced and applied to the amplifier 2241. [ Thus, the phase error step updater 2245 stores and provides the updated phase error step [mu _{] [theta]} until the next convergence phenomenon occurs, to the amplifier 2241. [

이와 같이, 본 발명의 실시예에 따른 위상 오차 스텝 처리기(224)는 처음에는 큰 스텝으로 시작하여 수렴현상이 나타날 때마다 점차 작은 크기의 스텝으로 사용하는 적응형 스텝 방식을 사용함으로써, 이미지 신호 제거를 위한 알고리즘의 적응 속도가 향상될 뿐만 아니라, 최종적으로는 가장 작은 스텝 크기를 사용하여 위상 오차를 추정하기 때문에 정확하게 위상 오차를 추정하여 보정할 수 있다.As described above, the phase error step processor 224 according to the embodiment of the present invention starts with a large step and uses an adaptive step method which is gradually used in small steps every time a convergence phenomenon appears, Not only is the adaptation speed of the algorithm for estimating the phase error to be improved, but finally, the phase error is estimated using the smallest step size, so that the phase error can be precisely estimated and corrected.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

도 4는 도 3에 도시된 DC 옵셋 보상부의 구체적인 구조도이다.4 is a specific structural diagram of the DC offset compensator shown in FIG.

도 5는 도 3에 도시된 이미지 제거기의 구체적인 구조도이다.5 is a specific structural diagram of the image remover shown in FIG.

도 6은 도 3에 도시된 이득 오차 추정기의 구체적인 구조도이다.6 is a specific structural diagram of the gain error estimator shown in FIG.

도 7은 도 3에 도시된 위상 오차 추정기의 구체적인 구조도이다.7 is a specific structural diagram of the phase error estimator shown in FIG.

도 8은 도 3에 도시된 이득 오차 스텝 처리기의 구체적인 구조도이다.8 is a specific structural diagram of the gain error step processor shown in FIG.

도 9는 도 3에 도시된 위상 오차 스텝 처리기의 구체적인 구조도이다.9 is a specific structural diagram of the phase error step processor shown in FIG.

Claims

직접 변환 구조의 수신기에서 이미지 신호를 제거하는 이미지 제거 장치에 있어서,An image rejection apparatus for removing an image signal from a receiver of a direct conversion structure,

상기 수신기로 수신되는 신호 I(In-phase) 및 Q(Quadrature)에서 DC 옵셋을 제거하여 옵셋이 제거된 신호 I 및 Q를 출력하는 옵셋 보상부;An offset compensator for canceling a DC offset from a signal I (In-phase) and a quadrature (Q) signal received by the receiver and outputting the offset-canceled signals I and Q;

상기 옵셋 보상부에서 출력되는 옵셋이 제거된 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 신호 I" 및 Q"로 출력하는 이미지 제거기; 및An image remover for removing the image signals existing in the signals I and Q from which the offset outputted from the offset compensating unit is removed and outputting the signals as the signals I "and Q "; And

상기 이미지 제거기에서 출력되는 신호 I" 및 Q" 사이의 이득 오차 및 위상 오차를 추정하여 일정 스텝만큼 증폭시켜서 상기 이미지 제거기로 출력하되, 일정 시간 사이에서 상기 이득 오차 및 상기 위상 오차가 수렴할 때마다 상기 일정 스텝의 크기를 감소시키는 오차 검출기를 포함하며,Estimating a gain error and a phase error between signals I "and Q" output from the image remover, amplifying the gain error and phase error by a predetermined step, and outputting the amplified gain error and phase error to the image remover, And an error detector for reducing the size of the predetermined step,

상기 오차 검출기가, 추정되는 상기 이득 오차의 부호값을 제1 스텝의 크기로 증폭하여 상기 이득 오차로써 상기 이미지 제거기로 출력하며, 상기 일정 시간 사이에서 상기 이득 오차가 수렴할 때마다 상기 제1 스텝의 크기를 단계별로 감소시키는 적응형 스텝 방식을 수행하는 이득 오차 스텝 처리기; 및 추정되는 상기 위상 오차의 부호값을 제2 스텝의 크기로 증폭하여 상기 위상 오차로써 상기 이미지 제거기로 출력하며, 상기 일정 시간 사이에서 상기 위상 오차가 수렴할 때마다 상기 제2 스텝의 크기를 단계별로 감소시키는 적응형 스텝 방식을 수행하는 위상 오차 스텝 처리기를 포함하고,Wherein the error detector amplifies a code value of the estimated gain error by a magnitude of a first step and outputs the amplified sign to the image remover as the gain error, and whenever the gain error converges within the predetermined time, A gain error step processor that performs an adaptive step scheme for reducing the size of the gain step step by step; And amplifying the estimated sign of the phase error to a magnitude of a second step, and outputting the phase error to the image remover as the phase error, and when the phase error converges within the predetermined time, And a phase error step processor for performing an adaptive step approach for reducing the phase error to a predetermined value,

상기 옵셋 보상부가, 상기 수신되는 신호 I 및 Q에 대해 일정 수의 샘플을 취해서 옵셋 신호를 추정하는 두 개의 평균화기; 및 상기 두 개의 평균화기에서 각각 추정된 옵셋 신호를 상기 수신되는 신호 I 및 Q에서 각각 빼서 DC 옵셋 신호가 제거된 신호 I 및 Q를 출력하는 두 개의 뺄셈기를 포함하며,Wherein the offset compensating unit comprises: two averaging units for estimating an offset signal by taking a predetermined number of samples for the received signals I and Q; And two subtractors for subtracting respectively the offset signals estimated from the two averages from the received signals I and Q to output the signals I and Q from which the DC offset signal is removed,

상기 오차 검출기가, 상기 이미지 제거기에서 출력되는 신호 I" 및 Q"를 받아서 (I")² - (Q")²의 부호값을 출력하는 이득 오차 추정기; 및 상기 이미지 제거기에서 출력되는 신호 I" 및 Q"를 받아서 I"Q"의 부호값을 출력하는 위상 오차 추정기를 더 포함하는 이미지 제거 장치.Wherein the error detector, receives the signals I "and Q" output from the image remover (I ") ² - (Q" gain error estimator and outputting a code of a value) ^2; And a phase error estimator that receives the signals I "and Q" output from the image remover and outputs a sign value of I "Q ".

삭제delete

제1항에 있어서,The method according to claim 1,

상기 이득 오차 추정기가,Wherein the gain error estimator comprises:

상기 이미지 제거기에서 출력되는 신호 I" 와 Q"를 비교하여 I" - Q"의 부호값을 출력하는 제1 비교기;A first comparator comparing the signal I "and Q" output from the image remover and outputting a sign value of I "-Q ";

상기 이미지 제거기에서 출력되는 신호 I" 와 Q"를 비교하여 I"+ Q"의 부호값을 출력하는 제2 비교기;A second comparator comparing the signal I "and Q" output from the image remover and outputting a sign value of I "+ Q ";

상기 제1 비교기 및 제2 비교기에서 출력되는 부호값에 대해 XNOR 연산을 수행하여 결과값으로 (I")² - (Q")²의 부호값을 출력하는 제1 XNOR 게이트; 및A first XNOR gate for performing an XNOR operation on the sign value output from the first comparator and the second comparator and outputting a sign value of (I ") ² - (Q") ² as a result value; And

상기 XNOR 게이트에서 출력되는 결과값에 대해 저역 통과 필터링을 수행하는 저역통과필터A low-pass filter for performing low-pass filtering on a result value output from the XNOR gate;

를 포함하는 이미지 제거 장치..

제7항에 있어서,8. The method of claim 7,

상기 위상 오차 추정기가,Wherein the phase error estimator comprises:

상기 이미지 제거기에서 출력되는 신호 I" 와 Q"의 각 최상위 비트(Most Significant Bit)에 대해 XNOR 연산을 수행하여 결과값으로 I"Q"의 부호값을 출력하는 제2 XNOR 게이트; 및A second XNOR gate for performing an XNOR operation on each most significant bit of the signals I "and Q" output from the image remover and outputting a sign value of I "Q" And

를 포함하는 이미지 제거 장치..

제8항에 있어서,9. The method of claim 8,

상기 이득 오차 스텝 처리기가,Wherein the gain error step processor comprises:

상기 이득 오차 추정기에서 출력되는 값을 상기 제1 스텝의 크기로 증폭하여 출력하는 제1 증폭기;A first amplifier for amplifying a value output from the gain error estimator to a magnitude of the first step and outputting the amplified value;

상기 제1 증폭기에서 출력되는 값을 상기 이득 오차로써 저장하는 동시에 상기 이미지 제거기로 출력하는 이득 오차 저장기;A gain error storage for storing a value output from the first amplifier as the gain error and outputting the gain error to the image remover;

상기 이득 오차 저장기에 저장된 이득 오차를 일정 시간 동안 지연하여 출력하는 제1 시간 지연기;A first time delay for delaying the gain error stored in the gain error storage for a predetermined time;

상기 제1 시간 지연기에서 출력되는 이득 오차와 상기 이득 오차 저장기에서 출력되는 이득 오차에 대해 XNOR 연산하여 결과값을 출력하는 제3 XNOR 게이트; 및A third XNOR gate for performing an XNOR operation on a gain error output from the first time delay and a gain error output from the gain error storage and outputting a result value; And

상기 제3 XNOR 게이트에서 출력되는 값에 따라 상기 제1 스텝의 크기를 갱신하는 이득 오차 스텝 갱신기And a gain error step updater for updating the size of the first step according to a value output from the third XNOR gate

를 포함하는 이미지 제거 장치..

제9항에 있어서,10. The method of claim 9,

상기 이득 오차 스텝 갱신기는 상기 제3 XNOR 게이트에서 출력되는 결과값이 상기 제1 시간 지연기에서 출력되는 이득 오차와 상기 이득 오차 저장기에서 출력되는 이득 오차가 같아서 상기 이득 오차가 수렴하는 것으로 판단되는 경우 상기 제1 스텝의 크기를 갱신하는 것을 특징으로 하는 이미지 제거 장치.Wherein the gain error step updater determines that the result output from the third XNOR gate is equal to the gain error output from the first time delay and the gain error output from the gain error storage, And updates the size of the first step.

제7항에 있어서,8. The method of claim 7,

상기 위상 오차 스텝 처리기가,Wherein the phase error step processor comprises:

상기 위상 오차 추정기에서 출력되는 값을 상기 제2 스텝의 크기로 증폭하여 출력하는 제2 증폭기;A second amplifier for amplifying a value output from the phase error estimator to a magnitude of the second step and outputting the amplified value;

상기 제2 증폭기에서 출력되는 값을 상기 위상 오차로써 저장하는 동시에 상기 이미지 제거기로 출력하는 위상 오차 저장기;A phase error storage for storing a value output from the second amplifier as the phase error and outputting the phase error to the image remover;

상기 위상 오차 저장기에 저장된 위상 오차를 일정 시간 동안 지연하여 출력하는 제2 시간 지연기;A second time delay for delaying the phase error stored in the phase error storage unit for a predetermined time;

상기 제2 시간 지연기에서 출력되는 위상 오차와 상기 위상 오차 저장기에서 출력되는 위상 오차에 대해 XNOR 연산하여 결과값을 출력하는 제4 XNOR 게이트; 및A fourth XNOR gate for performing an XNOR operation on a phase error output from the second time delay and a phase error output from the phase error storage and outputting a result value; And

상기 제4 XNOR 게이트에서 출력되는 값에 따라 상기 제2 스텝의 크기를 갱신하는 위상 오차 스텝 갱신기And a phase error step updater for updating the size of the second step according to a value output from the fourth XNOR gate

를 포함하는 이미지 제거 장치..

제11항에 있어서,12. The method of claim 11,

상기 위상 오차 스텝 갱신기는 상기 제4 XNOR 게이트에서 출력되는 결과값이 상기 제2 시간 지연기에서 출력되는 위상 오차와 상기 위상 오차 저장기에서 출력되는 위상 오차가 같아서 상기 위상 오차가 수렴하는 것으로 판단되는 경우 상기 제2 스텝의 크기를 갱신하는 것을 특징으로 하는 이미지 제거 장치.Wherein the phase error step updater determines that the result output from the fourth XNOR gate is the phase error output from the second time delay and the phase error output from the phase error storage are the same so that the phase error converges And updates the size of the second step if the size of the second step is smaller than the size of the second step.