KR101021775B1 - 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조 - Google Patents
에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조 Download PDFInfo
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Abstract
본 발명은 결함이 존재하는 제 1 에피택셜층 상에 제 2 에피택셜층을 성장시킴에 있어 제 2 에피택셜층 내에 생성되는 결함을 최소화하여 안정적인 광학적 특성 및 전기적 특성을 담보할 수 있는 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조에 관한 것으로서, 본 발명에 따른 에피택셜 성장 방법은 결함이 존재하는 제 1 에피택셜층을 준비하는 (a) 단계와, 상기 제 1 에피택셜층 상에 금속 양자점을 형성하는 (b) 단계와, 상기 금속 양자점이 표면 에너지의 차이에 의해 상기 제 1 에피택셜층의 스텝으로 이동하는 (c) 단계와, 상기 금속 양자점을 상기 제 1 에피택셜층의 격자상수에 상응하는 격자상수를 갖는 금속 양자점 반도체결정체로 변환시키는 (d) 단계 및 상기 제 1 에피택셜층 상에 제 2 에피택셜층을 성장시키는 (e) 단계를 포함하여 이루어지는 것을 특징으로 한다.
금속양자점, 양자점반도체결정체, 에피택셜
Description
본 발명은 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조에 관한 것으로서, 보다 상세하게는 결함이 존재하는 제 1 에피택셜층 상에 제 2 에피택셜층을 성장시킴에 있어 제 2 에피택셜층 내에 생성된 결함을 최소화하여 안정적인 광학적 특성 및 전기적 특성을 담보할 수 있는 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조에 관한 것이다.
단결정 기판 상에 새로운 단결정층을 형성하는 것을 에피택셜 성장(epitaxial growth)이라 하며, 이 때 형성되는 새로운 단결정층을 에피택셜층(epitaxial layer)이라 한다. 에피택셜 성장에 있어서, 단결정 기판과 에피택셜층은 동일한 물질(homoepitaxy) 또는 상이한 물질(heteroepitaxy)로 구성할 수 있으나, 두 경우 모두 단결정 기판의 물질과 에피택셜층의 물질의 격자상수가 동일하거나 유사해야 한다.
단결정 기판의 격자상수와 다른 격자상수를 갖는 물질을 에피택셜층으로 임계 두께(critical thickness) 이상으로 성장시키는 경우, 해당 에피택셜층에는 전위(dislocation), 마이크로 트윈(micro-twin) 등과 같은 결함이 필연적으로 발생하며, 이와 같은 에피택셜층 내의 결함은 후속의 공정을 통해 상기 에피택셜층 상에 형성되는 박막으로 전이되어 소자 전체의 광학적 특성 및 전기적 특성을 저하시키게 된다. 또한, 단결정 기판과 에피택셜층의 격자상수가 동일한 경우에도 단결정 기판의 표면 상태가 불량하면 후속의 에피택셜 성장에 영향을 끼쳐 결함 발생을 유발한다.
이에 따라, 최근 에피택셜층 내에 발생되는 결함을 제거하거나 결함의 밀도를 최소화하는 연구가 진행되고 있으며 대표적인 방법으로 1) 서로 다른 반도체의 겹을 쌓아 결함의 전이 방향을 바꾸어 후속층으로 전이되는 것을 억제하는 방법(도 1 참조), 2) 저온에서 에피택셜층을 삽입하여 결함의 전이를 억제하는 방법(도 2 참조), 3) 펜도 에피택시(Pendo epitaxy) 또는 ELOG(Epitaxial Lateral Over Growth)라고 일컬어지는 방법으로 금속 또는 타 물질을 이용하여 결함의 일부 전이를 억제하고, 성장층의 측면 성장(lateral growth)을 이용하여 양질의 에피택셜층을 형성하는 방법(도 3 참조), 4) 에피택셜층과 결정구조 및 격자상수가 유사한 물질층을 기판과의 사이에 삽입하여 억제하는 방법(도 4 참조)이 있다.
상기의 종래 기술에 따른 결함 전이 억제방법을 구체적으로 살펴보면, 먼저 도 1에 도시한 초격자를 이용한 격자결함의 농도를 감소시키는 방법은 전위(dislocation)의 버거 벡터(Burger`s vector)를 스트레인(strain)이나 물질 구성 의 변화를 주어서 막는 방법으로서, 이러한 방법을 사용하는 경우 격자결함의 농도가 매우 작은 경우에는 어느 정도 유효한 것으로 알려져 있으나, 그 농도가 크거나 결함의 정도가 큰 경우에는 효과 및 재현성이 떨어지는 것으로 알려져 있다. 이와 같은 초격자를 이용한 결함 전이 억제방법은 Erickson et al., J. Appl. Phys. 60, 1640(1986), Russell et al., Appl. Phys. Lett. 49, 942(1986), Umeno et al., Mat. Res. Soc. Symp. Proc., Vol. 67, 15(1986) 등에 기술되어 있다.
다음으로, 도 2에 도시한 저온 버퍼층을 이용한 격자결함 감소방법은 저온에서 얇은 버퍼층을 기판과 에피택셜층 사이에 삽입하여 전위(dislocation)의 전이를 억제하는 방법으로서 명확한 메카니즘이 밝혀져 있지는 않으나 일부 물질의 조합에서 우수한 에피택셜층을 형성하는 것으로 알려져 있다. 또한, 저온에서 성장함으로써 일종의 다결정 형태의 시드층(seed layer)을 형성하고 상기 시드층 상에 단결정이 형성되는 것으로 알려져 있으며, 사파이어(Al2O3) 상에 저온 GaN 또는 AlN의 시드층을 형성하고 상기 시드층 상에 에피택셜층을 형성하는 경우 및 GaAs 기판 상에 InSb를 형성하는 경우에 효과가 있다고 알려져 있다. 이와 같은 방법은 미국등록특허 US 5,290,393호 (Crystal growth method for gallium nitride-based compound semiconductor) 등에 기재되어 있다.
다음으로, 도 3에 도시한 펜도 에피택시(Pendo epitaxy) 또는 ELOG(Epitaxial Lateral Over Growth)라고 일컬어지는 방법은 GaN 등 발광소자의 성장시 격자결함을 줄이는 방법으로 주로 SiN 이나 금속 등을 사용하여 격자결함의 전이를 막고 기판과 수직 이외의 방향으로 에피택셜층의 성장을 유도함으로써 격자결함을 최소화시키는 방법이다. 그러나 여러 단계의 추가적인 공정이 요구되고, 결함이 없는 부분과 결함이 있는 부분으로 나뉘어 짐으로써 균일한 특성을 갖는 소자의 제작에 어려움이 있다. 펜도 에피택시(Pendo epitaxy) 방법은 미국등록특허 US 6,265,289호 (Methods of fabricating gallium nitride(GaN) semiconductor layers by lateral growth from sidewalls into trenches and GaN semiconductor structure fabricated thereby), Lei et al., Appl. Phys. Lett. 59(8), 944(1991) 등에 제시되고 있다.
마지막으로, 도 4에 도시한 격자상수가 유사한 버퍼층을 이용한 격자결함 억제 방법은 주로 GaAs 또는 InP 에피택셜층을 실리콘 단결정 기판 상에 결함 없이 성장시키기 위해 모토롤라 社 등에서 개발된 기술로서, 에피택셜층과 결정구조 및 격자상수가 유사한 버퍼층을 기판 상에 형성하고 상기 버퍼층 상에 에피택셜 성장을 진행하여 격자결함의 발생을 억제하는 방법이다. GaAs on Si의 경우 매우 우수한 결과가 모토롤라 등에서 공개된 바 있으나, 기판의 지름이 큰 경우에는 각 층의 열팽창계수 차이에 의하여 에피택셜층 내에 크랙(crack)이 발생하고 이로 인해 신뢰성 및 재현성이 떨어지는 단점이 있다. 또한, 버퍼층 형성시 별도의 증착 장비를 사용함에 따라 효율성이 저하되는 문제점이 있다. 버퍼층을 이용한 격자결함 억제 기술은 Ishiwara et al., Jpn. J. Appl. Phys. 25, L139(1986), Ishiwara et al., Jpn. J. Appl. Phys. 22, 1476(1983), 미국공개특허 US 2020030246호 (Structure and method for fabricating semiconductors structures and devices not lattice matched to the substrate) 등에 기재되어 있다.
이상 설명한 바와 같이, 종래 기술에 따른 결함 전이 억제방법은 에피택셜층 내의 결함을 최소화하는 방법으로 초격자층, 버퍼층과 같은 별도의 박막을 형성하거나 별도의 증착장비를 이용하는 방법을 제시하고 있어 공정이 복잡해지고 공정 효율이 저하되는 문제가 있다.
한편, 본 출원인은 한국등록특허 제833897호를 통해 제 1 에피택셜층에 양자점을 형성하고 상기 양자점에 의해 결함이 치유되는 기술을 제시한 바 있는데, 결함 치유 확률을 높이기 위해 보완책이 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 결함이 존재하는 제 1 에피택셜층 상에 제 2 에피택셜층을 성장시킴에 있어 제 2 에피택셜층 내에 생성되는 결함을 최소화하여 안정적인 광학적 특성 및 전기적 특성을 담보할 수 있는 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 에피택셜 성장 방법은 결함이 존재하는 제 1 에피택셜층을 준비하는 (a) 단계와, 상기 제 1 에피택셜층 상에 금속 양자점을 형성하는 (b) 단계와, 상기 금속 양자점이 표면 에너지의 차이에 의해 상기 제 1 에피택셜층의 스텝으로 이동하는 (c) 단계와, 상기 금속 양자점을 상기 제 1 에피택셜층의 격자상수에 상응하는 격자상수를 갖는 금속 양자점 반도체결정체로 변환시키는 (d) 단계 및 상기 제 1 에피택셜층 상에 제 2 에피택셜층을 성장시키는 (e) 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 (d) 단계는, 상기 금속 양자점을 제 1 에피택셜층과 반응시켜 상기 금속 양자점 반도체결정체로 변환시키거나, 상기 금속 양자점을 반응제와 반응시켜 상기 금속 양자점 반도체결정체로 변환시킬 수 있다. 이 때, 상기 반응제는 상기 제 1 에피택셜층을 구성하는 물질의 Ⅴ족 또는 Ⅵ족 음이온(anion)이 이용될 수 있 다. 또한, 상기 제 2 에피택셜층의 격자상수는 상기 제 1 에피택셜층의 격자상수에 상응한 크기를 갖거나 상기 제 1 에피택셜층과 제 2 에피택셜층 사이의 격자상부 부정합은 10% 이내일 수 있다.
상기 기판은 실리콘 단결정 기판, 실리콘 다결정 기판, 게르마늄 단결정, GaAs 단결정 기판, InAs 단결정 기판, GaN 단결정 기판, 사파이어 단결정 기판 중 어느 하나일 수 있으며, 상기 제 1 및 제 2 에피택셜층은 GaAs, AlAs, InAs, GaSb, AlSb, InSb, GaN, AlN, InN, GaP, AlP, InP, ZnO, MgO의 화합물로 구성된 삼원 화합물 반도체 또는 사원 화합물 반도체로 이루어지거나 상기 삼원 화합물 반도체 또는 사원 화합물 반도체가 적어도 2개 이상 적층된 구조로 이루어질 수 있다.
한편, 본 발명에 따른 에피택셜 적층 구조는 결함이 존재하는 제 1 에피택셜층과, 상기 제 1 에피택셜층의 스텝 상에 위치하여 상기 기판에 상응한 격자상수를 갖는 금속 양자점 반도체결정체 및 상기 제 1 에피택셜층 상에 형성되며 상기 제 1 에피택셜층에 상응하는 격자상수를 갖는 제 2 에피택셜층을 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조는 다음과 같은 효과가 있다.
기판 또는 에피택셜층의 결함 상에 형성되는 금속 양자점 반도체결정체가 해당 기판 또는 에피택셜층에 상응한 결정 구조를 가짐에 따라, 기판 또는 에피택셜 층 상의 결함이 후속의 공정을 통해 성장되는 에피택셜층으로 전이되는 것을 최소화할 수 있게 된다.
본 발명에 따른 에피택셜 성장 방법의 전체적인 공정은 결함이 존재하는 제 1 에피택셜층 상에 결함 전이가 최소화된 제 2 에피택셜층을 성장시키는 것이며, 결함 전이는 상기 제 1 에피택셜층 상에 형성된 금속 양자점 반도체결정체에 의해 억제된다. 또한, 상기 양자점 형성 재료와 상기 제 1 에피택셜층은 양호한 격자정합성을 갖는다. 여기서, 상기 제 1 에피택셜층은 기판이 될 수도 있다.
상기 제 1 에피택셜층 상의 결함은 전위(dislocation), 마이크로 트윈(micro twin)과 같은 격자결함이며, 상기 격자결함을 제거 또는 최소화하기 위한 방법으로 본 발명은 상기 제 1 에피택셜층 상에 금속 양자점(metal quantum dot)을 형성하고 해당 금속 양자점이 상기 제 1 에피택셜층의 결함 상에 위치하도록 한 다음, 상기 금속 양자점을 제 1 에피택셜층 또는 반응제와 반응시켜 금속 양자점 반도체결정체를 형성함으로써, 제 1 에피택셜층 상의 결함을 치유하고 이에 따라, 상기 제 1 에피택셜층 상에 형성되는 제 2 에피택셜층에 결함이 전이되는 것을 억제하는 것을 특징으로 한다.
이하에서는, 도면을 참조하여 본 발명에 따른 에피택셜 성장 방법을 상세히 설명하기로 한다. 도 5는 본 발명에 따른 에피택셜 성장 방법을 설명하기 위한 순 서도이고, 도 6은 본 발명에 따른 에피택셜 성장 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 5 및 도 6의 (a)에 도시한 바와 같이 결함이 존재하는 제 1 에피택셜층(602)을 준비한다(S501). 상기 제 1 에피택셜층(602)은 소정의 기판(601) 상에 형성되거나 제 1 에피택셜층(602) 자체가 기판이 될 수도 있다. 이하에서는, 제 1 에피택셜층(602)이 기판(601) 상에 구비되는 경우를 중심으로 설명하기로 한다. 여기서, 상기 제 1 에피택셜층(602)의 물질은 GaAs, AlAs, InAs, GaSb, AlSb, InSb, GaN, AlN, InN, GaP, AlP, InP, ZnO, MgO의 화합물로 구성된 이원 화합물 반도체, 삼원 화합물 반도체 또는 사원 화합물 반도체로 이루어지거나 상기 삼원 화합물 반도체 또는 사원 화합물 반도체가 적어도 2개 이상 적층된 구조로 이루어질 수 있다.
상기 기판(601)과 제 1 에피택셜층(602)은 격자상수가 서로 다르며 이 경우, 상기 기판(601)과 제 1 에피택셜층(602)의 격자상수가 서로 다름에 따라, 임계 두께 이상으로 성장되는 경우 기판(601) 상에 성장된 제 1 에피택셜층(602) 내에는 전위, 마이크로 트윈 등과 같은 결함(603)이 생성된다. 예를 들면, 면지수 (001)의 기판 상에 격자상수가 다른 제 1 단결정층을 성장시키게 되면 도 8에 도시한 바와 같이 기판의 결정 방향과 다른 {111} 방향으로 성장된 결함 즉, 마이크로 트윈이 발생하게 된다. 참고로, 도 8에 있어서 상단의 도면은 기판 상에 형성된 단결정층의 마이크로 트윈 부분을 나타낸 TEM(transmission electron microscopy) 사진이고, 하단의 도면은 상기 TEM 사진의 원자 배열을 연장선상에서 나타낸 도면이다. 또한, 도 9a의 AFM(atomic force microscopy) 사진을 참조하면 생성된 결함의 면적을 확인할 수 있으며, 도 9b에 도시한 바와 같이 전자이동도가 감소됨을 알 수 있다. 상기 제 1 에피택셜층(602)의 성장 두께가 커질수록 표면 스텝(surface step)이 커짐에 따라 상기 제 1 에피택셜층(602)은 100㎛ 이하의 두께로 성장시키는 것이 바람직하며, 성장 온도는 200∼1200℃로 설정할 수 있다.
한편, 도 8에서와 같은 마이크로 트윈의 결함이 생성된 상태에서 상기 제 1 단결정층 상에 상기 제 1 단결정층과 격자상수가 유사한 물질로 제 2 단결정층을 성장시키게 되면, 격자상수가 유사함에도 불구하고 상기 결함이 존재하는 부위 상에는 도 10a 및 도 10b에 도시한 바와 같이 제 2 단결정층이 성장되지 않는다. 결함이 존재하는 부위의 제 1 단결정층 상에 제 2 단결정층이 성장하지 않는 이유는 결함이 생성된 부위의 제 1 단결정층의 격자상수와 정상적으로 성장된 제 1 단결정층의 격자상수가 다르기 때문이다. 따라서, 제 1 단결정층의 결함이 제 2 단결정층으로 전이되는 것을 방지하기 위해서는 상기 제 1 단결정층 표면의 격자상수를 균일하게 유지하는 것이 요구된다.
본 발명은, 기판(601) 상에 형성된 제 1 에피택셜층(602)의 표면 전체의 격자상수를 균일하게 유지하기 위해 상기 제 1 에피택셜층(602) 상에 금속 양자점(604)을 형성하고 상기 금속 양자점(604)이 결함(603)이 존재하는 부위에 이동하도록 한 다음, 상기 금속 양자점(604)을 소정의 반응제와 반응시키거나 상기 제 1 에피택셜층(602)과 반응시켜 상기 제 1 에피택셜층(602)과 결정 구조가 유사한 금속 양자점 반도체결정체가 형성되도록 하여 해당 결함을 치유함으로써 상기 제 1 에피택셜층(602)의 표면 전체의 격자상수가 균일화시키는 방법을 제안한다.
구체적으로, 먼저 상기 제 1 에피택셜층(602) 상에 금속 양자점(604)을 형성한다(S502)(도 6의 (c) 참조). 상기 금속 양자점(604)으로 이용되는 물질은 상기 제 1 에피택셜층(602)보다 격자상수가 큰 것이 바람직하며, 상기 금속 양자점(604)은 진공증착법(evaporation) 또는 화학기상증착법 등을 이용하여 형성할 수 있다. 이 때, 상기 형성된 금속 양자점(604)은 자기조립(self-assembly)에 의해 상기 제 1 에피택셜층(602) 상에 배열된다. 참고로, 상기 금속 양자점(604)은 5nm∼10㎛의 크기를 갖는 것이 바람직하다.
상기 금속 양자점(604)으로 이용되는 물질은 상기 제 1 에피택셜층(602)이 실리콘(Si)인 경우 실리사이드(silicide) 반응이 가능한 금속이 될 수 있으며, 상기 제 1 에피택셜층(602)이 화합물 반도체인 경우에는 제 1 에피택셜층(602)을 구성하는 물질의 Ⅱ족 또는 Ⅲ족 양이온(cation)이 이용될 수 있다.
한편, 결함(603)이 존재하는 부위에 상응하는 제 1 에피택셜층(602) 표면(이하, 스텝(610)이라 칭함)은 정상적으로 성장한 제 1 에피택셜층(602) 표면보다 표면 에너지가 낮다. 이에 따라, 상기 제 1 에피택셜층(602) 상에 형성된 금속 양자점(604)은 상대적으로 표면 에너지가 낮은 상기 스텝(610) 상에 이동하게 된다(도 7 참조)(S503). 이를 통해 제 1 에피택셜층(602) 상의 결함은 1차적으로 치유된다.
상기 금속 양자점(604)이 상기 스텝(610) 상으로 이동된 상태에서, 상기 금속 양자점(604)을 금속 양자점 반도체결정체(605)로 변환시킨다(S504)(도 6의 (d) 참조). 세부적으로, 소정의 반응제 예를 들어, 제 1 에피택셜층(602)을 구성하는 물질의 Ⅴ족 또는 Ⅵ족 음이온(anion)을 공급하여 상기 반응제와 금속 양자점(604)을 반응시켜 금속 양자점 반도체결정체(605)를 형성하거나, 열처리를 통해 상기 금속 양자점(604)이 상기 제 1 에피택셜층(602)과 반응되도록 하여 금속 양자점 반도체결정체(605)를 형성할 수 있다. 이 때 형성되는 상기 금속 양자점 반도체결정체(605)는 상기 제 1 에피택셜층(602)의 결정 구조 즉, 격자상수와 유사한 격자상수 또는 격자구조를 갖게 되어 상기 제 1 에피택셜층(602) 상의 결함은 치유되며 이에 따라, 상기 제 1 에피택셜층(602) 표면 전체는 균일한 격자상수를 갖게 된다.
삭제
이상 설명한 바에 있어서, 기판 상에 제 1 에피택셜층을 성장시키고 상기 제 1 에피택셜층 상에 금속 양자점 및 금속 양자점 반도체결정체를 형성하는 과정을 설명하였으나, 상기 기판에 결함이 존재하는 경우 즉, 상기 기판이 다결정 기판일 경우에는 상기 다결정 기판 상에 금속 양자점 및 금속 양자점 반도체결정체를 순차적으로 형성하는 과정을 적용할 수도 있다.
한편, 상기 금속 양자점 반도체결정체(605)에 의해 상기 제 1 에피택셜층(602)의 결함이 치유된 상태에서 달리 말하여, 상기 제 1 에피택셜층(602) 표면 전체의 격자상수가 균일화된 상태에서 상기 제 1 에피택셜층(602)과 동일하거나 유사한 격자상수를 갖는 제 2 에피택셜층(606)을 성장시킨다(S505)(도 6의 (e) 참조). 이 때, 상기 제 1 에피택셜층(602) 내의 결함은 스텝(610) 상에 안착된 양자점(605)에 의해 전이가 방해됨에 따라, 상기 제 2 에피택셜층(606)은 결함이 최소화된 상태로 에피택셜하게 성장된다. 참고로, 상기 제 2 에피택셜층(606)의 물질로 GaAs, AlAs, InAs, GaSb, AlSb, InSb, GaN, AlN, InN, GaP, AlP, InP, ZnO, MgO의 화합물로 구성된 이원 화합물 반도체, 삼원 화합물 반도체 또는 사원 화합물 반도체가 이용되거나 상기 삼원 화합물 반도체 또는 사원 화합물 반도체가 적어도 2개 이상 적층된 구조가 이용될 수 있다. 또한, 상기 제 2 에피택셜층(606)과 제 1 에피택셜층(602)은 서로 다른 물질로 구성될 수 있으며, 이 경우 제 2 에피택셜층(606) 내의 결함을 최소화하기 위해 제 1 에피택셜층(602)과 제 2 에피택셜층(606)의 격자상수 부정합은 10% 이내로 한정되는 것이 바람직하다.
상기 제 1 에피택셜층 및 제 2 에피택셜층 내의 결함 농도를 최소화하기 위해 상기 제 1 에피택셜층 적층, 금속 양자점 형성, 금속 양자점 반도체결정체 형성, 제 2 에피택셜층 적층으로 이루어지는 일련의 단위 공정을 반복하여 실시할 수 있다.
상술한 바와 같은 본 발명의 일 실시예에 따라 제작된 에피택셜층의 적층 구조는 반도체 소자 등에 적용될 수 있으며, 이와 같은 반도체 소자는 회로, 시스템 등에 응용될 수 있다. 또한, 기판의 상부뿐만 아니라 기판의 하부면에도 상술한 바와 같은 에피택셜층의 적층 구조를 형성할 수 있으며, 이와 같은 적층 구조를 반도체 소자, 회로 및 시스템에 응용할 수 있다.
도 1 내지 도 4는 종래 기술에 따른 결함 전이 억제방법을 설명하기 위한 참고도.
도 5는 본 발명에 따른 에피택셜 성장 방법을 설명하기 위한 순서도.
도 6은 본 발명에 따른 에피택셜 성장 방법을 설명하기 위한 공정 단면도.
도 7은 본 발명의 일 실시예에 따라 양자점이 표면 에너지에 의해 스텝 상부로 이동하는 것을 나타낸 참고도.
도 8은 격자상수가 다른 기판 상에 성장한 단결정층의 결함을 나타낸 TEM 사진 및 원자배열도.
도 9a는 격자상수가 다른 기판 상에 성장한 단결정층의 표면을 나타낸 AFM 사진.
도 9b는 결함 면적에 따른 전자이동도 특성을 나타낸 그래프.
도 10a는 결함이 치유되지 않은 제 1 단결정층 상에 제 2 단결정층을 성장시킨 구조의 단면을 나타낸 TEM 사진.
도 10b는 제 1 단결정의 결함에 의해 제 2 단결정층이 부분적으로 성장하는 것을 나타낸 참고도.
Claims (12)
- 결함이 존재하는 제 1 에피택셜층을 준비하는 (a) 단계;상기 제 1 에피택셜층 상에 금속 양자점을 형성하는 (b) 단계;상기 금속 양자점이 표면 에너지의 차이에 의해 상기 제 1 에피택셜층의 스텝으로 이동하는 (c) 단계;상기 금속 양자점을 상기 제 1 에피택셜층의 격자상수에 일치하는 격자상수를 갖는 금속 양자점 반도체결정체로 변환시키는 (d) 단계; 및상기 제 1 에피택셜층 상에 제 2 에피택셜층을 성장시키는 (e) 단계를 포함하여 이루어지는 것을 특징으로 하는 에피택셜 성장 방법.
- 제 1 항에 있어서, 상기 (d) 단계는,상기 금속 양자점을 제 1 에피택셜층과 반응시켜 상기 금속 양자점 반도체결정체로 변환시키는 것을 특징으로 하는 에피택셜 성장 방법.
- 제 1 항에 있어서, 상기 (d) 단계는,상기 금속 양자점을 반응제와 반응시켜 상기 금속 양자점 반도체결정체로 변환시키는 것을 특징으로 하는 에피택셜 성장 방법.
- 제 3 항에 있어서, 상기 반응제는 상기 제 1 에피택셜층을 구성하는 물질의 Ⅴ족 또는 Ⅵ족 음이온(anion)인 것을 특징으로 하는 에피택셜 성장 방법.
- 삭제
- 제 1 항에 있어서, 상기 제 1 에피택셜층과 제 2 에피택셜층 사이의 격자상부 부정합은 10% 이내인 것을 특징으로 하는 에피택셜 성장 방법.
- 제 1 항에 있어서, 상기 금속 양자점은 5nm∼10㎛의 크기를 갖는 것을 특징으로 하는 에피택셜 성장 방법.
- 삭제
- 제 1 항에 있어서, 상기 제 1 에피택셜층은 기판으로 구성되며, 상기 기판은 실리콘 단결정 기판, 실리콘 다결정 기판, 게르마늄 단결정, GaAs 단결정 기판, InAs 단결정 기판, GaN 단결정 기판, 사파이어 단결정 기판 중 어느 하나인 것을 특징으로 하는 에피택셜 성장 방법.
- 제 1 항에 있어서, 상기 제 1 에피택셜층은 GaAs, AlAs, InAs, GaSb, AlSb, InSb, GaN, AlN, InN, GaP, AlP, InP, ZnO, MgO의 화합물로 구성된 삼원 화합물 반도체 또는 사원 화합물 반도체로 이루어지거나 상기 삼원 화합물 반도체 또는 사원 화합물 반도체가 적어도 2개 이상 적층된 구조로 이루어지는 것을 특징으로 하는 에피택셜 성장 방법.
- 제 1 항에 있어서, 상기 제 2 에피택셜층은 GaAs, AlAs, InAs, GaSb, AlSb, InSb, GaN, AlN, InN, GaP, AlP, InP, ZnO, MgO의 화합물로 구성된 삼원 화합물 반도체 또는 사원 화합물 반도체로 이루어지거나 상기 삼원 화합물 반도체 또는 사원 화합물 반도체가 적어도 2개 이상 적층된 구조로 이루어지는 것을 특징으로 하는 에피택셜 성장 방법.
- 결함이 존재하는 제 1 에피택셜층;상기 제 1 에피택셜층의 스텝 상에 위치하여 상기 제 1 에피택셜층에 일치하는 격자상수를 갖는 금속 양자점 반도체결정체; 및상기 제 1 에피택셜층 상에 형성되며 상기 제 1 에피택셜층에 일치하는 격자상수를 갖는 제 2 에피택셜층을 포함하여 이루어지는 것을 특징으로 하는 에피택셜층 적층 구조.
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