KR101019066B1 - 복합 세라믹 기판 - Google Patents

복합 세라믹 기판 Download PDF

Info

Publication number
KR101019066B1
KR101019066B1 KR1020087009190A KR20087009190A KR101019066B1 KR 101019066 B1 KR101019066 B1 KR 101019066B1 KR 1020087009190 A KR1020087009190 A KR 1020087009190A KR 20087009190 A KR20087009190 A KR 20087009190A KR 101019066 B1 KR101019066 B1 KR 101019066B1
Authority
KR
South Korea
Prior art keywords
ceramic substrate
substrate
composite
external terminal
ceramic
Prior art date
Application number
KR1020087009190A
Other languages
English (en)
Other versions
KR20080040057A (ko
Inventor
노부아키 오가와
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20080040057A publication Critical patent/KR20080040057A/ko
Application granted granted Critical
Publication of KR101019066B1 publication Critical patent/KR101019066B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0133—Elastomeric or compliant polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Inorganic Insulating Materials (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)

Abstract

종래의 복합 세라믹 기판은 머더 기판의 휨에 추종해서 세라믹 기판 전체가 휘기 때문에, 수동부품이나 능동부품 등의 실장부품이 실장되어 있는 세라믹 기판의 경우에는 이 실장부품이 세라믹 기판의 휨에 추종할 수 없고, 표면실장부품의 외부접속용 단자가 세라믹 기판의 전극으로부터 벗어나, 단선될 우려가 있었다. 본 발명의 복합 세라믹 기판(10)은 표면실장부품(11)이 탑재된 세라믹 기판(12)과, 이 세라믹 기판(12)에 형성된 배선 패턴(13)과 머더 기판(20)의 표면전극을 접속하기 위한 외부단자전극(14)과, 이 외부단자전극(14)을 단부면에서 지지하도록 수지로 형성된 볼록 형상의 다리부(15)를 구비하고, 외부단자전극(14)은 다리부(15) 내에 형성된 비어 홀 도체(15B)를 통해 배선 패턴(13)에 접속되어 있다.
복합 세라믹 기판

Description

복합 세라믹 기판{COMPOSITE CERAMIC SUBSTRATE}
본 발명은 복합 세라믹 기판에 관한 것이고, 더욱 상세하게는 회로 요소를 내장하고, 또한, 세라믹 기판과 수지층을 적층하여 이루어지는 복합 세라믹 기판에 관한 것이다.
종래의 이 종류의 기술로서는 특허문헌 1에 기재된 적층 전자부품이나 특허문헌 2에 기재된 고주파 반도체장치가 있다.
특허문헌 1에 기재된 적층 전자부품은 내부에 회로 요소를 개재시킨 상태로 복수의 절연성 시트를 적층하여, 대향하는 주면과 이 주면 사이를 연결하는 측면으로 이루어지는 적층체를 구성하고, 이 적층체의 외표면에 상기 회로 요소에 전기적으로 접속된 복수의 외부전극을 구비하고, 이 외부전극을 통해 회로 기판에 실장되는 적층 전자부품에 있어서, 상기 적층체의 상기 회로 기판측으로 향하는 면의 적어도 거의 중앙부에 오목부를 형성한 것이다. 이렇게 적층체의 회로 기판(구체적으로는 가요성을 갖는 프린트 기판)측의 면에 오목부를 형성함으로써 회로 기판이 만곡했을 경우라도, 프린트 기판의 만곡면이 적층체의 회로 기판측의 면에 접촉하지 않기 때문에 적층체로의 프레싱업 포스(pressing-up force)가 회피되어, 적층체의 프린트 기판으로부터의 이탈이나 적층체의 파손을 방지하고 있다.
특허문헌 2에 기재된 고주파 반도체장치는 세라믹 기판의 하부에 에폭시 수지와 무기충전물로 이루어지는 복합 수지재료층이 형성되어, 그 복합 수지재료층의 하부는 평탄한 형상을 갖고, 또한, 외부접속용 전극이 형성되고, 상기 복합 수지재료층의 내부에는 세라믹 기판에 접속된 반도체소자나 수동부품을 매설해서 이루어진 것이다. 이러한 구성에 의해, 기판 하면을 실장영역으로서 활용할 수 있고, 실장밀도를 향상시켜, 또한, 복합 수지재료층 내에 반도체소자나 수동부품을 매설함으로써, 내기계적 특성, 내습성 등의 신뢰성을 향상시키고 있다.
특허문헌 1 : 일본 특허 공개 평9-186042호 공보
특허문헌 2 : 일본 특허 공개 2003-124435호 공보
그러나, 특허문헌 1에 기재된 적층 전자부품의 경우에는 중앙부분에 오목부를 형성함으로써 프레싱업 포스를 회피할 수 있지만, 프린트 기판이 휘어짐에 따라 적층체 전체가 휘고, 적층체의 상면 또는 상하 양면에 표면실장부품이 실장되어 있지 않은 적층체의 경우에는 문제가 안되지만, 수동부품이나 능동부품 등의 실장부품이 실장되어 있는 적층체의 경우에는 이 실장부품이 적층체의 휨에 추종할 수 없고, 표면실장부품의 외부접속용 단자가 적층체 표면의 전극으로부터 분리되어 단선될 우려가 있었다.
또한, 특허문헌 2에 기재된 고주파 반도체장치의 경우에는 세라믹 기판의 하면이나 상면에 능동부품이나 수동부품 등의 표면실장부품을 실장함으로써, 기판부품의 소형화가 가능하게 되지만, 이 경우에도 프린트 기판의 휨에 추종해서 세라믹 기판이 휘기 때문에, 표면실장부품이 세라믹 기판의 휨에 추종할 수 없고, 특허문헌 1의 적층 전자부품의 경우와 마찬가지로, 실장부품의 외부접속용 단자가 적층체 표면의 전극으로부터 분리되어, 단선된다고 하는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 머더 기판(motherboard)의 휨에 기인하는 복합 세라믹 기판의 머더 기판으로부터의 분리에 의한 단선이나 이탈을 방지함과 아울러, 복합 세라믹 기판 자체의 표면실장부품과 기판으로부터의 분리에 의한 단선이나 표면실장부품의 손상을 방지할 수 있는 복합 세라믹 기판을 제공하는 것이다.
본 발명의 청구항 1에 기재된 복합 세라믹 기판은 표면실장부품이 탑재된 세라믹 기판과, 이 세라믹 기판에 형성된 배선 패턴과 머더 기판의 표면전극을 접속하기 위한 외부단자전극과, 이 외부단자전극을 단부면에서 지지하도록 수지로 형성된 볼록 형상의 다리부와, 이 다리부 내에 형성되고 또한, 상기 외부단자전극과 상기 배선 패턴을 접속하는 비어 홀 도체(via-hole conductor)를 구비한 것을 특징으로 한다.
또한, 본 발명의 청구항 2에 기재된 복합 세라믹 기판은 청구항 1에 기재된 발명에 있어서, 상기 표면실장부품은 상기 세라믹 기판의 제 1 주면 및/또는 제 2 주면에 탑재되고, 상기 볼록 형상의 다리부는 상기 세라믹 기판의 제 2 주면에 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 3에 기재된 복합 세라믹 기판은 청구항 2에 기재된 발명에 있어서, 상기 볼록 형상의 다리부는 상기 세라믹 기판의 제 2 주면의 주변부에 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 4에 기재된 복합 세라믹 기판은 청구항 1에 기재된 발명에 있어서, 상기 외부단자전극은 하나의 상기 볼록 형상의 다리부의 단부면에서 복수 지지되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 5에 기재된 복합 세라믹 기판은 청구항 4에 기재된 발명에 있어서, 상기 외부단자전극은 상기 세라믹 기판의 제 2 주면의 코너부에는 배치되지 않고 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 6에 기재된 복합 세라믹 기판은 청구항 5에 기재된 발명에 있어서, 상기 코너부는 상기 외부단자전극이 배치되어 있는 높이보다도 낮게 되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 7에 기재된 복합 세라믹 기판은 청구항 2 ~ 청구항 6 중 어느 한 항에 기재된 발명에 있어서, 상기 제 2 주면에 탑재되는 상기 표면실장부품은 상기 볼록 형상의 다리부의 사이에 탑재되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 8에 기재된 복합 세라믹 기판은 청구항 7에 기재된 발명에 있어서, 상기 표면실장부품은 상기 볼록 형상의 다리부를 형성하는 수지와 동일한 수지로 피복되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 9에 기재된 복합 세라믹 기판은 청구항 8에 기재된 발명에 있어서, 상기 볼록 형상의 다리부와 상기 표면실장부품을 피복하는 수지의 사이에 라운드부(round portion)가 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 10에 기재된 복합 세라믹 기판은 청구항 8에 기재된 발명에 있어서, 상기 표면실장부품을 피복하는 수지의 표면에는 슬릿이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 11에 기재된 복합 세라믹 기판은 청구항 1 ~ 청구항 6 중 어느 한 항에 기재된 발명에 있어서, 상기 볼록 형상의 다리부의 에지(edge)에는 라운드부가 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 12에 기재된 복합 세라믹 기판은 청구항 1 ~ 청구항 6 중 어느 한 항에 기재된 발명에 있어서, 상기 비어 홀 도체는 가요성을 갖는 도 전성 수지에 의해 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 13에 기재된 복합 세라믹 기판은 청구항 1 ~ 청구항 6 중 어느 한 항에 기재된 발명에 있어서, 상기 세라믹 기판은 복수의 저온소결 세라믹층을 적층하여 이루어진 세라믹 다층기판인 것을 특징으로 한다.
또한, 본 발명의 청구항 14에 기재된 복합 세라믹 기판은 청구항 1 ~ 청구항 6 중 어느 한 항에 기재된 발명에 있어서, 상기 표면실장부품은 어레이(array) 상의 외부단자전극을 갖는 것을 특징으로 한다.
본 발명의 청구항 1 내지 청구항 14에 기재된 발명에 의하면, 머더 기판의 휨에 기인하는 복합 세라믹 기판의 머더 기판으로부터의 분리에 의한 단선이나 이탈을 방지함과 아울러, 복합 세라믹 기판 자체의 표면실장부품과 기판으로부터의 분리에 의한 단선이나 표면실장부품의 손상을 방지할 수 있는 복합 세라믹 기판을 제공할 수 있다.
이하, 도 1~도 15에 나타낸 각 실시형태에 의거하여 본 발명을 설명한다.
제 1 실시형태
본 실시예의 복합 세라믹 기판(10)은 예컨대, 도 1의 (a), (b)에 도시된 바와 같이, 표면실장부품(11)이 탑재된 세라믹 기판(12)과, 세라믹 기판(12)에 형성된 배선 패턴(13)과 머더 기판(20)의 표면전극(21)을 접속하기 위한 복수의 외부단자전극(14)과, 이 외부단자전극(14)을 단부면에서 지지하도록 수지로 형성된 볼록 형상의 다리부(15)와, 이 다리부(15) 내에 형성되고 또한 복수의 외부단자전극(14)과 배선 패턴(13)을 접속하는 비어 홀 도체(15B)를 구비하고 있다. 표면실장부품(11)은 세라믹 기판(12)의 제 1 주면(이하, 「상면」이라 칭함)에 탑재되고, 외부단자전극(14)은 세라믹 기판(12)의 제 2 주면 (이하, 「하면」이라 칭함)측에 형성되어 있다.
표면실장부품(11)으로서는 예컨대, 콘덴서, 인덕터, 저항 등의 수동부품이나 반도체소자, 갈륨 비소 반도체소자 등의 능동소자가 탑재되어 있다. 이 표면실장부품(11)은 땜납 또는 도전성 수지(11A)에 의해 세라믹 기판(12) 상면에 접합해서 실장되거나 또는, Au, Al, Cu선을 통해 와이어 본딩(wire bonding)함으로써 실장되어 있다.
세라믹 기판(12)은 1매의 세라믹 그린 시트(ceramic green sheet)를 소성하여 형성된 것이어도 좋고, 복수매의 세라믹 그린 시트의 적층체를 소성하여 형성된 세라믹 다층기판이어도 좋다. 따라서, 이하에서는 세라믹 다층기판에도 부호 「12」를 붙여서 설명한다. 도 1에 도시된 바와 같이 세라믹 기판(12)이 세라믹 다층기판으로 형성되어 있을 경우에는 세라믹 다층기판(12)은 도 1의 (a), (b)에 도시된 바와 같이, 복수의 세라믹층(12A)가 적층되어 형성되어 있다.
세라믹 기판(12)은 저온소결 세라믹(LTCC : Low Temperature Co-fired Ceramic)재료를 소성하여 이루어지는 것이 바람직하다. 저온소결 세라믹 재료는 1050℃ 이하의 온도에서 소결 가능하며, 비저항(比抵抗)이 작은 은이나 구리 등과 동시 소성이 가능한 세라믹 재료이다. 구체적으로는 알루미나 또는 포스터라이 트(forsterite) 등의 세라믹 분말에 붕규산계 유리(borosilicate glass)를 혼합해서 이루어진 유리 복합계 LTCC 재료, ZnO-MgO-Al203-SiO2계의 결정화 유리를 이용한 결정화 유리계 LTCC 재료, BaO-Al203-SiO2계 세라믹 분말이나 Al2O3-CaO-SiO2-MgO-B2O3계 세라믹 분말 등을 이용한 비유리계 LTCC 재료 등을 들 수 있다. 세라믹 기판(13)의 재료로서 저온소결 세라믹 재료를 사용함으로써, 배선 패턴(13)에 Ag 또는 Cu 등의 저저항이며 저융점을 가지는 금속을 사용할 수 있고, 세라믹 기판(12)과 배선 패턴(13)을 1050℃ 이하의 저온에서 동시 소성 할 수 있다.
세라믹 기판(12)이 도 1의 (a), (b)에 도시된 바와 같이 세라믹 다층기판(12)으로 형성되어 있을 경우에는 세라믹 다층기판(12)에 형성된 배선 패턴(13)은 도 1(a)에 도시된 바와 같이, 세라믹층(12A)의 면을 따라 형성된 면내 도체(13A)와, 상하의 면내 도체(13A)를 접속하는 비어 홀 도체(13B)로 형성되어 있다. 배선 패턴(13) 중, 세라믹 다층기판(12)의 상하 양면에 각각 형성된 면내 도체(13A)는 표면전극(13A)으로서 형성되어 있다. 배선 패턴(13)은 예컨대, Ag 또는 Cu 등의 도전성 금속을 주성분으로서 포함하는 것이 바람직하고, 면내 도체(13A)와 비어 홀 도체(13B)는 동일한 금속성분으로 형성된 것이어도 좋고, 다른 금속성분에 의해 형성된 것이어도 좋다.
그러나, 외부단자전극(14)은, 도 1의 (a), (b)에 도시된 바와 같이, 세라믹 다층기판(12)의 하면으로부터 돌출해서 형성된 다리부(15)의 돌출 단부면[머더 기판(20)의 표면전극(21)과의 접합면]에 형성되어 있다. 이 다리부(15)는 수지 부(15A)와, 수지부(15A)를 관통하는 비어 홀 도체(15B)를 갖고, 예컨대, 세라믹 다층기판(12)의 주변부의 복수 개소에 형성되어 있다. 비어 홀 도체(15B)는 세라믹 다층기판(12)의 하면에 형성된 표면전극(면내 도체)(13A)과 외부단자전극(14)을 전기적으로 접속하고 있다. 또한, 세라믹 다층기판(12)의 배선 패턴(13)과 머더 기판(20)의 표면전극(21)을 접속하기 위한 외부단자전극(14)은 후술하는 바와 같은 금속박으로 형성해도 좋지만, 다리부(15) 내의 비어 홀 도체(15B)의 단부면을 그대로 외부단자전극으로서 이용할 수도 있다. 또한, 비어 홀 도체(15B)는 세라믹 다층기판(12)의 비어 홀 도체(13B)와 직접 접속되어 있어도 좋다.
외부단자전극(14)은 예컨대, 구리 등의 금속박에 의해 형성되어 있는 것이 바람직하다. 외부단자전극(14)을 금속박에 의해 형성함으로써, 외부단자전극(14)을 저저항으로 낮은 가격에 형성할 수 있다. 또한, 외부단자전극(14)의 수지측을 거칠게 함으로써 외부단자전극(14)을 보다 강고하게 다리부(15)에 접합할 수 있다. 외부단자전극(14)이 막이 두꺼운 전극이 아니라 동박(銅箔) 등의 금속박으로 하는 것은 외부단자전극(14)이 수지층측, 즉, 복합 수지제의 다리부(15) 내에 있어서 소성 할 수 없는 것과, 동박과 수지의 조합에는 프린트 배선기판의 제법을 사용할 수 있기 때문이다.
다리부(15)를 형성하는 수지부(15A)는 특히 제한되지 않지만, 수지재료와 무기 필러(inorganic filler)를 혼합한 복합 수지재료에 의해 형성되어 있는 것이 바람직하다. 수지재료로서는 특히 제한되지 않지만, 예컨대, 열경화성 수지나 광경화성 수지를 사용할 수 있고, 에폭시 수지, 페놀 수지, 시아네이트(cyanate) 수지 등 의 열경화성 수지를 바람직하게 사용할 수 있다. 또한, 무기 필러로서는 특히 제한되지 않지만, 금속분말은 도전성이 있어서 수지부의 절연성을 저해할 우려가 있기 때문에, 절연성이 있는 것, 예컨대, Al2O3, SiO2, TiO2 등을 바람직하게 사용할 수 있다.
다리부(15)를 형성하는 비어 홀 도체(15B)는 수지부(15A)가 휘었을 때에 추종할 수 있게 가요성을 갖는 것이 바람직하고, 예컨대, 땜납 또는 도전성 수지에 의해 형성되어 있는 것이 바람직하다. 도전성 수지는 특히 한정되지 않지만, 도전성 수지로서는 예컨대, Au, Ag, Cu, Ni 등의 금속입자와 에폭시 수지, 페놀 수지, 시아네이트 수지 등의 열경화성 수지를 혼합한 것을 이용할 수 있다. 다리부(15)의 두께(높이)는 세라믹 다층기판(12)의 면적이나 수지재료의 종류 등에도 의거하지만, 머더 기판(20)의 휨을 세라믹 다층기판(12)에 영향을 주지 않도록 함과 아울러 다리부(15) 자체의 강도를 유지하기 위해서, 30~500㎛가 바람직하고, 30~300㎛가 보다 바람직하다.
이어서, 본 실시형태의 복합 세라믹 기판은 이하에 설명하는 요령으로 제조할 수 있다. 또한, 도 2의 (a)~(e)은 복합 세라믹 기판의 제조 공정의 개요를 나타낸 도면이다.
(1) 세라믹 그린 시트의 제작
본 실시형태에서는 우선, 예컨대, 중심입경 1.0㎛의 알루미나 입자를 55 중량부와, 중심입경 1.0㎛의 연화점 600℃의 붕규산유리를 45 중량부의 비율로 혼합 하고, 이 혼합물에 유기용매, 분산제, 유기바인더(organic binder) 및 가소제(plasticizer)를 첨가해서 슬러리(slurry)를 조제한 후, 이 슬러리를 폴리에틸렌테레프탈레이트계 수지로 이루어진 캐리어 필름(carrier film) 상에 도포하여, 두께가 10~200㎛ 정도의 저온소결 세라믹 재료로 이루어진 세라믹 그린 시트를 제작한다.
이어서, 레이저 가공이나 펀칭 가공에 의해 직경이 0.1㎜ 정도의 비어 홀을 형성한 세라믹 그린 시트를 평활한 지지대 상에 밀착시킨 상태로, Ag 분말 또는 Cu 분말을 주성분으로 하는 금속분말, 열경화성 수지, 유기용제를 혼련한 도전성 페이스트(paste)를, 캐리어 필름측으로부터 스퀴지(squeegee)를 사용하여, 세라믹 그린 시트의 비어 홀 도체용 구멍 내에 압입함과 동시에, 여분의 도전성 페이스트를 스크래칭하여 비어 홀 도체용 비어 페이스트층을 형성한다. 이때, 지지대에 흡인 기구를 부설해서 비어 홀 내를 부압(負壓)함으로써, 비어 홀 내에 전극 페이스트를 확실하게 충전할 수 있다. 그리고, 각 세라믹 그린 시트에 도전성 페이스트를 각각 스크린 인쇄에 의해 소정 패턴으로 인쇄하고, 건조한 후, 면내 도체나 비어 홀 도체로 되는 인쇄 페이스트층이나 도체 페이스트층을 배선 패턴층으로서 형성한다.
(2) 세라믹 다층기판의 제작
배선 패턴층이 형성된 세라믹 그린 시트를 소정의 순서를 따라서 적층하여 적층체를 얻은 후, 압력 0.1~1.5㎫, 온도 40도~100℃로 세라믹 그린 시트 끼리를 압착하여, 생 적층체(green laminate)를 얻는다. 이 생 적층체의 바인더 제거 처리를 행한 후, 이 적층체를 배선 패턴층으로서 Ag계를 채용할 경우에는 공기중에서 850℃ 전후, Cu계를 채용할 경우에는 N2 분위기 중에서 950℃ 전후로 소성을 행하여 도 2의 (a)에 도시된 세라믹 다층기판(12)을 얻는다. 그 후, 필요에 따라 상하의 전극 상에 Ni/Sn 또는 Ni/Au 등을 습식 도금 등의 수법으로 성막(成膜)한다.
(3) 외부단자전극의 제작
여기에서는 종래 공지의 에칭법에 의해 동박의 가공을 행하여 실장용 외부단자전극(14)을 제작할 수 있다. 즉, 캐리어 필름 상에 두께 10~40㎛ 정도의 동박을 부착하고 포토레지스트 도포, 노광, 현상, 에칭 및 레지스트 막의 박리에 의해 동박의 패터닝을 행하여 도 2의 (b)에 도시된 바와 같이 외부단자전극(14)을 제작한다.
(4) 다리부용 수지 시트의 제작
우선, 다리부(15)를 제작하기 위한 수지 시트를 제작한다. 즉, 예컨대, 에폭시 수지, 페놀 수지, 시아네이트 수지 등의 열경화성 수지와, 예컨대, Al2O3, SiO2, TiO2 등의 무기 필러를 혼합한 복합 수지재료를 각각 닥터 블레이드법에 의해 캐리어 필름 상에 시트 상으로 형성하고, 도 2의 (c)에 나타낸 반경화 상태(B스테이지)의 수지 시트(15''A)를 제작한다. 이때, 이것들을 열처리함으로써 에폭시계 열경화성 수지의 가교 반응을 진행시키고, 에폭시계 열경화성 수지가 캐리어 필름 상에서 흘러 나가지 않는 정도의 점도로 조정한다. 또한, 최적의 열처리 시간은 열경화성 수지의 특성에 따라 다르다.
(5) 다리부의 제작
이어서, 이 수지 시트(15''A)에, 레이저 등으로 비어 홀을 소정 개소에 형성하고, 도 2의 (c)에 도시된 바와 같이 비어 홀 내에 땜납 또는 도전성 수지를 비어 홀 도체(15B)로서 충전한다. 이 수지 시트(15''A)를 소정 매수 제작한 후, 각 수지 시트(15''A)에 대해서 레이저 가공이나 펀칭 가공 등에 의해 소망하는 형상(다리부형상)으로 수지 시트(15''A)[동도면의 (d)참조]를 가공해서 소정 매수의 적층을 반복하여 다리부(15)에 필요한 두께를 얻는다. 이때, 수지 시트(15''A)를 소정 매수 적층한 후에 레이저 가공이나 펀칭 가공을 행해도 좋다. 비어 홀 도체(15B)로서 땜납을 사용하는 경우에는 땜납과 세라믹 다층기판(12)의 하면의 면내 도체(12A)나 외부단자전극(14)의 접합에는 리플로우(reflow) 공정이 이용된다. 즉, 세라믹 다층기판(12)에 다리부(15)를 라미네이팅(laminating)한 후에 리플로우 해도 좋고, 또는, 표면실장부품의 실장후에 리플로우해서 표면실장부품의 실장후의 리플로우와 동시에 용융 및 접합을 행할 수도 있다.
(6) 복합 세라믹 기판의 제작
도 2의 (e)에 도시된 바와 같이, 외부단자전극(14), 다리부(15), 및 세라믹 다층기판(12)의 순으로 아래쪽에서 윗쪽을 향해서 위치 결정을 행한 후에 적층, 가열, 및 가압에 의한 라미네이팅 가공을 실시한다. 즉, 세라믹 다층기판(12)의 하면에, 다리부(15)를, 또한, 그 다리부(15)의 하면에 외부단자전극(14)을 부착함으로써, 도 1의 (a)에 도시된 복합 세라믹 기판(10)을 제작한다. 이때, 다리부(15)의 형태를 유지하고, 확실하게 세라믹 다층기판(12)에 접합하기 위해서, 등방압 프레스 공법(cold isostatic pressing)을 채용해서 세라믹 다층기판(12)과 다리부(15) 및 외부단자전극(14)을 압착한다. 합체 후의 복합 세라믹 기판(12) 및 다리부(15)를 예컨대, 170℃에서 1시간 열처리를 행하여 다리부(15)의 수지부(15A)의 본 경화(main curing) 처리를 행할 수 있다. 이어서, 표면실장부품(11)을 세라믹 다층기판(12)의 상면에 땜납 또는 도전성 수지를 사용하여 실장함으로써, 본 실시형태의 복합 세라믹 기판(10)을 모듈 부품으로서 얻을 수 있다. 복합 세라믹 기판(10)의 외부단자전극(14)은 실장시에 솔더 필러(solder filler)가 없는 LGA(land grid array)구조(도 7 참조)로서 구성되어 있다.
여기에서, 다리부(15)의 두께, 즉 세라믹 다층기판(12)으로부터의 돌출 치수는 예컨대, 세라믹스 다층기판(12)이 □10㎜(10 square ㎜)인 경우에는 50㎛ 이상이면 그 기능을 발휘한다. 다리부(15)의 돌출 치수는 세라믹 다층기판(12)의 사이즈에 입각해서 적절히 변경할 필요가 있고, 세라믹 다층기판(12)의 사이즈가 작으면 작아도 좋고, 반대로 세라믹 다층기판(12)의 사이즈가 크면 크게 해도 좋다. 다리부(15)는 세라믹 다층기판(12)의 하면의 주변부를 따라 형성되는 것이 바람직하다. 세라믹 다층기판(12)의 하면의 주변부를 따라 다리부(15)를 형성함으로써, 머더 기판(20)으로의 실장을 안정시켜, 신뢰성을 향상시킬 수 있다.
본 실시형태의 복합 세라믹 기판(10)을, 마운터(mounter)를 사용하여 머더 기판(20)에 실장할 경우에는 미리 도 3(a)에 도시된 바와 같이 복합 세라믹 기판(10) 상면의 표면실장부품(11)에 케이스(16)를 씌워 두고, 마운터에 의한 복합 세라믹 기판(10)을 취급하기 쉽게 해 두는 것이 바람직하다. 케이스(16)로서는 특히 제한되지 않지만, 예컨대, 양백(洋白, white metal)이나 인 청동(phosphor bronze) 등의 금속재료를 이용할 수 있다.
또한, 동일한 목적으로, 도 3(b)에 도시된 바와 같이, 복합 세라믹 기판(10) 상면 전면에 열경화성 수지를 주성분으로 하는 복합 수지재료를 코팅하고, 표면실장부품(11)을 피복하는 수지층(17)을 형성해도 좋다. 이 경우, 사용하는 수지층(17)의 열팽창계수와 다리부(15)를 형성하는 수지부(15A)의 열팽창계수를 거의 동일하게 하는 것이 바람직하다. 이것에 의해 리플로우 공정 등의 열처리 공정에서의 복합 세라믹 기판(10) 자체의 휘어짐이나 크래킹(cracking)을 방지할 수 있다. 따라서, 수지층(17)으로서는 열경화성 수지 단독이 아니고, 상술한 바와 같이 다리부(15)의 수지부(15A)와 동일한 복합 수지재료에 의해 형성되어 있는 것이 바람직하다. 다리부(15)의 수지부(15A)와 수지층(17)을 동일한 복합 수지재료에 의해 형성함으로써, 복합 세라믹 기판(10) 자체의 휘어짐이나 크래킹을 보다 확실하게 방지할 수 있다.
마운터를 써서 복합 세라믹 기판(10)을 모듈 부품으로서 프린트 배선기판 등의 머더 기판(20)에 실장하면 도 1의 (a)에 도시된 바와 같이, 복합 세라믹 기판(10)은 외부단자전극(14)을 통해 머더 기판(20)의 표면전극(21)에 대하여 전기적으로 접속된다. 그리고, 도 1의 (b)에 과장해서 도시된 바와 같이 머더 기판(20)이 휘어도 다리부(15)가 가요성을 갖기 때문에, 동도면에 도시된 바와 같이 머더 기판(20)의 휨에 추종해서 세라믹 다층기판(12) 자체는 변형되지 않는다. 따라서, 종래와 같이 세라믹 다층기판(12)이 손상되거나, 도 1의 (c)에 도시된 바와 같이 표면실장부품(11)의 일부가 세라믹 다층기판(12)으로부터 벗어나 단선되거나, 이탈할 우려도 없다.
이상 설명한 바와 같이 본 실시형태에 의하면, 표면실장부품(11)이 탑재된 세라믹 다층기판(12)과, 세라믹 다층기판(12)의 배선 패턴(13)과 머더 기판(20)의 표면전극(21)을 접속하기 위한 외부단자전극(14)과, 외부단자전극(14)을 단부면에서 지지하도록 복합 수지재료로 형성된 볼록 형상의 다리부(15)와, 이 다리부(15) 내에 형성되고 또한 외부단자전극(14)과 배선 패턴(13)을 접속하는 비어 홀 도체(15B)를 구비하고 있기 때문에, 도 1(b)에 도시된 바와 같이 머더 기판(20)이 휘었을 때에, 다리부(15)가 머더 기판(20)에 추종해서 휠 수 있고, 세라믹 다층기판(12) 자체의 휨을 막을 수 있다. 이것에 의해, 복합 세라믹 기판(10) 자체가 머더 기판(20)으로부터 벗어나서 단선되거나, 도 1의 (c)에 도시된 바와 같이 표면실장부품(11)이 세라믹 다층기판(12)으로부터 벗어나서 단선되거나, 표면실장부품(11) 자체가 손상되지 않고, 신뢰성을 각별히 높일 수 있다.
제 2 실시형태
본 실시형태의 복합 세라믹 기판(10A)은 예컨대, 도 4의 (a)에 도시된 바와 같이, 제 1 실시형태의 복합 세라믹 기판(10)과는 반대로 세라믹 다층기판(12)의 하면에만 표면실장부품(11B)이 실장되어 있는 것 이외는 제 1 실시형태의 복합 세라믹 기판(10)과 마찬가지로 구성되어 있다.
본 실시형태의 복합 세라믹 기판(10A)을 제조할 경우에는 제 1 실시형태의 경우와 마찬가지로 세라믹 다층기판(12)을 제작한 후, 세라믹 다층기판(12)의 하면에 표면실장부품(11B)을 실장하고, 이어서, 제 1 실시형태와 마찬가지의 요령으로 다리부(15) 및 외부단자전극(14)을 제작하고, 이 양자(14, 15)를 표면실장부품(11)의 외측에 위치시켜서 세라믹 다층기판(12)에 부착함으로써 복합 세라믹 기판(10A)을 제조할 수 있다.
본 실시형태에서는 표면실장부품(11B)을 다리부(15)와 마찬가지로 세라믹 다층기판(12)의 하면에 실장하는 관계상, 다리부(15)는 가장 돌출 치수(두께)가 큰 표면실장부품(11B)보다도 아래쪽으로 돌출하도록 형성되어 있다.
따라서, 본 실시형태에 의하면, 세라믹 다층기판(12)의 다리부(15) 사이의 공간을 유효하게 이용하여 표면실장부품(11B)을 실장하고 있기 때문에, 제 1 실시형태와 마찬가지의 작용 효과를 기할 수 있는 것 이외에, 복합 세라믹 기판(10A)의 크기와 높이를 감소시킬 수 있다. 또한, 머더 기판(20)이 휘어도 다리부(15)가 머더 기판(20)에 추종해서 휠 수 있고, 세라믹 다층기판(12) 자체의 휨을 방지하여, 도 4의 (b)에 도시된 바와 같이 표면실장부품(11B)이 세라믹 다층기판(12)으로부터 벗어나서 단선되거나, 표면실장부품(11) 자체가 손상되지 않고, 신뢰성을 각별히 높일 수 있다.
제 3 실시형태
본 실시형태의 복합 세라믹 기판(10B)은 예컨대, 도 5에 도시된 바와 같이, 제 2 실시형태에 있어서의 세라믹 다층기판(12)의 하면뿐만 아니라 상면에도 표면실장부품(11)이 실장되어 있는 것 이외는 제 2 실시형태의 복합 세라믹 기판(10A)과 마찬가지로 구성되어 있다.
본 실시형태의 복합 세라믹 기판(10B)을 제조할 경우에는 제 2 실시형태의 경우와 마찬가지로 세라믹 다층기판(12)의 하면에 표면실장부품(11B)을 실장한 후, 제 1, 제 2 실시형태와 마찬가지의 요령으로 다리부(15) 및 외부단자전극(14)을 제작하고, 이 양자(14, 15)를 표면실장부품(11B)의 외측에 위치시켜서 세라믹 다층기판(12)에 부착하고, 이어서, 제 1 실시형태와 마찬가지의 요령으로 세라믹 다층기판(12)의 상면에 표면실장부품(11)을 실장함으로써 복합 세라믹 기판(10B)을 제조할 수 있다. 이때, 세라믹 다층기판(12)의 상면과 하면의 표면실장부품(11, 11A)은 각각 요구되는 기능에 따라서 적절히 선택해서 실장할 수 있다.
따라서, 본 실시형태에 의하면, 세라믹 다층기판(12)의 상면에 표면실장부품(11)을 실장함과 아울러 세라믹 다층기판(12)의 다리부(15) 사이의 공간을 유효하게 이용하여 표면실장부품(11B)을 실장하고 있기 때문에, 제 1, 제 2 실시형태와 마찬가지의 작용 효과를 기할 수 있는 것 이외에, 고밀도실장에 의한 고기능화를 실현할 수 있다.
제 4 실시형태
본 실시형태의 복합 세라믹 기판(10C)은 예컨대, 도 6의 (a), (b)에 도시된 바와 같이, 제 2 실시형태에 있어서의 세라믹 다층기판(12)의 하면에 실장된 표면실장부품(11B)을 복합 수지층(18)으로 피복한 것 이외는 제 2 실시형태의 복합 세라믹 기판(10A)과 마찬가지로 구성되어 있다.
본 실시형태의 복합 세라믹 기판(10C)을 제조할 경우에는 제 2 실시형태의 경우와 마찬가지로 세라믹 다층기판(12)의 하면에 표면실장부품(11B)을 실장한 후, 복합 수지층(18), 다리부(15) 및 외부단자전극(14)을 부착한다. 이 3자(14, 15, 18)를 부착하기 위해서는 예컨대, 이하의 2개의 방법에 의해 부착할 수 있다.
제 1 방법은 복합 수지층(18)을 라미네이팅한 후, 다리부(15)를 라미네이팅 하는 방법이다. 즉, 제 1 실시형태와 마찬가지로 비어 홀 도체(15B)를 갖는 수지 시트를 제작한다. 수지 시트는 표면실장부품(11B)을 매설하기에 충분한 두께가 되도록 복수매 형성한다. 그리고, 복수매의 수지 시트를 중첩시칸 후, 이 적층수지 시트와 세라믹 다층기판(12)을 위치 결정하고, 적층수지 시트를 세라믹 다층기판(12)에 라미네이팅하여 표면실장부품(11B)을 매설함으로써 복합 수지층(18)을 형성한다. 이어서, 제 1 실시형태와 마찬가지로 제작한 외부단자전극(14) 및 다리부(15)를 세라믹 다층기판(12)에 대하여 위치 결정하고, 제 1 실시형태와 마찬가지의 요령으로 외부단자전극(14) 및 다리부(15)를 세라믹 다층기판(12)의 복합 수지층(18)에 라미네이팅하고, 등방압 프레스 공법에 의해 다리부(15)를 복합 수지층(18)의 주변부에 압착하고, 복합 수지층(18) 및 다리부(15)의 수지부(15A)를 본 경화시켜서 복합 세라믹 기판(10C)을 제작한다.
제 2 방법은 복합 수지층(18)과 다리부(15)를 동시에 형성하는 방법이다. 즉, 세라믹 다층기판(12)에 대하여, 외부단자전극(14)으로 되는 동박과, 적층수지 시트를 위치 결정한 후 이 양자를 세라믹 다층기판(12)의 하면에 라미네이팅해서 표면실장부품(11B)을 적층수지 시트에 의해 매설하여 수지층을 형성한다. 이어서, 볼록 형상을 갖는 금형을 사용하여 수지층을 하면으로 프레스 가공하여 오목부에 복합 수지층(18)을 형성함과 아울러 볼록부에 다리부(15)를 형성한다. 이어서, 복합 수지층(18) 및 다리부(15)의 수지부(15A)를 본 경화시켜서 복합 세라믹 기 판(10C)을 제작한다.
본 실시형태에서는 다리부(15) 및 복합 수지층(18)을 형성할 때, 각각을 구성하는 복합 수지재료가 유동성이 좋은 상태가 되고 있기 때문에, 도 6의 (b)에 있어서 ○로 둘러싼 (c) 부분, 즉 복합 수지층(18)과 다리부(15)의 경계선 부분에서는 복합 수지재료가 경화할 때에 매끈매끈한 라운드부가 형성된다. 또한, 도 6의 (b)에 있어서 ○로 둘러싼 (d) 부분, 즉 다리부(15)의 에지나, 그 밖의 에지에도 복합 수지재료가 경화할 때에 매끈매끈한 라운드부가 형성된다.
본 실시형태에 있어서의 다리부(15)는 예컨대, 도 7의 (a), (b)에 도시된 바와 같은 형태로서 복합 수지층(18)의 주변부에 형성되어 있다. 도 7의 (a)에 도시된 다리부(15)는 복합 수지층(18)의 주변부 전체둘레를 따라 소정 간격을 두어서 복수형성되어, 각각의 하면에서 외부단자전극(14)을 지지하고 있다. 또한, 동도면의 (b)에 나타낸 다리부(15)는 복합 수지층(18) 좌우의 2변에 전체 길이에 걸쳐 가늘고 긴 형상으로 각각 형성된 제 1 부분과, 나머지의 2변을 따라 제 1 부분의 양다리부와는 간격을 가지고 각각 형성된 제 2 부분을 갖고, 제 1, 제 2 부분에서 소정간격을 두어서 복수의 외부단자전극(14)을 지지하고 있다.
따라서, 본 실시형태에 의하면, 세라믹 다층기판(12)의 하면에 실장된 표면실장부품(11B)을 복합 수지층(18)으로 보호함과 아울러 복합 수지층(18)의 주변부에 다리부(15)를 돌출시켜서 형성했기 때문에, 표면실장부품(11B)의 세라믹 다층기판(12)으로부터의 이탈을 보다 확실하게 방지할 수 있음과 아울러, 단지 복합 수지층을 통해 머더 기판에 복합 세라믹 기판을 실장할 경우와 비교하여 머더 기판의 휨에 의한 영향을 다리부(15)에 의해 완화하고, 표면실장부품(11B)의 단선을 보다 확실하게 방지하여 신뢰성을 높일 수 있다.
또한, 본 실시형태에 의하면, 복합 수지층(18)과 다리부(15)의 경계선[도 6의 (c)참조]에 매끈매끈한 라운드부가 있기 때문에, 경계선으로의 응력집중을 방지하고, 크래킹 등의 발생을 방지할 수 있고, 나아가서는 신뢰성이 향상된다. 또한, 다리부(15)의 에지[동도면의 (d)참조]나, 그 밖의 에지에도 매끈매끈한 라운드부가 있기 때문에, 치핑(chipping) 등이 발생하기 어려워서 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 의하면, 복합 수지층(18)의 주변부에 다리부(15)가 형성되어 있기 때문에, 복합 수지층(18)에 매설된 표면실장부품(11B)이 부분적으로 노출되어 있는 경우이어도, 머더 기판으로의 실장시나 핸들링시에, 노출된 부품이 외부와 접촉하기 어려워서 표면실장부품(11B)의 파손을 방지할 수 있고, 신뢰성을 높일 수 있다.
제 5 실시형태
본 실시형태에서는 도 8의 (a), (b)에 도시된 바와 같이 다리부(15)의 형태를 달리하는 것 이외에는 제 4 실시형태와 마찬가지로 구성되어 있기 때문에, 제 4 실시형태와 동일 또는 상당 부분에는 동일부호를 붙이고, 본 실시형태의 특징부분에 대해서만 설명한다. 본 실시형태에서는 도 8의 (a)에 도시된 다리부(15)는 복합 수지층(18)의 외주부 전체둘레에 걸쳐 일체적으로 직사각 프레임 형상으로 돌출해서 형성되고, 그 하면 전체둘레에 걸쳐 소정 간격을 두고 배치된 복수의 외부단자전극(14)을 지지하고 있다. 따라서, 직사각 프레임 형상의 다리부(15)의 내측에는 직사각형의 오목부가 복합 수지층(18)의 하면으로서 형성되어 있다. 이 직사각형의 오목부는 예컨대, 동도면의 (b)에 도시된 바와 같이 원형의 오목부로서 형성할 수도 있다. 이 다리부(15)는 제 4 실시형태와 마찬가지의 수법으로 형성할 수 있다. 본 실시형태에 있어서도 제 4 실시형태와 마찬가지의 작용 효과를 기할 수 있다.
또한, 도 8의 (a)에 도시된 직사각 프레임 형상의 다리부(15)는 도 1, 도 3, 도 4의 (a), (b) 및 도 5에 도시된 복합 세라믹 기판의 다리부로서도 적용할 수 있다. 이 경우에는 다리부(15)의 내측에는 복합 수지층(18)이 형성되어 있지 않고, 세라믹 다층기판(12)의 하면이나 표면실장부품(11B)이 노출되어 있다.
제 6 실시형태
본 실시형태에서는 도 9의 (a), (b)에 도시된 바와 같이 다리부(15)의 형태 및 외부단자전극(14)의 배치 형태를 각각 달리하는 것 이외에는 제 5 실시형태와 마찬가지로 구성되어 있기 때문에, 제 5 실시형태와 동일 또는 상당 부분에는 동일부호를 붙이고 본 실시형태의 특징부분에 대해서만 설명한다. 도 9의 (a)에 도시된 다리부(15)는 도 8의 (a)에 도시된 다리부(15)와 실질적으로 동일하게 형성되어 있다. 이 다리부(15)는 코너부 이외의 부위에서 복수의 외부단자전극(14)을 지지하고, 코너부에는 외부단자전극이 배치되지 않고 있다. 이러한 구조를 채용함으로써, 복합 세라믹 기판이 머더 보드 등의 실장 기판에 탑재되어 있을 경우, 복합 세라믹 기판의 내충격성을 향상시킬 수 있다.
즉, 복합 세라믹 기판이 실장된 실장 기판이 낙하 등에 의한 충격을 받으면, 그 충격으로 실장 기판에 복잡한 휨이 발생하고, 휨에 의한 응력이 외부단자전 극(14)을 통해 다리부(15)에 전달된다. 다리부(15)에서는 각 외부단자전극(14)으로부터 전달된 응력이 다리부(15)를 통해 그 코너부[서로 직교하는 방향으로 배열된 외부단자전극(14)의 중심을 통하는 직선이 교차하는 점]에 집중하기 쉽다. 그런데, 본 실시형태에서는 코너부에 외부단자전극(14)이 배치되어 있지 않기 때문에, 코너부에서 집중 응력을 받는 외부단자전극(14)이 없고, 이 부분에서의 외부단자전극(14)의 단선이 없고, 내충격성을 향상시킬 수 있다. 또한, 이 집중 응력은 주로 다리부(15)에 있어서의 외부단자전극(14)이 배치된 평면의 코너부에 작용하기 때문에, 동도면의 (b)에 도시된 바와 같이 코너부의 높이 위치를 외부단자전극(14)이 배열된 다리부(15)의 하단면보다도 복합 수지층(18)측으로 후퇴시켜서, 다리부(15)의 하단면보다도 낮은 위치로 함으로써, 코너부에 대한 응력 집중을 없애고, 내충격성을 더욱 높일 수 있다.
또한, 직사각 프레임 형상의 다리부(15)의 코너부에 외부단자전극(14)을 배치하지 않고, 또는 이 코너부를 낮게 해도, 실장 기판에 탑재되어 있는 이상, 외부단자전극(14)에는 충격력이 작용한다. 그래서, 도 10에 도시된 바와 같이, 외부단자전극(14)을 다리부(15)의 하면으로부터 외측면까지 연장하고, 외부단자전극(14)의 하면만을 접합하는 것이 아니라, 외부단자전극(14)의 측면에 땜납 등의 필릿을 형성함으로써 더욱 실장 기판과의 접합 강도를 강하게 하여, 내충격성을 높일 수 있다.
제 7 실시형태
본 실시형태의 복합 세라믹 기판(10D)은 예컨대, 도 11에 도시된 바와 같이, 제 3 실시형태의 세라믹 다층기판(12)의 하면에 실장된 표면실장부품(11B)을 제 4 실시형태와 마찬가지의 복합 수지층(18)을 형성함과 아울러, 이 복합 수지층(18)에 슬릿(18A)을 설치하여 구성되어 있다. 슬릿(18A)은 복수의 표면실장부품(11B)을 개별적으로 구획하도록 저부에 라운드부를 가지고 형성되어 있다. 슬릿(18A)은 예컨대, 제 4 실시형태에 있어서 복합 수지층(18) 및 다리부(15)를 프레스 성형시에, 등방압 프레스 성형을 함으로써 형성할 수 있다. 이것에 의해 슬릿(18A)의 형태를 표면실장부품(11B)의 요철에 어느정도 맞출 수 있다.
따라서, 본 실시형태에 의하면, 복수의 표면실장부품(11B)을 각각 추종하는 형상으로 슬릿(18A)을 형성함으로써, 표면실장부품(11B)의 외측에 일정 이상 두께의 복합 수지층(18)이 존재하게 되고, 결과적으로, 표면실장부품(11B)의 복합 수지층(18)으로부터의 노출을 방지할 수 있고, 표면실장부품(11B)을 보다 확실하게 보호할 수 있다.
제 8 실시형태
본 실시형태의 복합 세라믹 기판(10E)은 예컨대, 도 12에 도시된 바와 같이, 복합 수지층(19)이 중앙부로부터 복수의 외부단자전극(14)을 향해서 점차 두꺼워지고, 주변부에 복수의 다리부(15)가 형성되어 있다. 즉, 세라믹 다층기판(12)의 하면에 배치되어 있는 표면전극(13A)의 두께를, 세라믹 다층기판(12)의 내부에 배치된 면내 도체의 두께보다도 두껍게 할 수 있다. 복합 수지층(19)의 중앙부를 향해서 완만하게 만곡된 오목부가 형성되어 있다. 즉, 본 실시형태에서는 복합 수지층(19) 내에 표면실장부품을 내장하고 있지 않지만, 내장시켜도 좋다. 또한, 도 12 에서는 세라믹 다층기판(12)의 배선 패턴이 생략되어 있다.
따라서, 본 실시형태에 의하면, 제 1 실시형태와 마찬가지의 작용 효과를 얻을 수 있다. 즉, 복합 수지층(19)의 주변부로부터 중앙부를 향해서 점차 오목해지거나 평면이 아니기 때문에, 머더 기판이 휘고, 머더 기판이 복합 세라믹 기판(10E)에 접촉했을 경우라도, 접점이 한점이 아니기 때문에, 힘을 분산시킬 수 있고, 접촉 부분에서 발생하는 크래킹을 방지할 수 있다.
제 9 실시형태
본 실시형태의 복합 세라믹 기판(10F)은 예컨대, 도 13에 도시된 바와 같이, 세라믹 다층기판(12')이 캐비티(C)를 갖는 것 이외에는 제 1 실시형태와 마찬가지로 구성되어 있다. 캐비티(C)를 형성할 경우에는 예컨대, 세라믹 다층기판(12')을 제작할 때에 캐비티(C)용 관통 구멍을 갖는 세라믹 그린 시트를 필요매수(동도면에서는 2매)로 제작한다. 그리고, 관통 구멍을 갖는 세라믹 그린 시트에 비어 홀 도체 및 면내 도체를 형성하고, 다른 관통 구멍이 없는 세라믹 그린 시트에 적층하여 생 세라믹 적층체를 제작한다. 이 생 세라믹 적층체를 소성함으로써 캐비티가 형성된 세라믹 다층기판(12')을 제작할 수 있다. 이어서, 제 1 실시형태와 마찬가지의 순서로 다리부(15)를 부착한다. 본 실시형태에 의하면, 캐비티(C) 내에 표면실장부품(11B)을 실장함으로써 복합 세라믹 기판의 높이를 더욱 감소시킬 수 있다.
제 10 실시형태
본 실시형태의 복합 세라믹 기판(10G)은 예컨대, 도 14에 도시된 바와 같이, 세라믹 다층기판(12')이 캐비티(C)를 갖는 것 이외에는 도 11에 도시된 제 7 실시 형태에 준하여 구성되어 있다. 캐비티(C)는 제 9 실시형태와 마찬가지로 형성할 수 있다. 본 실시형태에서는 도 11에 도시된 슬릿(18A)이 복합 수지층(18)의 하면에 형성되지 않고 있지만, 본 실시형태에 있어서도 도 11에 도시된 슬릿(18A)을 형성해도 좋다. 본 실시형태에 의하면, 캐비티(C) 내에 표면실장부품(11B)을 실장함으로써, 도 11에 도시된 복합 세라믹 기판(11D)과 비교해서 복합 세라믹 기판(11G)의 높이를 더욱 감소시킬 수 있다. 이 경우, 도 14에 도시된 바와 같이, 캐비티(C) 내에 배치되는 표면실장부품(11B)의 높이는 캐비티(C)의 깊이보다 높아도 좋다. 즉, 표면실장부품(11B)이 완전히 수납되도록, 난이도가 높고, 깊이가 깊은 캐비티를 형성하지 않아도, 높이를 감소시킬 수 있다.
제 11 실시형태
본 실시형태의 복합 세라믹 기판(10H)은 예컨대, 도 15에 도시된 바와 같이, 세라믹 다층기판(12")이 2단구조의 캐비티(C')를 갖고, 캐비티(C')의 저면에 반도체소자 등의 능동부품으로 된 표면실장부품(11C)이 탑재되어 있다. 2단구조의 캐비티(C')는 크기가 다른 2종류의 관통 구멍을 중앙부에 갖는 세라믹 그린 시트를 소정 매수씩 준비하고, 각각을 소정 매수씩 적층하고, 이것을 관통 구멍이 없는 세라믹 그린 시트에 적층하고, 소성함으로써, 2단구조의 캐비티(C')를 갖는 세라믹 다층기판(12")을 제작할 수 있다. 표면실장부품(11C)은 동도면에 도시된 바와 같이, 그 단자전극이 내측의 단부 평면에 형성된 표면전극(13A)과 본딩 와이어(11D)를 통해 접속되어 있다. 캐비티(C')에는 복합 수지층(18)이 형성되고, 이 복합 수지층(18)에 의해 표면실장부품(11C)을 밀봉하고 있다. 또한, 복합 수지층(18) 하면의 주변부에는 다리부(15)가 형성되고, 그 내측에는 표면전극(18B)이 소정 패턴으로 형성되어 있다. 다리부(15)는 필요에 따라 상기 각 실시형태에 있어서 설명한 각종 형태를 채용할 수 있다. 그리고, 복합 수지층(18)의 하면에는 표면실장부품(11B)이 실장되고, 이 표면실장부품(11B)은 표면전극(18B)을 통해 세라믹 다층기판(12)의 배선 패턴(13)에 접속되어 있다.
따라서, 본 실시형태에 의하면, 캐비티(C')의 저면에 표면실장부품(11C)을 실장하고, 표면실장부품(11C)을 밀봉하는 복합 수지층(18)의 하면에도 다른 표면실장부품(11B)을 실장했기 때문에, 표면실장부품을 더욱 고밀도로 실장할 수 있고, 더 높은 기능성을 실현할 수 있다.
또한, 본 발명은 상기 각 실시형태에 제한되지 않고, 본 발명의 취지에 반하지 않는 한, 본 발명에 포함된다.
본 발명은 반도체소자 등의 능동부품이나 콘덴서 등의 수동부품 등의 표면실장부품이 탑재된 복합 세라믹 기판에 적합하게 이용할 수 있다.
도 1의 (a) 내지 (c)는 각각 본 발명의 복합 세라믹 기판의 제 1 실시형태를 나타낸 단면도로서, (a)는 머더 기판에 실장한 후의 상태를 나타내는 도면이고, (b)는 실장후의 머더 기판이 만곡한 상태를 나타내는 도면이고, (c)는 종래의 복합 세라믹 기판의 경우의 단선 상태를 나타낸 도면이다.
도 2의 (a) 내지 (e)는 도 1에 도시된 복합 세라믹 기판의 제조 공정의 요부(要部)를 나타낸 공정도이다.
도 3의 (a) 및 (b)는 본 발명의 복합 세라믹 기판의 다른 실시형태를 나타낸 단면도이다.
도 4의 (a) 및 (b)는 각각 본 발명의 복합 세라믹 기판의 또 다른 실시형태를 나타낸 단면도로서, (a)는 그 단면도이고, (b)는 종래의 세라믹 다층기판과 표면실장부품의 접합 관계를 모식적으로 나타낸 단면도이다.
도 5는 본 발명의 복합 세라믹 기판의 또 다른 실시형태를 나타낸 단면도이다.
도 6의 (a) 및 (b)는 각각 본 발명의 복합 세라믹 기판의 또 다른 실시형태를 나타낸 단면도이고, 도 6의 (c) 및 (d)는 (b)의 ○로 둘러싼 부분을 확대해서 나타낸 단면도이다.
도 7의 (a) 및 (b)는 각각 도 6(a)에 도시된 복합 세라믹 기판의 머더 기판측을 위로 한 사시도이고, 도 7(b)는 다리부의 변형예를 나타낸 도 7(a)에 상당하는 사시도이다.
도 8의 (a) 및 (b)는 각각 도 6(a)에 도시된 복합 세라믹 기판의 다리부의 변형예로서, 머더 기판측을 위로 한 사시도이다.
도 9의 (a) 및 (b)는 각각 도 6(a)에 도시된 복합 세라믹 기판의 다리부 및 외부단자전극의 변형예로서, 머더 기판측을 위로 한 사시도이다.
도 10은 도 6(a)에 도시된 복합 세라믹 기판의 다리부 및 외부단자전극의 변형예로서, 머더 기판측을 위로 한 사시도이다.
도 11은 본 발명의 복합 세라믹 기판의 또 다른 실시형태를 나타낸 단면도이다.
도 12는 본 발명의 복합 세라믹 기판의 또 다른 실시형태를 나타낸 단면도이다.
도 13은 본 발명의 복합 세라믹 기판의 또 다른 실시형태로서 캐비티 타입(cavity type)의 세라믹 다층기판을 포함하는 복합 세라믹 기판을 나타낸 단면도이다.
도 14는 본 발명의 복합 세라믹 기판의 또 다른 실시형태로서 캐비티 타입의 세라믹 다층기판을 포함하는 복합 세라믹 기판을 나타낸 단면도이다.
도 15는 본 발명의 복합 세라믹 기판의 또 다른 실시형태로서 캐비티 타입의 세라믹 다층기판을 포함하는 복합 세라믹 기판을 나타낸 단면도이다.
[부호의 설명]
10, 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H : 복합 세라믹 기판
11, 11B : 표면실장부품, 12 : 세라믹 다층기판(세라믹 기판)
12A : 세라믹층(저온소결 세라믹층), 13 : 배선 패턴
14 : 외부단자전극, 15 : 다리부
15A : 수지부(수지), 15B : 비어 홀 도체
18 : 복합 수지층(수지), 18A : 슬릿
20 : 머더 기판, 21 : 표면전극

Claims (14)

  1. 표면실장부품이 탑재된 세라믹 기판과, 이 세라믹 기판에 형성된 배선 패턴과 머더 기판의 표면전극을 접속하기 위한 외부단자전극과, 이 외부단자전극을 단부면에서 지지하도록 수지로 형성된 볼록 형상의 다리부와, 이 다리부내에 형성되고 또한, 상기 외부단자전극과 상기 배선 패턴을 접속하는 비어 홀 도체를 구비하고,
    상기 표면실장부품은 상기 볼록 형상의 다리부를 형성하는 수지와 동일한 수지로 피복되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  2. 제 1 항에 있어서,
    상기 표면실장부품은 상기 세라믹 기판의 제 1 주면 및 제 2 주면 중 하나 이상에 탑재되고, 상기 볼록 형상의 다리부는 상기 세라믹 기판의 제 2 주면에 형성되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  3. 제 2 항에 있어서,
    상기 볼록 형상의 다리부는 상기 세라믹 기판의 제 2 주면의 주변부에 형성되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  4. 제 3 항에 있어서,
    상기 외부단자전극은 하나의 상기 볼록 형상의 다리부의 단부면에서 복수지지되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  5. 제 4 항에 있어서,
    상기 외부단자전극은 상기 세라믹 기판의 제 2 주면의 코너부에는 배치되어 있지 않은 것을 특징으로 하는 복합 세라믹 기판.
  6. 제 5 항에 있어서,
    상기 코너부는 상기 외부단자전극이 형성되어 있는 높이보다도 낮게 되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  7. 제 2 항 ~ 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 주면에 탑재되는 상기 표면실장부품은 상기 볼록 형상의 다리부의 사이에 탑재되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 볼록 형상의 다리부와 상기 표면실장부품을 피복하는 수지의 사이에 라운드부가 형성되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  10. 제 1 항에 있어서,
    상기 표면실장부품을 피복하는 수지의 표면에는 슬릿이 형성되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  11. 제 1 항 ~ 제 6 항 중 어느 한 항에 있어서,
    상기 볼록 형상의 다리부의 에지에는 라운드부가 형성되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  12. 제 1 항 ~ 제 6 항 중 어느 한 항에 있어서,
    상기 비어 홀 도체는 가요성을 갖는 도전성 수지에 의해 형성되어 있는 것을 특징으로 하는 복합 세라믹 기판.
  13. 제 1 항 ~ 제 6 항 중 어느 한 항에 있어서,
    상기 세라믹 기판은 복수의 저온소결 세라믹층을 적층하여 이루어진 세라믹 다층기판인 것을 특징으로 하는 복합 세라믹 기판.
  14. 제 1 항 ~ 제 6 항 중 어느 한 항에 있어서,
    상기 표면실장부품은 어레이 상의 외부단자전극을 갖는 것을 특징으로 하는 복합 세라믹 기판.
KR1020087009190A 2004-09-08 2005-07-05 복합 세라믹 기판 KR101019066B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00261692 2004-09-08
JP2004261692 2004-09-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020067012299A Division KR100845497B1 (ko) 2004-09-08 2005-07-05 복합 세라믹 기판

Publications (2)

Publication Number Publication Date
KR20080040057A KR20080040057A (ko) 2008-05-07
KR101019066B1 true KR101019066B1 (ko) 2011-03-07

Family

ID=36036182

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020067012299A KR100845497B1 (ko) 2004-09-08 2005-07-05 복합 세라믹 기판
KR1020087009190A KR101019066B1 (ko) 2004-09-08 2005-07-05 복합 세라믹 기판

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020067012299A KR100845497B1 (ko) 2004-09-08 2005-07-05 복합 세라믹 기판

Country Status (8)

Country Link
US (1) US7820916B2 (ko)
EP (1) EP1708258B1 (ko)
JP (1) JP4111239B2 (ko)
KR (2) KR100845497B1 (ko)
CN (1) CN1906758B (ko)
AT (1) ATE400987T1 (ko)
DE (1) DE602005008008D1 (ko)
WO (1) WO2006027888A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4795067B2 (ja) * 2006-03-28 2011-10-19 ソニーケミカル＆インフォメーションデバイス株式会社 電気部品付基板の製造方法
KR101019067B1 (ko) * 2006-03-29 2011-03-07 가부시키가이샤 무라타 세이사쿠쇼 복합 기판 및 복합 기판의 제조 방법
JP4821849B2 (ja) * 2006-04-10 2011-11-24 株式会社村田製作所 複合基板及び複合基板の製造方法
JP4725817B2 (ja) * 2006-05-17 2011-07-13 株式会社村田製作所 複合基板の製造方法
JP4957163B2 (ja) * 2006-10-10 2012-06-20 株式会社村田製作所 複合部品
EP1956652A1 (en) * 2007-02-08 2008-08-13 Nederlandse Organisatie voor Toegepast-Natuuurwetenschappelijk Onderzoek TNO Sealed ball grid array package
JP4434268B2 (ja) * 2007-11-28 2010-03-17 Ｔｄｋ株式会社 電子部品モジュール
JP5240293B2 (ja) * 2009-04-02 2013-07-17 株式会社村田製作所 回路基板
JP5344036B2 (ja) 2009-05-12 2013-11-20 株式会社村田製作所 回路基板及びその製造方法
US20120314390A1 (en) * 2010-03-03 2012-12-13 Mutual-Tek Industries Co., Ltd. Multilayer circuit board
TWI411073B (zh) * 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
GB2499850B (en) * 2012-03-02 2014-07-09 Novalia Ltd Circuit board assembly
JP2015088519A (ja) * 2013-10-28 2015-05-07 三菱電機株式会社 半導体装置及びその製造方法
US9190367B1 (en) 2014-10-22 2015-11-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
BR112015029665A2 (pt) * 2014-12-26 2017-07-25 Intel Corp arquitetura de montagem que emprega suporte orgânico para produção de montagem compacta e aprimorada.
JP2015181204A (ja) * 2015-07-10 2015-10-15 大日本印刷株式会社 電子モジュール
CN111788674B (zh) * 2018-03-20 2024-03-15 株式会社村田制作所 高频模块
US10194526B1 (en) 2018-08-27 2019-01-29 Tactotek Oy Electrical node, method for manufacturing an electrical node, electrical node strip or sheet, and multilayer structure comprising the node
JP2021197402A (ja) * 2020-06-10 2021-12-27 株式会社村田製作所 高周波モジュールおよび通信装置
KR102210868B1 (ko) * 2020-10-27 2021-02-02 (주)샘씨엔에스 포토 공정을 이용한 세라믹 기판의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101348A (ja) * 1998-09-17 2000-04-07 Toyo Commun Equip Co Ltd 電子部品用パッケージ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3483308A (en) * 1968-10-24 1969-12-09 Texas Instruments Inc Modular packages for semiconductor devices
US5917707A (en) * 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
JPH01217993A (ja) * 1988-02-26 1989-08-31 Hitachi Ltd 半導体装置
JPH0983090A (ja) 1995-09-19 1997-03-28 Murata Mfg Co Ltd 電子部品
JPH09186042A (ja) 1996-01-08 1997-07-15 Murata Mfg Co Ltd 積層電子部品
TW335544B (en) 1996-03-18 1998-07-01 Olin Corp Improved solder joint reliability
JPH09298255A (ja) * 1996-05-01 1997-11-18 Shinko Electric Ind Co Ltd セラミック回路基板及びこれを用いた半導体装置
JPH10261874A (ja) 1997-03-19 1998-09-29 Murata Mfg Co Ltd 多層回路基板
JP3890947B2 (ja) 2001-10-17 2007-03-07 松下電器産業株式会社 高周波半導体装置
JP2004254037A (ja) * 2003-02-19 2004-09-09 Kyocera Corp 撮像装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101348A (ja) * 1998-09-17 2000-04-07 Toyo Commun Equip Co Ltd 電子部品用パッケージ

Also Published As

Publication number Publication date
US20080283279A1 (en) 2008-11-20
EP1708258A1 (en) 2006-10-04
US7820916B2 (en) 2010-10-26
CN1906758B (zh) 2010-05-05
DE602005008008D1 (de) 2008-08-21
ATE400987T1 (de) 2008-07-15
KR100845497B1 (ko) 2008-07-10
WO2006027888A1 (ja) 2006-03-16
EP1708258A4 (en) 2007-05-09
EP1708258B1 (en) 2008-07-09
CN1906758A (zh) 2007-01-31
KR20060110331A (ko) 2006-10-24
KR20080040057A (ko) 2008-05-07
JPWO2006027888A1 (ja) 2008-05-08
JP4111239B2 (ja) 2008-07-02

Similar Documents

Publication Publication Date Title
KR101019066B1 (ko) 복합 세라믹 기판
JP4453702B2 (ja) 複合型電子部品及びその製造方法
JP4367414B2 (ja) 部品内蔵モジュールおよびその製造方法
CN100508701C (zh) 复合多层基板及其制造方法
JP5278149B2 (ja) 回路基板及び回路モジュール
JP4265607B2 (ja) 積層型電子部品および積層型電子部品の実装構造
JP4725817B2 (ja) 複合基板の製造方法
JP4158798B2 (ja) 複合セラミック基板
JP4821424B2 (ja) セラミック多層基板及びその製造方法
JP2012064600A (ja) 多層基板およびその製造方法
WO2006011508A1 (ja) 複合型電子部品及びその製造方法
JP2005026573A (ja) 部品内蔵モジュールの製造方法
KR20090051627A (ko) 다층 세라믹 기판 및 그의 제조방법
JP2006128229A (ja) 複合多層基板
JP2004247334A (ja) 積層型セラミック電子部品およびその製造方法ならびにセラミックグリーンシート積層構造物
WO2012165111A1 (ja) 多層基板の製造方法および多層基板
JPH11345734A (ja) 積層セラミックコンデンサ
JP2013110299A (ja) 複合モジュール
JP2006344631A (ja) 部品内蔵基板
KR100828925B1 (ko) 복합형 전자부품 및 그 제조방법
JP2007305631A (ja) 樹脂多層基板、複合型電子部品及びそれぞれの製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160212

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170217

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200213

Year of fee payment: 10