KR101017819B1 - Method for manufacturing of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 전기화학적 식각방법으로 반도체 기판의 소자분리영역 및 리세스 영역에 다공성 실리콘(Porous Silicon)을 형성한 후 산화시킴으로써, 소자분리막 및 리세스의 깊이 균일도(Depth Uniformity)를 향상시키고, 셀 Vt 및 리프레시(Refresh) 특성을 향상시키는 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and by forming a porous silicon in a device isolation region and a recess region of a semiconductor substrate by an electrochemical etching method and oxidizing the same, a depth uniformity of a device isolation layer and a recess ( A technique for improving depth uniformity and improving cell Vt and refresh characteristics is disclosed.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}Method of manufacturing a semiconductor device {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 소자분리막 및 리세스 게이트 형성 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device. In particular, the present invention relates to a device isolation film and a recess gate forming method.

반도체 소자의 디자인 룰(design rule)이 축소됨에 따라 게이트를 평탄한 활성 영역 위에 형성하는 현재의 플래너 게이트(Planner Gate) 형성방법은 게이트 채널길이(Gate channel Length)의 감소로 인해 단채널 효과(short channel effect)가 발생되고 있다. As the design rule of the semiconductor device is reduced, the current planner gate forming method of forming a gate over a flat active region has a short channel effect due to a decrease in the gate channel length. effect) is occurring.

이러한 플래너 게이트(Planner Gate)의 경우 리프레쉬 타임의 확보를 위해 게이트 패터닝 이후 비트라인 접합(junction) 부분에 이온 주입 공정으로 공핍층을 얇게 형성하여 전계(Electric Filed)를 증가시킨다. 이에 따라, 상대적으로 스토리지노드 접합(junction) 부분은 전계(Electric Filed)가 감소되어 단채널 효과(short channel effect)를 약화시켜 접합 누설전류(Junction Leakage)를 감소시킬 수 있다. In the case of the planner gate, the depletion layer is thinly formed by an ion implantation process in the bit line junction after the gate patterning to increase the electric filed to secure the refresh time. Accordingly, the storage node junction portion may reduce electric filed to weaken the short channel effect, thereby reducing the junction leakage current.

이때, 스토리지노드 접합(junction) 부분의 전계(Electric Filed)를 감소시 키기 위해 이온주입 도핑(Implant Dopping) 농도를 줄이는 방법을 이용할 수 있으나, 이러한 방법은 트랜지스터의 문턱전압(Threshold Voltage)을 확보하기 어렵다. In this case, a method of reducing the implant doping concentration may be used to reduce the electric filed at the junction of the storage node, but this method may be used to secure the threshold voltage of the transistor. it's difficult.

반대로, 비트라인 접합(junction) 부분의 이온주입 도핑(Implant Dopping) 농도를 증가시키는 경우는 누설전류(Junction Leakage)의 증가로 인하여 트랜지스터의 문턱전압(Threshold Voltage)을 확보하기 어렵다. On the contrary, in the case of increasing the implant doping concentration of the bit line junction, it is difficult to secure the threshold voltage of the transistor due to the increase of the junction leakage.

이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스 패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 이러한 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.In order to improve this, a recess gate process is performed in which an active region substrate is etched into a recess pattern and a gate is formed by using a gate wiring method. Applying such a recess gate process can increase the channel length and decrease the ion implantation doping concentration, thereby improving the refresh characteristics of the device.

도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 리세스 게이트 형성방법을 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a recess gate of a semiconductor device according to the prior art.

도 1a 및 도 1b를 참조하면, 반도체 기판(100) 상부에 활성 영역을 정의하는 제 1 하드마스크 패턴(107)을 형성한다. 다음에, 제 1 하드마스크 패턴(107)을 마스크로 반도체 기판(100)을 식각하여 소자분리용 트렌치(105)를 형성한다. 1A and 1B, a first hard mask pattern 107 defining an active region is formed on the semiconductor substrate 100. Next, the semiconductor substrate 100 is etched using the first hard mask pattern 107 as a mask to form an isolation trench 105.

그 다음, 소자분리용 트렌치(105)를 포함하는 반도체 기판(100) 전체 상부에 산화막을 형성한다. Next, an oxide film is formed over the entire semiconductor substrate 100 including the isolation trench 105.

그 다음, 반도체 기판(100)이 노출될때까지 평탄화 공정을 수행하여 소자분리막(110)을 형성한다. Next, a planarization process is performed until the semiconductor substrate 100 is exposed to form the device isolation layer 110.

도 1c 및 도 1d를 참조하면, 반도체 기판(100) 상부에 리세스 영역을 정의하는 제 2 하드마스크 패턴(115)을 형성하고, 제 2 하드마스크 패턴(115)을 마스크로 소자분리막(110)에 의해 정의된 활성영역의 반도체 기판(100)을 식각하여 리세스(120)를 형성한다. 1C and 1D, a second hard mask pattern 115 defining a recess region is formed on the semiconductor substrate 100, and the device isolation layer 110 is formed using the second hard mask pattern 115 as a mask. The recess 120 is formed by etching the semiconductor substrate 100 in the active region defined by.

도 1e를 참조하면, 리세스(120)를 포함하는 전체 표면에 게이트 절연막(미도시), 게이트 폴리실리콘층(130a), 게이트 금속층(130b) 및 게이트 하드마스크층(130c)의 적층구조를 형성한다.Referring to FIG. 1E, a stacked structure of a gate insulating layer (not shown), a gate polysilicon layer 130a, a gate metal layer 130b, and a gate hard mask layer 130c is formed on the entire surface including the recess 120. do.

그 다음, 상기 적층구조를 패터닝하여 리세스 게이트(130)를 형성한다.Next, the stacked structure is patterned to form a recess gate 130.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 소자분리용 트렌치 식각 공정을 수행한 후 리세스 게이트용 리세스 식각 공정을 수행하는데, 상기 식각 공정들은 건식 식각을 통한 이방성 방식으로 실리콘 웨이퍼 내부에 식각 방지막 역할을 하는 레이어가 존재하지 않으므로, 상기 웨이퍼 레벨에서 식각되는 깊이를 균일하게 제어하기 어려운 문제점이 있다. In the above-described method for manufacturing a semiconductor device according to the related art, after the trench isolation process for device isolation is performed, the recess etching process for the recess gate is performed, and the etching processes are performed inside the silicon wafer in an anisotropic manner through dry etching. Since there is no layer acting as an etch barrier, it is difficult to uniformly control the depth etched at the wafer level.

본 발명은 전기화학적 식각방법으로 반도체 기판의 소자분리영역 및 리세스 영역에 다공성 실리콘(Porous Silicon)을 형성한 후 산화시킴으로써, 소자분리막 및 리세스의 깊이 균일도(Depth Uniformity)를 향상시키고, 셀 Vt 및 리프레시(Refresh) 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.The present invention improves the depth uniformity of the device isolation layer and the recess by forming a porous silicon in the device isolation region and the recess region of the semiconductor substrate by an electrochemical etching method and then oxidizes the cell Vt. And to provide a method for manufacturing a semiconductor device that improves the refresh characteristics.

본 발명에 따른 반도체 소자의 제조 방법은 Method for manufacturing a semiconductor device according to the present invention

반도체 기판 상부에 소자분리영역 및 리세스 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와,Forming a hard mask pattern on the semiconductor substrate to expose the device isolation region and the recess region;

상기 노출된 반도체 기판을 전기화학적 식각방법으로 식각하여 상기 반도체 기판의 상기 소자분리영역 및 리세스 영역에 다공성 실리콘을 형성하는 단계와,Etching the exposed semiconductor substrate by an electrochemical etching method to form porous silicon in the device isolation region and the recess region of the semiconductor substrate;

상기 하드마스크 패턴을 제거하는 단계와,Removing the hard mask pattern;

상기 다공성 실리콘을 산화시켜 산화막을 형성하는 단계와,Oxidizing the porous silicon to form an oxide film;

상기 리세스 영역의 산화막을 제거하여 리세스를 형성하는 단계를 포함하는 것과, Removing the oxide layer of the recess region to form a recess;

상기 하드마스크 패턴은 패드 산화막, 패드 질화막, 비정질 탄소층(Amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나인 것과, The hard mask pattern is any one selected from a pad oxide film, a pad nitride film, an amorphous carbon layer, a silicon oxynitride film (SiON), and a combination thereof,

상기 전기화학적 식각방법은 불산(HF) 및 에탄올의 혼합 용액을 이용하여 수행하는 것과, The electrochemical etching method is performed using a mixed solution of hydrofluoric acid (HF) and ethanol,

상기 하드마스크 패턴을 마스크로 1차 이온주입 공정을 수행하여 상기 반도체 기판 저부에 제 1 이온주입 영역을 형성하는 단계와,Forming a first ion implantation region on the bottom of the semiconductor substrate by performing a first ion implantation process using the hard mask pattern as a mask;

상기 하드마스크 패턴을 포함하는 상기 반도체 기판 상부에 상기 리세스 영역을 노출시키는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the semiconductor substrate including the hard mask pattern to expose the recess region;

상기 감광막 패턴 및 하드마스크 패턴을 마스크로 2차 이온주입 공정을 수행하여 상기 반도체 기판 저부에 제 2 이온주입 영역을 형성하되, 상기 제 2 이온주입 영역은 상기 제 1 이온주입 영역보다 상부에 형성하는 단계를 더 포함하는 것과, A second ion implantation region is formed on the bottom of the semiconductor substrate by performing a secondary ion implantation process using the photoresist pattern and the hard mask pattern as a mask, wherein the second ion implantation region is formed above the first ion implantation region. Further comprising steps,

상기 1차 및 2차 이온주입 공정은 N+ 불순물 이온주입인 것과, The primary and secondary ion implantation process is that of N + impurity ion implantation,

상기 1차 이온주입 공정은 2000 ~ 4000 KeV의 에너지를 사용하며, 상기 2차 이온주입 공정은 30 ~ 50 KeV의 에너지를 사용하는 것과,The primary ion implantation process uses an energy of 2000 ~ 4000 KeV, the secondary ion implantation process using an energy of 30 ~ 50 KeV,

상기 제 1 이온주입 영역은 상기 반도체 기판 표면으로부터 3000 ~ 4000Å의 깊이에 형성되는 것과, The first ion implantation region is formed at a depth of 3000 ~ 4000Å from the surface of the semiconductor substrate,

상기 제 2 이온주입 영역은 상기 반도체 기판 표면으로부터 1000 ~ 2000Å의 깊이에 형성되는 것과, The second ion implantation region is formed at a depth of 1000 ~ 2000Å from the surface of the semiconductor substrate,

상기 전기화학적 식각방법은 상기 제 1 이온주입 영역 및 제 2 이온주입 영역에서 식각정지되는 것과, The electrochemical etching method is that the etch stop in the first ion implantation region and the second ion implantation region,

상기 다공성 실리콘층을 산화시키는 공정은 열공정인 것과, Oxidizing the porous silicon layer is a thermal process,

상기 리세스를 형성한 후 상기 리세스 저부를 확장시켜 벌브형 리세스를 형성하는 것과, After forming the recess, expanding the recess bottom to form a bulb-shaped recess;

상기 리세스 상부에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다. And forming a gate over the recess.

본 발명에 따른 반도체 소자의 제조 방법은 소자분리막 형성을 위한 트렌치 형성 공정과, 리세스 게이트 형성을 위한 리세스 형성 공정을 동시에 진행하고, 소자분리막 형성 시 갭필 물질을 추가로 증착하지 않아되므로 공정이 단순화되며, 소자분리막의 손실을 방지하여 후속의 게이트 폴리실리콘 증착 공정 시 활성영역 간의 브릿지를 방지할 수 있다. In the method of fabricating a semiconductor device according to the present invention, a trench formation process for forming an isolation layer and a recess formation process for forming a recess gate are simultaneously performed, and a gap fill material is not further deposited when the isolation layer is formed. It is simplified and can prevent the loss of the device isolation layer to prevent the bridge between the active region during the subsequent gate polysilicon deposition process.

또한, 소스 영역의 활성 영역의 면적이 종래보다 넓어지므로 채널 길이가 확보되어 구동전류를 확보할 수 있다. In addition, since the area of the active region of the source region is wider than that of the related art, the channel length can be ensured to ensure the driving current.

그리고, 소자분리막과 리세스 깊이의 균일도 특성이 향상되어 셀 Vt 특성, 리프레쉬 특성을 향상시킬 수 있다. In addition, the uniformity characteristics of the device isolation layer and the recess depth may be improved, thereby improving cell Vt characteristics and refresh characteristics.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, P 타입의 반도체 기판(200) 상부에 하드마스크층(미도시)을 형성하고, 상기 하드마스크층(미도시) 상부에 소자분리영역 및 리세스 영역을 정의하는 제 1 감광막 패턴(미도시)을 형성한다. Referring to FIG. 2A, a first photoresist layer is formed on a P-type semiconductor substrate 200 to form a hard mask layer (not shown), and defines a device isolation region and a recess region on the hard mask layer (not shown). A pattern (not shown) is formed.

여기서, 하드마스크층은 패드 산화막, 패드 질화막, 비정질 탄소층(Amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 어느 하나로 형성하는 것이 바람직하다. The hard mask layer is preferably formed of any one of a pad oxide film, a pad nitride film, an amorphous carbon layer, a silicon oxynitride film (SiON), and a combination thereof.

이때, 상기 패드 산화막(미도시)은 100 ~ 200Å의 두께로 형성하고, 상기 패드 질화막(미도시)은 500 ~ 700Å의 두께로 형성하고, 상기 비정질 탄소층(미도시) 및 상기 실리콘 산화질화막(미도시)는 각각 2500 ~ 3500Å 및 400 ~600Å의 두께로 형성한다. In this case, the pad oxide film (not shown) is formed to a thickness of 100 ~ 200Å, the pad nitride film (not shown) is formed to a thickness of 500 ~ 700Å, the amorphous carbon layer (not shown) and the silicon oxynitride film ( Not shown) is formed to a thickness of 2500 ~ 3500Å and 400 ~ 600Å, respectively.

다음에, 상기 제 1 감광막 패턴(미도시)을 마스크로 상기 하드마스크층(미도시)을 식각하여 상기 소자분리영역 및 리세스 영역의 반도체 기판(200)을 노출시키는 제 1 하드마스크 패턴(210)을 형성한다. 그 다음, 상기 제 1 감광막 패턴(미도시)을 제거한다. Next, the hard mask layer (not shown) is etched using the first photoresist pattern (not shown) as a mask to expose the semiconductor substrate 200 in the device isolation region and the recess region 210. ). Next, the first photoresist pattern (not shown) is removed.

도 2b를 참조하면, 제 1 하드마스크 패턴(210)을 마스크로 소자분리영역 및 리세스 영역에 1차 이온주입 공정을 수행하여 상기 소자분리영역 및 리세스 영역에 N+ 불순물 제 1 이온주입영역(215)을 형성한다. Referring to FIG. 2B, a first ion implantation process may be performed on the device isolation region and the recess region using the first hard mask pattern 210 as a mask to form N + impurity first ion implantation region (I +) in the device isolation region and the recess region. 215).

이때, 상기 1차 이온주입 공정은 200 ~ 400 KeV의 에너지를 사용하여 진행되며, 제 1 이온주입영역(215)은 반도체 기판(200) 표면으로부터 3000 ~ 4000Å의 깊이에 형성되도록 하는 것이 바람직하다.In this case, the first ion implantation process is performed using energy of 200 ~ 400 KeV, it is preferable that the first ion implantation region 215 is formed to a depth of 3000 ~ 4000Å from the surface of the semiconductor substrate 200.

도 2c를 참조하면, 상기 소자분리영역 상부에 제 2 감광막 패턴(220)을 형성한다. 즉, 상기 리세스 영역의 반도체 기판(200)만 노출되도록 한다. 이때, 상기 리세스 영역 사이에 형성된 제 1 하드마스크 패턴(210) 상부도 노출되도록 하는 것이 바람직하다.Referring to FIG. 2C, a second photoresist layer pattern 220 is formed on the device isolation region. That is, only the semiconductor substrate 200 in the recess region is exposed. In this case, the upper portion of the first hard mask pattern 210 formed between the recess regions is also exposed.

다음에, 제 2 감광막 패턴(220) 및 제 1 하드마스크 패턴(210)을 마스크로 상기 리세스 영역에 2차 이온주입 공정을 수행하여 상기 리세스 영역에 N+ 불순물 제 2 이온주입영역(217)을 형성한다. Next, a second ion implantation process is performed in the recess region using the second photoresist layer pattern 220 and the first hard mask pattern 210 as a mask to form N + impurity second ion implantation region 217 in the recess region. To form.

이때, 상기 2차 이온주입 공정은 30 ~ 50 KeV의 에너지를 사용하여 진행되며, 제 2 이온주입영역(217)은 반도체 기판(200) 표면으로부터 1000 ~ 2000Å의 깊이에 형성되도록 하는 것이 바람직하다. 여기서, 상기 2차 이온주입 공정은 상기 1차 이온주입 공정에 비해 낮은 에너지를 사용하므로, 상기 2차 이온주입 공정으로 형성된 제 2 이온주입 영역(217)은 제 1 이온주입 영역(215)에 비해 높은 위치에 형성된다. At this time, the secondary ion implantation process is performed using energy of 30 ~ 50 KeV, it is preferable that the second ion implantation region 217 is formed to a depth of 1000 ~ 2000Å from the surface of the semiconductor substrate 200. In this case, since the secondary ion implantation process uses lower energy than the primary ion implantation process, the second ion implantation region 217 formed by the secondary ion implantation process is compared with the first ion implantation region 215. It is formed at a high position.

도 2d를 참조하면, 제 2 감광막 패턴(220)을 제거한 후 제 1 하드마스크 패턴(210)을 마스크로 전기화학적 식각(Electro Chemical Etching) 방법을 수행하여 상기 소자분리영역 및 리세스 영역에 다공성 실리콘(Porous Silicon, 225)을 형성한다.Referring to FIG. 2D, after removing the second photoresist layer pattern 220, an electrochemical etching method is performed using the first hard mask pattern 210 as a mask to form porous silicon in the device isolation region and the recess region. (Porous Silicon, 225) is formed.

상기 전기화학적 식각은 실리콘 기판 뒷면에 전압을 인가할 수 있는 작업 전극을 구비하고, 상대전극과 기준전극이 일정한 간격을 유지하여 전해질 속에 잠길 수 있도록 구비되며, 자외선 광원을 상부에 설치하여 상기 작업 전극에 자외선이 조사되도록 구비된 작업 셀에서 실리콘 해리 반응을 이용하여 수행한다. 상기 상대전극으로 백금 전극을 사용하고, 상기 기준전극으로 수소 표준전극을 사용할 수 있다. 상기 전해질로서 HF와 에탄올이 혼합된 용액을 사용할 수 있다. The electrochemical etching is provided with a working electrode for applying a voltage on the back of the silicon substrate, the counter electrode and the reference electrode is provided so as to be immersed in the electrolyte by maintaining a constant interval, an ultraviolet light source is installed on top of the working electrode In a work cell equipped to irradiate ultraviolet rays to the light, it is performed using a silicon dissociation reaction. A platinum electrode may be used as the counter electrode, and a hydrogen standard electrode may be used as the reference electrode. As the electrolyte, a solution in which HF and ethanol are mixed may be used.

이때, 상기 전기화학적 식각 공정 시 N+ 불순물 이온주입영역에 도달하게 되면 정공의 공급이 원활하지 않게 되어 식각 속도가 급격하게 떨어지게 된다. 즉, N+ 불순물 이온주입영역이 식각 정지 배리어로 사용된다. In this case, when the N + impurity ion implantation region is reached during the electrochemical etching process, the supply of holes is not smooth, and the etching speed drops sharply. That is, the N + impurity ion implantation region is used as an etch stop barrier.

여기서, 상기 1차 이온주입 공정 및 2차 이온주입 공정은 각각 소자분리막의 식각 정지 배리어 및 리세스의 식각 정지 배리어로 사용된다.Here, the primary ion implantation process and the secondary ion implantation process are used as an etch stop barrier of the device isolation layer and an etch stop barrier of the recess, respectively.

도 2e 및 도 2f를 참조하면, 제 1 하드마스크 패턴(210)을 제거한 후 다공성 실리콘(225)이 형성된 반도체 기판(200)에 열 공정을 수행하여 다공성 실리콘(225)을 산화시켜 산화막(230)을 형성한다. 여기서, 상기 소자분리영역의 산화막(230)은 소자분리막이 된다.2E and 2F, after removing the first hard mask pattern 210, a thermal process is performed on the semiconductor substrate 200 on which the porous silicon 225 is formed to oxidize the porous silicon 225 to oxidize the oxide film 230. To form. Here, the oxide film 230 of the device isolation region becomes a device isolation film.

이때, 다공성 실리콘(225)이 산화되면서 노출된 반도체 기판(200) 표면도 일정 두께의 산화막이 성장된다. At this time, an oxide film having a predetermined thickness is also grown on the exposed surface of the semiconductor substrate 200 while the porous silicon 225 is oxidized.

다음에, 상기 리세스 영역을 노출시키는 제 2 하드마스크 패턴(235)을 형성한다. 그리고, 제 2 하드마스크 패턴(235)을 마스크로 상기 리세스 영역의 산화막(230)을 일부 제거한다. Next, a second hard mask pattern 235 exposing the recess region is formed. The oxide layer 230 of the recess region is partially removed using the second hard mask pattern 235 as a mask.

도 2g를 참조하면, 건식 식각을 수행하여 상기 리세스 영역의 산화막(230)을 제거하고, 리세스 저부가 확장된 벌브형 리세스(240)를 형성한다. 그리고, 제 2 하드마스크 패턴(235)을 제거한다. Referring to FIG. 2G, dry etching is performed to remove the oxide layer 230 in the recess region, and to form a bulb type recess 240 having an extended recess bottom. Then, the second hard mask pattern 235 is removed.

이때, 벌브형 리세스(240) 형성을 위한 식각 공정 시 상기 리세스 영역 저부의 제 2 이온주입영역(217)도 식각되어 제거되는 것이 바람직하다. In this case, during the etching process for forming the bulb type recess 240, the second ion implantation region 217 at the bottom of the recess region is also etched and removed.

도 2h를 참조하면, 벌브형 리세스(240)를 포함하는 전체 표면에 일정 두께의 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막(미도시)이 형성된 전체 상부에 게이트 폴리실리콘층(250a), 게이트 금속층(250b) 및 게이트 하드마스크층(250c)의 적층구조를 형성한다. Referring to FIG. 2H, a gate insulating film (not shown) having a predetermined thickness is formed on the entire surface including the bulb type recess 240, and the gate polysilicon layer 250a is formed on the entire top of the gate insulating film (not shown). ), A stacked structure of the gate metal layer 250b and the gate hard mask layer 250c is formed.

다음에, 상기 적층구조를 패터닝하여 리세스 게이트(250)를 형성한다. Next, the stacked structure is patterned to form a recess gate 250.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

200 : 반도체 기판 210 : 하드마스크 패턴200: semiconductor substrate 210: hard mask pattern

215 : 제 1 이온주입 영역 220 : 제 1 감광막 패턴215: first ion implantation region 220: first photosensitive film pattern

217 : 제 2 이온주입 영역 225 : 다공성 실리콘217: second ion implantation region 225: porous silicon

230 : 산화막 235 : 제 2 감광막 패턴230: oxide film 235: second photosensitive film pattern

240 : 리세스 250a : 게이트 폴리실리콘층240 recess 250a gate polysilicon layer

250b : 게이트 금속층 250c : 게이트 하드마스크층250b: gate metal layer 250c: gate hard mask layer

250 : 게이트250 gate

Claims (12)

반도체 기판 상부에 소자분리영역 및 리세스 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the semiconductor substrate to expose the device isolation region and the recess region; 상기 노출된 반도체 기판을 전기화학적 식각방법으로 식각하여 상기 반도체 기판의 상기 소자분리영역 및 리세스 영역에 다공성 실리콘을 형성하는 단계;Etching the exposed semiconductor substrate by an electrochemical etching method to form porous silicon in the device isolation region and the recess region of the semiconductor substrate; 상기 하드마스크 패턴을 제거하는 단계;Removing the hard mask pattern; 상기 다공성 실리콘을 산화시켜 산화막을 형성하는 단계; 및Oxidizing the porous silicon to form an oxide film; And 상기 리세스 영역의 산화막을 제거하여 리세스를 형성하는 단계Removing the oxide layer of the recess region to form a recess 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크 패턴은 패드 산화막, 패드 질화막, 비정질 탄소층(Amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.The hard mask pattern may be any one selected from a pad oxide film, a pad nitride film, an amorphous carbon layer, a silicon oxynitride film (SiON), and a combination thereof. 제 1 항에 있어서, The method of claim 1, 상기 전기화학적 식각방법은 불산(HF) 및 에탄올의 혼합 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The electrochemical etching method is a method of manufacturing a semiconductor device, characterized in that performed using a mixed solution of hydrofluoric acid (HF) and ethanol. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크 패턴을 형성하는 단계 이후,After forming the hard mask pattern, 상기 하드마스크 패턴을 마스크로 1차 이온주입 공정을 수행하여 상기 반도체 기판 저부에 제 1 이온주입 영역을 형성하는 단계;Performing a first ion implantation process using the hard mask pattern as a mask to form a first ion implantation region in the bottom of the semiconductor substrate; 상기 하드마스크 패턴을 포함하는 상기 반도체 기판 상부에 상기 리세스 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및Forming a photoresist pattern on the semiconductor substrate including the hard mask pattern to expose the recess region; And 상기 감광막 패턴 및 하드마스크 패턴을 마스크로 2차 이온주입 공정을 수행하여 상기 반도체 기판 저부에 제 2 이온주입 영역을 형성하되, 상기 제 2 이온주입 영역은 상기 제 1 이온주입 영역보다 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.A second ion implantation region is formed on the bottom of the semiconductor substrate by performing a secondary ion implantation process using the photoresist pattern and the hard mask pattern as a mask, wherein the second ion implantation region is formed above the first ion implantation region. The method of manufacturing a semiconductor device, further comprising the step. 제 4 항에 있어서, The method of claim 4, wherein 상기 1차 및 2차 이온주입 공정은 N+ 불순물 이온주입인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device, characterized in that the primary and secondary ion implantation process is N + impurity ion implantation. 제 4 항에 있어서, The method of claim 4, wherein 상기 1차 이온주입 공정은 2000 ~ 4000 KeV의 에너지를 사용하며, 상기 2차 이온주입 공정은 30 ~ 50 KeV의 에너지를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The primary ion implantation process uses an energy of 2000 ~ 4000 KeV, the secondary ion implantation process uses a energy of 30 ~ 50 KeV. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 1 이온주입 영역은 상기 반도체 기판 표면으로부터 3000 ~ 4000Å의 깊이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the first ion implantation region is formed at a depth of 3000 to 4000 microns from the surface of the semiconductor substrate. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 2 이온주입 영역은 상기 반도체 기판 표면으로부터 1000 ~ 2000Å의 깊이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the second ion implantation region is formed at a depth of 1000 to 2000 microns from the surface of the semiconductor substrate. 제 4 항에 있어서, The method of claim 4, wherein 상기 전기화학적 식각방법은 상기 제 1 이온주입 영역 및 제 2 이온주입 영역에서 식각정지되는 것을 특징으로 하는 반도체 소자의 제조 방법.The electrochemical etching method is a method of manufacturing a semiconductor device, characterized in that the etching stop in the first ion implantation region and the second ion implantation region. 제 1 항에 있어서, The method of claim 1, 상기 다공성 실리콘층을 산화시키는 공정은 열 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.The step of oxidizing the porous silicon layer is a method of manufacturing a semiconductor device, characterized in that the thermal process. 제 1 항에 있어서, The method of claim 1, 상기 리세스를 형성한 후 상기 리세스 저부를 확장시켜 벌브형 리세스를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a bulb type recess by extending the recess bottom after forming the recess. 제 1 항에 있어서, The method of claim 1, 상기 리세스 상부에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a gate over the recess.
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