KR101017044B1 - Capacitor with tunnel shaped storage node and the fabricating method of the same - Google Patents

Capacitor with tunnel shaped storage node and the fabricating method of the same Download PDF

Info

Publication number
KR101017044B1
KR101017044B1 KR1020030027157A KR20030027157A KR101017044B1 KR 101017044 B1 KR101017044 B1 KR 101017044B1 KR 1020030027157 A KR1020030027157 A KR 1020030027157A KR 20030027157 A KR20030027157 A KR 20030027157A KR 101017044 B1 KR101017044 B1 KR 101017044B1
Authority
KR
South Korea
Prior art keywords
storage node
film
capacitor
forming
tunnel
Prior art date
Application number
KR1020030027157A
Other languages
Korean (ko)
Other versions
KR20040093285A (en
Inventor
양국승
이상현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030027157A priority Critical patent/KR101017044B1/en
Publication of KR20040093285A publication Critical patent/KR20040093285A/en
Application granted granted Critical
Publication of KR101017044B1 publication Critical patent/KR101017044B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 터널형태의 스토리지 노드를 형성하고, 상기 터널형태의 스토리지 노드의 내외벽에 유전체를 형성함으로써, 캐패시터 높이의 증가없이 전하저장능력을 향상시킨 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로, 이를 위한 본 발명은, 스토리지 노드 콘택플러그와 비트라인을 포함하는 소정의 하부구조가 완료된 기판 상에 상기 스토리지 노드 콘택플러그와 접속하는 제 1 스토리지 노드를 형성하는 단계; 전체 구조상에 캐패시터 산화막을 형성하고, 상기 제 1 스토리지 노드와 접속하는 터널형태의 제 2 스토리지 노드를 형성하기 위해, 상기 캐패시터 산화막을 일정부분 제거하여 상기 제 1 스토리지 노드의 일정부분을 노출시키는 골을 형성하는 단계; 상기 골을 포함하는 전체 구조상에 제 2 스토리지 노드를 증착하고, 메모리 셀 단위로 상기 제 2 스토리지 노드를 고립시키는 단계; 상기 캐패시터 산화막을 제거하여 속이 빈 터널형태의 제 2 스토리지 노드를 형성하는 단계; 상기 스토리지 노드의 내벽, 외벽 및 상기 제 1 스토리지 노드 상에 유전체를 형성하는 단계; 및 상기 유전체 상에 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, by forming a tunnel-type storage node and forming a dielectric on inner and outer walls of the tunnel-type storage node, thereby improving charge storage capability without increasing the capacitor height. To this end, the present invention comprises the steps of: forming a first storage node to connect with the storage node contact plug on a substrate having a predetermined infrastructure including a storage node contact plug and a bit line; To form a capacitor oxide layer on the entire structure and to form a tunnel-type second storage node that connects to the first storage node, a portion of the capacitor oxide layer is removed to expose a portion of the first storage node. Forming; Depositing a second storage node on the entire structure including the valleys and isolating the second storage node in units of memory cells; Removing the capacitor oxide layer to form a second tunnel node in the form of a hollow tunnel; Forming a dielectric on an inner wall, an outer wall of the storage node and the first storage node; And forming a plate electrode on the dielectric.

캐패시터, 터널, 전하저장능력, 스토리지 노드, 비트라인Capacitors, Tunnels, Charge Storage Capacities, Storage Nodes, Bitlines

Description

터널형태의 스토리지 노드를 갖는 캐패시터 및 그 제조방법{CAPACITOR WITH TUNNEL SHAPED STORAGE NODE AND THE FABRICATING METHOD OF THE SAME} Capacitor with tunnel-type storage node and method for manufacturing the same {CAPACITOR WITH TUNNEL SHAPED STORAGE NODE AND THE FABRICATING METHOD OF THE SAME}             

도1a 내지 도1f는 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 도면으로, 평면도면 및 평면도면에 도시된 A-A' 라인에 따른 단면도를 함께 도시한 도면.
1A to 1F are views illustrating a capacitor manufacturing process according to an embodiment of the present invention, showing a cross-sectional view taken along the AA ′ line of the plan view and the plan view.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 기판 11 : 필드절연막10 substrate 11 field insulating film

12 : 소스/드레인 영역 13 : 제 1 층간절연막12 source / drain region 13 first interlayer insulating film

14 : 콘택플러그 15 : 제 2 층간절연막14 contact plug 15 second interlayer insulating film

16 : 비트라인 17 : 제 3 층간절연막16 bit line 17 third interlayer insulating film

18 : 스토리지 노드 콘택플러그 19 : 질화막18: storage node contact plug 19: nitride film

20 : 제 1 스토리지 노드 21 : 캐패시터 산화막20: first storage node 21: capacitor oxide film

22 : 골 23 : 제 2 스토리지 노드22: Goal 23: Second Storage Node

24 : 유전체 25 : 플레이트 전극
24 dielectric 25 plate electrode

본 발명은 반도체 메모리 소자의 캐패시터 및 그 제조방법에 관한 것으로서, 특히 터널형태의 스토리지 노드를 구비하고, 상기 터널형태의 스토리지 노드의 내/외벽에 유전체를 각각 증착함으로써, 캐패시터 높이의 증가없이 전하저장능력을 확보한 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor memory device and a method of manufacturing the same, and in particular, having a storage node in the form of a tunnel and depositing a dielectric on the inner and outer walls of the tunnel type storage node, thereby storing charge without increasing the height of the capacitor. It relates to a capacitor having a capacity and a method of manufacturing the same.

현재, 반도체 메모리 소자에 있어서 그 집적도는 계속 증가하고 있는 추세이며, 기가(giga) 비트급의 메모리 소자에 대한 연구도 활발히 이루어지고 있으며 256Mb 급 메모리는 점차로 상용화 되어가고 있다.At present, the degree of integration of semiconductor memory devices continues to increase, and studies on gigabit memory devices are being actively conducted, and 256Mb memory is gradually commercialized.

이와 같이 메모리 소자의 집적도가 높아짐에 따라 단위 셀의 면적도 점점 작아지게 되어 단위 셀을 구성하는 캐패시터의 면적도 더불어 감소하고 있다. 하지만 정보를 저장해야 하는 메모리 소자의 캐패시터는, 메모리 소자의 안정적인 동작이 보장되도록 최소한 30 pF 정도 이상의 전하량을 저장할 수 있어야 한다.As the degree of integration of the memory device increases, the area of the unit cell is gradually reduced, and the area of the capacitor constituting the unit cell is also decreasing. However, capacitors of memory devices that need to store information must be able to store at least 30 pF of charge to ensure stable operation of the memory devices.

이와같이 미세화되는 캐패시터에서 최소한의 전하저장능력을 확보하기 위해서는, 유전율이 높은 유전물질을 사용하거나, 캐패시터의 높이(height)를 증가시키거나 또는 유전막의 두께를 감소시키는 방법 등이 채용되고 있다.In order to secure the minimum charge storage capability in the capacitor to be miniaturized in this way, a dielectric material having a high dielectric constant, a method of increasing the height of the capacitor, or reducing the thickness of the dielectric film has been adopted.

그러나, 캐패시터의 높이를 높이거나 또는 유전막의 두께를 감소시켜 저장능력을 향상시키고자 할 경우에는 여러가지 문제가 나타나고 있다.However, in order to improve the storage capacity by increasing the height of the capacitor or by reducing the thickness of the dielectric film, various problems have appeared.

예를 들면, 유전막의 두께가 균일하게 증착되지 못하여 누설전류가 증가하는 문제가 나타나고 있으며, 또한 캐패시터의 높이가 2㎛ 이상으로 높아지면서 후속 식각공정에서의 어려움이 나타나고 있다.
For example, there is a problem that the leakage current increases because the thickness of the dielectric film is not uniformly deposited, and the height of the capacitor is increased to 2 μm or more, thereby causing difficulties in subsequent etching processes.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 터널형태의 스토리지 노드를 형성한 후, 터널형태의 스토리지 노드 내/외벽에 유전체를 각각 증착함으로써 캐패시터 높이의 증가없이 전하저장능력을 확보한 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the problems of the prior art, and after forming a tunnel-type storage node, by depositing a dielectric in each of the inner and outer walls of the tunnel-type storage node to ensure the charge storage capacity without increasing the capacitor height It is an object of the present invention to provide a capacitor and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명은, 스토리지 노드 콘택플러그와 비트라인을 포함하는 소정의 하부구조가 완료된 기판 상에 상기 스토리지 노드 콘택플러그와 접속하는 제 1 스토리지 노드를 형성하는 단계; 전체 구조상에 캐패시터 산화막을 형성하고, 상기 제 1 스토리지 노드와 접속하는 터널형태의 제 2 스토리지 노드를 형성하기 위해, 상기 캐패시터 산화막을 일정부분 제거하여 상기 제 1 스토리지 노드의 일정부분을 노출시키는 골을 형성하는 단계; 상기 골을 포함하는 전체 구조상에 제 2 스토리지 노드를 증착하고, 메모리 셀 단위로 상기 제 2 스토리지 노드를 고립시키는 단계; 상기 캐패시터 산화막을 제거하여 속이 빈 터널형태의 제 2 스토리지 노드를 형성하는 단계; 상기 스토리지 노드의 내벽, 외벽 및 상기 제 1 스토리지 노드 상에 유전체를 형성하는 단계; 및 상기 유전체 상에 플레이트 전극 을 형성하는 단계를 포함하여 이루어진다.
According to an aspect of the present invention, there is provided a method including: forming a first storage node on a substrate on which a predetermined infrastructure including a storage node contact plug and a bit line is completed; To form a capacitor oxide layer on the entire structure and to form a tunnel-type second storage node that connects to the first storage node, a portion of the capacitor oxide layer is removed to expose a portion of the first storage node. Forming; Depositing a second storage node on the entire structure including the valleys and isolating the second storage node in units of memory cells; Removing the capacitor oxide layer to form a second tunnel node in the form of a hollow tunnel; Forming a dielectric on an inner wall, an outer wall of the storage node and the first storage node; And forming a plate electrode on the dielectric.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도1a 내지 도1f는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 도시한 단면도 및 평면도로서, 평면도의 A-A' 라인에 따른 단면을 함께 도시한 도면이다.1A to 1F are cross-sectional views and a plan view illustrating a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention, together with a cross-section taken along the line A-A 'of the plan view.

우선, 도1a에 도시된 공정에서, 스토리지 노드 콘택플러그(18)를 형성하기 까지의 공정은 통상적인 반도체 메모리 제조공정과 유사하다.First, in the process shown in Fig. 1A, the process up to forming the storage node contact plug 18 is similar to the conventional semiconductor memory manufacturing process.

즉, 도1a에 도시된 바와같이 기판(10) 상의 일정영역에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성한다. 소자분리막은 통상적인 열산화공정을 이용하여 형성될 수도 있으며, 또는 트렌치 소자분리막이 적용될 수 도 있다.That is, as shown in FIG. 1A, an isolation layer 11 defining an active region and a field region is formed in a predetermined region on the substrate 10. The device isolation film may be formed using a conventional thermal oxidation process, or a trench device isolation film may be applied.

다음으로 워드라인용 전도막(예를 들면, 폴리실리콘)을 전체 기판 상에 증착하고 이를 적절히 패터닝하여 게이트 전극을 형성한다.Next, a conductive film for a word line (for example, polysilicon) is deposited on the entire substrate and appropriately patterned to form a gate electrode.

워드라인용 전도막은 도1a의 평면도 상에는 도시되어 있으나, 도1a의 단면도에는 도시되어 있지 않다, 이는, 도1a의 단면도가 A-A' 라인에 따른 단면을 도시하고 있기 때문이다.The conductive film for the word line is shown on the top view of Fig. 1A, but not in the cross-sectional view of Fig. 1A, since the cross-sectional view of Fig. 1A shows a cross section along the line A-A '.

다음으로 워드라인의 양 측벽에 스페이서를 형성한 후, 이온주입공정을 진행하여 워드라인의 양 측면에 소스/드레인 영역(12)을 형성한다. 워드라인 스페이서 역시 단면도 상에는 도시되어 있지 않다.Next, after forming spacers on both sidewalls of the word line, an ion implantation process is performed to form source / drain regions 12 on both sides of the word line. Wordline spacers are also not shown in cross section.

다음으로 전체 구조상에 제 1 층간절연막(13)을 형성하고, 상기 제 1 층간절연막(13)을 선택적으로 식각하여 소스/드레인 영역(12)과 접하는 콘택홀을 형성하고, 콘택홀 내부를 전도막으로 매립하여 콘택플러그(14)를 형성한다.Next, a first interlayer insulating film 13 is formed on the entire structure, and the first interlayer insulating film 13 is selectively etched to form a contact hole in contact with the source / drain region 12, and the inside of the contact hole is a conductive film. To form a contact plug 14.

이어서, 콘택홀을 포함하는 전체구조 상에 제 2 층간절연막(15)을 형성한 후, 상기 제 2 층간절연막(15) 상에 비트라인(16)을 형성한다. 이어서 비트라인(16)을 포함하는 제 2 층간절연막(15) 상에 제 3 층간절연막(17)을 형성하고, 상기 제 2 층간절연막(15) 및 제 3 층간절연막(17)을 선택적으로 식각하여 콘택플러그(14)와 접하는 스토리지 노드 콘택홀을 형성한다.Subsequently, after forming the second interlayer insulating film 15 on the entire structure including the contact hole, the bit line 16 is formed on the second interlayer insulating film 15. Subsequently, a third interlayer insulating layer 17 is formed on the second interlayer insulating layer 15 including the bit line 16, and the second interlayer insulating layer 15 and the third interlayer insulating layer 17 are selectively etched. A storage node contact hole in contact with the contact plug 14 is formed.

다음으로, 상기 스토리지 노드 콘택홀에 전도물질을 매립하고 평탄화 공정을 진행하여 스토리지 노드 콘택플러그(18)를 완성한다. 전도물질로는 통상적으로 폴리실리콘이 사용되며, 또한 확산방지막(미도시)이 상기 스토리지 노드 콘택플러그 (18)에 적용될 수도 있다.Next, the conductive node is embedded in the storage node contact hole and the planarization process is performed to complete the storage node contact plug 18. Polysilicon is typically used as the conductive material, and a diffusion barrier layer (not shown) may be applied to the storage node contact plug 18.

이어서 도1b에 도시된 바와같이, 스토리지 노드 콘택플러그(18)를 포함한 제 3 층간절연막(17) 상에 질화막(19)을 증착한 후, 제 1 스토리지 노드 형성용 마스크(미도시)를 이용하여 상기 스토리지 노드 콘택플러그(18)가 노출되도록 상기 질화막(19)을 선택적으로 제거한다.Subsequently, as illustrated in FIG. 1B, a nitride film 19 is deposited on the third interlayer insulating film 17 including the storage node contact plug 18, and then a first storage node forming mask (not shown) is used. The nitride layer 19 is selectively removed to expose the storage node contact plug 18.

다음으로 제 1 스토리지 노드(20)로 사용될 전도막을 증착한 후, 에치벡(etch back)공정을 적용하여 제 1 스토리지 노드(20)를 격리시킨다. 이때, 에치벡 공정대신에 화학기계연마(Chemical Mechanical Polishing : CMP)를 적용할 수도 있다.Next, after depositing a conductive film to be used as the first storage node 20, an etch back process is applied to isolate the first storage node 20. In this case, chemical mechanical polishing (CMP) may be applied instead of the Etchbeck process.

이와같이, 질화막(19)을 증착하고 상기 질화막(19)을 선택적으로 식각하여 제 1 스토리지 노드(20)를 형성하는 이유는, 제 1 스토리지 노드(20)의 패턴을 넓게 형성하여, 제 1 스토리지 노드(20) 상에 터널형태의 제 2 스토리지 노드가 후속공정을 통해 형성되는 경우에, 단면적의 증가 및 후속공정의 용이를 꾀하기 위해서이다. 도1b의 평면도를 참조하면, 제 1 스토리지 노드(20)는 그 하부에 형성된 비트라인과 약각 중첩될 정도로 넓게 패터닝되어 있음을 알 수 있다. As such, the reason for forming the first storage node 20 by depositing the nitride film 19 and selectively etching the nitride film 19 is to form a wide pattern of the first storage node 20 to thereby form the first storage node. In the case where the second storage node in the form of a tunnel is formed on the 20 through a subsequent process, this is to increase the cross-sectional area and facilitate the subsequent process. Referring to the plan view of FIG. 1B, it can be seen that the first storage node 20 is widely patterned so as to overlap with the bit line formed at the bottom thereof.

제 1 스토리지 노드(20)로 사용될 수 있는 전도물질로는 폴리실리콘, TiN 또는 기타 금속막 등이 사용될 수 있다.As the conductive material that may be used as the first storage node 20, polysilicon, TiN, or another metal film may be used.

전술한 바와같은 방법이외에도 에피택셜 성장법을 이용하여 제 1 스토리지 노드(20)를 형성할 수도 있는데, 이에 대해 설명한다. 먼저, 스토리지 노드 콘택플러그(18) 상에만 에피택셜 성장법을 이용하여 전도성 물질을 성장시킨다. 이때, 에피택셜 성장되는 전도성물질은 제 3 층간절연막(17) 상에는 형성되지 않으므로, 스토리지 노드 콘택플러그(18) 상에만 전도물질을 에피택셜 성장시킬 수 있다.In addition to the above-described method, the first storage node 20 may be formed using the epitaxial growth method, which will be described. First, the conductive material is grown on the storage node contact plug 18 using the epitaxial growth method. In this case, since the epitaxially grown conductive material is not formed on the third interlayer insulating layer 17, the conductive material may be epitaxially grown only on the storage node contact plug 18.

다음으로 질화막(19)을 전체 구조상에 형성하고 에치벡 공정 또는 화학기계연마를 수행하면, 도1b에 도시된 바와같은 제 1 스토리지 노드(20)를 형성할 수 있다.Next, when the nitride film 19 is formed on the entire structure and the etch Beck process or chemical mechanical polishing is performed, the first storage node 20 as shown in FIG. 1B may be formed.

전술한 방법들을 통해 제 1 스토리지 노드(20)를 형성한 다음에, 도1c에 도시된 바와같이, 질화막(19) 및 제 1 스토리지 노드(20) 상에 캐패시터 산화막(21)을 증착하고 제 2 스토리지 노드 형성용 마스크(미도시)를 이용하여, 상기 캐패시 터 산화막(21)을 선택적으로 제거하여 상기 제 1 스토리지 노드(20)의 일부 및 질화막의 일부를 노출시키는 골(22)을 형성한다.After forming the first storage node 20 through the above-described methods, as shown in FIG. 1C, a capacitor oxide film 21 is deposited on the nitride film 19 and the first storage node 20, and the second storage node 20 is deposited. Using the storage node forming mask (not shown), the capacitor oxide layer 21 is selectively removed to form a valley 22 exposing a portion of the first storage node 20 and a portion of the nitride layer. .

도1c의 평면도를 참조하면, 골(22)을 통해 제 1 스토리지 노드(20)의 일부뿐만 아니라 질화막(19)의 일부도 노출되고 있는데, 이는 상기 골(22)의 폭(d)이 상기 제 1 스토리지 노드(20)의 폭 보다 크게 설정되어 있기때문이다.Referring to the plan view of FIG. 1C, not only a portion of the first storage node 20 but also a portion of the nitride film 19 is exposed through the valley 22, which is defined by the width d of the valley 22. 1 is set larger than the width of the storage node 20.

본 발명의 일실시예에서 사용가능한 캐패시터 산화막으로는 HDP(High Density Plasma) 산화막, USG(Undoped Silicated Glass) 산화막, PSG(Phospho Silicate Glass) 산화막, BPSG(Boro Phospho Silicate Glass) 산화막, HLD(High Temperature Low Pressure) 산화막, SOG(Silicon On glass) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 등이 사용될 수 있다. Capacitor oxide films usable in one embodiment of the present invention include HDP (High Density Plasma) oxide film, USG (Undoped Silicated Glass) oxide film, PSG (Phospho Silicate Glass) oxide film, BPSG (Boro Phospho Silicate Glass) oxide film, HLD (High Temperature) Low Pressure (OX) oxide film, SOG (Silicon On glass) oxide film, TEOS (Tetra Ethyl Ortho Silicate) oxide film and the like can be used.

도1c의 단면도와 평면도를 참조하면, 캐패시터 산화막(21) 및 골(22)이 도시되어 있으며, 캐패시터 산화막(21)은 제 1 스토리지 노드(20)의 중심부분과 질화막(19) 상에 잔존하고 있음을 알 수 있다.Referring to the cross-sectional view and the top view of FIG. 1C, the capacitor oxide film 21 and the valleys 22 are shown, and the capacitor oxide film 21 remains on the central portion of the first storage node 20 and the nitride film 19. It can be seen that.

또한, 상기 골(22)의 폭(d)은 상기 제 1 스토리지 노드(20)의 폭 보다 크게 형성되어 있는데, 이는, 후속공정을 통해 완성될 스토리지 노드의 단면적을 증가시켜 전하저장능력을 향상시키기 위함이다.In addition, the width (d) of the valley 22 is formed larger than the width of the first storage node 20, which increases the cross-sectional area of the storage node to be completed through a subsequent process to improve the charge storage capacity For sake.

이어서, 도1d에 도시된 바와같이 캐패시터 산화막(21)을 포함하는 전체 구조상에 제 2 스토리지 노드용 전도막(23)을 증착한다. 여기서, 제 2 스토리지 노드용 전도막(23)은 제 1 스토리지 노드(20)와 전기적으로 연결되어 있다.Subsequently, as illustrated in FIG. 1D, the conductive film 23 for the second storage node is deposited on the entire structure including the capacitor oxide film 21. Here, the conductive film 23 for the second storage node is electrically connected to the first storage node 20.

본 발명의 일실시예에서 사요되는 제 2 스토리지 노드는 통상적인 캐패시터 전극물질이 사용가능하며, 예를 들면, 백금, 루테늄 등의 귀금속과 폴리실리콘 등이 사용될 수 있다.As the second storage node used in the embodiment of the present invention, a conventional capacitor electrode material may be used. For example, precious metals such as platinum and ruthenium, polysilicon, and the like may be used.

그리고, 도1d의 평면도를 참조하면, 제 2 스토리지 노드용 전도막(23)은 마치 플레이트(plate) 전극처럼 서로 연결되어 있기때문에, 후속공정으로 상기 제 2 스토리지 노드(23)를 격리시키기 위한 공정이 필요하다.In addition, referring to the plan view of FIG. 1D, since the conductive films 23 for the second storage node are connected to each other like a plate electrode, a process for isolating the second storage node 23 in a subsequent process. This is necessary.

이어서, 도1e에 도시된 바와같이 셀 오픈 마스크(미도시)를 이용한 식각공정을 진행하여, 인접한 셀 간의 상기 제 2 스토리지 노드(23)를 격리시킨다.Subsequently, as illustrated in FIG. 1E, an etching process using a cell open mask (not shown) is performed to isolate the second storage node 23 between adjacent cells.

즉, 셀 오픈 마스크(미도시)를 이용하여 제 2 스토리지 노드(23)의 일정부분 및 캐패시터 산화막(21)의 일정부분을 제거하면, 각각의 메모리 셀(cell)에 대응하는 제 2 스토리지 노드(23)를 전기적으로 서로 격리시킬 수 있다. That is, when a portion of the second storage node 23 and a portion of the capacitor oxide layer 21 are removed using a cell open mask (not shown), the second storage node corresponding to each memory cell ( 23 can be electrically isolated from each other.

도1e의 단면도와 평면도를 참조하면, 이와같은 제 2 스토리지 노드 격리공정을 통해, 비트라인(16) 상부에 해당하는 영역에 형성된 질화막(19)상에 존재하던 캐패시터 산화막(21) 및 그 캐패시터 산화막 상에 형성되어 있는 제 2 스토리지 노드용 전도막(23)이 제거되었음을 알 수 있으며 또한, 터널형태를 갖는 제 2 스토리지 노드(23)를 얻을 수 있다.Referring to the cross-sectional view and the top view of FIG. 1E, through the second storage node isolation process, the capacitor oxide film 21 and the capacitor oxide film existing on the nitride film 19 formed in the region corresponding to the upper portion of the bit line 16 are formed. It can be seen that the conductive film 23 for the second storage node formed thereon is removed, and a second storage node 23 having a tunnel shape can be obtained.

이때, 터널형태의 제 2 스토리지 노드(23)의 내부(즉, 터널의 내부에 해당)에는 캐패시터 산화막(21)이 채워져 있으므로, 이를 제거하기 위한 공정을 후속으로 진행하면, 속이 텅 빈 터널형태의 제 2 스토리지 노드(23)를 얻을 수 있다.At this time, since the capacitor oxide layer 21 is filled in the tunnel-type second storage node 23 (that is, the inside of the tunnel), a process for removing the same is subsequently performed. The second storage node 23 can be obtained.

터널내부를 채우고 있는 캐패시터 산화막은, 습식식각법을 이용하면 용이하게 제거될 수 있으며, 터널내부를 채우고 있는 캐패시터 산화막이 제거된 최종적인 모습을 도1e에 도시하였다.The capacitor oxide film filling the inside of the tunnel can be easily removed by using a wet etching method, and the final state in which the capacitor oxide film filling the inside of the tunnel is removed is shown in FIG. 1E.

다음으로 도1f에 도시된 바와같이, 터널형태를 갖는 제 2 스토리지 노드(23)의 내벽과 외벽 및 제 1 스토리지 노드(20) 상에 유전체(24)를 증착하는 공정을 수행한다. 화학기상증착법이나 원자층증착법을 사용하면, 제 2 스토리지 노드(23)의 내벽과 외벽 및 제 1 스토리지 노드(20)의 표면 상에 유전체(24)를 형성할 수 있다.Next, as illustrated in FIG. 1F, a process of depositing a dielectric material 24 on the inner and outer walls of the second storage node 23 having the tunnel shape and the first storage node 20 is performed. Using chemical vapor deposition or atomic layer deposition, the dielectric 24 may be formed on the inner and outer walls of the second storage node 23 and the surface of the first storage node 20.

본 발명의 일실시예에서 사용가능한 유전체(24)로는 PZT 막, BST 막, STO 막, TAO 막, TAON 막, TiO 막, ONO 막, NO 막 등이 사용 가능하다.As the dielectric 24 usable in one embodiment of the present invention, a PZT film, a BST film, an STO film, a TAO film, a TAON film, a TiO film, an ONO film, a NO film, or the like can be used.

이와같이 본 발명의 일실시예에서는 스토리지 노드를 터널형태로 형성하고, 그 터널의 내벽과 외벽에 유전체를 증착하게 되므로 전하저장능력을 향상시킬 수 있으며, 따라서 캐패시터의 높이의 증가가 필요치 않아 이로인한 문제점을 해결할 수 있다.As described above, in one embodiment of the present invention, the storage node is formed in the form of a tunnel, and since the dielectric is deposited on the inner and outer walls of the tunnel, the charge storage capability can be improved. Therefore, the increase in the height of the capacitor is not necessary. Can be solved.

다음으로, 유전체(24) 상에 플레이트 전극(25)을 형성한다. 플레이트 전극으로는 폴리실리콘 또는 금속막 계열의 물질이 사용되며, 플레이트 전극(25)은 상기 터널 내부를 채우면서 형성된다.Next, the plate electrode 25 is formed on the dielectric 24. Polysilicon or a metal film-based material is used as the plate electrode, and the plate electrode 25 is formed while filling the inside of the tunnel.

도1f를 참조하면, 본 발명의 일실시예에 따른 캐패시터 제조방법에서는, 유전체가 형성되어 있는 단면적이 종래기술에 비해 증가하기 때문에, 전하저장능력이 증가하며 따라서, 캐패시터의 높이를 증가시키지 않아도 되어 이로인한 문제를 야기시키지 않을 수 있다.
Referring to Figure 1f, in the capacitor manufacturing method according to an embodiment of the present invention, since the cross-sectional area in which the dielectric is formed is increased compared to the prior art, the charge storage capacity is increased, and thus it is not necessary to increase the height of the capacitor This may not cause problems.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명을 이용하여 캐패시터를 제조하는 경우에는 캐패시터의 높이 증가가 없이도 충분한 전하저장능력이 확보되기 때문에 캐패시터의 높이때문에 발생하였던 많은 문제점들을 미연에 방지할 수 있다.
In the case of manufacturing the capacitor using the present invention, since sufficient charge storage capacity is secured without increasing the height of the capacitor, many problems caused by the height of the capacitor can be prevented in advance.

Claims (5)

반도체 메모리 소자의 캐패시터 제조방법에 있어서,In the capacitor manufacturing method of a semiconductor memory device, 스토리지 노드 콘택플러그와 비트라인을 포함하는 소정의 하부구조가 완료된 기판 상에 상기 스토리지 노드 콘택플러그와 접속하는 제 1 스토리지 노드를 형성하는 단계;Forming a first storage node to connect with the storage node contact plug on a substrate having a predetermined infrastructure including a storage node contact plug and a bit line; 전체 구조상에 캐패시터 산화막을 형성하고, 상기 제 1 스토리지 노드와 접속하는 터널형태의 제 2 스토리지 노드를 형성하기 위해, 상기 캐패시터 산화막을 일정부분 제거하여 상기 제 1 스토리지 노드의 일정부분을 노출시키는 골을 형성하는 단계;To form a capacitor oxide layer on the entire structure and to form a tunnel-type second storage node that connects to the first storage node, a portion of the capacitor oxide layer is removed to expose a portion of the first storage node. Forming; 상기 골을 포함하는 전체 구조상에 제 2 스토리지 노드를 증착하고, 메모리 셀 단위로 상기 제 2 스토리지 노드를 고립시키는 단계;Depositing a second storage node on the entire structure including the valleys and isolating the second storage node in units of memory cells; 상기 캐패시터 산화막을 제거하여 속이 빈 터널형태의 제 2 스토리지 노드를 형성하는 단계;Removing the capacitor oxide layer to form a second tunnel node in the form of a hollow tunnel; 상기 스토리지 노드의 내벽, 외벽 및 상기 제 1 스토리지 노드 상에 유전체를 형성하는 단계; 및Forming a dielectric on an inner wall, an outer wall of the storage node and the first storage node; And 상기 유전체 상에 플레이트 전극을 형성하는 단계;를 포함하며,Forming a plate electrode on the dielectric; 상기 스토리지 노드 콘택플러그와 접속하는 제 1 스토리지 노드를 형성하는 단계는,Forming a first storage node to connect with the storage node contact plug, 상기 스토리지 노드 콘택플러그를 포함하는 반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on a semiconductor substrate including the storage node contact plug; 상기 절연막을 선택적으로 식각하여 상기 스토리지 노드 콘택플러그를 노출시키는 단계; 및Selectively etching the insulating layer to expose the storage node contact plug; And 전체 구조 상에 전도물질을 형성하고 에치벡 공정 또는 화학기계연마를 수행하여 상기 스토리지 노드 콘택플러그와 접속하는 제 1 스토리지 노드를 형성하는 단계;를 포함하는 반도체 메모리 소자의 캐패시터 제조방법.Forming a first storage node to form a conductive material on the entire structure and performing an etchbeck process or chemical mechanical polishing to connect with the storage node contact plug. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 캐패시터 산화막으로는 HDP 산화막, USG 산화막, PSG 산화막, BPSG 산화막, HLD 산화막, SOG 산화막, TEOS 산화막 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.And a capacitor oxide film, any one of an HDP oxide film, a USG oxide film, a PSG oxide film, a BPSG oxide film, an HLD oxide film, an SOG oxide film, and a TEOS oxide film. 제 1 항에 있어서,The method of claim 1, 상기 유전체로는 PZT 막, BST 막, STO 막, TAO 막, TAON 막, TiO 막, ONO 막, NO 막 중 어느 하나가 사용되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.The dielectric is any one of a PZT film, BST film, STO film, TAO film, TAON film, TiO film, ONO film, NO film is used. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터 산화막을 제거하여 속이 빈 터널형태의 제 2 스토리지 노드를 형성하는 단계는,Removing the capacitor oxide layer to form a second tunnel node in the form of a hollow tunnel, 습식식각법을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.A method for manufacturing a capacitor of a semiconductor memory device, characterized by using a wet etching method.
KR1020030027157A 2003-04-29 2003-04-29 Capacitor with tunnel shaped storage node and the fabricating method of the same KR101017044B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030027157A KR101017044B1 (en) 2003-04-29 2003-04-29 Capacitor with tunnel shaped storage node and the fabricating method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030027157A KR101017044B1 (en) 2003-04-29 2003-04-29 Capacitor with tunnel shaped storage node and the fabricating method of the same

Publications (2)

Publication Number Publication Date
KR20040093285A KR20040093285A (en) 2004-11-05
KR101017044B1 true KR101017044B1 (en) 2011-02-24

Family

ID=37373393

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030027157A KR101017044B1 (en) 2003-04-29 2003-04-29 Capacitor with tunnel shaped storage node and the fabricating method of the same

Country Status (1)

Country Link
KR (1) KR101017044B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010075A (en) * 1993-09-03 1995-04-26 김주용 DRAM cell manufacturing method having tunnel type capacitor structure
KR20000001945A (en) * 1998-06-15 2000-01-15 윤종용 D-ram cell capacitor manufacturing method
KR20010063079A (en) * 1999-12-21 2001-07-09 박종섭 Method for fabricating capacitor in semiconductor device
KR100557922B1 (en) 1999-06-23 2006-03-10 주식회사 하이닉스반도체 Method of manufacturing semiconductor memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010075A (en) * 1993-09-03 1995-04-26 김주용 DRAM cell manufacturing method having tunnel type capacitor structure
KR20000001945A (en) * 1998-06-15 2000-01-15 윤종용 D-ram cell capacitor manufacturing method
KR100557922B1 (en) 1999-06-23 2006-03-10 주식회사 하이닉스반도체 Method of manufacturing semiconductor memory device
KR20010063079A (en) * 1999-12-21 2001-07-09 박종섭 Method for fabricating capacitor in semiconductor device

Also Published As

Publication number Publication date
KR20040093285A (en) 2004-11-05

Similar Documents

Publication Publication Date Title
KR102612259B1 (en) Three-dimensional NOR array comprising vertical word lines and individual channels and methods for manufacturing the same
KR0123751B1 (en) Semiconductor device and the fabricating method thereof
US8058678B2 (en) Semiconductor memory device including a cylinder type storage node and a method of fabricating the same
KR100568733B1 (en) Capacitor having enhanced structural stability, Method of manufacturing the capacitor, Semiconductor device having the capacitor, and Method of manufacturing the semiconductor device
US11251199B2 (en) Three-dimensional NOR array including active region pillars and method of making the same
US5733808A (en) Method for fabricating a cylindrical capacitor for a semiconductor device
JPH05218334A (en) Tungstem contact core-stacked capacitor and its molding method
JP2008113005A (en) Method of manufacturing integrated semiconductor structure
KR100599098B1 (en) Method for manufacturing a capacitor
KR100650632B1 (en) Method for manufacturing a capacitor and method for manufacturing a semiconductor device using the same
KR100319207B1 (en) Cylindrical storage capacitor for memory cell and method for fabricating the same
US6174781B1 (en) Dual damascene process for capacitance fabrication of DRAM
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
KR100341654B1 (en) Semiconductor memory device and manufacturing method thereof
US7145195B2 (en) Semiconductor memory device and method of manufacturing the same
KR20130055984A (en) Semiconductor and manufacturing method of the same
US20020025629A1 (en) Method of fabricating a capacitor structure
CN116507113A (en) Method for manufacturing semiconductor structure and semiconductor structure
KR101017044B1 (en) Capacitor with tunnel shaped storage node and the fabricating method of the same
US5710074A (en) Increased surface area of an STC structure via the use of a storage node electrode comprised of polysilicon mesas and polysilicon sidewall spacers
KR20080001952A (en) Storage capacitor and method for manufacturing the same
KR100268428B1 (en) A capacitor and a method for fabricating the same
KR20010016805A (en) Fabrication Method of Double Cylinder Capacitor
KR100269621B1 (en) Method of fabricating capacitor
KR970010681B1 (en) Method of manufacturing a storage node

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee