KR101016960B1 - Method of fabricating Array substrate for Liquid Crystal Display Device - Google Patents

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Abstract

본 발명은 액정표시장치용 어레이 기판의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing an array substrate for a liquid crystal display device.

종래는 기판 상에 투명한 도전물질, 제 1 금속, 제 1 절연물질, 반도체물질을 일괄 적층하고, 회절노광을 이용한 마스크 공정을 통하여 선택식각을 진행함으로써 4 마스크 공정으로 이루어지는 액정표시장치용 어레이 기판을 제작하였다. Conventionally, a transparent conductive material, a first metal, a first insulating material, and a semiconductor material are stacked on a substrate and a selective etching is performed through a mask process using diffraction exposure. Produced.

하지만, 회절노광법을 이용한 마스크 공정 진행 시 마스크 상에 슬릿 형태로 이루어진 반투과 영역의 노광량을 조절해야 하기 때문에 슬릿 폭과 간격 등을 결정하는데 많은 시행착오를 거쳐야 하고, 일반적인 마스크를 이용한 마스크 공정대비 불량발생이 현저히 높아 제조 수율이 떨어지는 단점이 있다. However, since the exposure amount of the semi-transmissive area in the slit shape must be adjusted on the mask during the mask process using the diffraction exposure method, a lot of trial and error must be determined to determine the slit width and spacing, and compared with the mask process using a general mask. There is a disadvantage in that the occurrence of defects is significantly high, the production yield falls.

본 발명은 나노 임프린팅 마스크를 이용하여 마스크 공정을 진행함으로써, 포토레지스트의 노광 및 현상 공정을 생략할 수 있으므로 제조비용을 절감할 수 있으며, 특히 이중 두께를 갖는 포토레지스트 패턴 형성 시 불량이 많이 발생시키는 회절노광법을 적용하지 않으므로 불량발생을 억제하여 생산 수율을 향상시킬 수 있다.
According to the present invention, since the mask process is performed using a nanoimprinting mask, the exposure and development processes of the photoresist can be omitted, thereby reducing manufacturing costs, and in particular, many defects are generated when forming a photoresist pattern having a double thickness. Since the diffraction exposure method is not applied, it is possible to suppress the occurrence of defects and to improve the production yield.

Description

액정표시장치용 어레이 기판의 제조 방법{Method of fabricating Array substrate for Liquid Crystal Display Device} Method of fabricating an array substrate for a liquid crystal display device {Method of fabricating Array substrate for Liquid Crystal Display Device}             

도 1은 일반적인 액정표시장치의 일부영역에 대한 평면도.1 is a plan view of a part of a general liquid crystal display device;

도 2는 액정표시장치용 어레이 기판의 한 화소부에 대한 평면도.2 is a plan view of one pixel portion of an array substrate for a liquid crystal display device;

도 3a 내지 도 3g는 도 2를 I-I를 따라 절단한 종래의 4마스크 공정에 의한 제조 공정 단면도.3A to 3G are cross-sectional views of a manufacturing process by a conventional four-mask process of FIG. 2 taken along I-I.

도 4a 내지 도 4i는 도 2의 I-I를 따라 절단하여 본 발명에 의한 액정표시장치용 어레이 기판의 4마스크 제조 공정 순서에 따라 도시한 공정 단면도.4A to 4I are cross-sectional views taken along the line I-I of FIG. 2 and showing a four-mask manufacturing process sequence of an array substrate for a liquid crystal display according to the present invention.

도 5a 내지 도 5c는 임프린팅 마스크의 제조 방법에 따른 공정 단면도.
5A to 5C are cross-sectional views illustrating a method of manufacturing an imprinting mask.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

122 : 기판 112 : 게이트 배선 122: substrate 112: gate wiring

114 : 게이트 전극 116 : 게이트 절연막114 gate electrode 116 gate insulating film

118 : 비정질 실리콘층 120 : 불순물 비정질 실리콘층
124 : 제 2 금속층 126a, 126b, 126c : PR층118: amorphous silicon layer 120: impurity amorphous silicon layer
124: second metal layer 126a, 126b, 126c: PR layer

160 : 임프린팅 마스크 162a, 162b : 볼록한 제 1, 2 패턴 160: imprinting mask 162a, 162b: convex first and second patterns                 

BS : 임프린팅 마스크의 베이스 부분BS: Base portion of the imprinting mask

P1 : 임프린팅 마스크의 베이스 부분만으로 이루어진 영역P1: area consisting only of the base portion of the imprinting mask

P2 : 임프린팅 마스크의 제 1 패턴 영역P2: first pattern region of the imprinting mask

P3 : 임프린팅 마스크의 제 2 패턴 영역P3: second pattern region of the imprinting mask

D : 데이터 영역D: data area

P : 화소영역P: pixel area

S : 스토리지 영역S: storage area

T : 스위칭 소자 영역T: switching element area

t : 임프린팅 마스크의 베이스 부분의 두께t: thickness of the base portion of the imprinting mask

t1, t2 : 임프린팅 마스크의 제 1, 2 패턴의 두께
t1, t2: thickness of the first and second patterns of the imprinting mask

본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 어레이 기판의 제조 방법에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a method for manufacturing an array substrate for a liquid crystal display device.

최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, high technology value, and high added value.

이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액 정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among the liquid crystal display devices, an active matrix liquid crystal display device having a thin film transistor, which is a switching element that can control voltage on and off for each pixel, has the best resolution and video performance. It is attracting attention.

일반적으로, 액정표시장치는 박막트랜지스터 및 화소 전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이 두 기판 사이에 액정을 개재하는 액정 셀 공정을 거쳐 완성된다. In general, a liquid crystal display device forms an array substrate and a color filter substrate through an array substrate manufacturing process for forming a thin film transistor and a pixel electrode and a color filter substrate manufacturing process for forming a color filter and a common electrode, and between the two substrates. It completes through the liquid crystal cell process through liquid crystal in the process.

도 1은 일반적인 액정표시장치를 개략적으로 도시한 평면도이다1 is a plan view schematically illustrating a general liquid crystal display device.

도시한 바와 같이, 일반적인 액정표시장치(11)는 블랙매트릭스(6)와 컬러필터(8)와, 상기 컬러필터(8)의 하부에 증착된 투명전극인 공통전극(9)이 형성된 상부기판(5)과, 화소영역(P)과 화소영역(P) 상에 형성된 화소전극(17)과 스위칭 소자(T)를 포함한 어레이 배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 하부기판(22) 사이에는 액정(15)이 충진되어 있다.As shown in the drawing, a general liquid crystal display 11 includes an upper substrate on which a black matrix 6, a color filter 8, and a common electrode 9, which is a transparent electrode deposited under the color filter 8, are formed. 5) and a lower substrate 22 having an array wiring including a pixel electrode 17 and a switching element T formed on the pixel region P and the pixel region P. The upper substrate 5 The liquid crystal 15 is filled between the lower substrate 22 and the lower substrate 22.

상기 하부기판(22)은 어레이 기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터(T)를 교차하여 지나가는 게이트 배선(12)과 데이터 배선(34)이 형성된다.The lower substrate 22 is also referred to as an array substrate, and the thin film transistor T, which is a switching element, is positioned in a matrix type, and the gate wiring 12 and the data wiring passing through the plurality of thin film transistors T are crossed. 34 is formed.

상기 화소영역(P)은 상기 게이트 배선(12)과 데이터 배선(34)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(56)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다. The pixel region P is a region where the gate line 12 and the data line 34 cross each other. The pixel electrode 56 formed on the pixel region P uses a transparent conductive metal having relatively high light transmittance, such as indium-tin-oxide (ITO).

전술한 바와 같이 구성되는 액정표시장치는 상기 박막 트랜지스터(T)와 상기 박막트랜지스터(T)에 연결된 화소전극(56)이 매트릭스 내에 존재함으로써 영상을 표시한다.In the liquid crystal display configured as described above, the thin film transistor T and the pixel electrode 56 connected to the thin film transistor T are present in a matrix to display an image.

상기 게이트 배선(12)은 상기 박막트랜지스터(T)의 제 1 전극인 게이트 전극을 구동하는 펄스전압을 전달하며, 상기 데이터 배선(34)은 상기 박막 트랜지스터(T)의 제 2 전극인 소스전극을 구동하는 신호전압을 전달하는 수단이다.The gate line 12 transmits a pulse voltage driving a gate electrode, which is a first electrode of the thin film transistor T, and the data line 34 receives a source electrode, which is a second electrode of the thin film transistor T. It is a means for transmitting the driving signal voltage.

도 2를 참조하여 전술한 액정표시장치 중 어레이 기판에 대해 좀더 자세히 알아본다.Referring to FIG. 2, the array substrate of the above-described liquid crystal display is described in more detail.

도 2는 액정표시장치용 어레이 기판의 일부를 개략적으로 도시한 확대 평면도이다.2 is an enlarged plan view schematically illustrating a portion of an array substrate for a liquid crystal display device.

도시한 바와 같이, 게이트 배선(12)과 데이터 배선(34)이 직교하여 화소영역(P)을 정의하며, 상기 게이트 배선(12)과 데이터 배선(34)의 교차점에 스위칭 소자인 박막 트랜지스터(T)가 위치한다. 또한, 상기 게이트 배선(12)의 일 끝단에는 게이트 패드전극(10)이 구성되며, 상기 데이터 배선(34)의 일 끝단에는 데이터 패드전극(36)이 구성된다. 이때, 상기 각 패드전극(36)은 아일랜드 형상의 투명전극 패턴인 게이트 패드 전극단자(58)와 데이터 패드 전극단자(60)와 각각 접촉하여 구성된다. As shown, the thin film transistor T serving as a switching element is defined at the intersection of the gate line 12 and the data line 34 to cross the gate area 12 and the data line 34. ) Is located. In addition, a gate pad electrode 10 is formed at one end of the gate line 12, and a data pad electrode 36 is formed at one end of the data line 34. In this case, each pad electrode 36 is configured to be in contact with the gate pad electrode terminal 58 and the data pad electrode terminal 60 which are island-shaped transparent electrode patterns, respectively.

또한, 상기 박막 트랜지스터(T)는 상기 게이트 배선(12)과 연결되어 주사신호를 인가 받는 게이트 전극(14)과, 상기 데이터 배선(34)과 연결되어 데이터 신호를 인가 받는 소스 전극(40) 및 이와는 소정간격 이격된 드레인 전극(42)으로 구성한다. 또한, 상기 박막 트랜지스터는 상기 게이트 전극(14) 상부에 구성되고 상기 소스전극(40)및 드레인 전극(42)과 접촉하는 반도체층(32)을 포함한다.In addition, the thin film transistor T may include a gate electrode 14 connected to the gate line 12 to receive a scan signal, a source electrode 40 connected to the data line 34 to receive a data signal, and This is composed of drain electrodes 42 spaced a predetermined distance apart. In addition, the thin film transistor includes a semiconductor layer 32 formed on the gate electrode 14 and in contact with the source electrode 40 and the drain electrode 42.

또한, 상기 화소영역(P)상에는 상기 드레인 전극(42)과 접촉하는 투명한 화소 전극(56)을 구성하며, 상기 투명한 화소전극(56)의 일부는 상기 게이트 배선(12)의 상부로 연장하여 구성한다. 상기 게이트 배선(12)의 상부에는 아일랜드 형상의 금속패턴을 형성하며, 상기 금속 패턴은 상기 게이트 배선(12)의 상부로 연장된 투명 화소전극(56)과 측면 접촉한다. In addition, a transparent pixel electrode 56 in contact with the drain electrode 42 is formed on the pixel region P, and a part of the transparent pixel electrode 56 extends over the gate wiring 12. do. An island-shaped metal pattern is formed on the gate line 12, and the metal pattern is in side contact with the transparent pixel electrode 56 extending above the gate line 12.

이와 같은 구성으로, 상기 게이트 배선(12)의 일부는 제 1 스토리지 전극의 기능을 한다. 따라서, 상기 화소전극(56)과 측면 접촉하는 금속패턴(28)이 제 2 스토리지 전극의 기능을 하며, 상기 스토리지 제 1 전극과 상기 스토리지 제 2 전극 사이에 위치한 게이트 절연막(미도시)이 유전체의 역할을 하는 스토리지 캐패시터(Cst)를 구성할 수 있다.In such a configuration, part of the gate wiring 12 functions as a first storage electrode. Accordingly, the metal pattern 28 in side contact with the pixel electrode 56 functions as a second storage electrode, and a gate insulating layer (not shown) disposed between the storage first electrode and the storage second electrode is formed of a dielectric material. It can configure a storage capacitor (Cst) that serves.

이때, 도시하지는 않았지만, 상기 액티브층(32)과 소스 및 드레인 전극(40, 42) 사이에는 오믹콘택층(미도시)이 구성되며, 상기 액티브층(32)과 오믹콘택층(미도시)을 형성하는 순수 비정질 실리콘층과 불순물 비정질 실리콘층은 패터닝되어 상기 데이터 배선(34)과 데이터 패드전극(36)의 하부로 연장된 제 1 패턴(35)이 형성되는 동시에, 상기 금속패턴(28)의 하부에는 제 2 패턴(29)이 형성된다.In this case, although not shown, an ohmic contact layer (not shown) is formed between the active layer 32 and the source and drain electrodes 40 and 42, and the active layer 32 and the ohmic contact layer (not shown) are formed. The pure amorphous silicon layer and the impurity amorphous silicon layer to be formed are patterned to form a first pattern 35 extending below the data line 34 and the data pad electrode 36. The second pattern 29 is formed below.

이와 같은 액정표시장치용 어레이 기판의 각 배선 및 전극 패턴은 감광성 물질인 포토레지스트를 이용한 사진식각 공정에 의해 이루어진다. Each wiring and electrode pattern of the liquid crystal display array substrate is formed by a photolithography process using a photoresist as a photosensitive material.

사진식각 공정에서는 금속물질, 절연물질 또는 반도체 물질 상부에 포토레지스트층을 도포하는 단계와, 일정패턴을 가지는 마스크를 배치하여 노광하는 단계 와, 노광 처리된 포토레지스트층을 현상하여 포토레지스트층 패턴을 형성하는 단계와, 상기 포토레지스트층 패턴을 마스크로 하여 금속물질을 식각하여 배선 또는 전극 패턴을 형성하는 공정을 거치게 된다. In the photolithography process, a photoresist layer is coated on a metal material, an insulating material, or a semiconductor material, a mask having a predetermined pattern is disposed and exposed, and the exposed photoresist layer is developed to develop a photoresist layer pattern. And forming a wiring or electrode pattern by etching the metal material using the photoresist layer pattern as a mask.

이때, 상기 포토레지스트 물질은 노광된 부분이 현상되는 포지티브형(positive type)과, 노광된 부분이 남는 네가티브형(negative type)으로 나뉠 수 있으며, 통상적으로 어레이 공정에서는 포지티브형 포토레지스트 물질이 이용된다. In this case, the photoresist material may be divided into a positive type in which the exposed part is developed and a negative type in which the exposed part remains. In general, a positive photoresist material is used in an array process. .

상기 사진식각 공정은 마스크 수에 따라 공정수가 결정되기 때문에, 이하 마스크 공정으로 칭하기로 한다. Since the number of steps is determined according to the number of masks, the photolithography step will be referred to as a mask step.

도 2를 통해 설명한 바와 같은 어레이 기판의 구성은 종래의 4마스크 공정으로 제작된 것이며, 도면을 참조하여 종래의 4마스크 공정을 이용한 어레이 기판의 제조공정을 설명한다. The configuration of the array substrate as described with reference to FIG. 2 is manufactured by a conventional four mask process, and a manufacturing process of the array substrate using the conventional four mask process will be described with reference to the drawings.

도 3a 내지 도 3g는 도 2의 I-I를 따라 절단하여 종래의 4마스크 공정 순서에 따라 도시한 공정 단면도이다.3A to 3G are cross-sectional views illustrating a conventional four mask process sequence by cutting along I-I of FIG. 2.

우선, 도 3a에 도시한 바와 같이, 투명한 절연 기판(22)상에 제 1 금속층을 형성한 후 제 1 마스크 공정으로, 게이트 배선(12)과, 상기 게이트 배선(12)에서 돌출 연장된 게이트 전극(14)을 형성한다.First, as shown in FIG. 3A, after the first metal layer is formed on the transparent insulating substrate 22, the gate wiring 12 and the gate electrode protruding from the gate wiring 12 are extended by the first mask process. (14) is formed.

다음, 상기 게이트 배선(12)이 형성된 기판(22)의 전면에 제 1 절연막인 게이트 절연막(16)과, 순수 비정질 실리콘층(18)과, 불순물 비정질 실리콘층(20)과, 제 2 금속층(24)을 순차적으로 적층한다. Next, the gate insulating film 16 which is the first insulating film, the pure amorphous silicon layer 18, the impurity amorphous silicon layer 20, and the second metal layer are formed on the entire surface of the substrate 22 on which the gate wiring 12 is formed. 24) are sequentially stacked.                         

이때, 설명의 편의를 위해 상기 다수의 층이 적층된 기판(22)에 스위칭 소자 영역(T)과, 이후 공정에서 형성되는 데이터 배선을 포함하는 데이터 영역(D)과 화소영역(P)과 스토리지 영역(S)을 정의한다.In this case, for convenience of description, the data region D, the pixel region P, and the storage including the switching element region T and the data wirings formed in a subsequent process are formed on the substrate 22 on which the plurality of layers are stacked. The area S is defined.

다음, 도 3b에 도시한 바와 같이, 상기 다수의 영역이 정의된 제 2 금속층(24)의 상부에는 포토레지스트(photoresist:이하 PR 이라함)를 도포하여 PR층(26)을 형성한다. 이때, 상기 PR층(26)은 빛을 받은 부분이 노광되어 현상되는 포지티브형(positive type)을 사용하는 것으로 한다.Next, as shown in FIG. 3B, a photoresist (hereinafter referred to as PR) is coated on the second metal layer 24 in which the plurality of regions are defined to form a PR layer 26. At this time, the PR layer 26 is to use a positive type (positive type) in which the lighted portion is exposed and developed.

상기 PR층(26)이 형성된 기판(22)의 상부에 투과영역(A)과 차단영역(B)과 슬릿영역인 반투과 영역(C)으로 구성된 마스크(50)를 위치시킨다. 상기 반투과 영역이 구비된 마스크를 이용함으로써 PR층에 노광되는 광량을 조절하는 회절노광기법을 적용하여 두께를 달리하는 PR층을 형성하기 위함이다. A mask 50 including a transmissive region A, a blocking region B, and a transflective region C, which is a slit region, is positioned on the substrate 22 on which the PR layer 26 is formed. This is to form a PR layer having a different thickness by applying a diffraction exposure technique that adjusts the amount of light exposed to the PR layer by using a mask provided with the transflective region.

상기 반투과 영역(C)은 상기 게이트 전극(14)의 상부에 대응하여 위치하도록 한 후, 상기 마스크(50)의 상부로 빛을 조사하는 노광(exposure)공정과, 노광된 부분을 제거하는 현상(develop)공정을 진행한다.The transflective region C is positioned to correspond to the upper portion of the gate electrode 14, and then an exposure process of irradiating light onto the mask 50 and a phenomenon of removing the exposed portion. (develop) Proceed with the process.

전술한 바와 같은 공정을 진행하게 되면, 도 3c에 도시한 바와 같이, 스위칭 영역(T)과 스토리지 영역(S)과 상기 데이터 영역(D)에 패터닝 된 PR층(26)이 형성된다.When the process as described above is performed, as shown in FIG. 3C, the PR layer 26 patterned in the switching region T, the storage region S, and the data region D is formed.

다음, 도 3d에 도시한 바와 같이, 상기 패터닝 된 PR층(26) 사이로 노출된 제 2 금속층(도 3c의 24)을 식각한 후, 하부의 불순물 비정질 실리콘층(도 3c의 20)과 순수 비정질 실리콘층(18)을 순차적으로 식각하여, 상기 스위칭 영역(T)과 데이터 영역(D)에는 소스/드레인 전극패턴(28)과, 소스/드레인 전극패턴(28)에서 연장된 데이터 배선(34)을 형성한다. 동시에, 상기 게이트 배선(12)의 일부 상부에는 아일랜드 형상의 금속패턴(38)을 형성한다. 이때, 상기 금속패턴(38)은 제 2 스토리지 전극(38)을 형성한다. Next, as shown in FIG. 3D, the second metal layer (24 of FIG. 3C) exposed between the patterned PR layers 26 is etched, and then the lower impurity amorphous silicon layer (20 of FIG. 3C) and the pure amorphous layer are etched. The silicon layer 18 is sequentially etched to form a source / drain electrode pattern 28 and a data line 34 extending from the source / drain electrode pattern 28 in the switching region T and the data region D. FIG. To form. At the same time, an island-shaped metal pattern 38 is formed on a portion of the gate line 12. In this case, the metal pattern 38 forms a second storage electrode 38.

상기 패터닝 된 순수 비정질 실리콘층과 불순물 비정질 실리콘층은 상기 소스/드레인 전극패턴(28)의 하부에 위치한 제 1 패턴(35)과, 상기 금속패턴(38)의 하부에 아일랜드 형상으로 구성된 제 2 패턴(29)으로 형성된다. 이때, 상기 스위칭 영역(T)에 구성된 제 1 패턴(35) 중 하부에 구성된 순수 비정질 실리콘층을 액티브층(32)이라 하고, 액티브층(32)의 상부에 구성된 불순물 비정질 실리콘층을 오믹 콘택층(30)이라 하다.The patterned pure amorphous silicon layer and the impurity amorphous silicon layer may include a first pattern 35 disposed under the source / drain electrode pattern 28 and a second pattern formed in an island shape under the metal pattern 38. It is formed of 29. At this time, the pure amorphous silicon layer formed on the lower portion of the first pattern 35 formed in the switching region T is called the active layer 32, and the impurity amorphous silicon layer formed on the active layer 32 is the ohmic contact layer. (30)

다음, 도 3e에 도시한 바와 같이, 상기 스위칭 영역(T)에 채널(CH)을 형성하기 위한 이전 공정으로, 상기 채널의 상부에 형성된 PR층을 제거하기 위한 애슁(ashing)공정을 진행한다. 상기 애슁 공정을 진행하게 되면, 상기 게이트 전극(14) 상부영역(E)에 부분 노광되었던 얇은 PR층이 제거된다. 연속하여, 상기 PR패턴(26) 사이로 노출된 금속층과 그 하부의 불순물 비정질 실리콘층을 드라이에칭 통해 제거함으로써 하부의 순수 비정질 실리콘층(32)을 노출시킨다. Next, as shown in FIG. 3E, the ashing process for removing the PR layer formed on the channel is performed as a previous process for forming the channel CH in the switching region T. When the ashing process is performed, the thin PR layer partially exposed to the upper region E of the gate electrode 14 is removed. Subsequently, the underlying pure amorphous silicon layer 32 is exposed by removing the metal layer exposed between the PR patterns 26 and the impurity amorphous silicon layer beneath it by dry etching.

이와 같은 공정을 통해, 도 3f에 도시한 바와 같이, 상기 스위칭 영역(T)에서는 상기 소스/드레인 전극패턴(도 3e의 28)이 다시 한번 패터닝되어, 서로 이격된 소스 전극(40)과 드레인 전극(42)이 형성되며 서로 이격된 사이로 액티브층(32) 중 채널영역(Ch)이 노출되는 결과를 얻을 수 있다. Through this process, as shown in FIG. 3F, in the switching region T, the source / drain electrode patterns 28 of FIG. 3E are patterned once again, so that the source electrode 40 and the drain electrode spaced apart from each other. A result of exposing the channel region Ch in the active layer 32 between the 42 and the spaced apart from each other is obtained.                         

이와 같이 제 2 마스크 공정을 통해, 액티브층(32)과 소스 및 드레인 전극(40, 42)과 데이터 배선(34)이 형성된다. As such, the active layer 32, the source and drain electrodes 40 and 42, and the data line 34 are formed through the second mask process.

연속하여, 상기 소스 및 드레인 전극(40, 42)과 데이터 배선(34)등이 형성된 기판(22)의 전면에 질화실리콘(SiNx)과 산화실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 제 2 절연막인 보호막(46)을 형성한다.Subsequently, selected from the group of inorganic insulating materials including silicon nitride (SiNx) and silicon oxide (SiO 2 ) on the front surface of the substrate 22 on which the source and drain electrodes 40 and 42 and the data wiring 34 are formed. One is deposited to form a protective film 46 that is a second insulating film.

다음, 상기 보호막(46)을 제 3 마스크 공정을 진행하여, 상기 드레인 전극(42)의 일부를 노출하는 드레인 콘택홀(48)과, 상기 금속패턴(28) 일부를 노출하는 스토리지 콘택홀(50)을 형성한다.Next, a third mask process is performed on the passivation layer 46 to expose a drain contact hole 48 exposing a portion of the drain electrode 42 and a storage contact hole 50 exposing a portion of the metal pattern 28. ).

연속하여, 도3g에 도시한 바와 같이, 상기 보호막(46)의 상부에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함한 투명 도전성 금속물질 중 선택된 하나를 증착하고 제 4 마스크 공정을 진행하여 패터닝함으로써, 상기 드레인 전극(42)과 접촉하면서 상기 화소영역(P)을 지나 상기 금속패턴(28)과 접촉하는 투명 화소전극(56)을 형성한다. Subsequently, as shown in FIG. 3G, a selected one of a transparent conductive metal material including indium tin oxide (ITO) and indium zinc oxide (IZO) is deposited on the passivation layer 46, and the fourth film is deposited. By patterning by performing a mask process, the transparent pixel electrode 56 is formed in contact with the drain electrode 42 and in contact with the metal pattern 28 through the pixel region P.

전술한 바와 같은 공정으로 종래의 방법에 따른 액정표시장치용 어레이 기판을 제작할 수 있다. In the above-described process, an array substrate for a liquid crystal display device according to a conventional method can be manufactured.

그러나, 전술한 바와 같이, 4마스크 공정으로 어레이 기판을 제작 시, 반투과 영역을 구비한 마스크를 이용하여 회절노광함으로써, PR층의 두께를 달리 형성하여 어레이 기판을 제조하는데는 많은 어려움이 있다. 마스크 상에 슬릿 형태로 이루어진 반투과 영역은 노광량을 조절해야 하기 때문에 슬릿 폭과 간격 등을 결정 하는데 많은 시행착오를 거쳐서 조절해야 하고, 또한, 노광장치의 노광량 세기에 따라 상기 마스크의 반투과 영역에서의 회절에 의한 노광량의 차이가 심해 원하는 패턴을 형성하는데 어려움이 있다. However, as described above, when manufacturing the array substrate in a four-mask process, by diffraction exposure using a mask having a semi-transmissive region, there are many difficulties in manufacturing the array substrate by forming a different thickness of the PR layer. The semi-transmissive area in the form of a slit on the mask should be adjusted through a lot of trial and error to determine the slit width and spacing, etc., since the exposure amount should be adjusted. The difference in the exposure amount due to diffraction is so great that it is difficult to form a desired pattern.

따라서, 반투과 영역을 갖는 마스크와 이를 통한 회절노광을 이용한 마스크 공정은 일반적인 마스크를 이용한 마스크 공정대비 불량발생이 현저히 높아 어레이 기판의 제조 수율이 떨어지는 단점이 있다.
Therefore, the mask process using a mask having a semi-transmissive region and diffraction exposure through the mask has a disadvantage in that defects are significantly higher than that of a mask process using a general mask, and thus a manufacturing yield of an array substrate is lowered.

상기 문제점을 해결하기 위해서, 본 발명에서는 회절노광을 대신하여 나노 임트린팅 기술을 이용하여 두께가 다른 PR층을 간단히 형성함으로써 회절노광법을 이용한 어레이 기판의 제조 방법에 따른 불량, 수율 저하 등의 문제를 해결하는 액정표시장치용 어레이 기판의 제조방법을 제공하는 것을 목적으로 한다.
In order to solve the above problems, in the present invention, by simply forming a PR layer having a different thickness by using nano imprinting technology instead of the diffraction exposure, defects, a decrease in yield, etc. according to the method of manufacturing the array substrate using the diffraction exposure method. An object of the present invention is to provide a method of manufacturing an array substrate for a liquid crystal display device that solves the problem.

상기 목적을 달성하기 위하여 본 발명은 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계와; 상기 게이트 전극 및 게이트 배선 위로 제 1 무기절연물질과, 비정질 실리콘과 불순물 비정질 실리콘과 금속물질을 순차적으로 증착하여 게이트 절연막과, 비정질 실리콘층과, 불순물 비정질 실리콘층과, 금속층을 형성하는 단계와; 상기 금속층 위로 전면에 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층에 대해 소프트 베이킹을 실시하여 수분을 제거하는 단계와; 상기 수분이 제거된 포토레지스트층 위로 높이와 폭을 달리하는 다수의 패턴이 구비된 임프린팅 마스크를 위치시키는 단계와; 상기 임프린팅 마스크의 상기 패턴이 형성된 면을 상기 포토레지스트층과 접촉시켜 프레싱하여 게이트 전극과 대응되는 제 1 영역은 제 1 두께의 포토레지스트층을 형성하고, 상기 게이트 전극 좌우측의 일정간격의 제 2 영역과 게이트 배선에 대응하는 제 3 영역은 상기 제 1 두께보다 두꺼운 제 2 두께의 포토레지스트층을 형성하고, 그 외의 제 4 영역은 상기 제 1 두께보다 얇은 제 3 두께의 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층 중 제 4 영역의 상기 제 3 두께의 포토레지스트층을 드라이 에칭하여 제거하는 단계와; 상기 제 4 영역의 노출된 금속층과 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 에칭하여 제거하는 단계와; 상기 제 1 영역의 상기 제 1 두께의 포토레지스트층을 애슁하여 제거하는 단계와; 상기 제 1 영역의 금속층과 그 하부의 불순물 실리콘층을 에칭하여 제거함으로써 소스 및 드레인 전극과, 스토리지 전극과 액티브층과 오믹콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극 위로 드레인 전극 및 스토리지 전극을 노출시키는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 전극과 스토리지 전극과 접촉하는 화소전극을 형성하는 액정표시장치용 어레이 기판의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a gate electrode and a gate wiring on a substrate; Sequentially depositing a first inorganic insulating material, an amorphous silicon, an impurity amorphous silicon, and a metal material on the gate electrode and the gate wiring to form a gate insulating film, an amorphous silicon layer, an impurity amorphous silicon layer, and a metal layer; Forming a photoresist layer on the entire surface of the metal layer; Performing soft baking on the photoresist layer to remove moisture; Placing an imprinting mask having a plurality of patterns having different heights and widths on the moisture-removed photoresist layer; The surface on which the pattern of the imprinting mask is formed is pressed in contact with the photoresist layer to form a photoresist layer having a first thickness in the first region corresponding to the gate electrode, and the second interval having a predetermined interval on the left and right sides of the gate electrode. The third region corresponding to the region and the gate wiring form a photoresist layer having a second thickness thicker than the first thickness, and the other fourth regions form a photoresist layer having a third thickness thinner than the first thickness. Steps; Dry etching and removing the third thickness photoresist layer in a fourth region of the photoresist layer; Etching to remove the exposed metal layer and underlying impurity amorphous silicon layer and pure amorphous silicon layer in the fourth region; Ashing and removing the photoresist layer of the first thickness in the first region; Forming a source and a drain electrode, a storage electrode, an active layer, and an ohmic contact layer by etching and removing the metal layer of the first region and the impurity silicon layer thereunder; Forming a protective layer over the source and drain electrodes to expose a drain electrode and a storage electrode; The present invention provides a method of manufacturing an array substrate for a liquid crystal display device, forming a pixel electrode on the protective layer to contact the drain electrode and the storage electrode.

상기 임프린팅 마스크는 탄성물질인 PDMS(poly-dimethylsiloxane), 실리콘 러버(silicon rubber), 폴리우레탄(polyurethane), 폴리이미드(polyimide) 중 하나로 형성되는 것을 특징으로 한다. The imprinting mask is formed of one of an elastic material PDMS (poly-dimethylsiloxane), silicon rubber (silicon rubber), polyurethane (polyurethane), polyimide (polyimide).

한편, 본 발명에서는 기판 상에 포토레지스트를 도포하여 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층을 소프트 베이크(soft bake)하여 수분을 제거하는 단계와; 상기 수분이 제거된 상기 포토레지스트층 위로 두께가 다른 패턴을 갖는 임프린팅 마스크를 위치시키는 단계와; 상기 임프린팅 마스크의 상기 패턴이 형성된 면을 상기 포토레지스트층과 접촉시켜 프레싱(pressing)함으로써 제 1 두께와 상기 제 1 두께보다 얇은 제 2 두께를 갖는 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층 중 상기 제 2 두께의 포토레지스트층을 드라이 에칭하여 제거하는 단계를 포함하는 임프린팅 마스크를 이용한 포토레지스트 패터닝 방법이 제공된다. On the other hand, the present invention comprises the steps of forming a photoresist layer by applying a photoresist on a substrate; Soft baking the photoresist layer to remove moisture; Positioning an imprinting mask having a pattern having a different thickness on the photoresist layer from which the moisture is removed; Forming a photoresist layer having a first thickness and a second thickness thinner than the first thickness by pressing the surface on which the pattern of the imprinting mask is formed into contact with the photoresist layer and pressing; There is provided a photoresist patterning method using an imprinting mask comprising the step of dry etching and removing the photoresist layer of the second thickness of the photoresist layer.

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이하 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

본 발명에 따른 어레이 기판의 평면도는 종래의 도 2와 동일하므로 어레이 기판의 평면 구조에 대해서는 설명은 생략하고, 상기 도 2의 I-I를 절단한 본 발명에 따른 제조 공정 단면인 도 4a 내지 4i를 참조하여 제조 방법에 대해서만 기술한다. Since the plan view of the array substrate according to the present invention is the same as that of the conventional FIG. Only the manufacturing method is described.                     

도 4a 내지 도 4i는 도 2의 A-A를 따라 절단하여 본 발명에 의한 액정표시장치용 어레이 기판의 4마스크 공정 순서에 따라 도시한 공정 단면도이다.4A to 4I are cross-sectional views illustrating a four-mask process sequence of an array substrate for a liquid crystal display according to the present invention, taken along line A-A of FIG. 2.

우선, 도 4a에 도시한 바와 같이, 투명한 기판(122) 상에 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 구리(Cu) 중에서 선택되는 하나를 전면에 증착하여 금속층을 형성한다. 이때, 알루미늄(Al) 또는 알루미늄합금(AlNd)등을 상기 금속층을 형성 시에는 상기 금속층 위에 몰리브덴(AlNd) 또는 크롬(Cr)을 더욱 증착하여 이중층의 금속층을 형성하는 것이 바람직하다.First, as shown in FIG. 4A, a first metal material such as aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), tungsten (W), chromium (Cr), One selected from copper (Cu) is deposited on the entire surface to form a metal layer. In this case, when the metal layer is formed of aluminum (Al) or aluminum alloy (AlNd) or the like, it is preferable to further deposit molybdenum (AlNd) or chromium (Cr) on the metal layer to form a double layer metal layer.

다음, 상기 증착된 금속층을 제 1 마스크 공정을 진행하여 패턴닝함으로써 게이트 전극(114)을 포함한 게이트 배선(112)을 형성한다.Next, the gate metal 112 including the gate electrode 114 is formed by patterning the deposited metal layer by performing a first mask process.

다음, 도 4b에 도시한 바와 같이, 상기 게이트 전극(114)이 형성된 기판(122) 상에 무기절연물질과 비정질 실리콘(a-Si)과 불순물 비정질 실리콘(n+ a-Si)과 제 2 금속물질을 순차적으로 증착하여, 각각 제 1 무기절연층(116)과 비정질 실리콘층(118)과 불순물 비정질 실리콘층(120)과 제 2 금속층(124)을 형성한다. 이때, 상기 무기절연물질은 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중에서 선택되는 것이 바람직하다. 상기 제 1 무기절연층(116)은 게이트 절연막(116)을 형성한다. 또한, 상기 제 2 금속물질은 크롬(Cr), 몰리브덴(M), 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중에서 선택되는 것이 바람직하다. Next, as shown in FIG. 4B, an inorganic insulating material, amorphous silicon (a-Si), impurity amorphous silicon (n + a-Si), and a second metal material are formed on the substrate 122 on which the gate electrode 114 is formed. Are sequentially deposited to form a first inorganic insulating layer 116, an amorphous silicon layer 118, an impurity amorphous silicon layer 120, and a second metal layer 124, respectively. In this case, the inorganic insulating material is preferably selected from silicon oxide (SiO 2 ) or silicon nitride (SiNx). The first inorganic insulating layer 116 forms a gate insulating layer 116. In addition, the second metal material is selected from chromium (Cr), molybdenum (M), tungsten (W), tantalum (Ta), aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy desirable.

다음, 상기 다수의 층이 적층된 기판(122) 전면에 PR을 증착하여 PR층(126)을 형성한다. 이후, 상기 PR층(126)을 적정 온도에서 소프트 베이킹(soft baking)을 하여 수분을 제거시키고, 어느 정도 그 표면을 경화시킨다. Next, PR is deposited on the entire surface of the substrate 122 on which the plurality of layers are stacked to form the PR layer 126. Thereafter, the PR layer 126 is soft baked at an appropriate temperature to remove moisture and to harden the surface to some extent.

다음, 상기 PR층(126)이 형성된 기판(122) 상에 나노 임프린팅 기술이 적용된 마스크(160)를 위치시킨다. Next, the mask 160 to which the nanoimprinting technique is applied is positioned on the substrate 122 on which the PR layer 126 is formed.

여기서, 상기 나노 임프린팅 기술이 적용된 나노 임프린팅 마스크(이하 임프린팅 마스크라 칭함) 및 그 제조 방법에 대해 설명한다.Herein, a description will be given of a nanoimprinting mask (hereinafter referred to as an imprinting mask) to which the nanoimprinting technology is applied and a method of manufacturing the same.

상기 임프린팅 마스크는 요철패턴이 형성된 마스크로써 상기 요철의 형태 및 높이 및 크기 등을 작게는 수백 Å에서 크게는 수백 ㎛까지 세밀히 형성할 수 있는 것이 특징이다. The imprinting mask is a mask having a concave-convex pattern, and the concave-convex pattern is characterized in that the shape, height and size of the concave-convex can be finely formed from several hundreds of micrometers to several hundreds of micrometers.

이때, 상기 임프린팅 마스크는 탄성물질(elastomer)로 쓰이는 피디엠에스(poly-dimethylsiloxane; 이하 PDMS라 칭함), 실리콘 러버(silicon rubber), 폴리우레탄(polyurethane), 폴리이미드(polyimide) 중 하나로 형성된다. 따라서, 상기 마스크의 요철패턴을 이용하여 기판 상에 형성된 PR층을 마치 프레스 공정을 진행하듯이 접촉시켜 일정 압력을 가함으로써 두께가 다른 PR층을 형성할 수 있다. In this case, the imprinting mask is formed of one of a poly-dimethylsiloxane (hereinafter referred to as PDMS), a silicone rubber, a polyurethane, and a polyimide used as an elastomer. Therefore, the PR layer formed on the substrate may be contacted as if the pressing process is performed by using the uneven pattern of the mask, and a PR layer having a different thickness may be formed by applying a predetermined pressure.

상기 임프린팅 마스크의 제조 방법에 대해 도 5a내지 5c를 참조하여 설명한다. A method of manufacturing the imprinting mask will be described with reference to FIGS. 5A to 5C.

우선, 도 5a에 도시한 바와 같이, 원하는 모양을 형성할 수 있는 몰드를 만들기 위해 평평한 베이스 기판(170) 상에 무기물질인 질화실리콘(SiNx) 또는 산화 실리콘(SiO2)을 증착하거나, 또는 PR을 전면에 도포하고 일정모양을 갖는 패턴(173)을 형성한다. 이때, 상기 패턴(173)의 폭과 높이 및 패턴간 간격을 적절히 조절하여 형성한다. 주의할 점은 상기 기판(170) 상에 형성된 상기 패턴(173) 부분은 실제 임프린팅 마스크 상에서는 오목한 부분을 형성하게, 이를 고려하여 패터닝 하여야 한다.First, as shown in FIG. 5A, inorganic nitride silicon (SiNx) or silicon oxide (SiO 2 ) is deposited on a flat base substrate 170 to form a mold capable of forming a desired shape, or PR Is applied to the entire surface to form a pattern 173 having a predetermined shape. At this time, the width and height of the pattern 173 and the interval between the patterns are appropriately formed. It should be noted that the pattern 173 formed on the substrate 170 should be patterned in consideration of this, in order to form a concave portion on the actual imprinting mask.

다음, 도 5b에 도시한 바와 같이, 상기 적정 크기 및 높이를 갖는 패턴(173)이 형성된 베이스 기판(170)인 몰드(170) 전면에 탄성물질(elastomer)인 PDMS(poly-dimethylsiloxane), 실리콘 러버(silicon rubber), 폴리우레탄(polyurethane), 폴리이미드(polyimide) 중에 하나를 도포하여 탄성물질층(160)을 형성한다. Next, as shown in FIG. 5B, an PDMS (poly-dimethylsiloxane), a silicone rubber, which is an elastomer, is formed on the entire surface of the mold 170, the base substrate 170 on which the pattern 173 having the appropriate size and height is formed. (silicon rubber), polyurethane (polyurethane), polyimide (polyimide) is applied to form an elastic material layer 160.

다음, 상기 도포되어 형성된 탄성물질층(160)을 상온 또는 적당한 온도에서 일정시간 유지하여 경화되도록 한다. Next, the applied elastic material layer 160 is maintained at room temperature or at a suitable temperature for a certain time to be cured.

다음, 도 5c에 도시한 바와 같이, 상기 경화된 탄성물질층(160)을 상기 몰드(도 5b의 170)로부터 떼어냄으로써 일정 두께(t)를 갖는 베이스 부분(BS)과 원하는 폭(d1)과 높이(t1)의 패턴(162)으로 구성되는 임프린팅 마스크(160)를 완성한다.   Next, as shown in FIG. 5C, the cured elastic material layer 160 is separated from the mold (170 in FIG. 5B), and the base portion BS having a predetermined thickness t and the desired width d1 are formed. The imprinting mask 160 consisting of the pattern 162 of height t1 is completed.

이렇게 제작된 임프린팅 마스크(160)는 반영구적으로 사용할 수 있으며, 상기 임프린팅 마스크를 이루는 탄성물질 자체가 소수성 성질을 갖고 있으므로 PR층과 많은 접촉을 하여도 그 표면에 PR이 거의 묻어나지 않는 특징을 갖는다. The imprinting mask 160 manufactured as described above can be used semi-permanently. Since the elastic material itself forming the imprinting mask has hydrophobic properties, the surface of the imprinting mask 160 is hardly adhered to the surface even after contacting the PR layer. Have                     

이후는 다시 본 발명에 의한 어레이 기판의 제조 공정을 설명한다. Hereinafter, the manufacturing process of the array substrate according to the present invention will be described again.

도 4c에 도시한 바와 같이, PR층(126) 위로 위치한 상기 임프린팅 마스크(160)를 상기 PR층(126)에 접촉시키고, 프레스 공정을 진행하듯 상기 임프린팅 마스크(160) 상면 전체에 일정한 압력을 가한다. 이때, 상기 임프린팅 마스크(160)에 구성된 일정 모양의 볼록한 패턴(162a, 162b)과 접촉하는 PR층(126)은 상기 패턴(162a, 162b)의 두께(t2, t3)만큼 PR층(126) 두께가 낮아지게 된다. As shown in FIG. 4C, the imprinting mask 160 positioned on the PR layer 126 is brought into contact with the PR layer 126, and a constant pressure is applied to the entire upper surface of the imprinting mask 160 as the press process proceeds. Add. In this case, the PR layer 126 in contact with the convex patterns 162a and 162b having the predetermined shape formed on the imprinting mask 160 may be PR layers 126 by the thicknesses t2 and t3 of the patterns 162a and 162b. The thickness will be lowered.

본 발명에 사용되는 임프린팅 마스크(160)의 단면을 살펴보면, 그 단면 모양이 3부분에 있어, 그 두께가 달리 형성되어 있음을 알 수 있다. Looking at the cross section of the imprinting mask 160 used in the present invention, it can be seen that the cross-sectional shape is in three parts, the thickness of which is formed differently.

즉, 임프린팅 마스크(160)는 베이스 부분(BS)만으로 이루어진 영역(P1)과 상기 베이스 부분(BS) 상에 제 1 높이(t2)를 갖는 제 1 패턴(162a) 영역(P2)과, 상기 베이스 부분(BS) 상에 제 2 높이(t3)를 가지는 제 2 패턴(162b) 영역(P3)으로 형성되어 있다. That is, the imprinting mask 160 may include a region P1 including only the base portion BS, a first pattern 162a region P2 having a first height t2 on the base portion BS, and It is formed of the region P3 of the second pattern 162b having the second height t3 on the base portion BS.

이때, 상기 제 1 패턴(162a) 영역(P2)의 제 1 높이(t2)는 상기 기판(122) 상에 형성된 PR층(126)의 높이의 80% 내지 90%가 되며, 제 2 패턴(162b) 영역(P3)의 제 2 높이(t3)는 상기 제 1 패턴 부분(P2)의 높이의 1/2 정도의 높이를 갖는 것이 특징이다. In this case, the first height t2 of the region P2 of the first pattern 162a becomes 80% to 90% of the height of the PR layer 126 formed on the substrate 122, and the second pattern 162b. The second height t3 of the region P3 has a height of about 1/2 of the height of the first pattern portion P2.

따라서, 상기 PR층(126)에 접촉했던 임프린팅 마스크(160)를 제거하면, 상기 임프린팅 마스크(160)의 제 1 패턴(162a)과 접촉된 PR층(126a) 즉, 화소영역(P)에 대응되는 PR층(126a)은 가해진 압력에 의해 눌려져 그 두께가 처음 높이의 80% 내지 90%로 줄어들게 되며, 제 2 패턴(162b)과 접촉하는 부분 즉, 게이트 전극(114) 과 대응하는 영역의 PR층(126c)도 그 높이가 줄어들어 들게 되며, 상기 제 1 패턴(162a)과 제 2 패턴(162b) 사이의 대응되는 PR층(126b) 즉, 스위칭 소자 영역(T) 중 게이트 전극(114)과 대응되는 영역을 제외한 부분과 대응되는 PR층(126b)은 처음 형성된 높이를 유지하게 된다. 따라서, 임프린팅 마스크(160)를 이용하여 프레싱함으로써 회절노광을 진행한 것과 동일한 효과를 갖게 된다. Accordingly, when the imprinting mask 160 that is in contact with the PR layer 126 is removed, the PR layer 126a that is in contact with the first pattern 162a of the imprinting mask 160, that is, the pixel region P The PR layer 126a corresponding to is pressed by the applied pressure to reduce its thickness from 80% to 90% of the initial height, and the area in contact with the second pattern 162b, that is, the area corresponding to the gate electrode 114. The height of the PR layer 126c is also reduced, and the gate electrode 114 of the corresponding PR layer 126b, that is, the switching element region T between the first pattern 162a and the second pattern 162b. The PR layer 126b corresponding to the portion except for the region corresponding to the &quot; Therefore, pressing by using the imprinting mask 160 has the same effect as that of diffraction exposure.

다음, 도 4d에 도시한 바와 같이, 각 영역(D, T, P, S)별로 높이가 달리 형성된 PR층(도 4c의 126)을 하드 베이킹하여 완전히 경화시킨 후, 상기 PR층(126)을 드라이 에칭하여 가장 얇은 두께를 갖는 화소영역(P)의 PR층(도 4c의 126a)을 제거함으로써 제 2 금속층을 노출시(124)킨다. 이때, 다른 영역(D, T, S)의 PR층(126b, 126c)도 드라이 에칭에 의해 에칭되어 두께가 줄어들지만, 그 두께가 상기 화소영역(P)의 PR층(도 4c의 126a)보다 두껍게 형성되었으므로, 두께만 줄어들 뿐 여전히 PR층(126b, 126c)은 남아있게 된다.Next, as shown in FIG. 4D, after hardening the PR layer (126 of FIG. 4C) having different heights for each of the regions D, T, P, and S, completely curing the PR layer 126. The second metal layer is exposed 124 by dry etching to remove the PR layer (126a in FIG. 4C) of the pixel region P having the thinnest thickness. At this time, the PR layers 126b and 126c in the other regions D, T, and S are also etched by dry etching to reduce the thickness, but the thickness thereof is smaller than that of the PR layer (126a in FIG. 4C) of the pixel region P. Since it is formed thick, only the thickness is reduced, but the PR layers 126b and 126c remain.

다음, 도 4e에 도시한 바와 같이, 상기 PR층(도 4c의 126a)이 제거된 화소영역(P)에 있어, 남아있는 PR층(126b, 126c) 사이로 노출된 제 2 금속층(도 4d의 124)과 그 하부의 불순물 비정질층(도 4d의 120)과 비정질 실리콘층(도 4d의 118)을 순차적으로 에칭하여 상기 화소영역(P)에 있어 게이트 절연막(116)을 노출시킨다. 따라서, 스위칭 영역(T)과 데이터 영역(D)에는 소스/드레인 전극패턴(128)과, 상기 소스/드레인 전극패턴(128)에서 연장된 데이터 배선(134)을 형성한다. 동시에, 상기 게이트 배선(112)의 상부에는 아일랜드 형상의 금속패턴(138)을 형성한다. 상기 금속패턴(138)은 스토리지 전극(138)을 형성한다. Next, as shown in FIG. 4E, in the pixel region P from which the PR layer (126a of FIG. 4C) has been removed, the second metal layer (124 of FIG. 4D) exposed between the remaining PR layers 126b and 126c. ), An impurity amorphous layer (120 in FIG. 4D) and an amorphous silicon layer (118 in FIG. 4D) underneath are sequentially etched to expose the gate insulating layer 116 in the pixel region P. FIG. Therefore, source / drain electrode patterns 128 and data lines 134 extending from the source / drain electrode patterns 128 are formed in the switching region T and the data region D. FIG. At the same time, an island-shaped metal pattern 138 is formed on the gate wiring 112. The metal pattern 138 forms a storage electrode 138.                     

다음, 도 4f에 도시한 바와 같이, 상기 소스/드레인 전극패턴(128)과 스토리지 전극(138) 위로 남아있는 PR층(126b, 도 4e의 126c)에 애슁 (ashing)공정을 진행하여 게이트 전극(114)과 대응되는 두께가 얇은 PR층(도 4e의 126c)을 제거하여 상기 PR층(도 4e의 126c) 하부의 제 2 금속층(128)을 노출시킨다. 이때, 상기 두께가 얇은 PR층(도 4e의 126c) 양측에 위치한 두꺼운 PR층(126b)도 그 두께가 얇아지게 되지만, 여전히 남아있게 된다.Next, as shown in FIG. 4F, an ashing process is performed on the PR layer 126b remaining on the source / drain electrode pattern 128 and the storage electrode 138 (126c of FIG. 4E). A thin PR layer (126c in FIG. 4E) corresponding to 114 is removed to expose the second metal layer 128 under the PR layer (126c in FIG. 4E). At this time, the thick PR layer 126b located on both sides of the thin PR layer (126c in FIG. 4E) also becomes thinner but still remains.

다음, 도 4g에 도시한 바와 같이, 상기 PR층(도 4f의 126b) 사이로 노출된 소스/드레인 전극패턴(도 4f의 128)을 에칭한 후, 연속하여 그 하부의 불순물 비정질 실리콘층(130)과 순수 비정질 실리콘층(132) 일부를 드라이 에칭을 통해 제거함으로써, 상기 순수 비정질 실리콘층(132)을 노출시킨다. 따라서, 상기 에칭되어 분리된 소스/드레인 전극패턴(도 4f의 128)은 각각 소스 전극(140) 및 데이터 배선(134)과 드레인 전극(142)을 형성하고, 상기 스위칭 영역(T)에 형성된 순수 비정질 실리콘층(132)은 액티브층(132)을 형성하고, 상기 액티브층(132)의 상부에 형성되어 소스 및 드레인 전극(140, 142)과 접촉하는 불순물 비정질 실리콘층(130)은 오믹 콘택층(130)을 형성한다. Next, as shown in FIG. 4G, the source / drain electrode pattern 128 (FIG. 4F) exposed between the PR layers (126b of FIG. 4F) is etched, and subsequently, the impurity amorphous silicon layer 130 at the bottom thereof. And a portion of the pure amorphous silicon layer 132 is removed by dry etching, thereby exposing the pure amorphous silicon layer 132. Accordingly, the etched and separated source / drain electrode patterns (128 in FIG. 4F) form a source electrode 140, a data line 134, and a drain electrode 142, respectively, and form pure water formed in the switching region T. The amorphous silicon layer 132 forms the active layer 132, and the impurity amorphous silicon layer 130 formed on the active layer 132 and in contact with the source and drain electrodes 140 and 142 is an ohmic contact layer. 130 is formed.

다음, 도 4h에 도시한 바와 같이, 상기 소스 및 드레인 전극(140, 142)과 데이터 배선(134)등이 형성된 기판(122)의 전면에 무기절연물질인 질화실리콘(SiNx)또는 산화실리콘(SiO2)을 중에 하나를 증착하여 제 2 절연막인 보호층(146)을 형성하고, 통상적인 포토레지스트 도포, 노광, 현상, 식각 등의 일련의 공정을 포함하 는 제 3 마스크 공정을 진행하여 상기 드레인 전극(142)과 스토리지 전극(138) 일부를 각각 노출시키는 드레인 콘택홀(148)과 스토리지 콘택홀(150)을 형성한다.Next, as shown in FIG. 4H, silicon nitride (SiNx) or silicon oxide (SiO), which is an inorganic insulating material, is formed on the entire surface of the substrate 122 on which the source and drain electrodes 140 and 142 and the data wiring 134 are formed. 2 ) by depositing one of them to form a protective layer 146, which is a second insulating film, and proceeds to the third mask process including a series of processes such as conventional photoresist coating, exposure, development, etching, etc. A drain contact hole 148 and a storage contact hole 150 exposing a portion of the electrode 142 and the storage electrode 138 are formed.

다음 도 4i에 도시한 바와 같이, 상기 보호층(146)의 상부에 투명 도전성 물질인 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO) 중에 하나를 증착하고, 제 4 마스크 공정을 진행하여 패터닝함으로써, 상기 드레인 전극(142)과 접촉하면서 상기 화소영역(P)을 지나 상기 스토리지 전극(138)과 접촉하는 투명 화소전극(156)을 형성한다. Next, as shown in FIG. 4I, one of indium tin oxide (ITO) and indium zinc oxide (IZO), which are transparent conductive materials, is deposited on the passivation layer 146, and a fourth mask process is performed. By proceeding and patterning, the transparent pixel electrode 156 is formed to contact the storage electrode 138 through the pixel region P while contacting the drain electrode 142.

전술한 임프린팅 마스크는 본 발명의 실시예에서는 회절노광을 이용한 제 1, 2 두께를 갖는 포토레지스트 패턴 형성을 대신하여 공정에만 적용되었지만, 일반적인 마스크 공정에도 무리없이 진행할 수 있다. In the embodiment of the present invention, the above-described imprinting mask is applied only to the process in place of the formation of the photoresist patterns having the first and second thicknesses using diffraction exposure.

일예로 게이트 전극 형성 시, 금속물질을 기판 전면에 증착하여 금속층을 형성하고, 상기 금속층 위로 포토레지스트를 도포하여 PR층을 형성한다. For example, when forming a gate electrode, a metal material is deposited on the entire surface of a substrate to form a metal layer, and a photoresist is applied on the metal layer to form a PR layer.

다음, 상기 게이트 전극이 형성될 부분에 대응되는 부분을 제외한 영역이 일정한 높이를 갖는 패턴이 형성된 임프린팅 마스크를 상기 포토레지스트층 위로 위치시킨 후, 접촉시켜 프레싱하면, 게이트 전극이 형성될 금속층 상부의 포토레지스트층은 처음 도포된 두께 그대로 남아있고, 나머지 영역은 처음 두께의 10% 내지 20%로 줄어들게 된다. 이후, 상기 포토레지스트층 위로 드라이 에칭 또는 애슁 공정을 진행하여 상기 게이트 전극이 형성될 부분의 두껍운 PR층을 제외한 나머지 부분의 PR층을 제거한다. 이후, PR층이 제거되어 노출된 금속층을 식각하여 제거함으로써 게이트 전극을 형성할 수 있다. Next, an imprinting mask having a pattern having a predetermined height is positioned on the photoresist layer except for a portion corresponding to a portion where the gate electrode is to be formed, and then contacted and pressed to form an upper portion of the metal layer on which the gate electrode is to be formed. The photoresist layer remains as it was originally applied and the remaining area is reduced to 10% to 20% of the original thickness. Thereafter, a dry etching or ashing process is performed on the photoresist layer to remove the PR layer of the remaining portions except for the thick PR layer of the portion where the gate electrode is to be formed. Thereafter, the PR layer may be removed to form a gate electrode by etching and removing the exposed metal layer.                     

이는 게이트 전극 형성 시 뿐만 아니라, 어레이 기판을 제조하기 위한 모든 마스크 공정에 적용시킬 수 있다.
This can be applied not only in forming the gate electrode, but also in all mask processes for manufacturing the array substrate.

이와 같이, 본 발명에 의한 임프린팅 마스크를 이용하여 마스크 공정을 진행하면, 포토레지스트의 노광 및 현상공정을 생략할 수 있으므로 제조 비용을 절감할 수 있으며, 특히 이중 두께를 갖는 포토레지스트 패턴 형성시 불량이 많이 발생시키는 회절노광법을 적용하지 않으므로 불량발생을 억제하여 생산 수율을 향상시킬 수 있다.  As such, when the mask process is performed using the imprinting mask according to the present invention, the exposure and development processes of the photoresist can be omitted, thereby reducing the manufacturing cost, and in particular, a defect in forming a photoresist pattern having a double thickness. Since the diffraction exposure method which generates this much is not applied, the occurrence of defects can be suppressed and the production yield can be improved.

Claims (6)

기판 상에 게이트 전극과 게이트 배선을 형성하는 단계와;Forming a gate electrode and a gate wiring on the substrate; 상기 게이트 전극 및 게이트 배선 위로 제 1 무기절연물질과, 비정질 실리콘과 불순물 비정질 실리콘과 금속물질을 순차적으로 증착하여 게이트 절연막과, 비정질 실리콘층과, 불순물 비정질 실리콘층과, 금속층을 형성하는 단계와;Sequentially depositing a first inorganic insulating material, an amorphous silicon, an impurity amorphous silicon, and a metal material on the gate electrode and the gate wiring to form a gate insulating film, an amorphous silicon layer, an impurity amorphous silicon layer, and a metal layer; 상기 금속층 위로 전면에 포토레지스트층을 형성하는 단계와;Forming a photoresist layer on the entire surface of the metal layer; 상기 포토레지스트층에 대해 소프트 베이킹을 실시하여 수분을 제거하는 단계와;Performing soft baking on the photoresist layer to remove moisture; 상기 수분이 제거된 포토레지스트층 위로 높이와 폭을 달리하는 다수의 패턴이 구비된 임프린팅 마스크를 위치시키는 단계와;Placing an imprinting mask having a plurality of patterns having different heights and widths on the moisture-removed photoresist layer; 상기 임프린팅 마스크의 상기 패턴이 형성된 면을 상기 포토레지스트층과 접촉시켜 프레싱하여 게이트 전극과 대응되는 제 1 영역은 제 1 두께의 포토레지스트층을 형성하고, 상기 게이트 전극 좌우측의 일정간격의 제 2 영역과 게이트 배선에 대응하는 제 3 영역은 상기 제 1 두께보다 두꺼운 제 2 두께의 포토레지스트층을 형성하고, 그 외의 제 4 영역은 상기 제 1 두께보다 얇은 제 3 두께의 포토레지스트층을 형성하는 단계와;The surface on which the pattern of the imprinting mask is formed is pressed in contact with the photoresist layer to form a photoresist layer having a first thickness in the first region corresponding to the gate electrode, and the second interval having a predetermined interval on the left and right sides of the gate electrode. The third region corresponding to the region and the gate wiring form a photoresist layer having a second thickness thicker than the first thickness, and the other fourth regions form a photoresist layer having a third thickness thinner than the first thickness. Steps; 상기 포토레지스트층 중 제 4 영역의 상기 제 3 두께의 포토레지스트층을 드라이 에칭하여 제거하는 단계와;Dry etching and removing the third thickness photoresist layer in a fourth region of the photoresist layer; 상기 제 4 영역의 노출된 금속층과 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 에칭하여 제거하는 단계와;Etching to remove the exposed metal layer and underlying impurity amorphous silicon layer and pure amorphous silicon layer in the fourth region; 상기 제 1 영역의 상기 제 1 두께의 포토레지스트층을 애슁하여 제거하는 단계와;Ashing and removing the photoresist layer of the first thickness in the first region; 상기 제 1 영역의 금속층과 그 하부의 불순물 실리콘층을 에칭하여 제거함으로써 소스 및 드레인 전극과, 스토리지 전극과 액티브층과 오믹콘택층을 형성하는 단계와;Forming a source and a drain electrode, a storage electrode, an active layer, and an ohmic contact layer by etching and removing the metal layer of the first region and the impurity silicon layer thereunder; 상기 소스 및 드레인 전극 위로 드레인 전극 및 스토리지 전극을 노출시키는 보호층을 형성하는 단계와;Forming a protective layer over the source and drain electrodes to expose a drain electrode and a storage electrode; 상기 보호층 위로 상기 드레인 전극과 스토리지 전극과 접촉하는 화소전극을 형성하는 액정표시장치용 어레이 기판의 제조 방법.And forming a pixel electrode in contact with the drain electrode and the storage electrode on the passivation layer. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 임프린팅 마스크는 탄성물질인 PDMS(poly-dimethylsiloxane), 실리콘 러버(silicon rubber), 폴리우레탄(polyurethane), 폴리이미드(polyimide) 중 하나로 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.The imprinting mask is a method of manufacturing an array substrate for a liquid crystal display device, characterized in that formed of one of the elastic material PDMS (poly-dimethylsiloxane), silicon rubber (silicon rubber), polyurethane (polyurethane), polyimide (polyimide). 기판 상에 포토레지스트를 도포하여 포토레지스트층을 형성하는 단계와;Applying a photoresist on the substrate to form a photoresist layer; 상기 포토레지스트층을 소프트 베이크(soft bake)하여 수분을 제거하는 단계와;Soft baking the photoresist layer to remove moisture; 상기 수분이 제거된 상기 포토레지스트층 위로 두께가 다른 패턴을 갖는 임프린팅 마스크를 위치시키는 단계와;Positioning an imprinting mask having a pattern having a different thickness on the photoresist layer from which the moisture is removed; 상기 임프린팅 마스크의 상기 패턴이 형성된 면을 상기 포토레지스트층과 접촉시켜 프레싱(pressing)함으로써 제 1 두께와 상기 제 1 두께보다 얇은 제 2 두께를 갖는 포토레지스트층을 형성하는 단계와;Forming a photoresist layer having a first thickness and a second thickness thinner than the first thickness by pressing the surface on which the pattern of the imprinting mask is formed into contact with the photoresist layer and pressing; 상기 포토레지스트층 중 상기 제 2 두께의 포토레지스트층을 드라이 에칭하여 제거하는 단계Dry etching and removing the second photoresist layer of the photoresist layer. 를 포함하는 임프린팅 마스크를 이용한 포토레지스트 패터닝 방법.Photoresist patterning method using an imprinting mask comprising a. 삭제delete 삭제delete
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KR101134989B1 (en) * 2009-05-15 2012-04-09 엘지디스플레이 주식회사 Method of fabricating array substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030035860A (en) * 2001-10-22 2003-05-09 삼성전자주식회사 Liquid crystal device for enhancing reflectance and method of manufacturing the same
KR20030080183A (en) * 2002-01-23 2003-10-11 휴렛-팩커드 컴퍼니(델라웨어주법인) Optical-mechanical feature fabrication during manufacture of semiconductors and other micro-devices and nano-devices that include micron and sub-micron features
KR20030080373A (en) * 2002-04-08 2003-10-17 엘지.필립스 엘시디 주식회사 Array substrate for a liquid crystal display device and Method for fabricating of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030035860A (en) * 2001-10-22 2003-05-09 삼성전자주식회사 Liquid crystal device for enhancing reflectance and method of manufacturing the same
KR20030080183A (en) * 2002-01-23 2003-10-11 휴렛-팩커드 컴퍼니(델라웨어주법인) Optical-mechanical feature fabrication during manufacture of semiconductors and other micro-devices and nano-devices that include micron and sub-micron features
KR20030080373A (en) * 2002-04-08 2003-10-17 엘지.필립스 엘시디 주식회사 Array substrate for a liquid crystal display device and Method for fabricating of the same

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