KR101014986B1 - 반도체 기판의 접합 방법 및 그것에 의해 제조된 적층체 - Google Patents

반도체 기판의 접합 방법 및 그것에 의해 제조된 적층체 Download PDF

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KR101014986B1
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히로유끼 덴메이
구니히꼬 니시
야스히로 나까
나에 히사노
히로아끼 이께다
마사까즈 이시노
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가부시키가이샤 히타치세이사쿠쇼
엘피다 메모리, 아이엔씨.
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract

실리콘 웨이퍼의 접속용 범프가 형성된 주면과, 다른 실리콘 웨이퍼의 패드가 형성된 주면을, 그 중 적어도 하나에 도포된 접착제로 순차 접합해 가는 반도체 기판의 접합 방법(삼차원 실장)에서, 해당 범프와 해당 패드와의의 위치 어긋남에 의한 전기적인 접속 불량을 해소하기 위하여, 본 발명은, 상기 실리콘 웨이퍼끼리의 가위치 정렬을 행한 후, 해당 웨이퍼를 투과할 수 있는 X선 등으로 상기 접속용 범프와 패드의 위치를 확인하면서 이들 위치를 조정하고, 가열·압착으로 범프와 패드를 접합시킴과 함께，주면간에 공급된 층간 접착제를 경화시킨다.
실리콘 웨이퍼, 절연막, 적층체, 층간 접착제, 전자 기기

Description

반도체 기판의 접합 방법 및 그것에 의해 제조된 적층체{BONDING METHOD OF SEMICONDUCTOR AND LAMINATED STRUCTURE FABRICATED THEREBY}
본 출원은 2007년 8월 14일에 출원된 일본 특허 출원 JP2007-211219로부터 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 복수의 반도체 기판을, 층간 접착제를 개재하여 접속하여 3차원 실장을 행하기 위한 반도체 기판의 접합 방법 및 그것에 의해 제조된 적층체에 관한 것이다.
전자 기기의 박형, 소형화는, 거기에 탑재되는 부품의 소형화에 의해 이루어져 왔다. 종래, 전자 기기의 소형화는, LSI의 미세 가공 기술에 의한 부분이 컸다. 그러나, LSI의 가공에 한층 더한 미세 가공 기술을 도입하는 것은, 방대한 설비 투자가 필요하여, 제품의 저코스트화에 대한 니즈를 충족시킬 수 없다. 이 기술 과제를 해결하기 위해, 실리콘 웨이퍼의 면에 대하여 수직 방향으로 관통 전극을 형성하고，그 실리콘 웨이퍼의 표리면에 전극을 형성하고，그 전극끼리를 접속하며, 실리콘 웨이퍼를 적층하고, 종래는 평면 방향(2차원 실장)으로 전개하고 있던 실장을 3차원 방향으로 전개하는 개발이 진행되고 있다(3차원 실장).
3차원 적층함으로써, 디바이스를 형성하는 방법으로서, 특허 문헌 1, 2에 기재된 공정이 제안되어 있다. 그러나, 이들 문헌에서는, 적층에 관하여, 웨이퍼 일괄로 적층할지，또는, 칩으로 잘라내고 나서 행할지에 대한 상세한 기술은 발견되지 않는다.
웨이퍼를 일괄하여 적층하는 방법으로서, 하기 공정이 제안되어 있다.
[특허 문헌 3]
복수개의 반도체 패키지를 웨이퍼 레벨로 일괄하여 제작한 후에 개개의 반도체 패키지로 잘라 떼어내는 공정으로서, 상기 반도체 패키지가, 2개 이상의 반도체 장치를 절연층을 개재하여 접합한 적층체이며, 상기 반도체 장치가, 각각, 기판과 그 표면에 형성된 디바이스 패턴을 포함하고 있고, 또한 하방의 반도체 장치의 디바이스 패턴면이 그 위에 적층된 반도체 장치의 비 디바이스 패턴면과 대면하고 있도록 구성된다.
[특허 문헌 4]
서로 다른 2개의 웨이퍼를 서로 겹치고, 서로의 전극끼리를 접합시키는 공정에서, 웨이퍼 홀더 위의 이물에 의한 웨이퍼의 변형이나, 또한 이물은 없더라도 웨이퍼면의 요철에 의해, 한쪽의 웨이퍼의 표면에 있는 전극의 모두를 다른 쪽의 웨이퍼의 대응하는 전극에 완전히 접촉시킬 수 없다고 하는 문제가 있다. 이 해결 방법으로서, 웨이퍼 홀더의 웨이퍼 유지면을, 복수의 유지 영역으로 분할하고, 또한 각 유지 영역에서는 웨이퍼를 흡착하는 힘, 웨이퍼를 다른 쪽의 웨이퍼에 꽉 누르는 힘을 독립적으로 제어할 수 있도록 한다. 이것에 의해，어떤 유지 영역에서 는 웨이퍼를 흡착하면서 다른 영역에서는 웨이퍼를 다른 쪽의 웨이퍼에 압압하는 것이 가능하게 되어, 웨이퍼 표면의 요철에도 불구하고, 균일한 접합이 얻어지는 것으로 되어 있다.
[특허 문헌 5]
웨이퍼를 적층하여 적층형 반도체 장치를 제조할 때, 서로 겹치는 웨이퍼 위의 마크를 검출하여 웨이퍼 간의 얼라인먼트를 행한다. 이 때，이미 적층된 웨이퍼를 관찰하면 웨이퍼 위의 얼라인먼트 마크가 복수개 시야 내에 들어와, 검출 정밀도가 저하한다. 이 때문에 겹침 정밀도가 저하하여 적층형 반도체 장치의 제조 수율이 나빠진다. 이 해결 수단으로서, 인접하여 적층되는 웨이퍼 위의 마크를 서로 소정의 간격을 갖고 형성한다. 이것에 의해，설령 시야 내에 복수의 마크가 들어와도 마크의 분리가 용이하게 된다.
[특허 문헌 6]
반도체끼리, 특히 웨이퍼끼리를 접합할 때에, 표면 피복 수지의 바람직하지 않은 거동의 발생을 방지하여, 금속 전극끼리를 확실하게 접합할 수 있도록 한, 바람직하게는 저온에서 보이드의 발생 없이 소정의 접합면 전체면에 걸쳐 확실하게 접합할 수 있도록 한, 반도체의 접합 방법 및 그 방법에 의해 작성된 적층 반도체를 제공한다. 해결 수단으로서, 표면에 전극이 노출된 반도체끼리를 접합할 때에, 적어도 한쪽의 반도체 표면에서의 전극 간에 수지를 충전하여 수지층을 형성하고，적어도 한쪽의 반도체의 전극을 표면으로부터 돌출시켜서, 양 반도체의 전극끼리를 접촉시켜서 가압하고, 접촉부에서 전극을 눌러 넓힌 후, 상기 수지층의 표면을 다 른 쪽의 반도체의 표면에 접촉시킨다.
[특허 문헌 1] 일본 특허 공개 공보 2005-136187호, 그 대응 유럽 특허 출원 공개 공보 EP 1686623 A1
[특허 문헌 2] 일본 특허 공개 공보 2005-183580호, 그 대응 미국 특허 출원 공개 공보 No. US 2005/0136568 A1 및 그 미국 등록 특허 No. 7109060
[특허 문헌 3] 일본 특허 공개 공보 2004-319707호, 그 대응 미국 특허 출원 공개 US 2004/0207082 A1
[특허 문헌 4] 일본 특허 공개 2005-302858호 공보
[특허 문헌 5] 일본 특허 공개 2006-100656호 공보
[특허 문헌 6] 일본 특허 공개 2003-249620호 공보
웨이퍼를 일괄하여 적층하는 방법에 대해서는, 상기한 방법이 제안되어 있지만, 이 방법에는, 이하의 문제점이 있다.
한쪽의 실리콘 웨이퍼 위에 접속용의 범프를 형성하고，또 한쪽의 실리콘 웨이퍼 위에 패드를 형성하며，층간에 접착제를 도포하여, 양 웨이퍼를 접합한 경우, 접촉한 단계에서 위치 어긋남이 발생하고, 범프와 패드의 위치 어긋남이 발생하여, 수율이 저하된다.
본 발명은, 반도체 기판끼리를 접착하였을 때에, 반도체 기판의 어긋남을 방지하여 범프와 패드를 정확하게 접합하는 것을 가능하게 하는 기술을 제공하는 것 을 목적으로 한다.
본 명세서에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
본 발명은, 제1 반도체 기판의 패드가 형성된 면과 제2 반도체 기판의 범프가 형성된 면을 상기 층간 접착제를 개재하여 접촉하는 상태로 하는 제1 공정과, 층간 접착제를 개재하여 접촉하는 상태에 있는 상기 제1 반도체 기판과 상기 제2 반도체 기판의 위치를 조정하는 제2 공정과, 상기 제2 공정에서 위치가 조정되는 상기 제1 반도체 기판과 상기 제2 반도체 기판의 주변에 접착제를 도포하고, 주변에 도포된 상기 접착제를 경화시키는 제3 공정과, 상기 제3 공정의 후, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 가열·압착하여, 상기 패드와 상기 범프를 전기적으로 접속시킴과 함께 상기 층간 접착제를 경화시키는 제4 공정을 갖는 반도체 기판의 접합 방법이다.
또한，본 발명은, 상기한 반도체 기판의 접합 방법에 의해 제조된 반도체 기판의 적층체이다.
본 발명에 의하면 웨이퍼끼리를 접착하였을 때에, 웨이퍼의 어긋남을 방지하고, 범프와 패드를 접합하는 것이 가능하게 된다．
이하, 본 발명의 일 실시예에 대하여 도면을 병용하면서 설명한다. 또한, 모든 도면에서, 동일 부호는 동일 부위를 나타내고 있기 때문에，중복된 설명을 생 략하고 있는 경우가 있으며, 또한 설명을 용이하게 하기 위하여 각 부의 치수비를 실제와는 바꾸고 있다. 여기에서는, 본 발명의 유효한 적용처인, 3차원 실장을 예로 들어, 발명을 실시하기 위한 최량의 형태를 설명한다.
본 실시예에서는, 한쪽의 실리콘 웨이퍼에 형성된 주석 도금(순 주석, 또는, 주석을 90% 이상 함유하는 합금) 땜납 범프와, 다른 쪽의 실리콘 웨이퍼에 형성된 니켈(순 니켈, 또는, 니켈을 90% 이상 함유하는 합금) 패드를 접속한다. 또한，본 실시예에서는, 땜납 범프 직경은 1O∼100㎛, 높이는 10∼100㎛이다. 이하에서는, 실리콘 웨이퍼의 접합 방법에 대하여 설명하지만, 대형의 반도체 기판, 예를 들면 칩으로 이루어지는 영역을 복수개 갖는 반도체 기판이어도 마찬가지이다.
우선，3차원 실장 공정의 개략에 대하여, 도 1∼도 3을 이용하여 설명한다.
[도 1의 (1)]
실리콘 웨이퍼(1)에, 드라이 프로세스를 이용하여 구멍을 형성하고，그 측벽을 열 산화하여 절연하고(본 공정에 대해서는, 도시 생략), 폴리실리콘(2)을 이용하여 도체를 충전한다. 여기에서의 치수는, 반도체의 전공정 프로세스 및 제조하고자 하는 반도체 소자에 따라 상이하지만，DRAM(Dynamic Random Access Memory)을 상정한 경우, 폴리실리콘(2)의 직경이 20∼30μ, 깊이가 50∼100μ, 폴리실리콘(2)의 피치가 40∼100μ 정도이다. 여기에서는, 도체로서, 폴리실리콘을 이용하였지만,
급전막 성막 → 전기 도금 → 표면 연마
도체막 성막 → 촉매 부여 → 무전해 도금 → 표면 연마
의 방법을 이용할 수도 있다. 단，이 경우, 실리콘이 노출되어 있는 부분으로부터의 금속 이온(특히 구리)의 침투의 우려가 있기 때문에, 반도체 공정에는 적합하지 않다. 여기에서는, 도시하고 있지 않지만, 폴리실리콘 단자의 상부에 알루미늄을 이용하여 밀봉하는 것이 바람직하다.
[도 1 (2)]
폴리실리콘(2)을 매립한 실리콘 웨이퍼(1)의 표면에, 반도체 전 공정을 이용하여, 반도체 소자층(3)을 형성한다. 필요에 따라서, 반도체 소자층(3) 위에, TEOS(테트라에톡시실란)을 원재료로 한 무기물(최종적으로는, SiO2막), 폴리이미드 등의 유기물을 이용하여, 폴리실리콘(2)의 단자부 이외의 표면에 절연막(4)을 형성한다. 또한，필요에 따라, 소자의 위에도 절연막(4)을 형성한다. 도면에서는 상세히 기입하고 있지 않지만, 단자 부분은 에칭에 의해 개구해 둔다.
[도 1의 (3)]
미소 범프(5)를 형성한다. 본 공정에 대해서는, 도 3 및 도 4에 상세를 기재한다.
[도 2의 (4)]
미소 범프(5) 위에, 충간 접착제(6)를 도포하고, 인터포저(8)와 실리콘 웨이퍼를 적층하고, 열 압착 또는 초음파에 의해, 인터포저(8) 위의 패드(도시 생략)와 실리콘 웨이퍼 위의 범프(5)를 전기적으로 접속시킴과 함께，층간 접착제(6)를 경화시켜서, 인터포저(8)와 실리콘 웨이퍼를 접합한다. 또한，반대로, 실리콘 웨이 퍼 위에 패드를 형성하고，인터포저(8) 위에 범프를 형성하여도 된다. 인터포저(8)는 일반적으로 실리콘 또는 수지로 작성되어 있다. 여기에서는, 탑재 웨이퍼로서, 인터포저(8) 위에 형성하고 있지만, 별도의 실리콘 웨이퍼 위에 형성된 소자에서도 마찬가지의 공정으로 된다. 접합 방법의 상세는, 도 8∼도 10을 이용하여 후술한다.
[도 2의 (5)]
반도체 소자(3)가 형성된 실리콘 웨이퍼(1)의 반도체 소자(3)의 반대면을 연마하고, 폴리실리콘의 단자를 노출시킨다. 그 후, 미소 패드(20)를 형성한다. 본 공정에 대해서는, 도 5 및 도 6에 상세를 기재한다. 이 공정에 의해, 인터포저(8) 위에 1층째의 웨이퍼(31)가 적층된 적층체가 얻어진다.
[도 2의 (6)]
도 2의 (5)의 공정에서 얻어진 인터포저(8) 위에 1층째의 웨이퍼(31)가 적층된 적층체에, 2층째의 웨이퍼(32)를, 도 2의 (4)의 공정과 마찬가지로 적층한다.
2층째의 웨이퍼(32)도 도 1의 (1)∼(3)의 공정에서 작성된 것이다. 참조 부호 5'는 2층째의 웨이퍼 위에 형성된 범프이며, 참조 부호 6'는 1층째의 웨이퍼(31)와 2층째의 웨이퍼(32) 사이에 형성된 층간 접착제이다. 1층째의 웨이퍼(31)의 패드(20) 위 또는 2층째의 웨이퍼(32)의 범프(5') 위에 층간 접착제(6')를 도포하고, 1층째의 웨이퍼(31) 위에, 2층째의 웨이퍼(32)를 적층하고, 열 압착 또는 초음파에 의해, 1층째의 웨이퍼(31) 위의 패드(20)와 2층째의 웨이퍼(32) 위의 범프(5')를 전기적으로 접속시킴과 함께，층간 접착제(6')를 경화시켜서, 웨이 퍼(31)와 웨이퍼(32)를 접합시킨다. 접합 방법의 상세는, 도 8∼도 10을 이용하여 후술한다.
[도 3의 (7)]
도 2의 (5)의 공정과 마찬가지로，2층째의 웨이퍼(32)의 반도체 소자가 형성된 면의 반대면을 연마하고, 폴리실리콘의 단자를 노출시킨다. 그 후, 미소 패드(20')를 형성한다. 이상의 공정에 의해, 인터포저(8) 위에 웨이퍼(31)가 접합되고, 또한 그 위에 웨이퍼(32')가 접합된 적층체가 제조된다. 도 2의 (6), 도 3의 (7)의 공정을 반복하여，필요한 매수의 웨이퍼가 적층된 적층체를 제조한다.
[도 3의 (8)]
본 실시예에 의한 적층된 반도체 장치의 전체도를 나타낸다. 도 3의 (8)은, 6매의 웨이퍼가 적층된 웨이퍼의 적층체(9), 인터포저(8), 컨트롤 칩(10)으로 구성되어 있다. 또한，컨트롤 칩(10)은, 반드시 최상부에 필요하지 않고, 웨이퍼의 적층체(9)의 중간부, 인터포저(8) 위 등 그 설치 장소는 전기 특성, 컨트롤 칩(10)의 크기를 고려하여 결정된다. 인터포저에 접속용 범프(11)를 형성하고，3차원 적층 반도체 장치로 한다.
<범프의 형성 방법>
도 4 및 도 5를 이용하여, 도 1의 (3)에 도시한 범프 형성 방법을 설명한다.
[도 4의 (1)]
실리콘 웨이퍼(1) 위에 스퍼터를 이용하여 티탄(13), 구리(14)를 성막하였다. 스퍼터막으로서는, 티탄(50㎚)/구리(0.5㎛)의 다층막을 형성하였다. 여기에 서의 티탄의 기능은, 그 상하에 위치하는 구리와 웨이퍼(도면에서는, 실리콘 웨이퍼(1)로 되어 있지만, 실제의 반도체 소자에서는, SiO2, SiN, 폴리이미드임)와의 접착을 확보하는 것에 있으며, 그 막 두께는 그들의 접착을 유지하는 최저한으로 하여도 무방하다. 주어진 막 두께는, 스퍼터 에칭 및 스퍼터의 조건, 티탄의 막질 등에 따라서도 변동한다. 또한，본 실시예에서 사용한 크롬막 대신에 크롬막이나 티탄/백금막, 텅스텐 등으로도 대체할 수 있다.
한편，구리의 막 두께는, 후공정에서 행하는 전기 주석 도금을 행하였을 때에, 막 두께 분포가 생기지 않는 최소 한도의 막 두께가 바람직하며, 도금 전처리로서 행하는 산세정 등으로의 막 감소량도 고려에 넣은 다음에 막 두께 분포를 유발하지 않는 막 두께를 결정한다. 구리의 막 두께를 필요 이상으로 두껍게 한 경우, 예를 들면 1㎛를 초과하는 구리 두께의 경우에는, 스퍼터 시간이 길어지게 되어 생산 효율이 저하된다는 문제 외에，후공정에서 실시하는 급전막(12)의 에칭 제거 시에 장시간 에칭을 피할 수 없어, 그 결과로서 주석(15) 아래의 구리(14)의 사이드 에칭이 커진다.
[도 4의 (2)]
레지스트(7)를 이용하여, 미소 범프의 패턴을 형성하였다. 여기에서 이용한 레지스트는, 전기 주석 도금에 대한 내성이 있으면 되고, 레지스트 박리시에 전기주석 도금에 큰 데미지를 주는 것이 아니면 제약은 없다. 여기에서는, 노볼락계 포지티브형 레지스트를 이용하였다. 문헌에 의하면, 주석은, 강 알칼리에 침식되 는 것으로 되어 있기 때문에，알칼리를 박리제로서 이용하는 드라이 필름을 이용하는 것은, 불가능하다고 생각되지만, 발명자들의 실험에 의하면 45℃에서의 3% 수산화 용액에 3분 침지하여도 침식되는 일은 없었다. 이 점으로부터 레지스트 재료로서 드라이 필름을 이용하는 것도 가능하다. 여기에서, 알칼리에 대한 내성이 있다고 하는 것이 후술하는 리플로 공정에서 주석이 용융하지 않는 것과 관계한다. 즉, 전기 주석 도금 표면이 산화막으로 덮여져 있기 때문에，알칼리에서도 용해되지 않는 것이라고 생각된다.
[도 4의 (3)]
전기 주석 도금을 이용하여, 도 4의 (2)의 공정에서 형성한 패턴에 주석(15)을 석출시켰다. 여기에서는, 순 주석을 이용하였지만, 주석 중에, 은이나 구리를 미량 혼합시킨, 땜납 도금을 이용하여도 된다. 구리 위에 직접, 주석(15)을 형성하는 것도 가능하지만, 신뢰성을 확보하기 위해서, 니켈(21) 기초막을 형성하는 것이 바람직하다.
[도 5의 (4)]
도 4의 (2)의 공정에서 형성한 레지스트(7)를 박리하였다. 여기에서 이용하는 박리액은, 레지스트가 용해되고, 또한, 전기 주석 도금에 영향을 미치지 않는 것이면, 제약은 없다. 본 실시예에서는, 유기 용제(아세톤, 또는 아세트산부틸)를 이용하였다. 또한, 전술한 바와 같이 전기 주석 도금은 알칼리에 대한 내성도 어느 정도 있기 때문에，3% 수산화 나트륨 용액을 이용하는 것도 가능하다.
[도 5의 (5)]
도 4의 (1)의 공정에서 형성한 급전막(12)을 에칭을 이용하여 제거하였다. 구리(14)의 에칭에는, 염화철, 알칼리계 에칭액 등의 종류가 있지만, 본 실시예에서는 암모니아를 함유하는 알칼리계 에칭액을 이용하였다. 여기에서의 에칭에서는, 10초 이상의 에칭 시간이 없으면 제어가 곤란하게 되어 실용적 관점에서는 불리하지만, 지나치게 긴 시간 에칭을 행하면，예를 들면 5분을 초과하여 에칭하는 경우에는, 사이드 에칭이 커져서, 택트가 길어진다고 하는 문제도 생긴다. 그 때문에, 에칭액 및 에칭 조건은, 적절히 실험에 의해 구하는 것이 바람직하다. 계속해서 실시하는 급전막의 티탄(13) 부분의 에칭에는, 과산화수소를 주성분으로 하는 에칭 액을 이용하였다. 어느 쪽의 에칭에서도 전기 주석 도금이 침식되지 않으면, 이용하는데 제약은 없다.
[도 5의 (6)]
주석의 융점 이상으로 가열하고, 전기 주석 도금을 용융시켜서, 구형으로 하였다.
<패드의 형성 방법>
도 6 및 도 7을 이용하여, 도 2의 (5), 도 3의 (7)에 도시한 패드 형성 방법을 설명한다.
[도 6의 (1)]
도 4의 (1)과 마찬가지이다.
[도 6의 (2)]
레지스트(7)를 이용하여, 미소 패드의 패턴을 형성하였다. 여기에서 이용한 레지스트는, 전기 니켈 도금에 대한 내성이 있으면 되고, 레지스트 박리시에 니켈에 큰 데미지를 주는 것이 아니면 제약은 없다. 여기에서는, 노볼락계 포지티브형 레지스트를 이용하였다.
[도 6의 (3)]
전기 니켈 도금을 이용하여, 도 6의 (2)의 공정에서 형성한 패턴에 니켈(21)을 석출시켰다. 여기에서는, 순 니켈을 이용하였지만, 니켈 안에, 은이나 구리를 미량 혼합시켜도 된다．
[도 7의 (4)]
도 6의 (2)의 공정에서 형성한 레지스트(7)를 박리하였다. 여기에서 이용하는 박리액은, 레지스트가 용해되고, 또한, 전기 니켈 도금에 영향을 미치지 않는 것이면 제약은 없다. 본 실시예에서는, 유기 용제(아세톤, 또는 아세트산 부틸)를 이용하였다.
[도 7의 (5)]
도 6의 (1)의 공정에서 형성한 급전막(12)을 에칭을 이용하여 제거하였다. 구리(14)의 에칭에는, 염화철, 알칼리계 에칭액 등의 종류가 있지만, 본 실시예에서는 암모니아를 함유하는 알칼리계 에칭액을 이용하였다. 여기에서의 에칭에서는, 10초 이상의 에칭 시간이 없으면 제어가 곤란하게 되어서 실용적 관점에서는 불리하지만, 지나치게 긴 시간 에칭을 행하면，예를 들면 5분을 초과하여 에칭하는 경우에는, 사이드 에칭이 커져서, 택트가 길어진다고 하는 문제도 생긴다. 그 때문에, 에칭액 및 에칭 조건은, 적절히 실험에 의해 구하는 것이 바람직하다. 계속 해서 실시하는 급전막의 티탄(13) 부분의 에칭에는, 과산화수소를 주성분으로 하는 에칭액을 이용하였다. 어느 쪽의 에칭에서도 전기 니켈 도금이 침식되지 않으면, 이용하는 것에 제약은 없다.
<웨이퍼의 접합 방법>
본 실시예에서는, 웨이퍼끼리를 접착하였을 때에, 웨이퍼의 어긋남을 방지하여 범프와 패드를 정확하게 접합하기 위해서, 다음 방법을 채용하였다. 웨이퍼 층간에 접착제를 도포하고, 웨이퍼끼리를 광학적으로 패턴을 검지하여, 가위치 정렬한다. 그 후, X선 등 웨이퍼를 투과할 수 있는 방법을 이용하여, 위치 확인을 행한다. 위치 확인 정보를 기초로, 웨이퍼의 위치를 조정한다. 위치가 정해진 곳에서, 접착제를 도포·경화시킨다. 여기에서 이용하는 접착제는, 광 경화형 접착제를 이용하는 것이 바람직하다. 가열·압착의 공정에서 범프와 패드를 접합시킴과 동시에, 층간 접착제를 경화시킨다.
이하, 도 8∼도 10을 이용하여, 도 2의 (6)의 공정에 나타내는 접합 방법을 상세히 설명한다. 여기에서는, 접합 방법을 나타내기 위하여, 웨이퍼 단위로의 도시로 하고, 범프나 패드는 도시하고 있지 않다. 또한，도 2의 (6)에 도시한 인터포저(8)도 도시하지 않고, 2매의 웨이퍼의 접합으로서 설명한다.
[도 8의 (1)]
위치 정렬 치구(23)에 웨이퍼(웨이퍼(1)라 칭하는 웨이퍼(22))를 장착한다. 예를 들면, 메카니컬 척 등의 주지의 기술을 이용하여 장착한다.
[도 8의 (2)]
웨이퍼(1)의 다음 층의 웨이퍼를 적층하는 부분에 층간 접착제(6)를 도포한다. 여기에서는, 접합시의 가압으로, 웨이퍼 주변으로부터 접착제가 유출되지 않을 정도의 양을 제어하는 것이 바람직하다. 층간 접착제(6)는 열 경화형 접착제를 이용한다. 또한，층간 접착제(6)를 도포하는 면은, 웨이퍼의 패드가 형성된 면이어도, 범프가 형성된 면이어도, 어느 쪽이어도 무방하다.
[도 8의 (3)]
치구(26)에 웨이퍼(웨이퍼(2)라 칭하는 웨이퍼(24))를 장착하고, 접합하는 측의 다른 한쪽의 웨이퍼를 반송하고, 광학적 검출기(25)로 패턴을 확인하여, 위치를 맞춘다. 즉, 웨이퍼(1)의 패드(또는 범프)가 형성된 면과 웨이퍼(2)의 범프(또는 패드)가 형성된 면을 대향시키고, 광학적 검출기(25)를 이용하여 광학적인 검지에 의해 위치를 조정하여 맞춘다. 광학적 검지기(25)는 상하의 웨이퍼의 패턴을 광학적으로 검지하는 장치(예를 들면 2시야 현미경)이다. 광학적 검지기(25)를 이용하여, 웨이퍼(1) 및 웨이퍼(2)에 주지의 방법으로 형성된 얼라인먼트 마크를 검출하고, 이것을 이용하여 위치를 맞춘다. 또한，얼라인먼트 마크가 아니라, 웨이퍼 위에 형성된 패턴(예를 들면 패드나 범프의 패턴)을 광학적 검지기(25)로 검지하고, 그것을 이용하여 위치 정렬을 행하여도 된다．
[도 9의 (4)]
웨이퍼끼리가 층간 접착제(6)를 통하여 접촉하는 상태로 한다. 이 웨이퍼끼리를 층간 접착제(6)를 개재하여 접촉하는 상태로 하는 공정을, 진공중에서 행하고, 웨이퍼 접합시의 거품의 유입을 방지하는 것이 바람직하다. 그 때문에, 도 8 의 (3)의 공정에서, 위치 정렬 장치 전체를 진공 장치 내에 넣고, 위치 정렬을 행한 다음, 그대로 진공중에서 웨이퍼끼리 층간 접착제(6)를 개재하여 접촉하는 상태로 하는 것이 바람직하다. 웨이퍼 간에 끼워진 미경화의 접착제는, 윤활재의 역할을 하기 때문에, 다음 공정 이후의 위치 조정으로 웨이퍼를 움직일 수 있다. 웨이퍼끼리를 층간 접착제(6)를 개재하여 접촉하는 상태로 한 후의 단계에서는, 진공 장치 내로부터 취출하여도 거품이 유입되는 일이 없기 때문에, 대기중에서의 작업이 가능하게 된다. 또한，도 8의 (3)의 공정에서 위치 정렬을 행하고 있지만, 이대로 웨이퍼(1)와 웨이퍼(2)를 가열·압착하여 접합하면，위치 어긋남이 발생하고, 범프와 패드의 위치 어긋남이 생겨, 수율이 저하한다. 위치 어긋남이 생기는 원인은 명확하게는 해명되지 않지만, 미경화의 층간 접착제(6)가 있기 때문에 가로로 미끄러지게 되는 것이 아닐까 생각된다. 그 때문에，도 9의 (5) 이후의 공정이 필요하게 된다.
[도 9의 (5)]
웨이퍼끼리의 위치를 확인한다. 웨이퍼는 광학적으로 투과할 수 없기 때문에, 여기에서는, 웨이퍼의 상측에 X선 발생 장치(41)를 설치하고, 하측에 X선 검출기(예를 들면 X선 촬상 장치)(42)를 설치하며, 웨이퍼(1), 웨이퍼(2)에 형성된 X선용 얼라인먼트 마크(도시 생략)를 검출하여, 위치를 확인한다. X선용 얼라인먼트 마크는 X선이 투과하지 않는 재료(예를 들면 금속)로 작성한다. 예를 들면, 도 4∼도 5의 범프 형성 공정이나, 도 6∼도 7의 패드 형성 공정에서 니켈(21)을 형성하는 공정에서, 동시에 X선용 얼라인먼트 마크를 니켈로 형성할 수 있다. X선용 얼라인먼트 마크 대신에, 범프 및 패드 자체를 X선으로 검출하여도 된다. 또한, 치구(23, 26)는, X선이 통과하는 위치는, X선을 통과할 수 있게 해 둔다. 예를 들면, 얼라인먼트 마크의 부분은 X선을 투과할 수 있는 재료로 작성해 둔다.
[도 9의 (6)]
위치 정렬 정보를 기초로, 위치를 조정한다. 예를 들면, X선 검출기(예를 들면 X선 촬상 장치)(42)에 의해 검출된 웨이퍼(1)의 X선용 얼라인먼트 마크와 웨이퍼(2)의 X선용 얼라인먼트 마크의 상이 일치하도록, 위치를 조정한다.
[도 10의 (7)]
접착제(27)를 웨이퍼 주변에 도포하고, 접착제(27)를 경화시킨다. 접착제(27)는 도면에 도시한 바와 같이 웨이퍼 주변의 일부에 도포하면 충분하지만, 웨이퍼의 주위 전체에 도포하여도 된다. 여기에서 이용하는 접착제는, 광 경화형 접착제(27)를 이용하는 것이 공정을 간편하게 하기 위한 점에서 바람직하다. 광 경화형 접착제(27)를 이용하면, 광에 의해 광 경화형 접착제(27)를 경화시킬 수 있고, 이 때 열경화형 접착제인 층간 접착제(6)는 경화되는 일이 없기 때문이다.
[도 10의 (8)]
범프의 융점 이상으로 가열하면서 가압한다. 이 때， 범프(5) 위의 층간 접착제(6)는 밀어내어져서, 패드(20)와 접속한다. 열경화형 접착제인 층간 접착제(6)는, 가열해 가면, 한번 점도가 내려가서 하강 범프(5) 위의 층간 접착제(6)는 밀어내어지고, 더욱 가열하면，범프(5)가 녹아 범프(5)와 패드(20)가 전기적으로 접속되며, 더욱 가열하면，층간 접착제(6)가 경화하여, 웨이퍼(1)와 웨이퍼(2)의 적층체가 형성된다.
[도 10의 (9)]
웨이퍼의 적층체를 취출한다.
이와 같이 하여 제조된 도 10의 (9)에 도시한 웨이퍼(1)와 웨이퍼(2)의 적층체를, 도 8의 (1)의 웨이퍼1(22)로 하여, 도 8의 (1)∼도 10의 (9)의 공정을 반복함으로써, 필요한 매수만큼 웨이퍼를 적층할 수 있다. 또한，도 2의 (4)에 도시한 웨이퍼와 인터포저(8)와의 접합도, 도 8의 (1)의 웨이퍼1(22) 대신에 인터포저(8)를 이용하여, 도 8의 (1)∼도 10의 (9)의 공정을 행하면 된다. 또한，그와 같이 하여 제조된 인터포저와 웨이퍼의 적층체를, 도 8의 (1)의 웨이퍼1(22)로 하여, 도 8의 (1)∼도 10의 (9)의 공정을 반복함으로써, 인터포저(8) 위에 필요한 매수만큼 웨이퍼를 적층할 수 있다.
<X선용 얼라인먼트 마크의 배치>
도 9의 (5), (6)의 공정의 X선에 의한 위치 확인, 위치 조정에서, X선은 모든 웨이퍼를 투과하기 때문에, 웨이퍼를 3매 이상 적층하는 경우, 각 웨이퍼의 동일한 위치에 X선용 얼라인먼트 마크를 배치하면，각 웨이퍼의 얼라이먼트 마크가 서로 겹치게 된다. 따라서，본 실시예에서는, 도 11에 도시한 바와 같이, X선용 얼라인먼트 마크를 위치를 어긋나게 배치한다. 도 11은, 인터포저(8) 위에, 1층째의 웨이퍼(51), 2층째의 웨이퍼(52), 3층째의 웨이퍼(53), 4층째의 웨이퍼(54)가 적층된 적층체의 일부가 도시되어 있다. 웨이퍼(51)에는 얼라인먼트 마크(61)가 형성되고, 웨이퍼(52)에는 얼라인먼트 마크(62, 63)가 형성되고, 웨이퍼(53)에는 얼라인먼트 마크(64, 65)가 형성되며, 웨이퍼(54)에는 얼라인먼트(66)가 형성된다. 1층째의 웨이퍼(51)와 2층째의 웨이퍼(52)의 위치 조정에는 얼라인먼트 마크(61, 62)를 이용하고, 2층째의 웨이퍼(52)와 3층째의 웨이퍼(53)의 위치 조정에는 얼라인먼트 마크(63, 64)를 이용하며, 3층째의 웨이퍼(53)와 4층째의 웨이퍼(54)의 위치 조정에는 얼라인먼트 마크(65, 66)를 이용한다. 즉, 예를 들면, 웨이퍼(52)에는, 웨이퍼(52)의 한쪽의 면에 인접하는 웨이퍼(51)와의 위치 조정을 행하기 위한 얼라인먼트 마크(62)와, 웨이퍼(52)의 다른 쪽의 면에 인접하는 웨이퍼(53)와의 위치 조정을 행하기 위한 얼라인먼트 마크(63)가 별도의 위치에 배치된다. 이것에 의해，X선에 의한 위치 조정을 정밀도 있게 행할 수 있다. 또한，X선용 얼라인먼트 마크를, 도 8의 (3)의 공정에서 행하는 광학적 검출에 의한 위치 조정의 얼라인먼트 마크와 공용하여도 된다. 또한，얼라인먼트 마크의 형상은 일반적으로 사용되고 있는 얼라인먼트 마크의 형상이어도 된다.
이상, 본 발명자에 의해 이루어진 발명을, 상기 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은, 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명에 따른 여러 실시예들이 도시되고 기술되었지만, 그 실시예들로 제한되지 않고, 본 기술분야의 통상의 기술자에게 알려진 바와 같이, 다수의 변경들 및 수정들의 여지가 있다는 것이 이해되어야 하며, 따라서, 도시되고 기술된 상세들로 제한되기를 바라지 않지만, 첨부된 특허 청구항들의 범위에 의해 포함되는 그러한 변경들 및 수정들 모두를 커버할 의도이다.
도 1은, 3차원 실장 공정(그 1)의 설명도.
도 2는, 3차원 실장 공정(그 2)의 설명도.
도 3은, 3차원 실장 공정(그 3)의 설명도.
도 4는, 범프 형성 공정(그 1)의 설명도.
도 5는, 범프 형성 공정(그 2)의 설명도.
도 6은, 패드 형성 공정(그 1)의 설명도.
도 7은, 패드 형성 공정(그 2)의 설명도.
도 8은, 접합 방법(그 1)의 설명도.
도 9는, 접합 방법(그 2)의 설명도.
도 10은, 접합 방법(그 3)의 설명도.
도 11은, X선용 얼라인먼트 마크의 배치를 나타내는 도면．
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 웨이퍼
2: 폴리실리콘
3: 반도체 소자층
4: 절연막
5: 미소 범프
6: 층간 접착제
20: 미소 패드

Claims (10)

  1. 패드가 형성된 제1 반도체 기판과 범프가 형성된 제2 반도체 기판을 층간 접착제를 개재하여 접속하여 3차원 실장을 행하기 위한 반도체 기판의 접합 방법으로서，
    상기 제1 반도체 기판의 패드가 형성된 면과 상기 제2 반도체 기판의 범프가 형성된 면을 상기 층간 접착제를 개재하여 접촉하는 상태로 하는 제1 공정과,
    미경화인 상기 층간 접착제를 개재하여 접촉하는 상태에 있는 상기 제1 반도체 기판과 상기 제2 반도체 기판의 위치를 조정하는 제2 공정과,
    상기 제2 공정에서 위치가 조정된 상기 제1 반도체 기판과 상기 제2 반도체 기판의 주변에 접착제를 도포하고, 주변에 도포된 상기 접착제를 경화시키는 제3 공정과,
    상기 제3 공정의 후, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 가열·압착하고, 상기 패드와 상기 범프를 전기적으로 접속시킴과 함께 상기 층간 접착제를 경화시키는 제4 공정
    을 갖는 것을 특징으로 하는 반도체 기판의 접합 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판은 반도체 웨이퍼인 것을 특징으로 하는 반도체 기판의 접합 방법.
  3. 제1항에 있어서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판은 칩으로 되는 영역을 복수개 갖는 반도체 기판인 것을 특징으로 하는 반도체 기판의 접합 방법.
  4. 제1항에 있어서,
    상기 층간 접착제는 열경화형 접착제이며, 상기 제1 반도체 기판과 상기 제2 반도체 기판의 주변에 도포하는 상기 접착제는 광 경화형 접착제인 것을 특징으로 하는 반도체 기판의 접합 방법.
  5. 제1항에 있어서,
    상기 제1 공정을 진공중에서 행하는 것을 특징으로 하는 반도체 기판의 접합 방법.
  6. 제1항에 있어서,
    상기 제1 공정에서, 광학적인 검지에 의해 위치를 조정하여, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 상기 층간 접착제를 개재하여 접촉하는 상태로 하고,
    상기 제2 공정에서, X선에 의한 검지에 의해 위치를 조정하여, 상기 제1 반도체 기판과 상기 제2 반도체 기판의 위치를 조정하는
    것을 특징으로 하는 반도체 기판의 접합 방법.
  7. 제6항에 있어서,
    상기 제2 공정에서의 X선에 의한 검지를 위한 얼라인먼트 마크를, 반도체 기판의 한쪽의 면에 인접하는 반도체 기판과의 위치 조정을 행하기 위한 얼라인먼트 마크와, 상기 반도체 기판의 다른 쪽의 면에 인접하는 반도체 기판과의 위치 조정을 행하기 위한 얼라인먼트 마크를 다른 위치에 배치하는 것을 특징으로 하는 반도체 기판의 접합 방법.
  8. 제1항에 있어서,
    상기 제1 반도체 기판 또는 상기 제2 반도체 기판 중 어느 하나 대신에, 인터포저를 이용하여, 인터포저와 반도체 기판을 접합시키는 것을 특징으로 하는 반도체 기판의 접합 방법.
  9. 제1항에 있어서,
    상기 제1 반도체 기판 또는 상기 제2 반도체 기판 중 어느 하나로서, 복수의 반도체 기판이 접합된 적층체 또는 인터포저와 반도체 기판이 접합된 적층체를 이용하여, 상기 적층체에 반도체 기판을 더 접합하는 것을 특징으로 하는 반도체 기판의 접합 방법.
  10. 제1항의 반도체 기판의 접합 방법에 의해 제조된 적층체.
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