KR101014839B1 - Electrochemical polishing and plating method for manufacturing of through via and bumps in 3D SiP - Google Patents

Abstract

본 발명은 3차원 SiP(Through via in 3D System in packaging)의 관통형 비아 공정을 위하여 도입되는 전기화학적 가공방법에 관한 것으로, 보다 상세하게는, 3차원 SiP의 관통형 비아에서 사용되는 층간전달신호 통로로서 관통형 비아를 형성하는 단계와, 상기 비아에 금속 도금층을 형성하는 단계와, 상기 도금층을 전해연마하여 평탄화 하는 단계와, 상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계와, 상기 구리 도금층상에 주석을 무전해 도금하는 단계,를 포함하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법을 제공한다. 본 발명에 의해 전해도금 비아 충전장비에서 전해액만을 달리하여 진행함으로써 기존의 장비를 그대로 사용할 수 있으며, 이로 인해 공정비용과 공정시간 등 공정경제를 도모할 수 있고, 기존의 전기도금시 발생하는 도금층의 불균일성과 미세피치에서의 PR(Photoregist) 작업시 발생하는 패턴과 마스크의 정렬문제를 개선할 수 있는 장점이 있다.The present invention relates to an electrochemical processing method introduced for a through via process of a 3D SiP (Through Via in 3D System in packaging), and more particularly, an interlayer transfer signal used in a through via of a 3D SiP. Forming a through via as a passage, forming a metal plating layer in the via, electroplating the planarization layer by electroplating, electroless plating copper on the planarized plating layer, and Electroless plating of the tin on the plating layer, it provides a method of electrochemical processing of the through-type vias and bumps of the three-dimensional SiP. According to the present invention, it is possible to use the existing equipment by performing only different electrolyte solutions in the electroplating via filling equipment, thereby improving the process economy such as process cost and processing time, and There is an advantage in that it is possible to improve the pattern and mask alignment problem that occurs during PR (Photoregist) work in the non-uniformity and fine pitch.

3차원 SiP의 관통형 비아, 전해연마, 무전해도금, 구리, 주석, 전해액, 펄스-역펄스 전류, 구리/주석 범프 Through-vias of 3D SiP, electropolishing, electroless plating, copper, tin, electrolytes, pulse-reverse pulse currents, copper / tin bumps

Description

3차원 ＳｉＰ의 관통형 비아와 범프의 전기화학적 가공방법{Electrochemical polishing and plating method for manufacturing of through via and bumps in 3D SiP}Electrochemical polishing and plating method for manufacturing of through via and bumps in 3D SiP

본 발명은 3차원 SiP(Through via 3D System in packaging)의 관통형 비아 공정을 위하여 도입되는 전기화학적 가공방법에 관한 것으로, 보다 상세하게는, 3차원 SiP의 관통형 비아에서 사용되는 층간전달신호 통로로서 관통형 비아를 형성하는 단계와, 상기 비아에 금속 도금층을 형성하는 단계와, 상기 도금층을 전해연마하여 평탄화 하는 단계와, 상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계와, 상기 구리 도금층상에 주석을 무전해 도금하는 단계를 포함하는 3차원 SiP의 관통형 비아 및 범프의 전기화학적 가공방법을 제공한다. The present invention relates to an electrochemical processing method introduced for the through-via processing of a three-dimensional SiP (Through Via 3D System in packaging), and more particularly, an interlayer transmission signal path used in the three-dimensional SiP through-via. Forming a through-type via, forming a metal plating layer in the via, electroplating the plating layer to planarize, electroless plating copper on the planarized plating layer, and the copper plating layer A method of electrochemical processing of through vias and bumps of three-dimensional SiP, comprising electroplating tin on a substrate, is provided.

최근 들어 가볍고, 성능이 고도화된 휴대용 전자제품(휴대폰, 노트북, PDA 등)에 대한 관심이 높아짐에 따라 이러한 휴대용 전자제품 등의 경량화는 관련 기술개발의 핵심과제가 되고 있다. 이러한 기술개발 추세에 부응하여 반도체 산업에서 전자부품소자도 점차 미세화, 고밀도화를 요구하고 있다. 이를 위해서는 대응되는 공정개발이 요구되는 바, 패키지 분야에서 이를 해결할 수 있는 기술로서 시스 템 인 패키지(System in Package; SiP)기술에 대한 관심이 점차 높아지고 있다. Recently, as interest in light and advanced portable electronic products (mobile phones, laptops, PDAs, etc.) has increased, lightweighting of such portable electronic products has become a key task in developing related technologies. In response to this technology development trend, electronic component devices are increasingly required in the semiconductor industry to be finer and denser. To this end, corresponding process development is required, and as a technology for solving this problem in the package field, the interest in System in Package (SiP) technology is gradually increasing.

이러한 시스템 인 패키지(SiP) 기술은 팹리스(fabless) 반도체설계업계의 사업 다각화 및 업체간 협력을 앞당기며, 국내 시스템 반도체산업 발전의 핵심 요소기술로 자리매김하고 있는데, 전술한 SiP는 별개의 칩으로 돼 있는 복수 회로를 하나의 패키지로 실장하는 기술로 시스템 온 칩(System on Chip; SoC)에 비해 데이터 전송속도 등이 떨어져 SoC화의 전 단계 형태로 인식돼 왔으나, 국내에서는 전문분야별로 강점을 지닌 팹리스 업계가 컨버전스화·기술 사이클 단축 등을 실현하는 특정 사업영역을 형성하기 시작했다.This system-in-package (SiP) technology facilitates business diversification and cooperation among companies in the fabless semiconductor design industry, and has established itself as a key element technology in the development of the domestic system semiconductor industry. It is a technology that mounts multiple circuits in one package, and has been recognized as a preliminary form of SoC due to its low data transfer rate compared to System on Chip (SoC). The fabless industry has begun to form specific business areas that enable convergence and shorten technology cycles.

관련업계에 따르면 종합반도체업체(IDM)가 채택을 서둘러 온 SiP 기술이 최근 국내 팹리스업계로 급속히 확산되면서 업계 공동 개발이 활성화되고 있다.According to the related industry, SiP technology, which has been in haste for adoption by IDM, is rapidly spreading to the domestic fabless industry, and industry development is being activated.

전술한 바와 같이, SiP가 가장 활발하게 적용되고 있는 분야는 휴대폰이나 DMB 단말기 등 모바일 기기용 칩이며, 국내 팹리스 업체들은 주로 베이스밴드, RF 칩, 멀티미디어 칩 등을 통합하기 위해 도입하고 있다. As described above, SiP is most actively applied to mobile device chips such as mobile phones and DMB terminals, and domestic fabless companies are mainly introducing them to integrate baseband, RF chips, and multimedia chips.

이러한 SiP 기술은 그 공정의 차이에 따라서 다시 여러가지 형태로 나누어 볼 수 있다. 수평형 구조(Horizontal placement), 적층형 구조(Stacked structure), 임베디드 구조(Embedded structure) 등으로 나눌 수 있다. 이 중에서 본 발명에서는 적층형 구조(stacked structure)중에 관통형 비아 구조(through via type)에 대한 기술을 개시하였다. Such SiP technology can be divided into various types according to the difference of the process. It may be divided into a horizontal placement, a stacked structure, and an embedded structure. Among them, the present invention discloses a technique for a through via type in a stacked structure.

종래에는 개개의 시스템간 연결방법으로 와이어 접합(wire bonding) 방법이 가장 많이 사용되었다. 그러나, 위 방법은 이에 사용되는 재료의 가격이 비싸고, 와이어의 길이에 따른 저항이 높아지면 공간적인 면에서도 외부에 와이어를 위한 공간이 필요하기 때문에 패키지의 사이즈가 커질 수밖에 없다. 이에 반해, 관통형 비아 구조(through via type)는 칩 내부에 비아(via)를 형성하고, 이들을 연결하는 방식을 사용함으로써 시스템간 신호전달 길이가 짧아져서 저항이 작아지며, 공간적인 면에서도 와이어 접합 방식(wire bonding type)에 비하여 패키지의 사이즈를 줄일 수 있는 장점이 있다. 또한, 저렴한 구리(Cu)를 재료로 사용하기 때문에 공정비용을 절감할 수 있다는 장점 또한 가지고 있다. Conventionally, a wire bonding method is most often used as a connection method between individual systems. However, the above method is expensive, and if the resistance along the length of the wire is high, the size of the package is inevitably increased because space is required for the wire in terms of space. In contrast, the through via type uses vias to form vias inside the chip and connects them, resulting in shorter signal transmission lengths between systems, resulting in smaller resistance, and wire bonding in space. Compared to the wire bonding type, the size of the package can be reduced. In addition, the use of inexpensive copper (Cu) as a material has the advantage of reducing the process cost.

이하에서는 이러한 비아 관통형 방식(through via type)의 공정을 간단히 살펴 보도록 하겠다. Hereinafter, the process of the through via type will be described briefly.

도 1은 종래의 화학적 기계적 연마를 이용한 전도층의 실장기술에 관한 것으로서, 도시된 바와 같이 비아(via)가 형성된 웨이퍼(wafer)에 전해도금을 위한 확산방지층과 씨앗(seed)층을 형성하고, 여기에 전해도금의 방법으로 구리 비아 충전(Cu via filling)을 행한다. 이후 과도금(overplating)된 부분을 화학적 기계적 연마(Chemical Mechanical Polishing)방법을 사용하여 제거하고, 이 위에서 범프(bump) 형성을 위한 패턴화공정(patterning)을 실시한다. 다음으로 전해도금으로 구리(Cu)와 주석(Sn)을 도금한 후 포토레지스트(PR)를 제거하고 리플로우(reflow)하여 범프(bump)를 완성한다. 1 is related to a conventional technology for mounting a conductive layer using chemical mechanical polishing, and as shown, a diffusion barrier layer and a seed layer for electroplating are formed on a wafer on which a via is formed, Cu via filling is performed here by the method of electroplating. Thereafter, the overplated portion is removed using a chemical mechanical polishing method, and a patterning process for forming a bump is performed thereon. Next, after plating copper (Cu) and tin (Sn) with electroplating, the photoresist (PR) is removed and reflowed to complete a bump.

이 공정 중에 화학적 기계적 연마(CMP)의 경우 공정 비용이 많이 발생하고, 공정 중에 웨이퍼(wafer)에 스크래치(scratch) 등 기계적 손상이 발생할 수 있으 며, 마스크(mask) 제작공정이 필요하여 공정이 복잡하고 비용이 많이 소요되는 면이 있고, 아울러 리소그래피(lithography)를 이용한 패턴화 공정(patterning)시에 매우 정밀하게 정렬(align)을 해야 하는 문제점이 있었다. In the process, chemical mechanical polishing (CMP) can be expensive, and mechanical damage such as scratches can occur on the wafer during the process, and the process is complicated because a mask manufacturing process is required. There is a problem that it is expensive and costly, and there is a problem in that the alignment is very precise during the patterning process using lithography.

본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 공정상에서 화학적 기계적 연마방법(CMP)를 대체하고, 전술한 바와 같은 웨이퍼(wafer)의 기계적 손상을 줄이도록 하는 것을 목적으로 한다.The present invention has been made to solve the above problems, the present invention is to replace the chemical mechanical polishing method (CMP) in the process and to reduce the mechanical damage of the wafer (wafer) as described above do.

또한, 본 발명은 리소그래피(lithography) 공정이 필요 없는 무전해 도금 방법을 이용하여 범프(bump)를 형성함으로써 공정을 단순화하도록 하는 것을 다른 목적으로 한다. It is another object of the present invention to simplify the process by forming a bump using an electroless plating method that does not require a lithography process.

또한, 본 발명은 위와 같은 전해연마와 무전해 도금방법을 동시에 도입함으로써 정렬과정(align)이 필요없고 마스크를 사용하지 아니하여도 공정의 진행이 충분히 가능하도록 하는 것을 또 다른 목적으로 한다. In addition, the present invention is another object of the present invention is to allow the progress of the process even without the use of a mask (align) is not necessary by using the electropolishing and electroless plating method as described above at the same time.

전술한 바와 같은 목적을 달성하기 위하여 본 발명은, 관통형 비아를 형성하는 단계와; 상기 비아에 구리 도금층을 형성하는 단계와; 상기 도금층을 전해연마하여 평탄화하는 단계와; 상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계; 및 상기 구리 도금층상에 주석을 무전해 도금하는 단계;를 포함하는 3차원 SiP의 관통형 비아 및 범프의 전기화학적 가공방법을 제공한다.In order to achieve the object as described above, the present invention comprises the steps of forming a through-via; Forming a copper plating layer on the via; Electroplating the plating layer to planarize it; Electroless plating copper on the planarized plating layer; And electroless plating tin on the copper plating layer. The method provides electrochemical processing of through vias and bumps of three-dimensional SiP.

상기 주석을 무전해 도금한 이후에, 도금된 구리 및 주석층을 리플로우하는 단계를 더 포함하는 것이 바람직하다. After electroless plating the tin, it is further desirable to further include reflowing the plated copper and tin layers.

상기 비아에 구리 도금층을 형성하는 단계는, 펄스-역펄스 전류를 인가하여 행하는 것이 바람직하다. The step of forming the copper plating layer on the via is preferably performed by applying a pulsed reverse pulse current.

상기 도금층을 전해연마하여 평탄화하는 단계는, 전해액으로서 40 내지 70% 농도의 인산(H₃PO₄)을 사용하는 것이 바람직하다. In the step of planarizing the electrolytic polishing of the plating layer, it is preferable to use phosphoric acid (H ₃ PO ₄ ) of 40 to 70% concentration as the electrolyte.

가속제로서 0.1 내지 10%의 농도를 갖는 시트르산과 억제제로서 0.1 내지 5vol%의 농도를 갖는 글리세롤을 더 첨가하는 것이 바람직하다. Preference is given to further adding citric acid having a concentration of 0.1 to 10% as an accelerator and glycerol having a concentration of 0.1 to 5 vol% as an inhibitor.

상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계는, 무전해 구리 도금액에 2,2-바이필리딜을 더 첨가하여 도금하는 것이 바람직하다.In the step of electroless plating copper on the planarized plating layer, it is preferable to further plate 2,2-bipyridyl to the electroless copper plating solution.

상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계는, 그 단계 이후에 산을 이용하여 세척하는 것이 바람직하다.Electroless plating the copper on the planarized plating layer is preferably washed with acid after that step.

상기 구리의 무전해 도금시, 도금의 활성화를 위하여 납화합물을 첨가하고, 활성화시간은 1분 30초 이내로 하는 것이 바람직하다. In the electroless plating of the copper, a lead compound is added to activate the plating, and the activation time is preferably within 1 minute and 30 seconds.

이상과 같은 본 발명에 의하면, 공정상에서 화학적 기계적 연마방법(CMP)를 대체하고, 전술한 바와 같은 웨이퍼(wafer)의 기계적 손상을 줄일 수 있는 효과가 있다.According to the present invention as described above, there is an effect to replace the chemical mechanical polishing method (CMP) in the process, and to reduce the mechanical damage of the wafer (wafer) as described above.

또한, 본 발명은 리소그래피(lithography) 공정이 필요 없는 무전해 도금 방법을 이용하여 범프(bump)를 형성함으로써 공정을 단순화할 수 있는 효과가 있다. In addition, the present invention has the effect of simplifying the process by forming a bump using an electroless plating method that does not require a lithography process.

또한, 본 발명은 위와 같은 전해연마와 무전해 도금방법을 동시에 도입함으로써 정렬과정(align)이 필요없고 마스크를 사용하지 아니하여도 공정의 진행이 충 분히 가능하도록 할 수 있는 효과가 있다.In addition, the present invention has the effect of allowing the progress of the process even without the use of a mask (align) is not necessary by using the electropolishing and electroless plating method as described above at the same time.

또한, 본 발명은 모든 공정이 전기화학적인 습식공정(wet process)으로만 이루어져 있어 공정을 간소화시킬 수 있는 효과가 있다. In addition, the present invention has the effect of simplifying the process because all processes are made only of the electrochemical wet process (wet process).

또한, 본 발명은 공정장비의 호환이 가능하기 때문에 장비의 추가 또는 대체로 인한 비용상승의 부담을 줄일 수 있는 효과가 있다. In addition, since the present invention is compatible with the process equipment, there is an effect that can reduce the burden of cost increase due to the addition or replacement of equipment.

이하에서는 본 발명을 바람직한 실시례를 기초로 보다 상세히 설명하도록 한다. Hereinafter, the present invention will be described in more detail based on the preferred embodiments.

3차원 SiP의 관통형 비아(through via type 3D SiP) 생성 공정에서는 층간 신호 전달 통로로 관통형 비아(through via)를 사용하고 있다. 이는 와이어 접합(wire bonding)공정 보다 패키지 실장 면적을 줄일 수 있을뿐 아니라 신호전달 길이가 짧기 때문에 신호의 유실을 줄일 수 있다. 또한 SiP내의 비아(via)는 패키지에서 가장 중요한 열상승을 효과적으로 줄일 수 있는 열방출 통로로써 작용한다. The through via type 3D SiP generation process uses a through via as an interlayer signal transmission path. This not only reduces the package mounting area than the wire bonding process, but also reduces signal loss due to the shorter signal transmission length. Vias in the SiP also act as heat dissipation pathways that can effectively reduce the most significant thermal rise in the package.

비아(via)의 내부는 비저항이 우수한 구리(Cu)를 전기도금법으로 충전하는데, 전기도금시 발생할 수 있는 비아(via)내의 결함은 비저항에 의하거나 전자의 이동(electromigration)에 의하여 회로가 변경되어 회로의 전기적 특성을 저하시키고 소자의 물리적인 접촉 손상(contact failure) 문제 등을 발생시킬 수 있다. 특히 비아(via)의 직경이 작아지고 종횡비가 증가함에 따라, 미세결함의 발생가능성이 높아지고, 이에 따라 소자에 좋지 않은 영향을 미치는 빈도수가 증가하고 있기 때문에 결함 없이 비아 충전(via filling)을 하는 데 대한 연구가 절실히 요구된 다. 또한 비용절감과 속도향상을 위한 비아 충전(via filling)시 비용절감과 속도 향상의 측면을 병행하여 고려하여야 한다. The inside of the via is filled with excellent resistivity of copper (Cu) by electroplating, and defects in vias that may occur during electroplating may be changed by circuits due to resistivity or electron migration. It may degrade the electrical characteristics of the circuit and cause physical contact failure of the device. In particular, as the via diameter decreases and the aspect ratio increases, the likelihood of microdefects increases and thus the frequency of adversely affecting the device increases, thereby making via filling without defects. Research is urgently needed. In addition, cost reduction and speed improvement should be considered in the case of via filling for cost reduction and speed improvement.

도 2에서는 본 발명에서 제안하는 구리/주석 범프(bump)를 형성하는 방법에 관한 모식도이다. 전술한 바와 같이 본 발명에 의한 가공방법에 의하면 마스킹과정, 리소그래피 과정이 전혀 소요되지 아니하여 공정경제를 이룰 수 있는 장점이 있다. 즉, 기존의 전해연마방법과 무전해 도금방법은 이를 각각 적용하는 기술에 대해서는 공지된 바 있으나, 이를 하나의 연속된 공정으로 수행함으로써 장비의 호환이 가능해 설비의 추가확충이 불필요하고, 공정의 단축 및 비용절감의 효과가 매우 큰 장점이 있으며, 이는 본 발명의 특징을 이룬다고 할 것이다.2 is a schematic diagram of a method for forming a copper / tin bump proposed in the present invention. As described above, according to the processing method of the present invention, a masking process and a lithography process are not required at all, thereby achieving a process economy. In other words, the conventional electropolishing method and the electroless plating method are known for the technique of applying them respectively, but by performing this in a single continuous process, the equipment is compatible, no additional expansion of equipment is required, and the process is shortened. And cost-effectiveness is very large advantage, which will be said to achieve the features of the present invention.

도 3은 비아의 각부를 저항표시를 이용하여 표현함으로써 도금층의 성장속도를 비교하기 위한 모식도를 공지문헌에서 발췌한 것이다. 비아 충전(via filling)시 결함이 발생하는 가장 큰 이유는 도시된 바와 같이 비아(via) 입구 쪽의 저항값 R1과 벽면 및 바닥면의 저항값 R2, R3의 차이로 인해 도금층의 성장 속도의 차이가 발생하기 때문이다. 저항값이 상대적으로 작은 비아(via) 입구에서는 전류밀도가 증가되어 도금층이 빨리 성장하고 비아(via) 내부에서는 저항값이 높아 도금층이 느리게 성장한다. 이러한 비아(via) 입구와 내부의 도금층 성장속도 차이는 내부가 다 채워지기 전에 입구가 막혀 결함을 발생시키는 요인이 된다.3 is a schematic diagram for comparing the growth rate of the plated layer by expressing each part of the via using a resistance display in the literature. The main reason for defects during via filling is the difference in the growth rate of the plated layer due to the difference between the resistance value R1 at the inlet side of the via and the resistance values R2 and R3 at the wall and bottom surfaces as shown. Because it happens. In the via inlet where the resistance value is relatively small, the current density increases, and the plating layer grows quickly. In the via, the plating layer grows slowly due to the high resistance value. The growth rate difference between the via inlet and the inside of the via is a factor that causes the inlet to be blocked before the inside is filled.

결함 없는 비아 충전(via filling)은 첨가제들 특히 유기물 첨가제들의 복합작용과 펄스-역펄스 전류 파형을 이용하여 이룰 수 있다. 구리 비아 충전(Cu via filling) 공정에 사용되는 일반적인 유기물 첨가제로는 억제제인 폴리에틸렌글리콜(Polyethylene Glycol; PEG), 가속제인 4,5-디시아옥탄-1,8-디술폰산(4,5-dithiaoctane-1,8-disulfonic acid; SPS), 이 두 가지 첨가제의 음극 표면으로의 흡착을 돕는 염소(Cl) 이온, 및 평탄제인 야누스 그린 비(Janus Green B, JGB)가 있다. Defect-free via filling can be achieved using a combination of additives, in particular organic additives, and a pulse-reverse pulse current waveform. Common organic additives used in the copper via filling process include polyethylene glycol (PEG), an inhibitor, and 4,5-diciaoctane-1,8-disulfonic acid (4,5-dithiaoctane), an accelerator. -1,8-disulfonic acid (SPS), chlorine (Cl) ions to assist the adsorption of these two additives to the cathode surface, and Janus Green B (JGB), a leveling agent.

여기서, 폴리에틸렌글리콜(Polyethylene Glycol; PEG)은 염소(Cl) 이온의 도움을 받아 음극 표면에 흡착되어 음극 표면의 전위를 증가시킨다. 따라서 구리(Cu) 이온이 음극 표면으로의 환원을 방해하는 역할을 한다. 반대로 4,5-디시아옥탄-1,8-디술폰산(4,5-dithiaoctane-1,8-disulfonic acid; SPS)은 염소(Cl) 이온과 함께 음극 표면에 흡착되어 전위를 낮추어 구리(Cu) 이온의 환원을 가속시킨다. 또한, 평탄제인 JGB는 억제제와 유사한 작용을 하지만 전류가 집중되는 곳에서 전위를 증가시켜 도금된 표면의 단차를 줄이는 평탄 작용을 한다. Here, polyethylene glycol (PEG) is adsorbed on the surface of the cathode with the help of chlorine (Cl) ions to increase the potential of the surface of the cathode. Therefore, copper (Cu) ions play a role in preventing the reduction to the cathode surface. Conversely, 4,5-dithiaoctane-1,8-disulfonic acid (SPS) is adsorbed on the surface of the cathode together with chlorine (Cl) ions to lower the potential, thereby reducing copper (Cu ) Accelerate the reduction of ions. In addition, JGB, a flattening agent, acts similar to the inhibitor but has a flattening action that reduces the step height of the plated surface by increasing the potential where current is concentrated.

이러한 첨가제들의 상호작용과 비아(via) 내부에서 첨가제들의 농도 차이, 흡착 속도 차이로 인해 비아(via) 바닥에서는 가속제에 의한 구리(Cu) 이온의 환원이 촉진되고 비아(via) 입구에서는 억제제와 평탄제에 의해 구리(Cu) 이온의 환원이 억제됨에 따라 구리(Cu)가 비아(via) 내부에 채워지는 동안 입구가 막히지 않고 열린 상태로 바닥부터 채워지는 수퍼 충전(super-filling)을 돕는다.The interaction of these additives, the difference in the concentration of the additives within the vias, and the difference in the adsorption rate promote the reduction of Cu ions by the accelerator at the bottom of the via and the inhibitor at the via inlet. The reduction of copper (Cu) ions by the planarizer assists the super-filling of the copper (Cu) filled from the bottom in the open state without being blocked while the copper is filled inside the via.

결함없는 비아 충전(via filling)을 위해서는 첨가제와 함께 전류 인가 방식 또한 중요하다. 첨가제를 이용하여 비아(via) 전체에 도금속도를 일정하게 유지하더라도 중심부에 면형 결함이 발생하는 문제는 여전히 남는다. 따라서 전류가 집 중되는 비아(via) 입구쪽에 역펄스 전류를 인가하여 도금층이 구리(Cu) 이온으로 산화되는 시간을 줌으로써 입구가 막히는 것을 방지할 수 있다. 또한 펄스-역펄스 전류를 인가하면 온-타임(on-time)과 오프-타임(off-time)을 가지므로 오프-타임(off-time) 동안 비아(via) 내부로 구리(Cu) 이온과 첨가제들이 확산되어 들어갈 시간을 주기 때문에 결함없는 비아 충전(via filling)을 이룰 수 있다. The current application with the additive is also important for defect free via filling. Even if the plating speed is kept constant throughout the via using the additive, the problem of the planar defect occurring in the center still remains. Therefore, by applying a reverse pulse current to the via inlet side where the current is concentrated, it is possible to prevent the inlet from being blocked by giving time for the plating layer to be oxidized to copper (Cu) ions. In addition, the application of pulse-reverse pulse current has on-time and off-time, and therefore, copper (Cu) ions are introduced into the via during off-time. Defect free via filling can be achieved since the additives give time to diffuse in.

다음은 본 발명의 특징인 전해연마 공정에 관한 것이다. 다마신(Damascene)공정으로 도금된 비아(via)는 후속 공정인 범프(bump) 형성을 위한 평탄화 공정을 거치게된다. 현재까지는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)가 주로 이용되고 있다. 그러나 CMP에 사용되는 슬러리(slurry)는 단단한 연마재를 포함하고 있으므로 평탄화 중에 구리(Cu) 표면에 스크래치와 같은 기계적 손상을 주며 화학적 기계적 연마(CMP)시 발생하는 스트레스에 의하여 구리가 들어 올려지는 현상(Cu lifting)이 발생한다. The following relates to an electropolishing process which is a feature of the present invention. Vias plated by the damascene process are subjected to a planarization process for bump formation, which is a subsequent process. Until now, chemical mechanical polishing (CMP) is mainly used. However, the slurry used for CMP contains hard abrasives, so it causes mechanical damage such as scratches on the surface of copper (Cu) during planarization, and copper is lifted due to stress generated during chemical mechanical polishing (CMP). Cu lifting) occurs.

본 발명에서는 이와 같이 웨이퍼의 표면에 결함을 발생시키는 화학적 기계적 연마(CMP) 공정을 대체할 수 있는 전해연마(electropolishing) 공정을 적용하였다. 전해연마는 전기도금과 반대되는 개념으로 전기도금이 도금하고자 하는 전도성 물질을 음극으로 하고 전류를 인가하여 표면에 금속을 환원시키는 공정에 반해 전해연마는 연마하고자 하는 물질을 양극으로 하고 전류를 인가하여 표면의 금속을 산화시켜 제거하는 공정이다. 전해연마(electropolishing)는 기계적인 연마가 아닌 전기화학적인 연마를 이용한 평탄화 공정이므로 CMP와 달리 표면에 스크래치 등 기계적 결함을 발생시키지 않고 평탄화 과정에서 스트레스가 발생하지 않으므로 기판(substrate)의 소성변형이 일어나지 않는다. 또한 공정 중 슬러리(slurry)를 계속적으로 흘려주는 CMP와 달리 전해욕에서 진행되는 공정이므로 폐액(waste stream)이 적고 연마 과정에서 표면의 불순물도 함께 제거된다. In the present invention, an electropolishing process that can replace the chemical mechanical polishing (CMP) process that causes defects on the surface of the wafer is applied. Electropolishing is a concept opposite to electroplating. Electroplating is a process in which a conductive material to be plated is used as a cathode and a current is applied to reduce the metal on the surface. It is a process of oxidizing and removing the metal on the surface. Electropolishing is a planarization process using electrochemical polishing rather than mechanical polishing. Therefore, unlike CMP, plastic deformation of the substrate does not occur because stress does not occur during the planarization process without generating mechanical defects such as scratches on the surface. Do not. In addition, unlike CMP, which continuously flows slurry during the process, the process is performed in an electrolytic bath, so the waste stream is small and the surface impurities are also removed during the polishing process.

비아 관통형 타입의 SiP(Through via type SiP)에서 전해연마(electropolishing) 공정이 갖는 가장 큰 장점은 전해도금 비아 충전(via filling)과의 장비 호환성이다. CMP에 비해 단일 공정비용도 매우 적을 뿐 아니라 같은 장비로 전해액만 달리하여 진행하는 연속 공정이므로 공정비용과 공정시간면에서 경제를 이룰 수 있다. The greatest advantage of the electropolishing process in through via type SiP (SiP) is the equipment compatibility with electroplating via filling. Compared to CMP, the single process cost is very low, and because it is a continuous process that uses only different electrolytes with the same equipment, it can achieve economics in terms of process cost and process time.

전해연마(Electropolishing) 공정은 돌출부분에 전류가 집중되기 때문에 기본적으로 단차를 줄이면서 평탄화 시킨다. 하지만 비아 패턴(via pattern) 과 같은 미세한 평탄화를 위해서는 전해연마용 전해액과 첨가제의 복합작용이 필요하다. 전해연마에 이용되는 첨가제로는 전해액의 pH를 낮춰 전도도(conductivity)를 증가 시키는 산 계열의 가속제와 용액의 점도를 높이는 알코올 계열의 억제제 등이 있다. The electropolishing process flattens the current by reducing the step because the current is concentrated in the protrusions. However, in order to finely planarize the via pattern, a complex action of the electrolytic polishing electrolyte and the additive is required. Additives used in electropolishing include acidic accelerators that increase the conductivity of the electrolyte by lowering the pH of the electrolyte and alcohol inhibitors that increase the viscosity of the solution.

도 4에서는 비아 형상 내에서의 첨가제들의 농도 분포를 모식도를 공지문헌으로부터 발췌하여 나타내었다. 전해액내의 첨가제들은 용액의 확산층으로 확산되어 비아(via) 시편 표면에 흡착된다. 이때 첨가제들이 흡착되는 반응은 확산 율속 반응이므로 상대적으로 두꺼운 확산층을 통해 들어가야 하는 비아(via) 형상내의 표면은 첨가제들의 농도가 낮아서 연마 속도가 상대적으로 낮고 비아(via) 형상밖에 있는 표면은 상대적으로 높다. 따라서 가속제와 억제제의 적절한 농도 조절을 통해 미세 패턴(pattern)의 평탄화를 완성할 수 있다. In FIG. 4, the schematic diagram of the concentration distribution of the additive in the via shape is shown from the literature. The additives in the electrolyte diffuse into the diffusion layer of the solution and adsorb to the via specimen surface. At this time, the reaction in which the additives are adsorbed is a diffusion rate reaction, so the surface in the via shape that needs to enter through the relatively thick diffusion layer has a low concentration of the additives, so that the polishing rate is relatively low and the surface outside the via shape is relatively high. . Therefore, it is possible to complete the flattening of the fine pattern (pattern) by adjusting the appropriate concentration of the accelerator and the inhibitor.

다음은, 구리 무전해 도금과정으로서 이에 관해서 상세히 살펴보기로 한다.Next, a copper electroless plating process will be described in detail.

무전해 구리 도금(electroless Cu plating)은 형상이 복잡한 기지나 부도체 등에 전도성을 주기 위한 목적으로　주로 사용되며 최근에는 MEMS 및 ULSI의 구리 금속화(Cu metalization)의 기지 도전층에 응용되고 있다. 무전해 도금은 금속염과 가용성 환원제가 공존하는 용액에서 환원제의 산화반응으로 방출되는 전자에 의해서 금속이온을 환원시켜 금속피막을 석출시키는 것으로 전기력에 의하지 않으므로 무전해 도금이라 불리고 있으며, 촉매표면상에서 금속이온의 선택적 환원 반응이 일어나 도금층 자체의 촉매작용을 통해 도금이 지속되는 자기촉매반응의 특성을 가지고 있다. Electroless copper plating (electroless Cu plating) is mainly used for the purpose of providing conductivity to a complex base or non-conductor, etc. Recently, it has been applied to the base conductive layer of Cu metalization of MEMS and ULSI. Electroless plating is called electroless plating because it reduces metal ions by electrons emitted by oxidation reaction of reducing agent in solution where metal salt and soluble reducing agent coexist. Selective reduction reaction of occurs due to the catalytic action of the plating layer itself has the characteristics of the self-catalyst reaction is continued plating.

본 발명에서는 에틸렌디아민테트라아세트산(EDTA)을 착화제로 사용하여 피막 표면 활성화 처리에 따른 도금의 선택성과 도금액 온도와 도금시간에 따라 임계크기의 무전해 구리 범프(electroless Cu bump)를 성장시키기 위한 실험을 진행하였다. EDTA를 착화제로 사용한 용액에서의 무전해 구리(electroless Cu) 도금반응은 다음과 같다. In the present invention, using the ethylene diamine tetraacetic acid (EDTA) as a complexing agent, experiments for growing the selectivity of the plating according to the coating surface activation treatment, the growth of electroless Cu bumps of the critical size according to the plating solution temperature and plating time Proceeded. Electroless Cu plating reaction in a solution using EDTA as a complexing agent is as follows.

여기서, 무전해 구리(electroless Cu) 도금의 기지 선택성을 구현하기 위해 활성화 처리의 영향을 분석하였고, 또한 선택적인 무전해 구리 범프(electroless Cu bump)를 형성하기 위해 구리(Cu), 티타늄(Ti), 탈륨(Ta), 규소(Si) 등의 기지에 따른 영향을 알아보았다. 이것은 이전 전해연마공정을 통해 얻은 구리 비아 충전(Cu via filling)된 실리콘 웨이퍼(Si wafer)에 기존의 포토레지스트(PR) 작업을 통한 전기도금 구리 범프(Cu bump) 공정을 대체하여 무전해 구리 범프(electroless Cu bump)를 적용함으로써 공정을 간단히 하고 공정 시간 단축하며 공정비용을 절감할 수 있고, 기존에 전기도금 시 발생하는 도금층의 불균일성과 미세피치에서 포토레지스트(PR)작업 시 발생하는 패턴(pattern)과 마스크(mask)의 정렬(allign) 문제를 개선할 수 있는 장점이 있다. 무전해 구리(electroless Cu) 도금은 범프(bump)를 형성하기 위해 필수적인 리소그래피(lithography) 공정을 대체할 수 있는 공정이며, 선택적인 무전해 구리 범프(electroless Cu bump) 형성이 가능한 이유는 기본적으로는 확산 방지층(barrier layer)의 산화물(oxide)층은 무전해 구리층(electroless Cu layer)층과 젖음성이 좋지 않기 때문이다. 이는 활성화처리시 확산방지층(barrier layer)의 산화물(oxide)층위에서 팔라듐(Pd)이온이 환원되지 않아서 구리(Cu)가 도금되지 않기 때문이다. 일반적으로 탈륨(Ta)의 산화물(oxide) 은 원 산화물(native oxide) 중에서도 팔라듐(Pd) 이온과 확산방지층(barrier layer) 사이의 2중치환반응(displacement reaction)을 방해해서 무전해 구리(electroless Cu)의 전착을 억제하게 하는 역할을 한다. 더욱이 탈륨(Ta)은 상온에서 산화막을 잘 형성하기 때문에 산화막을 형성하기 위한 공정이 별도로 필요하지 않고 확산 방지층(barrier layer)으로서의 역할도 뛰어나기 때문에 선택적인 무전해 구리 범프(electroless Cu bump)의 형성을 위하여 산화 탈륨(Ta oxide)은 반드시 필요하다고 볼 수 있다. 도 5는 이러한 무전해 도금에 대한 개략도이다. Here, the effect of the activation process was analyzed to realize the known selectivity of electroless Cu plating, and also copper (Cu) and titanium (Ti) to form selective electroless Cu bumps. , The effects of known bases such as thallium (Ta) and silicon (Si) were investigated. It replaces the electroplated copper bump process by conventional photoresist (PR) work on the copper via filled Si wafer obtained from the previous electropolishing process. (electroless Cu bump) can simplify the process, shorten the process time and reduce the process cost, and the pattern generated during the photoresist (PR) operation at the fine pitch and the nonuniformity of the plating layer existing during the electroplating. ) And the mask (allign) alignment problem can be improved. Electroless Cu plating is an alternative to the lithography process necessary to form bumps, and the reason for the selective formation of electroless Cu bumps is basically This is because the oxide layer of the barrier layer has poor wettability with the electroless Cu layer. This is because palladium (Pd) ions are not reduced on the oxide layer of the barrier layer in the activation process so that Cu is not plated. Generally, the oxide of thallium (Ta) prevents the displacement reaction between palladium (Pd) ions and the barrier layer, even among native oxides, thereby preventing electroless Cu. ) To suppress electrodeposition. Furthermore, since thallium (Ta) forms an oxide film well at room temperature, it does not need a separate process for forming an oxide film and also plays an excellent role as a barrier layer, thus forming a selective electroless copper bump. For this purpose, thallium oxide may be necessary. 5 is a schematic diagram of such electroless plating.

다음은, 주석의 무전해 도금공정에 관한 것으로서, 상세히 설명하면 다음과 같다.The following relates to the electroless plating process of tin, which will be described in detail as follows.

무전해 주석 도금(electroless Sn plating) 공정은 주로 구리기판(Cu substrate)에만 사용하는 무전해 도금 방법이다. 무전해 주석 도금의 기술에는 두가지의 방법이 잘 알려져 있는데, 그 중 하나는 알칼리용액 내에서 주석(Sn)의 불균등화 해리(disproportionation)의 방법으로 주석(Sn) 도금층을 형성하는 방법과 다른하나는 산성용액에서 주석-티오요소(Sn-thiourea)에 의한 구리(Cu)의 2중치환(displacement)에 의한 방법이 있다. 이중에 두번째의 2중치환(displacement) 방법을 사용하는 경우 도금층의 두께가 일정하며 저온공정이 가능하다는 장점을 가지고 있다. 이 중 본 발명에서는 산성용액에서 2중치환(displacement)에 의한 무전해 주석 도금(electroless Sn plating) 공정을 사용하였다.Electroless Sn plating is an electroless plating method mainly used only for Cu substrates. Two methods are well known in the technique of electroless tin plating, one of which is different from the method of forming a tin (Sn) plating layer by disproportionation of tin (Sn) in an alkaline solution. There is a method by double displacement of copper (Cu) with tin-thiourea in an acid solution. In the case of using the second double displacement (displacement) method, the thickness of the plating layer is constant and has the advantage that low temperature process is possible. Among them, the present invention used an electroless tin plating process by double displacement in acidic solution.

무전해 주석 도금(electroless Sn plating) 공정의 기구를 살펴보면, 2중치 환(displacement) 반응에서 구리(Cu)와 주석(Sn)의 경우 구리(Cu, 0.337V)가 주석(Sn, -0.136V)에 비하여 전위(potential)가 높기 때문에 구리(Cu)가 산화되고, 주석(Sn)이온이 환원되는 2중치환(displacement) 반응이 자발적으로 일어나기는 힘들다. 따라서, 2중치환(displacement) 반응을 위해서는 구리(Cu)의 전위(potential)을 낮추어 주어야 하는데 이를 위하여 구리(Cu)를 착화합물(complex)형태로 만들어서 전위(potential)를 낮추어 준다. 용액내의 착화합물 유도제(complexing agent)가 구리(Cu)와 착화합물(complex) 형태가 되어 전위(potential)가 낮아지면서 용액중으로 용해되어 나오고, 이 빈자리로 주석(Sn)이온이 환원되어 2중치환(displacement) 반응이 발생하는 것이다(도 6 (a)).Looking at the mechanism of an electroless Sn plating process, copper (Cu) and 0.337V for tin (Su) and tin (Sn, -0.136V) for copper (Cu) and tin (Sn) in a double displacement reaction. Since the potential is higher than that of copper (Cu), it is difficult to spontaneously displacement reactions in which copper (Cu) is oxidized and tin (Sn) ions are reduced. Therefore, in order to double displacement (displacement) reaction, the potential of copper (Cu) should be lowered. For this purpose, copper (Cu) is made into a complex form, thereby lowering the potential. The complexing agent in the solution becomes a complex with copper (Cu), which dissolves into the solution at a lower potential, and the tin (Sn) ions are reduced to the vacancy so that the double substitution is performed. ) Reaction occurs (Fig. 6 (a)).

하지만, 표면에서 착화합물 유도제(complexing agent)가 반응할 수 있는 구리(Cu)가 모두 반응하고 난 후에는 더 이상 2중치환(displacement) 반응이 일어날 수 없다. 따라서 2중치환(displacement) 반응만으로는 일정 높이 이상의 주석(Sn) 도금층을 기대하기 힘들다. 이러한 2중치환(displacement) 공정 후에는 무전해 도금과 같은 환원 반응으로 인하여 주석(Sn) 도금층이 성장하게 된다. 이러한 환원 반응을 위하여 주석(Sn)이온의 환원에 필요한 에너지를 공급해줄 반응이 필요하다. 이때 하이포아인산염(hypophosphite)이 이러한 환원제의 역할을 하게 되는데, 용액내의 이온중에서 하이포아인산염(hypophosphite)이 유도양성자제거현상 (deprotonation)에 의하여 수소가 분리되어 나가고 에너지가 발생하게 된다. 이 에너지가 용액중의 주석(Sn)이온이 기지에 도금될 수 있도록 해준다(도 6 (b)).However, after all of the copper (Cu) to which the complexing agent can react at the surface is no longer a double displacement (displacement) reaction can occur. Therefore, it is difficult to expect a tin (Sn) plating layer having a predetermined height or more only by a double displacement reaction. After such a double substitution (displacement) process, the tin (Sn) plating layer is grown due to a reduction reaction such as electroless plating. For such a reduction reaction, a reaction is needed to supply the energy necessary for the reduction of tin (Sn) ions. At this time, hypophosphite (hypophosphite) plays a role of such a reducing agent, the hypophosphite (hypophosphite) in the solution in the hydrogen is separated by the induced proton removal phenomenon (deprotonation) is generated energy. This energy allows tin (Sn) ions in solution to be plated onto the matrix (Fig. 6 (b)).

이하에서는 각 실시예를 단계별로 설명하도록 한다.Hereinafter, each embodiment will be described step by step.

<실시예 1> 비아 충전 공정Example 1 Via Filling Process

P형(P-type)(100) 실리콘웨이퍼(Si wafer)에 DRIE(Deep Reactive Ion Etching)법으로 깊이 170~190㎛, 직경 50㎛의 약 3.5:1의 종횡비를 가지는 비아(via)와 깊이 100㎛, 직경 20㎛의 약 5:1의 종횡비를 가지는 비아(via)를 형성시킨 후 IMP(Ionized metal plasma)의 방법을 이용하여 확산 방지층으로 탈륨층(Ta layer, 200㎚)과 씨앗(seed) 층으로 구리(Cu, 700㎚)가 증착된 시편을 사용하여 첨가제, 전류인가방식, 펄스-역펄스 전류에서 환원전류밀도와 산화전류밀도의 비에 따른 비아 충전(via filling)에 대해 실험하였다. 첨가제는 염소음이온(Cl^-), PEG, SPS, JGB등이 이용되었다. 전류 인가 방식은 직류전류(direct current), 펄스전류 (pulse current), 펄스-역펄스전류(pulse-reverse current)가 이용되었다. 모든 비아(via) 시편은 5%의 농도를 갖는 황산 용액에서 전처리를 하고 도금을 실시하였다. 이 때, 황산 이외의 다른 산성용액을 사용하여도 무방하다. 이는 구리(Cu) 씨앗 층이 산화막으로 덮여있어서 도금시 전착성과 균일성이 저하될 수 있기 때문이다.Vias and depths having an aspect ratio of approximately 3.5: 1 with a depth of 170 to 190 μm and a diameter of 50 μm by the Deep Reactive Ion Etching (DRIE) method on a P-type (100) silicon wafer. After forming a via having an aspect ratio of about 5: 1 having a diameter of about 100 μm and having a diameter of about 20 μm, a thallium layer (Ta layer, 200 nm) and seeds were used as a diffusion barrier layer using an ionized metal plasma (IMP) method. Copper via (Cu, 700nm) as a layer was tested for via filling according to the ratio of reduction current density and oxidation current density in the additive, current application, and pulse-reverse pulse currents. . As the additive, chlorine anion (Cl ⁻ ), PEG, SPS, JGB, and the like were used. As a current application method, direct current, pulse current, and pulse-reverse current were used. All via specimens were pretreated and plated in sulfuric acid solution with a concentration of 5%. At this time, an acid solution other than sulfuric acid may be used. This is because the copper (Cu) seed layer is covered with an oxide film, so that electrodeposition and uniformity may be degraded during plating.

첨가제와 전류인가 방식에 따른 비아 충전을 관찰하기 위해 도금후 전계 방출 주사전자현미경(FESEM)으로 비아 단면을 관찰하였다. 도 7(a)와 도 8(a)는 각각 직경 50㎛와 20㎛의 비아 시편을 전해액에 첨가제 없이 직류전류를 인가한 결과이다. 비아 입구의 도금층 성장 속도가 비아 내부에 비해 상대적으로 빠르기 때문에 비아 내부가 다 채워지기 전에 입구가 막혀 결함이 발생한다. 이러한 결함은 전류인가 방식을 펄스-역펄스로 인가하면 첨가제 없이도 결함의 크기를 상당량 줄일 수 있다. 산화전류가 인가될 때에도 환원전류가 인가되었을 때와 마찬가지로 비아 입구에 상대적으로 높은 전류밀도가 집적되어 구리 이온으로 에칭되는 속도가 비아 내부보다 빨라서 비아 입구가 막히는 시간을 지연시킨다. 도 7(b)는 직경 50㎛ 비아를 첨가제 없이 펄스-역펄스 전류를 인가하여 도금한 결과이다. 하지만 여전히 면형 결함이 관찰되었다. 펄스-역펄스의 전류인가와 유기물 첨가제를 사용함으로써 비아 입구의 도금층의 에칭과 억제제의 영향으로 입구의 우선 막힘 현상을 막고 비아 바닥면은 가속제의 영향으로 도금층의 성장 속도를 향상시켜 도 7(c)와 도 8(b)에서와 같이 직경 50㎛와 20㎛ 비아 모두 결함없는 비아 충전을 이룰 수 있었다.The via cross section was observed by field emission scanning electron microscopy (FESEM) after plating to observe via filling by additive and current application. 7 (a) and 8 (a) show the results of applying a direct current without an additive to an electrolytic solution with a via specimen having a diameter of 50 μm and 20 μm, respectively. Since the plated layer growth rate of the via inlet is relatively faster than the inside of the via, the opening is blocked before the via is filled, resulting in defects. These defects can be significantly reduced in size without additives by applying a current-applied pulse-reverse pulse. Even when the oxidation current is applied, as in the case where the reduction current is applied, a relatively high current density is accumulated at the inlet of the via, so that the etching rate with copper ions is faster than the inside of the via, thereby delaying the time for the inlet to be blocked. FIG. 7 (b) shows the result of plating a 50 μm diameter via by applying a pulsed reverse pulse current. However, face defects were still observed. By applying the current of the pulse-reverse pulse and using the organic additive, it prevents the first blocking of the inlet under the influence of the etching and the inhibitor of the plated layer of the via inlet, and the bottom of the via improves the growth rate of the plated layer under the influence of the accelerator. As shown in c) and FIG. 8 (b), both vias with a diameter of 50 μm and 20 μm were able to achieve defect-free via filling.

도 9(a)와 (b)는 성공적인 시편의 단면 주사전자현미경(SEM)사진이다. 50㎛와 20㎛ 둘 다 모든 비아가 결함없이 충전되어 있음을 알 수 있다. 9 (a) and 9 (b) are cross-sectional SEM images of successful specimens. It can be seen that both the 50 μm and 20 μm all vias are filled without defects.

<실시예 2> 전해연마 공정Example 2 Electrolytic Polishing Process

구리 비아 충전(Cu via filling)된 시편은 전해액의 종류 또는 농도를 변화시키면서 전해연마(electropolishing)를 실시하였다. 전해액으로는 5% HNO₃, 85% H₃PO₄, 50% H₃PO₄, 가속제로는 시트르산(citric acid), 억제제로는 글리세 롤(glycerol)을 사용하였다. 전류밀도는 100mA/cm²로 고정하였고 공정 진행중 음극과 양극간 시간에 따른 전위차를 측정하였다. 이를 토대로 연마(polishing) 완결 시간을 정확히 판단할 수 있었다. 표면에 전해도금 된 구리(Cu)층이 다 연마되고 확산 방지층인 탈륨(Ta) 표면이 나타나 음극과 양극간 전위차의 상승이 급격하게 일어나는 시점까지 연마공정을 진행하였다. 그 시간은 시편에 따라 다소 차이가 있지만 평균적으로 5분 전후에서 전해연마(electropolishing)가 완료된다. 음극으로는 압연 가공한 구리(Cu) 평판을 사용하였다. 또한 첨가제에 따른 전위 변화를 측정하기 위해 50% H₃PO₄에 첨가제를 변화시켜가며 정전압-정전류 측정장비(potentiostat)로 정전류(galvanostatic)를 측정하였다. 전류밀도는 100㎃/㎠로 하였으며, 120초 동안 측정하였다.Cu via filled specimens were subjected to electropolishing while varying the type or concentration of the electrolyte. 5% HNO ₃ , 85% H ₃ PO ₄ , 50% H ₃ PO ₄ as an electrolyte, citric acid as an accelerator, and glycerol as an inhibitor were used. The current density was fixed at 100 mA / cm ² and the potential difference with time between the cathode and anode was measured during the process. Based on this, it was possible to accurately determine the polishing completion time. The electroplated copper (Cu) layer was polished on the surface, and the surface of thallium (Ta), which is a diffusion barrier layer, appeared, and the polishing process was performed until a sharp increase in the potential difference between the cathode and the anode occurred. The time varies slightly depending on the specimen, but on average the electropolishing is completed around 5 minutes. As the cathode, a rolled copper (Cu) flat plate was used. In addition, the galvanostatic was measured with a constant voltage-potentiostat while changing the additive in 50% H ₃ PO ₄ to measure the potential change according to the additive. The current density was 100 mA / cm 2 and measured for 120 seconds.

비아 충전후 전해액을 변화시키면서 전해연마를 하였다. 도 10은 50㎛ 비아 시편의 전해연마 후 단면 SEM 사진이다. 도 10(a)와 같이 5% HNO₃ 전해액으로 전해연마한 경우, 전류인가에 의한 구리의 산화도 일어나지만 동시에 HNO₃에 의한 입계(grain boundary)를 따라서 화학적 에칭(chemical etching)이 급격히 일어난다. 전해액을 85% H₃PO₄로 바꾼후 전해연마 한 경우 입계 에칭 등이 발생하지는 않았으나 비아 형상 내에 있는 표면이 상대적으로 많이 연마되어 후속 범프 공정에 악영향을 미치게 된다. 도 10(b)는 85% H₃PO₄용액을 사용하여 전해연마 한 후의 단면사 진이다. 85% H₃PO₄경우 전해액의 점도가 높아서 구리가 산화되는 과정에서 동시에 표면에 발생하는 산소가 용액내로 빠져나가지 못하고 갇히게 되는데 이때 산소에 의해 산화된 산화구리가 패시베이션(passivation) 막으로 작용해 그 부위만 연마가 안되는 에치핏(etch pit)이 발생할 가능성이 크다. 전해액의 점도를 낮추기 위하여 H₃PO₄의 농도를 50%로 줄이고 가속제로 1% 시트르산과 억제제로 1vol% 글리세롤을 첨가하고 전해연마 하였다. 가속제와 억제제의 복합 작용으로 비아 형상 안쪽과 바깥쪽의 연마 속도 조절을 통해 단차 없이 평탄한 표면을 얻을 수 있다. 도 10(c)는 가속제와 억제제를 사용하여 전해연마 한 후의 단면사진이다. After the via filling, electrolytic polishing was performed while changing the electrolyte solution. 10 is a cross-sectional SEM photograph after electropolishing of a 50 μm via specimen. In the case of electropolishing with 5% HNO ₃ electrolyte as shown in FIG. 10 (a), oxidation of copper also occurs by applying current, but at the same time, chemical etching rapidly occurs along grain boundaries by HNO ₃ . In the case of electrolytic polishing after changing the electrolyte to 85% H ₃ PO ₄ , grain boundary etching did not occur, but the surface in the via shape was relatively polished, which adversely affects subsequent bump processes. Figure 10 (b) is a cross-sectional photograph after the electropolishing using 85% H ₃ PO ₄ solution. In the case of 85% H ₃ PO ₄ , the electrolyte has a high viscosity, so that oxygen generated on the surface of the copper is oxidized and cannot be trapped in the solution. At this time, copper oxide oxidized by oxygen acts as a passivation film. There is a high possibility that an etch pit will occur where only the part is not polished. In order to reduce the viscosity of the electrolyte solution, the concentration of H ₃ PO ₄ was reduced to 50%, and 1% citric acid as an accelerator and 1vol% glycerol as an inhibitor were added and electropolished. The combined action of the accelerator and the inhibitor results in a smooth surface without steps by controlling the polishing rate inside and outside the via shape. 10 (c) is a cross-sectional photograph after electropolishing using an accelerator and an inhibitor.

전해연마 시 종료시점은 표면의 구리가 용해됨에 따라 색상 변화를 일으키나 산소의 발생 등으로 시각적인 종료시점의 판단이 과-전해연마 현상을 유발할 수 있으므로, 음극과 양극의 전위차를 측정하여 종료점을 예측하였다. 표면의 구리가 모두 전해연마됨에 따라 표면에 전도도가 낮은 탈륨(Ta) 및/또는 탈륨산화물(Ta₂O₅)만 남게되어 저항이 증가하므로 양단간의 전위차가 증가하게 된다. 전해연마를 진행 하면서 음극과 양극간의 전위차를 측정한 결과는 도 11과 같다.The end point of electropolishing may change color due to melting of copper on the surface, but the visual end point may cause over-electropolishing due to the generation of oxygen, and thus the end point is estimated by measuring the potential difference between the anode and the anode. It was. As all the copper on the surface is electropolished, only the low conductivity thallium (Ta) and / or thallium oxide (Ta ₂ O ₅ ) remain on the surface, thereby increasing the resistance, thereby increasing the potential difference between both ends. As a result of measuring the potential difference between the negative electrode and the positive electrode while performing electropolishing, the result is shown in FIG. 11.

전해연마의 종료점에서 전위차가 급격히 상승함을 알수 있는데, 50㎛ 비아 시편의 경우 약 280초에서, 20㎛ 비아 시편의 경우 약 240초에서 음극과 양극간 전위차의 급격한 증가가 일어난다. 이는 전해도금된 구리층과 확산방지층인 탈륨층이 음극으로 사용된 구리 도금과의 전위차가 다르기 때문에 전해도금된 구리층이 모두 산화되어 제거되고 그 밑에 있는 탈륨층이 시편 표면에 드러나면서 나온 결과이다. 따라서 전위의 급격한 증가가 일어나는 시점을 전해도금된 구리층의 전해연마가 완료된 시점이라 판단하고 실험을 진행하였고 시편의 단면 SEM사진을 통해 이에 부합하는 결과를 얻을 수 있었다. It can be seen that the potential difference rises sharply at the end point of electropolishing, and the potential difference between the cathode and the anode increases rapidly in about 280 seconds for the 50 μm via specimen and about 240 seconds for the 20 μm via specimen. This is the result of the difference in the potential difference between the electroplated copper layer and the thallium layer, which is an anti-diffusion layer, from the copper plating used as the cathode. The result is that all the electroplated copper layers are oxidized and removed, and the thallium layer beneath is exposed on the specimen surface. . Therefore, it was judged that the point of rapid increase of dislocation was the point of completion of electropolishing of the electroplated copper layer, and the experiment was carried out.

전위의 급격한 증가가 일어나는 시점에서 전해연마 공정을 종료하면 도 12(a)와 같이 과도금(overplating)된 높이까지만 연마가 이루어진다. 전위의 급격한 증가가 일어나는 시점을 지나 공정을 더 진행한 결과 비아 내부까지 전해도금된 구리가 산화되어 제거되었다. 도 12(b)는 20㎛ 비아 시편을 약 300초까지 전해연마한 후 관찰한 단면사진이다. When the electropolishing process is terminated at the time when a sharp increase in dislocation occurs, polishing is performed only up to an overplated height as shown in FIG. The process was further progressed beyond the point of rapid increase in dislocations, resulting in the oxidation of the electroplated copper into the vias. FIG. 12 (b) is a cross-sectional photograph of 20 μm via specimens subjected to electropolishing for about 300 seconds.

도 13은 첨가제에 따른 영향을 알아보기 위해 50% H₃PO₄ 전해액과 여기에 첨가제로 1% 시트르산과 1vol% 글리세롤을 각각 첨가한 전해액과 모두 첨가한 전해액으로 정전류(galvanstatic)를 측정한 결과이다. 여기서, 상기 전해액(H₃PO₄)은 50%의 농도인 것이 바람직하다 할 것이며, 이외에도 약 40~70%로 유지하여 사용하는 것도 가능하다. 전해액의 농도가 전해도금에 미치는 영향에 관해서는 전술한 바와 같으며, 따라서 위와 같은 범위의 농도는 본 발명의 임계적 의의를 갖는다.FIG. 13 is a result of measuring galvanstatic with 50% H ₃ PO ₄ electrolyte solution, an electrolyte solution containing 1% citric acid and 1vol% glycerol as an additive, and an electrolyte solution added together to determine the effect of the additive. . Here, the electrolyte (H ₃ PO ₄ ) is preferably 50% concentration, in addition to it can be used to maintain at about 40 ~ 70%. The effect of the concentration of the electrolytic solution on the electroplating is as described above, and thus the concentration in the above range has the critical significance of the present invention.

인가한 전류밀도 100㎃/㎠는 실제 비아 시편을 전해연마 할 때 인가한 전류밀도와 동일하다. 시트르산을 첨가했을 경우 전해연마시 양극 표면의 전위의 감소를 일으켜 구리의 산화를 촉진하는 가속제 역할을 하고 반대로 글리세롤을 첨가하면 양극 표면의 전위를 증가시켜 구리의 산화를 억제시킨다. 두 첨가제를 모두 첨가하면 큰 전위의 큰 변화를 보이지는 않는다. 따라서 가속제인 시트르산과 억제제 인 글리세롤을 모두 첨가하고 전해연마를 실시함으로써 연마속도의 감소를 이루지않고 표면의 단차는 효과적으로 줄이며 평탄화를 이루는것을 확인할 수 있었다. 도 14는 최적의 조건인 50% H₃PO₄ 전해액에 1% 시트르산과 1vol% 글리세롤을 첨가한 후 전류밀도 100㎃/㎠로 전해연마를 실시한 20㎛ 비아 시편의 단면 SEM사진이다. 50㎛ 비아 시편과 마찬가지로 20㎛ 비아 시편 역시 단차 없는 평탄화 표면을 얻을 수 있었다. 여기서 상기 시트르산은 0.1 내지 10%, 글리세롤은 0.1 내지 5 vol%의 범위내에서 사용하는 것도 가능하다. 시트르산과 글리세롤은 위와 같은 범위내에서 사용되어야 하는데, 이는 지나치게 적으면 전해연마시 두께가 불균일한 구리층의 평탄화에 도움이 되지 않으며, 지나치게 많으면 전해액의 성질에 영향을 주며, 전해액의 점도를 높여주기 때문에 연마를 방해하는 경향이 있기 때문이다.The applied current density of 100 mA / cm 2 is the same as the applied current density when electropolishing actual via specimens. When citric acid is added, it acts as an accelerator to promote the oxidation of copper by reducing the potential of the anode surface during electropolishing. Conversely, when glycerol is added, the oxidation of copper is inhibited by increasing the potential of the anode surface. Adding both additives does not show a large change in large potential. Therefore, it was confirmed that addition of both the accelerator citric acid and the inhibitor glycerol and electrolytic polishing resulted in an effective reduction and leveling without reducing the polishing rate. FIG. 14 is a cross-sectional SEM photograph of a 20 μm via specimen subjected to electropolishing at a current density of 100 mA / cm 2 after adding 1% citric acid and 1vol% glycerol to an optimal 50% H ₃ PO ₄ electrolyte solution. Like 50 μm via specimens, 20 μm via specimens were able to obtain leveled surfaces without steps. The citric acid may be used in the range of 0.1 to 10%, and glycerol in the range of 0.1 to 5 vol%. Citric acid and glycerol should be used within the above ranges, if too small, it will not help to flatten the copper layer with uneven thickness during electropolishing; too much will affect the properties of the electrolyte and increase the viscosity of the electrolyte This is because it tends to interfere with polishing.

이상과 같이 전해연마공정에서 전해액의 농도(점도)를 낮추어 에치핏(etch pit)의 발생을 억제하고 전해액에 가속제와 억제제를 첨가함으로써 비아 형상 내와 바깥의 단차를 줄임으로써 과도금된 구리의 두께에 무관하게 평탄화를 이룰 수 있었다.As mentioned above, in the electropolishing process, the concentration (viscosity) of the electrolyte is reduced to suppress the occurrence of etch pit and the accelerator and the inhibitor are added to the electrolyte to reduce the step in and outside of the via shape. Flattening could be achieved regardless of thickness.

<실시예 3> 무전해 구리 도금 공정 Example 3 Electroless Copper Plating Process

비아충전(via filling)된 웨이퍼에 선택적으로 무전해 도금을 구현하기 위해 활성화 처리 과정, 산세처리 유무, 도금시간의 변화에 따른 실험을 진행하였다. 무전해 도금을 하기 위한 도금액 성분으로 구리원(Cu source)으로는 황산구리(CuSO₄ · 5H₂O)를 사용하였으며, 착화제로는 EDTA를 사용하였다. 자세한 조성은 [표 1]에 나타내었다. In order to implement electroless plating selectively on via-filled wafers, experiments were carried out depending on the activation process, the presence of pickling treatment, and the plating time. Copper sulfate (CuSO ₄ · 5H ₂ O) was used as a copper source as a plating solution component for electroless plating, and EDTA was used as a complexing agent. The detailed composition is shown in [Table 1].

화학성분Chemical composition 농도density 구리 전구체Copper precursor 10g/L10 g / L 환원제(HCHO)Reducing Agent (HCHO) 10ml/L10 ml / L 착화합물 유도제(EDTA)Complex Compound Inducer (EDTA) 40g/L40 g / L 도금조의 조건Plating tank condition pH 조절제pH regulator NaOH(12.8)NaOH (12.8) 온도Temperature 60℃60 ℃

도금액의 pH가 pH 9~10에서는 무전해 구리(electroless Cu) 도금이 되지 않고, pH 11~12.2에서는 pH증가에 따라 구리 범프(Cu bump)의 전착률(deposition rate)은 증가하고 저항은 커지는 것으로 보고되고 있기 때문에 무전해 구리(electroless Cu) 도금의 두께가 pH에 영향을 받지 않으면서 균일한 전착이 이루어지는 것으로 보고된 pH 12.8로 설정하였다. At pH 9-10, electroless copper plating is not performed. At pH 11-12.2, the deposition rate of Cu bumps increases and the resistance increases with increasing pH. As reported, the thickness of the electroless Cu plating was set to pH 12.8, which reported to be a uniform electrodeposition without being affected by pH.

도금액 제조 과정에서 용해의 순서가 바뀌면 용해가 잘 되지 않거나 도금액 제조 중에 자기분해가 일어나는 경우가 발생할 수 있다. 활성화 방법으로는 염화팔라듐(PdCl₂)용액을 이용한 활성화 처리, 활성화 처리 후 황산(H₂SO₄)을 이용한 에칭(etching) 방법을 이용하였다. 무전해 구리(electroless Cu) 도금의 선택성은 기지와 활성방법에 따라 민감하게 차이를 보였는데 이는 기지 재료에 따라 팔라듐(Pd)층이 전착되는 자기촉매반응이 일어나는 조건이 기지마다 차이를 보이기 때문이다. 안정제는 2'2-바이피리딜(2'2-bipyridyl)을 사용하였다. 안정제의 첨가 없이도 무전해 도금을 할 수 있으나 공정이 주기적으로 반복되면, 도금액의 분해가 일어날 수 있고 선택적인 무전해 구리 범프(electroless Cu bump) 형성에 어려움이 있어, 이를 방지하기 위해 안정제를 첨가하였고 안정제 첨가 전 후 도금상태를 비교하여 도금기지 선택성을 비교하였다. 또한 첨가제 조성은 표 2에 나타내었다. If the order of dissolution is changed in the process of preparing the plating solution, dissolution may not occur or autolysis may occur during the preparation of the plating solution. As an activation method, an activation process using a palladium chloride (PdCl ₂ ) solution and an etching method using sulfuric acid (H ₂ SO ₄ ) after the activation process were used. The selectivity of electroless Cu plating differed sensitively depending on the matrix and the activation method, since the conditions under which the autocatalytic reaction occurs in which the palladium (Pd) layer is electrodeposited depend on the matrix material. . Stabilizer was used 2'2-bipyridyl (2'2-bipyridyl). Electroless plating can be performed without the addition of stabilizers, but if the process is repeated periodically, decomposition of the plating solution may occur and difficulty in forming selective electroless copper bumps. The plating base selectivity was compared by comparing the plating state before and after adding the stabilizer. In addition, the additive composition is shown in Table 2.

첨가제additive 농도density PdCl₂(활성화제)PdCl ₂ (activator) 400ppm400 ppm H₂SO₄ H ₂ SO ₄ 10%10% 2'2-bipylidyl2'2-bipylidyl 10ppm10 ppm

실험에서 사용한 시편은 20㎛ 비아 패턴(via pattern)에 구리 비아 충전이 완료된 후 전해연마 처리한 실리콘 웨이퍼를 사용하였다. 이는 선택적인 구리 범프(Cu bump) 형성을 위한 것으로, 이렇게 얻은 시편은 표면에 탈륨(Ta)과 비아 충전된 구리(Cu)가 선택적으로 분포되어 있다. 이렇게 준비된 시편에 비아 충전된 구리의 산화막을 제거하기 위해 10%의 농도를 갖는 황산 용액에 10초간 에칭하였고, 시편에 따라 활성화 처리를 다르게 하면서 전 처리의 효과를 알아보았다. The test specimen used was a silicon wafer electrolytically polished after the copper via filling was completed in a 20 μm via pattern. This is to form a selective copper bump (Cu bump), the specimen obtained by the selective distribution of thallium (Ta) and via-filled copper (Cu). The prepared specimen was etched in a sulfuric acid solution having a concentration of 10% for 10 seconds to remove the oxide film of via-filled copper, and the effects of pretreatment were examined while varying the activation treatment according to the specimen.

이 때, 황산 대신 질산, 염산, 초산 등 산성을 띄는 물질을 선택적으로 사용할 수도 있다.In this case, an acidic substance such as nitric acid, hydrochloric acid, acetic acid, etc. may be selectively used instead of sulfuric acid.

전 처리 방법은 활성화 처리, 활성화 처리 후 산세 처리 등의 방법으로 전 처리를 변화시키면서 무전해 구리 도금의 선택성을 비교하였다. 도금온도는 60℃에서 진행하였다. In the pretreatment method, the selectivity of the electroless copper plating was compared while the pretreatment was changed by methods such as activation treatment and pickling treatment after activation treatment. Plating temperature was carried out at 60 ℃.

무전해 구리 범프(bump) 위에 무전해 주석 도금을 실시하고 리플로우(reflow) 했을 때 전체적으로 10㎛이상의 범프(bump)를 형성하기 위해서는 무전해 구리 범프(bump)의 높이가 최소 5㎛이상이 필요하다. 비아 충전된 구리 위에만 선택적인 무전해 구리 범프(bump)를 형성하기 위해서는 기본적으로 탈륨산화물의 역할이 중요하다. 주석은 탈륨산화물과의 접착력이 좋지 않아 활성화 처리시에 팔라듐 이온이 서로 응집되게 하여 무전해 구리가 균일하게 도금되지 않게 되고 도금이 되더라도 젖음성이 좋지 않다. 일반적으로 탈륨산화물은 팔라듐 이온과 확산방지층 사이의 2중치환반응(displacement reaction)을 방해하기 때문에 무전해 구리의 도금을 불가능하게 한다. 더욱이 탈륨은 상온에서 산화물을 잘 형성하기 때문에 산화물층을 형성하기 위한 공정이 따로 필요하지 않고 확산 방지층으로서의 역할도 뛰어나기 때문에 선택적인 무전해 구리 범프(bump) 형성을 위한 탈륨 산화물은 반드시 필요하다. 비아 충전과 전해연마한 시편의 표면은 노출된 비아의 표면은 구리로, 비아 밖은 탈륨으로 이루어져 있으므로 구리 비아 형상 위에만 무전해 구리 범프(bump)가 도금되는 선택적인 기지가 된다. 전해연마한 시편을 이용하여 전처리 공정에 따른 선택적인 무전해 구리 범프(bump) 형성 결과를 살펴보았다. 실험에서 실시한 전처리 공정은 활성화 처리, 산세척, 첨가제를 변수로 두어 실험하였다. 활성화 처리만 실시한 시편에 무전해 구리 도금을 실시한 결과 처리시간과 온도에 따라 선택적인 구리 범프(bump) 형성이 가능함을 알 수 있었다. 하지만 무전해 구리 범프(bump)의 크기가 전체적으로 균일하지 못했고 구리 범프(bump) 주변에도 아일랜드 형태의 무전해 구리 도금층이 형성되었다. 경우에 따라서는 시편 전체에 걸쳐 무전해 구리 도금층이 형성되는 등 선택적인 무전해 구리 범프(bump) 형성에 한계가 있었다. When electroless tin plating is applied on the electroless copper bumps and reflowed, the height of the electroless copper bumps is at least 5 μm to form a bump of 10 μm or more as a whole. Do. The role of thallium oxide is fundamentally important to form selective electroless copper bumps only on via filled copper. Tin has poor adhesion to thallium oxide, causing palladium ions to agglomerate with each other during activation, so that electroless copper is not uniformly plated and wettability is poor even when plated. In general, thallium oxide prevents the plating of electroless copper because it interferes with the displacement reaction between the palladium ions and the diffusion barrier layer. In addition, thallium forms oxides well at room temperature, and therefore, a process for forming an oxide layer is not necessary and an excellent role as a diffusion barrier layer. Therefore, thallium oxide for selective electroless copper bump formation is necessary. The surface of the via filled and electropolished specimen is an optional base where the surface of the exposed via is copper and the thallium outside the via is plated with electroless copper bumps only on the copper via shape. Using electropolished specimens, the results of selective electroless copper bump formation by pretreatment process were investigated. In the experiment, the pretreatment process was conducted with the activation treatment, pickling, and additives as variables. Electroless copper plating was carried out on the specimens subjected to the activation only, and it was found that selective copper bumps could be formed depending on the processing time and temperature. However, the size of the electroless copper bumps was not uniform throughout, and an island-type electroless copper plating layer was formed around the copper bumps. In some cases, there was a limit to the selective formation of electroless copper bumps, such as the formation of electroless copper plating layers throughout the specimen.

안정제를 첨가하지 않은 경우의 표면사진은 도 15(a)에 나타내었다. 무전해 구리 범프(bump) 의 선택성을 확보하기 위해서 도금액의 자기분해를 지연시키고 도금층의 표면에 균일성 향상에 효과가 있는 2'2-바이피리딜(2'2-bipylidyl) 10ppm을 무전해 구리 도금액에 첨가하여 무전해 구리 범프(bump)를 형성한 경우 안정제를 첨가하지 않은 경우 보다 선택적인 구리 범프(Cu bump)를 형성할 수 있음을 보였다. 하지만 안정제를 첨가한 경우에서도 탈륨 산화물 위에 부분적으로 구리가 올라가는 경향을 보였기 때문에 활성화 처리 후 탈륨 산화물 위에 부분적으로 남아있는 팔라듐 이온을 제거하기 위해 짧은 시간 동안 황산으로 시편의 표면을 세척하는 공정을 추가하였다. 그 결과 좀 더 선택적인 구리 범프(bump)가 형성되는 것을 볼 수 있었다. 도 15(c)는 활성화 처리 후 표면을 황산으로 세척하여 탈륨 표면에 남을수 있는 팔라듐의 핵을 제거하고, 안정제가 첨가된 무전해 도금액에서 90분간 도금한 후의 표면사진이다.The surface photograph when no stabilizer is added is shown in Fig. 15 (a). In order to secure the selectivity of the electroless copper bumps, 10 ppm of 2'2-bipylidyl, which is effective in delaying the self-degradation of the plating solution and improving the uniformity on the surface of the plating layer, is used. The addition of electroless copper bumps to the plating solution has shown that more selective copper bumps can be formed when no stabilizer is added. However, even when stabilizers were added, the copper tended to partially rise on thallium oxide, and therefore, a process of washing the surface of the specimen with sulfuric acid for a short time was added to remove palladium ions remaining on the thallium oxide after activation. . As a result, a more selective copper bump was formed. 15 (c) is a photograph of the surface of the surface after washing with sulfuric acid to remove nuclei of palladium that may remain on the surface of thallium after activation, and plating for 90 minutes in an electroless plating solution to which a stabilizer is added.

안정제 2'2-바이피리딜(2'2-bipylidyl)을 10ppm 첨가한 도금액 조성에서, 활성화 처리 시간에 따른 결과를 살펴보았다. 시편의 활성화 처리 시간은 1, 3, 5분으로 실시하였으며, 활성화 처리 3분, 5분에는 시편의 전면에서 도금되는 결과를 보였다. 이는 활성화 처리 임계시간을 초과한 경우 산세처리 공정으로 도금기지표면에 선택적인 팔라듐 층을 확보할 수 없었다. 따라서 도 16에 도시된 바와 같이, 활성화 처리 1분을 실시한 시편에서 선택적인 무전해 구리 범프(bump)가 형성되었다. 대체로 활성화 처리 시간을 1분 30초 이내의 범위에서 행하는 것이 바람직하다. In the plating liquid composition to which 10 ppm of the stabilizer 2'2-bipyridyl was added, the results of activation time were examined. Activation treatment time of the specimen was carried out in 1, 3, 5 minutes, the plated on the front surface of the specimen at 3, 5 minutes of the activation treatment. It was not possible to secure a selective palladium layer on the surface of the plating base by the pickling process when the activation treatment threshold time was exceeded. Thus, as shown in FIG. 16, selective electroless copper bumps were formed in the specimen subjected to one minute of activation treatment. In general, it is preferable to perform the activation treatment time within a range of 1 minute and 30 seconds.

이 후 구리 범프(bump) 형성을 위한 무전해 도금시간을 1시간에서 2시간 30분까지 30분 단위로 실시하였으며 1시간 동안 도금을 실시한 경우 범프(bump)의 높이가 3㎛이고, 2시간이 넘는 경우에는 비아 이외의 시편부분에도 도금이 되는 결과를 보였으므로, 1시간 30분동안 도금을 실시했을 경우에 5㎛ 정도의 높이의 선택적인 무전해 구리 범프(bump)가 형성되었다. After that, the electroless plating time for forming copper bumps was carried out in units of 30 minutes from 1 hour to 2 hours 30 minutes. When plating was performed for 1 hour, the bump height was 3 μm and 2 hours In the above case, the plating was performed on the specimens other than the vias. Thus, when the plating was performed for 1 hour and 30 minutes, selective electroless copper bumps having a height of about 5 μm were formed.

결과적으로 1분간 활성화 처리후 황산으로 산세하고 안정제가 첨가된 도금용액서 1시간 30분간 무전해 도금을 한 결과 5㎛ 높이의 구리 범프(bump)를 얻을 수 있었다. 무전해 도금용액의 온도는 60℃로 일정하게 유지하였다. 도 17은 무전해 도금후 구리 범프(bump) 사진이다. As a result, after 1 minute activation treatment, pickling with sulfuric acid and electrolytic plating for 1 hour and 30 minutes in the plating solution to which the stabilizer was added, a copper bump having a height of 5 μm was obtained. The temperature of the electroless plating solution was kept constant at 60 ° C. 17 is a copper bump photograph after electroless plating.

<실시예 4> 무전해 주석 도금 공정Example 4 Electroless Tin Plating Process

무전해 주석 도금(electroless Sn plating) 실험에서 사용한 용액의 조성은 표 3과 같다. The composition of the solution used in the electroless Sn plating experiment is shown in Table 3.

화학성분Chemical composition 농도density 황화주석(SnSO₄)Tin sulfide (SnSO ₄ ) 28.0g/L28.0 g / L 나트륨하이포아염소산(NaH₂PO₄)Sodium Hypochlorous Acid (NaH ₂ PO ₄ ) 100g/L100 g / L 티오요소(Tu)Thiourea (Tu) 80g/L80 g / L 황산(H₂SO₄)Sulfuric acid (H ₂ SO ₄ ) 77.5g/L77.5 g / L

무전해 구리 도금으로 형성된 선택적인 구리 범프(Cu bump) 위에 무전해 주석 도금(electroless Sn plating) 공정을 이용하여 주석 범프(Sn bump)를 형성하였다. 우선 무전해 주석 도금의 높이를 측정하기 위하여 평판에 구리 도금을 하고 그 위에 무전해 주석 도금 공정을 실시하였다. 온도는 80℃이하의 온도에서도 가능하지만, 80℃ 하이포아염소산(hypophosphite)에 의한 유도양성자제거현상(deprotonation)이 가장 잘 일어나기 때문에 주석층(Sn layer)의 성장에도 도움을 준다. 따라서 온도는 80℃로 고정하였다. Sn bumps were formed using an electroless Sn plating process over selective Cu bumps formed from electroless copper plating. First, in order to measure the height of the electroless tin plating, the plate was copper plated, and an electroless tin plating process was performed thereon. The temperature can be lower than 80 ° C., but it also helps the growth of the Sn layer because the deprotonation is best caused by hypophosphite. Therefore, the temperature was fixed at 80 ° C.

실험에서 사용한 시편은 20㎛ 비아 패턴(via pattern)에 구리 비아 충전이 완료된 후 전해연마를 실시하고, 이 위에 선택적인 무전해 구리 도금을 실시한 실리콘 웨이퍼를 사용하였다. 도금 시간은 전해도금된 구리 평판위에 무전해 주석 도금을 한 두께를 관찰한 후 조건을 결정하였다.The specimen used in the experiment was subjected to electropolishing after the copper via filling was completed in a 20 μm via pattern, and a silicon wafer subjected to selective electroless copper plating was used thereon. The plating time was determined after observing the thickness of the electroless tin plating on the electroplated copper plate.

전술한 바와 같이 무전해 주석 도금은 구리와의 치환반응과 주석의 무전해 도금 반응의 두 가지 기구에 의하여 조절된다. 도 18은 무전해 도금 시간에 따른 주석의 두께를 측정하기 측정하기 위하여 전해연마의 방법으로 형성된 평판 구리 위에 무전해 주석 도금을 한 후 단면을 관찰한 사진이다. 도시된 바와 같이 도금을 1시간 진행하였을 때 그 높이가 약 3㎛ 정도 인것으로 측정되었고, 4시간을 진행하였을 경우 약 8㎛정도의 높이를 형성하는 것을 관찰할 수 있었다.As described above, electroless tin plating is controlled by two mechanisms: substitution with copper and electroless plating of tin. FIG. 18 is a photograph of a cross section of an electroless tin plate on a plate copper formed by a method of electropolishing to measure the thickness of the tin according to the electroless plating time. As shown, when the plating was performed for 1 hour, the height was measured to be about 3 μm, and when 4 hours were performed, it was observed that a height of about 8 μm was formed.

도 19는 전술한 공정에서 구리 비아 충전 후 전해연마 방법을 이용하여 표면에 있는 구리를 제거하고 무전해 도금법을 이용하여 구리 범프(bump)를 형성한 후 무전해 주석 도금을 실시한 결과이다. 도 19(b)에서와 같이 형성된 구리 위에 무전해 주석 도금을 행하였을 경우 그 형상이 도 19(a)의 구리 범프(bump)와는 전혀 상이한 것으로 나타났다. 이는 무전해 주석 도금이 구리와의 치환반응이 전면적으로 일정하게 일어나지 않고, 이후에도 무전해 주석이 균일하게 성장하지 않았음을 나타낸다. 이와 같은 결과는 평판에 도금후 단면을 관찰한 도 18에서 어느 정도 예측된 결과이다.FIG. 19 shows the results of electroless tin plating after the copper via is filled in the above-described process, and copper on the surface is removed by electrolytic polishing, and copper bumps are formed by electroless plating. When electroless tin plating was performed on copper formed as in FIG. 19 (b), the shape was found to be completely different from the copper bumps in FIG. 19 (a). This indicates that the electroless tin plating did not uniformly replace the copper with the entire reaction, and thereafter, the electroless tin did not grow uniformly. Such a result is somewhat predicted from FIG. 18 where the cross section of the plate is observed after plating.

<실시예 5>Example 5

전술한 실시예에 의해 형성된 범프(bump)를 부풀리기(ball-up) 위하여 리플로우(reflow) 공정을 실시하였다. 우선 주석 표면에 형성된 산화물 때문에 리플로우(reflow)시에 볼(ball)의 모양이 제대로 나오지 않는 것을 방지하기 위하여 리플로우(reflow) 바로 전에 유동화제(flux)를 가하였다.A reflow process was performed to inflate the bumps formed by the above embodiments. First, a flux was added just before reflow to prevent the ball from coming out properly during reflow due to the oxide formed on the tin surface.

이 후 열판을 이용하여 270℃에서 약 20초간 리플로우(reflow)를 실시하였다. 리플로우한 시편은 유동화제를 없애주기 위하여 트리클로로에틸렌(trichloroethylene)에서 약 1분간 세척을 해주고, 이후 아세톤과 알코올로도 세척하였다.Thereafter, the plate was reflowed at 270 ° C. for about 20 seconds. The reflowed specimen was washed in trichloroethylene for about 1 minute to remove the fluidizing agent, and then washed with acetone and alcohol.

상기 시편을 리플로우(reflow) 시켰을 경우 표면장력에 의하여 범프(bump)가 구(ball) 형태로 바뀌는 것을 알 수 있었다. 즉, 구리 범프(bump)위에 동일한 양의 주석만 무전해 주석 도금 공정에 의해 형성되면, 구(ball) 모양의 범프(bump)를 형성하는 데는 큰 지장이 없는 것으로 보인다.When the specimen was reflowed, it was found that the bump was changed into a ball shape by the surface tension. In other words, if only the same amount of tin is formed on the copper bumps by the electroless tin plating process, there seems to be no major problem in forming a ball-shaped bump.

도 20은 위의 리플로우(reflow)된 시편을 관찰한 사진이다. 둥근 원형의 구(ball)가 형성되었으며, 그 높이는 약 10㎛로 이후 플립칩(flip chip)이나 후속 범프(bump) 접합 공정에서 사용할 수 있는 높이가 되었다. 20 is a photograph of the above reflowed specimen. A round circular ball was formed and its height was about 10 μm, which was then used for flip chip or subsequent bump bonding process.

도 1은 종래의 구리/주석 범프 형성공정을 나타내는 모식도이다.1 is a schematic diagram showing a conventional copper / tin bump formation process.

도 2는 본 발명의 일 실시예에 의하여 구리/주석 범프 형성공정을 나타내는 모식도이다.Figure 2 is a schematic diagram showing a copper / tin bump forming process according to an embodiment of the present invention.

도 3은 비아의 각부를 저항표시를 이용하여 표현함으로써 구리 도금층의 성장속도를 비교하기 위한 모식도이다.3 is a schematic diagram for comparing the growth rate of the copper plating layer by expressing each part of the via using resistance display.

도 4는 본 발명의 일 실시예에 의한 전해연마공정을 나타내는 모식도이다.Figure 4 is a schematic diagram showing an electrolytic polishing process according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 의하여 탈륨이 스퍼터링된 실리콘 웨이퍼에 구리를 무전해 도금하는 것을 설명하기 위한 모식도이다.FIG. 5 is a schematic view illustrating electroless plating of copper on a silicon wafer sputtered with thallium according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 의한 무전해 주석도금의 기구를 나타내는 모식도이다.6 is a schematic diagram showing the mechanism of electroless tin plating according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 의하여 비아 충전된 직경 50㎛ 비아의 전류인가방식에 따른 단면도 사진이다.7 is a cross-sectional view of a via-filled via having a diameter of 50 μm according to an embodiment of the present invention.

도 8은 본 발명의 일 실시예에 의하여 비아 충전된 직경 50㎛ 비아의 첨가제에 따른 단면도 사진이다.FIG. 8 is a cross-sectional photograph of an additive of via-filled vias having a diameter of 50 μm, according to one embodiment of the invention. FIG.

도 9는 본 발명의 일 실시예에 의하여 비아 충전된 직경 50㎛와 20㎛ 비아의 단면도 사진이다.FIG. 9 is a cross-sectional photograph of via filled 50 μm and via 20 μm vias in accordance with an embodiment of the present invention.

도 10은 본 발명의 일 실시예에 의하여 전해연마된 비아의 전해액, 농도, 첨가제 유무에 따른 단면도 사진이다.10 is a cross-sectional view of the via, electrolytic solution, concentration, and the presence of additives of the electropolished according to an embodiment of the present invention.

도 11은 본 발명의 일 실시예에 의한 전해연마 공정 동안의 전극전위 변화를 나타내는 그래프이다.11 is a graph showing the change of electrode potential during the electropolishing process according to an embodiment of the present invention.

도 12는 본 발명의 일 실시예에 의하여 전해연마한 후 나타낸 연마시간에 따른 직경 20㎛ 비아의 단면도 사진이다.12 is a cross-sectional view of a via having a diameter of 20 μm according to the polishing time shown after electropolishing according to an embodiment of the present invention.

도 13은 본 발명의 일 실시예에 의하여 각각 전해연마 조건을 달리하여 측정한 전극전위 변화를 나타내는 그래프이다.13 is a graph showing electrode potential changes measured by different electropolishing conditions according to an embodiment of the present invention.

도 14는 본 발명의 일 실시예에 의하여 전해연마한 후 나타낸 직경 20㎛ 비아의 단면도 사진이다.FIG. 14 is a cross-sectional view of a 20 μm via formed after electropolishing according to an embodiment of the present invention. FIG.

도 15는 본 발명의 일 실시예에 의한 첨가제의 변화에 따른 무전해 구리 범프의 미세구조를 나타내는 사진이다.15 is a photograph showing the microstructure of the electroless copper bumps according to the change of the additive according to an embodiment of the present invention.

도 16은 본 발명의 일 실시예에 의한 구리 범프의 활성화 시간에 따른 미세구조를 나타내는 사진이다.16 is a photograph showing a microstructure according to activation time of a copper bump according to an embodiment of the present invention.

도 17은 본 발명의 일 실시예에 의하여 구리를 선택적으로 무전해 도금한 후 미세구조를 나타내는 사진이다.17 is a photograph showing a microstructure after selectively electroless plating copper according to an embodiment of the present invention.

도 18은 본 발명의 일 실시예에 의하여 무전해 주석 도금을 행한 후 나타낸 단면도사진과 주석층의 도금 시간에 따른 두께를 나타내는 그래프이다.FIG. 18 is a cross-sectional photograph and a graph showing the thickness according to the plating time of the tin layer after electroless tin plating according to an embodiment of the present invention.

도 19는 본 발명의 일 실시예에 의하여 무전해 구리 범프와 무전해 주석 범프를 형성한 후 리플로우한 상태를 나타내는 사진이다.19 is a photograph showing a state in which an electroless copper bump and an electroless tin bump are formed and then reflowed according to an embodiment of the present invention.

도 20은 본 발명의 일 실시예에 의하여 나타낸 주석 범프의 미세구조 사진이다. 20 is a microstructure photograph of tin bumps shown by an embodiment of the present invention.

Claims (8)

관통형 비아를 형성하는 단계와;Forming a through via; 상기 비아에 구리 도금층을 형성하는 단계와;Forming a copper plating layer on the via; 상기 도금층을 전해연마하여 평탄화하는 단계와;Electroplating the plating layer to planarize it; 상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계; 및Electroless plating copper on the planarized plating layer; And 상기 무전해 도금된 구리 도금층상에 주석을 무전해 도금하는 단계;Electroless plating tin on the electroless plated copper plating layer; 를 포함하여 전해연마와 무전해 도금방법을 동시에 도입함으로써 정렬과정(align)이 필요없고 마스크를 사용하지 아니하여도 공정의 진행이 충분히 가능며하,By introducing electropolishing and electroless plating methods at the same time, it is not necessary to align the process and it is possible to proceed the process without using a mask. 상기 도금층을 전해연마하여 평탄화하는 단계에서는 음극과 양극의 전위차를 측정하여 종료점을 예측하며, 전해액은 40 ~ 70%의 농도의 인산(H₃PO₄)을 사용하고, 시트르산은 0.1 내지 10% 농도범위, 글리세롤은 0.1 내지 5 vol%의 범위에서 사용하는 것을 특징으로 하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법.In the step of electropolishing the plating layer to planarize, the end point is predicted by measuring the potential difference between the cathode and the anode, and the electrolyte is 40 to 70% of phosphoric acid (H ₃ PO ₄ ), and the citric acid is 0.1 to 10%. Range, glycerol is used in the range of 0.1 to 5 vol% electrochemical processing method of the through-type vias and bumps of three-dimensional SiP. 제 1 항에 있어서,The method of claim 1, 상기 주석을 무전해 도금한 이후에,After electroless plating the tin, 도금된 구리 및 주석층을 리플로우하는 단계를 더 포함하는 것을 특징으로 하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법.The method of electrochemical processing of through-type vias and bumps of three-dimensional SiP further comprising the step of reflowing the plated copper and tin layer. 제 1 항에 있어서,The method of claim 1, 상기 비아에 구리 도금층을 형성하는 단계는,Forming a copper plating layer on the via, 펄스-역펄스 전류를 인가하여 행하는 것을 특징으로 하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법.An electrochemical machining method of through-type vias and bumps of three-dimensional SiP, which is performed by applying a pulsed reverse pulse current. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계는,Electroless plating the copper on the planarized plating layer, 무전해 구리 도금액에 안정제로서 2'2-바이필리딜을 더 첨가하여 도금하는 것을 특징으로 하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법.An electrochemical processing method for through-type vias and bumps of three-dimensional SiP, which is further plated by adding 2'2-bipiridyl as a stabilizer to an electroless copper plating solution. 제 6 항에 있어서,The method of claim 6, 상기 구리의 무전해 도금시, 도금의 활성화를 위하여 납화합물을 첨가하고, 활성화시간은 1분 30초 이내로 하는 것을 특징으로 하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법.In the electroless plating of the copper, a lead compound is added to activate the plating, the activation time is within 1 minute 30 seconds electrochemical processing method of the through-type vias and bumps of the three-dimensional SiP. 제 1 항 또는 제 6 항에 있어서,7. The method according to claim 1 or 6, 상기 평탄화된 도금층상에 구리를 무전해 도금하는 단계는,Electroless plating the copper on the planarized plating layer, 도금공정 후 산을 이용하여 세척하는 것을 특징으로 하는 3차원 SiP의 관통형 비아와 범프의 전기화학적 가공방법.Electrochemical processing method of the through-type vias and bumps of the three-dimensional SiP, characterized in that the washing using an acid after the plating process.

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