KR101013550B1 - Semiconductor package and method of manufacturing the same - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 본딩 패드들을 갖는 반도체 칩, 상기 반도체 칩을 수납하기 위한 수납공간을 형성하기 위해 측벽 및 상기 측벽과 연결된 바닥판을 포함하는 칩 수납 몸체 및 한쪽 단부는 상기 본딩 패드에 전기적으로 접속되고, 상기 한쪽 단부와 대향 하는 다른쪽 단부는 상기 측벽의 상면으로 연장된 재배선을 포함한다.A semiconductor package and a method of manufacturing the same are disclosed. The semiconductor package includes a semiconductor chip having bonding pads, a chip receiving body including a sidewall and a bottom plate connected to the sidewall to form an accommodation space for accommodating the semiconductor chip, and one end thereof is electrically connected to the bonding pad, The other end opposite the one end includes a redistribution extending to an upper surface of the side wall.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내에 처리하기에 적합한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있고, 최근에는 반도체 칩의 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지가 개발된 바 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips suitable for storing massive data and processing massive data in a short time have been developed, and recently, chip scale packages having only about 100% to 105% of the size of the semiconductor chip. Has been developed.

대표적인 칩 스케일 패키지인 웨이퍼 레벨 패키지의 경우, 반도체 칩, 반도체 칩에 형성된 본딩 패드, 본딩 패드와 연결된 재배선 및 재배선에 배치된 솔더볼을 포함한다. 웨이퍼 레벨 패키지의 경우, 반도체 칩 상에 솔더볼이 배치되기 때문에 반도체 패키지의 사이즈가 크게 감소 된다. 재배선에 부착된 솔더볼은 합동반도체기술표준기구(Joint Electron Device Engineering Council, JEDEC)의 규정에 따라 반도체 칩 상에 배치된다.The wafer level package, which is a typical chip scale package, includes a semiconductor chip, a bonding pad formed on the semiconductor chip, redistribution connected to the bonding pad, and solder balls disposed on the redistribution line. In the case of a wafer level package, the size of the semiconductor package is greatly reduced because solder balls are disposed on the semiconductor chip. Solder balls attached to the redistribution are placed on the semiconductor chip in accordance with the regulations of the Joint Electron Device Engineering Council (JEDEC).

최근 들어, 반도체 칩 제조 공정의 기술 개발에 따라 반도체 칩의 사이즈가 점차 감소 되고 있으나 반도체 칩의 사이즈 감소에 따라 JEDEC 규정에 따라 솔더볼 을 반도체 칩 상에 부착하기 어려운 문제점을 갖는다.Recently, the size of the semiconductor chip is gradually reduced with the development of the technology of the semiconductor chip manufacturing process, but as the size of the semiconductor chip decreases, it is difficult to attach the solder ball on the semiconductor chip according to the JEDEC regulations.

본 발명의 하나의 목적은 반도체 칩의 사이즈 감소에도 불구하고 솔더볼의 배치 면적을 확보하기에 적합한 반도체 패키지를 제공한다.One object of the present invention is to provide a semiconductor package suitable for securing an area of solder balls despite the size reduction of the semiconductor chip.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.

본 발명에 따른 반도체 패키지는 본딩 패드들을 갖는 반도체 칩, 상기 반도체 칩을 수납하기 위한 수납공간을 형성하기 위해 측벽 및 상기 측벽과 연결된 바닥판을 포함하는 칩 수납 몸체 및 한쪽 단부는 상기 본딩 패드에 전기적으로 접속되고, 상기 한쪽 단부와 대향 하는 다른쪽 단부는 상기 측벽의 상면으로 연장된 재배선을 포함한다.According to the present invention, a semiconductor package includes a semiconductor chip having bonding pads, a chip receiving body including a sidewall and a bottom plate connected to the sidewall to form an accommodation space for accommodating the semiconductor chip, and one end of which is electrically connected to the bonding pad. And the other end opposite the one end includes a redistribution extending to an upper surface of the side wall.

반도체 패키지는 상기 재배선의 일부를 노출하는 개구를 갖는 솔더 레지스트 패턴을 더 포함한다.The semiconductor package further includes a solder resist pattern having an opening that exposes a portion of the redistribution.

반도체 패키지의 상기 솔더 레지스트 패턴은 개구를 갖고, 상기 개구는 상기 반도체 칩의 상면과 대응하는 상기 재배선의 제1 재배선부 및 상기 측벽의 상면과 대응하는 상기 재배선의 제2 재배선부를 각각 노출한다.The solder resist pattern of the semiconductor package has an opening, the opening exposing a first redistribution portion of the redistribution corresponding to the upper surface of the semiconductor chip and a second redistribution portion of the redistribution corresponding to the upper surface of the sidewall, respectively.

반도체 패키지는 노출된 상기 제1 및 제2 재배선부들에 각각 전기적으로 접속된 접속 부재를 더 포함한다.The semiconductor package further includes a connection member electrically connected to the exposed first and second redistribution portions, respectively.

반도체 패키지의 상기 바닥판의 측면은 상기 측벽의 내측면 상에 배치된다.The side surface of the bottom plate of the semiconductor package is disposed on the inner side of the side wall.

반도체 패키지의 상기 바닥판 및 측벽은 금속 및 합성수지 중 어느 하나를 포함한다.The bottom plate and the sidewall of the semiconductor package include any one of a metal and a synthetic resin.

반도체 패키지의 상기 반도체 칩 및 상기 바닥판 사이에 개재된 접착 부재를 더 포함한다.The semiconductor device may further include an adhesive member interposed between the semiconductor chip and the bottom plate of the semiconductor package.

반도체 패키지는 상기 반도체 칩의 상면에 형성된 본딩 패드를 노출하는 개구를 갖는 절연막을 더 포함한다.The semiconductor package further includes an insulating film having an opening exposing a bonding pad formed on an upper surface of the semiconductor chip.

반도체 패키지의 상기 바닥판, 상기 반도체 칩 및 상기 절연막의 두께의 합은 상기 측벽의 높이와 동일하다.The sum of the thicknesses of the bottom plate, the semiconductor chip, and the insulating film of the semiconductor package is equal to the height of the sidewall.

반도체 패키지의 상기 수납공간 내에는 적어도 2 개의 반도체 칩들이 상기 바닥판 상에 매트릭스 형태로 배치된다.In the accommodating space of the semiconductor package, at least two semiconductor chips are arranged in a matrix form on the bottom plate.

반도체 패키지의 상기 반도체 칩들은 동종 반도체 칩들이다.The semiconductor chips of the semiconductor package are homogeneous semiconductor chips.

반도체 패키지의 상기 반도체 칩들은 서로 다른 이종 반도체 칩들이다.The semiconductor chips of the semiconductor package are different hetero semiconductor chips.

반도체 패키지는 상기 각 반도체 칩들의 각 본딩 패드들을 상기 재배선에 의하여 전기적으로 연결된다.The semiconductor package is electrically connected to each of the bonding pads of the semiconductor chips by the redistribution.

반도체 패키지의 상기 수납공간 내에는 적어도 2 개의 상기 반도체 칩들이 상기 바닥판 상에 적층 되고, 상기 각 반도체 칩들은 상기 재배선과 전기적으로 접속된 관통 전극에 의하여 전기적으로 연결된다.At least two semiconductor chips are stacked on the bottom plate in the storage space of the semiconductor package, and each of the semiconductor chips is electrically connected by a through electrode electrically connected to the redistribution line.

반도체 패키지의 상기 각 반도체 칩들은 동종 반도체 칩들이다.Each of the semiconductor chips of the semiconductor package is a homogeneous semiconductor chip.

반도체 패키지의 상기 각 반도체 칩들은 이종 반도체 칩들이다.Each of the semiconductor chips of the semiconductor package is a heterogeneous semiconductor chip.

본 발명에 따른 반도체 패키지의 제조 방법은 바닥판 상에 격자 형상의 격벽들을 형성하여 수납공간들을 형성하는 단계, 상기 각 수납공간들에 본딩 패드들을 갖는 양품 반도체 칩을 각각 배치하는 단계, 상기 각 본딩 패드들에 한쪽 단부가 전기적으로 연결되고, 상기 한쪽 단부와 대향 하는 다른쪽 단부는 상기 측벽들로 연장된 재배선을 형성하는 단계 및 복수개의 반도체 칩들을 개별화하기 위해 상기 격벽 및 상기 바닥판을 절단하는 단계를 포함한다.The method of manufacturing a semiconductor package according to the present invention comprises the steps of forming storage spaces by forming grid-shaped partition walls on a bottom plate, disposing good quality semiconductor chips having bonding pads in the respective storage spaces, and each bonding One end is electrically connected to the pads, and the other end opposite the one end forms a redistribution extending to the sidewalls and cuts the partition wall and the bottom plate to individualize a plurality of semiconductor chips. It includes a step.

상기 재배선을 형성하는 단계 이후, 상기 격벽 및 상기 반도체 칩을 덮고, 상기 재배선의 일부를 노출하는 개구를 갖는 솔더 레지스트 패턴을 형성하는 단계를 더 포함한다.After forming the redistribution, the method may further include forming a solder resist pattern having an opening covering the barrier rib and the semiconductor chip and exposing a portion of the redistribution.

반도체 패키지의 제조 방법에서, 상기 바닥판은 원판 형상을 갖는다.In the method of manufacturing a semiconductor package, the bottom plate has a disc shape.

상기 격벽들을 형성하는 단계 이전에, 상기 바닥판의 격벽 형성 영역에 프레스 가공에 의하여 관통홀을 형성하는 단계를 더 포함한다.Prior to forming the barrier ribs, the method may further include forming a through hole in the barrier rib forming area of the bottom plate by pressing.

반도체 패키지의 제조 방법에서, 상기 바닥판 및 상기 격벽은 금속 및 합성수지 중 어느 하나로 형성된다.In the method of manufacturing a semiconductor package, the bottom plate and the partition wall are formed of any one of a metal and a synthetic resin.

상기 양품 반도체 칩들을 상기 바닥판 상에 배치하는 단계는 상기 반도체 칩 및 상기 바닥판 중 적어도 하나에 접착 부재를 형성하는 단계를 포함한다.Placing the good semiconductor chips on the bottom plate includes forming an adhesive member on at least one of the semiconductor chip and the bottom plate.

상기 재배선을 형성하는 단계 이전에 유동성 절연 물질을 상기 반도체 칩에 배치하여 상기 반도체 칩을 덮는 절연막을 형성하는 단계 및 상기 절연막을 패터닝하여 상기 본딩 패드를 노출하는 단계를 더 포함한다.The method may further include forming an insulating film covering the semiconductor chip by disposing a flowable insulating material on the semiconductor chip prior to forming the redistribution and exposing the bonding pad by patterning the insulating film.

상기 격벽에 의하여 형성된 상기 각 수납공간 내에 반도체 칩들을 배치하는 단계에서, 상기 각 수납공간 내에는 적어도 2 개의 반도체 칩들이 상기 바닥판 상에 매트릭스 형태로 배치된다.In the disposing of the semiconductor chips in each of the storage spaces formed by the partition wall, at least two semiconductor chips are disposed in the storage space in a matrix form on the bottom plate.

반도체 패키지의 제조 방법에서, 상기 각 반도체 칩들은 동종 반도체 칩 또는 이종 반도체 칩이다.In the method of manufacturing a semiconductor package, each of the semiconductor chips is a homogeneous semiconductor chip or a heterogeneous semiconductor chip.

상기 격벽에 의하여 형성된 상기 각 수납공간 내에 반도체 칩들을 배치하는 단계에서, 상기 반도체 칩들은 적어도 2 개가 상기 바닥판 상에 순차적으로 수직 하게 배치되고, 적층 된 상기 각 반도체 칩들은 관통 전극에 의하여 전기적으로 연결된다.In the disposing of the semiconductor chips in each of the storage spaces formed by the barrier ribs, at least two semiconductor chips are sequentially vertically disposed on the bottom plate, and each of the stacked semiconductor chips is electrically connected by a through electrode. Connected.

상기 각 반도체 칩들은 동종 반도체 칩 또는 이종 반도체 칩이다.Each of the semiconductor chips is a homogeneous semiconductor chip or a heterogeneous semiconductor chip.

상기 격벽에 의하여 형성된 상기 각 수납공간들 내에 반도체 칩들을 배치하는 단계는, 상기 격벽에 의하여 형성된 각 수납공간들 내에 관통 전극에 의하여 전기적으로 접속된 복수개의 반도체 칩들을 포함하는 반도체 칩 모듈을 배치하는 단계를 포함한다.Arranging semiconductor chips in each of the storage spaces formed by the partition wall may include: arranging a semiconductor chip module including a plurality of semiconductor chips electrically connected by through electrodes in the storage spaces formed by the partition wall. Steps.

본 발명에 따르면, 반도체 칩의 사이즈가 지나치게 작아 접속 부재를 JEDEC 규정에 적합하게 형성하기 어려울 경우 반도체 칩의 측면을 감싸는 측벽을 형성하여 접속 부재를 JEDEC 규정에 적합하게 배치할 수 있도록 할 뿐만 아니라 반도체 칩의 하면에 열 전도율이 우수한 바닥판을 배치하여 반도체 칩에서 발생 된 열을 신속하게 외부로 전달하여 반도체 칩의 동작 특성을 보다 향상시키는 효과를 갖는다.According to the present invention, when the size of the semiconductor chip is too small to form the connection member in compliance with the JEDEC regulations, the sidewalls surrounding the side surfaces of the semiconductor chip are formed so that the connection member can be disposed in compliance with the JEDEC regulations. The bottom plate having excellent thermal conductivity is disposed on the bottom surface of the chip to quickly transfer heat generated from the semiconductor chip to the outside, thereby improving the operating characteristics of the semiconductor chip.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(900)는 반도체 칩(600), 칩 수납 몸체(700) 및 재배선(800)을 포함한다.Referring to FIG. 1, the semiconductor package 900 includes a semiconductor chip 600, a chip accommodating body 700, and a redistribution 800.

반도체 칩(600)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(600)은 상면(610), 상면(610)과 대향 하는 하면(620) 및 상면(610)과 하면(620)을 연결하는 측면(630)들을 포함한다.The semiconductor chip 600 has a rectangular parallelepiped shape, for example. The semiconductor chip 600 having a rectangular parallelepiped shape includes an upper surface 610, a lower surface 620 facing the upper surface 610, and side surfaces 630 connecting the upper surface 610 and the lower surface 620.

반도체 칩(600)은 회로부(미도시) 및 본딩 패드(640)들을 포함한다.The semiconductor chip 600 includes a circuit unit (not shown) and bonding pads 640.

회로부는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.The circuit unit includes a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data.

본딩 패드(640)들은 반도체 칩(600)의 상면(610) 상에 배치되고, 각 본딩 패드(640)들은 회로부와 전기적으로 연결된다. 예를 들어, 본딩 패드(640)들은 반도체 칩(600)의 상면(610)의 중앙부에 배치될 수 있다. 이와 다르게, 본딩 패드(640)들은 반도체 칩(600)의 상면(610)의 에지에 배치될 수 있다.The bonding pads 640 are disposed on the upper surface 610 of the semiconductor chip 600, and each of the bonding pads 640 is electrically connected to a circuit unit. For example, the bonding pads 640 may be disposed in the center portion of the upper surface 610 of the semiconductor chip 600. Alternatively, the bonding pads 640 may be disposed at an edge of the top surface 610 of the semiconductor chip 600.

칩 수납 몸체(700)는 측벽(710) 및 바닥판(720)을 포함한다. 칩 수납 몸체(700)의 측벽(710) 및 바닥판(720)은 반도체 칩(600)을 수납하기 위한 수납 공간을 형성한다.The chip receiving body 700 includes a side wall 710 and a bottom plate 720. The side wall 710 and the bottom plate 720 of the chip accommodating body 700 form an accommodating space for accommodating the semiconductor chip 600.

본 실시예에서, 바닥판(720)은, 예를 들어, 반도체 칩(600)과 닮은 직사각형 형상을 갖고, 측벽(710)은 바닥판(720)의 에지를 따라 배치된다. 본 실시예에서, 바닥판(720)의 측면들은, 예를 들어, 측벽(710)의 내측면 상에 배치된다.In the present embodiment, the bottom plate 720 has a rectangular shape similar to, for example, the semiconductor chip 600, and the side wall 710 is disposed along the edge of the bottom plate 720. In this embodiment, the sides of the bottom plate 720 are disposed, for example, on the inner side of the side wall 710.

본 실시예에서, 측벽(710) 및 바닥판(720)은 금속 및 합성수지들 중 어느 하나일 수 있다. 예를 들어, 바닥판(720)은 금속을 포함하고, 측벽(710)은 합성수지를 포함할 수 있다. 이와 다르게, 바닥판(720)은 합성 수지를 포함하고, 측벽(710)은 금속을 포함할 수 있다. 이와 다르게, 측벽(710) 및 바닥판(720)은 각각 합성수지를 포함할 수 있다. 이와 다르게, 측벽(710) 및 바닥판(720)은 각각 금속을 포함할 수 있다.In the present embodiment, the side wall 710 and the bottom plate 720 may be any one of metal and synthetic resin. For example, the bottom plate 720 may include a metal, and the sidewall 710 may include a synthetic resin. Alternatively, the bottom plate 720 may include a synthetic resin, and the sidewall 710 may include a metal. Alternatively, the side wall 710 and the bottom plate 720 may each include a synthetic resin. Alternatively, the side wall 710 and the bottom plate 720 may each include a metal.

본 실시예에서, 측벽(710)은 합성 수지를 포함하고 바닥판(720)은 금속을 포함한다. 바닥판(720)으로서 사용할 수 있는 금속의 예로서는 우수한 열 전도율을 갖는 구리, 알루미늄, 은 등을 들 수 있다.In this embodiment, sidewall 710 comprises a synthetic resin and bottom plate 720 comprises a metal. As an example of the metal which can be used as the bottom plate 720, copper, aluminum, silver, etc. which have the outstanding thermal conductivity are mentioned.

본 실시예에서, 측벽(710) 및 바닥판(720)을 포함하는 칩 수납 몸체(700)에 반도체 칩(600)을 고정하기 위하여 바닥판(720) 및 반도체 칩(600)의 하면(620) 사이에는 접착 부재(650)가 배치된다. 접착 부재(650)는, 예를 들어, 에폭시 수지 또는 양면 접착 테이프일 수 있다. 접착 부재(650)는 반도체 칩(600)의 하면(620) 또는 바닥판(720)의 상면에 배치될 수 있다.In the present embodiment, the bottom plate 720 and the bottom surface 620 of the semiconductor chip 600 to secure the semiconductor chip 600 to the chip housing body 700 including the side wall 710 and the bottom plate 720. An adhesive member 650 is disposed therebetween. The adhesive member 650 may be, for example, an epoxy resin or a double-sided adhesive tape. The adhesive member 650 may be disposed on the bottom surface 620 of the semiconductor chip 600 or the top surface of the bottom plate 720.

칩 수납 몸체(700)의 수납공간 내에 배치된 반도체 칩(600)의 상면(610)에는 절연막(660)이 배치된다. 절연막(660)은, 예를 들어, 유기막을 포함할 수 있고, 절연막(660)은 반도체 칩(600)의 상면(610)에 배치된 본딩 패드(640)를 노출하는 개 구를 포함한다. 본 실시예에서, 측벽(710)의 금속을 포함할 경우, 절연막(660)은 측벽(710)의 상면 상에도 배치된다.An insulating film 660 is disposed on the upper surface 610 of the semiconductor chip 600 disposed in the storage space of the chip accommodating body 700. The insulating layer 660 may include, for example, an organic layer, and the insulating layer 660 may include an opening that exposes the bonding pad 640 disposed on the upper surface 610 of the semiconductor chip 600. In the present embodiment, when the metal of the sidewall 710 is included, the insulating film 660 is also disposed on the top surface of the sidewall 710.

본 실시예에서, 바닥판(720), 접착 부재(650), 반도체 칩(600) 및 절연막(660)의 두께의 합은 측벽(710)의 높이와 실질적으로 동일하다.In this embodiment, the sum of the thicknesses of the bottom plate 720, the adhesive member 650, the semiconductor chip 600, and the insulating film 660 is substantially the same as the height of the sidewall 710.

재배선(800)들은, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 각 재배선(800)들의 한쪽 단부는 절연막(660)의 개구에 의하여 노출된 본딩 패드(640)와 전기적으로 접속되고, 각 재배선(800)들의 상기 한쪽 단부와 대향 하는 다른쪽 단부는 측벽(710)의 상면으로 연장된다.The redistributions 800 have a line shape when viewed in a plane. One end of each of the redistribution lines 800 having a line shape is electrically connected to the bonding pad 640 exposed by the opening of the insulating film 660, and the other end of the redistribution lines 800 is opposite to the one end of the redistribution lines 800. The end extends to the top surface of the sidewall 710.

본 실시예에서, 각 재배선(800)들 중 반도체 칩(600)의 상면(610)과 대응하는 부분은 제1 재배선부(810)로서 정의되고, 각 재배선(800)들 중 측벽(710)과 대응하는 부분은 제2 재배선부(820)로서 정의된다.In this embodiment, a portion of each of the redistributions 800 corresponding to the top surface 610 of the semiconductor chip 600 is defined as the first redistribution portion 810, and the sidewalls 710 of the redistributions 800 are formed. ) And a corresponding part are defined as the second redistribution unit 820.

본 실시예에 따른 반도체 패키지(900)는 솔더 레지스트 패턴(830)을 더 포함할 수 있다. 솔더 레지스트 패턴(830)은 재배선(800)이 형성된 반도체 칩(600)의 상면 및 칩 수납 몸체(700)의 측벽(710)의 상면에 배치된 재배선(800)을 덮는다. 솔더 레지스트 패턴(830)은 복수개의 개구들을 갖고, 개구들은, 예를 들어, 재배선(800)의 제1 재배선부(810) 및 제2 재배선부(820)를 각각 노출할 수 있다. 솔더 레지스트 패턴(830)에 형성된 개구들은 JEDEC 규정에 따라 배치된다.The semiconductor package 900 according to the present exemplary embodiment may further include a solder resist pattern 830. The solder resist pattern 830 covers the redistribution 800 disposed on the upper surface of the semiconductor chip 600 on which the redistribution 800 is formed and the upper surface of the sidewall 710 of the chip accommodating body 700. The solder resist pattern 830 has a plurality of openings, and the openings may expose, for example, the first and second redistribution portions 810 and 820 of the redistribution 800, respectively. Openings formed in the solder resist pattern 830 are disposed in accordance with JEDEC regulations.

솔더 레지스트 패턴(830)에 의하여 형성된 각 개구들에 의하여 노출된 제1 재배선부(810) 및 제2 재배선부(820)에는 각각 솔더와 같은 저융점 금속을 포함하는 접속부재(835)가 배치되며, 접속 부재(835)는 JEDEC 규정에 따라 배치된다.Connection members 835 including low melting metal, such as solder, are disposed in the first redistribution part 810 and the second redistribution part 820 respectively exposed by the openings formed by the solder resist pattern 830. The connecting member 835 is arranged in accordance with JEDEC regulations.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 2를 참조하면, 반도체 패키지(900)는 반도체 칩(662,664,666)들, 칩 수납 몸체(700) 및 재배선(830,840,850)들을 포함한다.2, the semiconductor package 900 includes semiconductor chips 662, 664, 666, a chip accommodating body 700, and redistributions 830, 840, 850.

칩 수납 몸체(700)는 측벽(710) 및 바닥판(720)을 포함한다. 칩 수납 몸체(700)의 측벽(710) 및 바닥판(720)은 반도체 칩(662,664,666)들을 수납하기 위한 수납공간을 형성한다.The chip receiving body 700 includes a side wall 710 and a bottom plate 720. The sidewalls 710 and the bottom plate 720 of the chip housing body 700 form a storage space for accommodating the semiconductor chips 662, 664, and 666.

본 실시예에서, 바닥판(720)은, 예를 들어, 직사각형 형상을 갖고, 측벽(710)은 바닥판(720)의 에지를 따라 배치된다. 본 실시예에서, 바닥판(720)의 측면들은, 예를 들어, 측벽(710)의 내측면 상에 배치된다.In the present embodiment, the bottom plate 720 has a rectangular shape, for example, and the side wall 710 is disposed along the edge of the bottom plate 720. In this embodiment, the sides of the bottom plate 720 are disposed, for example, on the inner side of the side wall 710.

본 실시예에서, 측벽(710) 및 바닥판(720)은 금속 및 합성수지들 중 어느 하나일 수 있다. 예를 들어, 바닥판(720)은 금속을 포함하고, 측벽(710)은 합성수지를 포함할 수 있다. 이와 다르게, 바닥판(720)은 합성 수지를 포함하고, 측벽(710)은 금속을 포함할 수 있다. 이와 다르게, 측벽(710) 및 바닥판(720)은 각각 합성수지를 포함할 수 있다. 이와 다르게, 측벽(710) 및 바닥판(720)은 각각 금속을 포함할 수 있다.In the present embodiment, the side wall 710 and the bottom plate 720 may be any one of metal and synthetic resin. For example, the bottom plate 720 may include a metal, and the sidewall 710 may include a synthetic resin. Alternatively, the bottom plate 720 may include a synthetic resin, and the sidewall 710 may include a metal. Alternatively, the side wall 710 and the bottom plate 720 may each include a synthetic resin. Alternatively, the side wall 710 and the bottom plate 720 may each include a metal.

본 실시예에서, 측벽(710)은 합성 수지를 포함하고 바닥판(720)은 금속을 포함한다. 바닥판(720)으로서 사용할 수 있는 금속의 예로서는 우수한 열 전도율을 갖는 구리, 알루미늄, 은 등을 들 수 있다.In this embodiment, sidewall 710 comprises a synthetic resin and bottom plate 720 comprises a metal. As an example of the metal which can be used as the bottom plate 720, copper, aluminum, silver, etc. which have the outstanding thermal conductivity are mentioned.

본 실시예에서, 측벽(710) 및 바닥판(720)을 포함하는 칩 수납 몸체(700)에 반도체 칩(662,664,666)들을 고정하기 위하여 바닥판(720) 및 반도체 칩(662,664,666)들 사이에는 접착 부재(650)가 배치된다. 접착 부재(650)는, 예를 들어, 에폭시 수지 또는 양면 접착 테이프일 수 있다. 접착 부재(650)는 반도체 칩(662,664,666)들의 하면 또는 바닥판(720)의 상면에 배치될 수 있다.In this embodiment, an adhesive member is provided between the bottom plate 720 and the semiconductor chips 662, 664, 666 to fix the semiconductor chips 662, 664, 666 to the chip receiving body 700 including the sidewalls 710 and the bottom plate 720. 650 is disposed. The adhesive member 650 may be, for example, an epoxy resin or a double-sided adhesive tape. The adhesive member 650 may be disposed on the bottom surface of the semiconductor chips 662, 664 and 666 or the top surface of the bottom plate 720.

복수개의 반도체 칩(662,664,666)들은 칩 수납 몸체(700)의 바닥판(720) 상에 배치된다. 복수개의 반도체 칩(662,664,666)들은 바닥판(720) 상에 매트릭스 형태로 배치될 수 있다. 본 실시예에서, 반도체 칩(662,664,666)들은 바닥판(720) 상에 3×1 행렬 또는 3×2 행렬 또는 3×3 행렬 형태로 배치될 수 있다. 본 실시예에서, 반도체 칩(662,664,666)들은 3×1 행렬 형태로 배치된다.The plurality of semiconductor chips 662, 664, and 666 are disposed on the bottom plate 720 of the chip receiving body 700. The plurality of semiconductor chips 662, 664, and 666 may be arranged in a matrix form on the bottom plate 720. In the present exemplary embodiment, the semiconductor chips 662, 664, and 666 may be disposed on the bottom plate 720 in a 3 × 1 matrix, a 3 × 2 matrix, or a 3 × 3 matrix. In this embodiment, the semiconductor chips 662, 664, 666 are arranged in a 3x1 matrix.

이하, 바닥판(720) 상에 배치된 반도체 칩(662,664,666)들 중 중앙 부분에 배치된 반도체 칩은 제1 반도체 칩(662)으로서 정의되고, 제1 반도체 칩(662)의 양쪽에 각각 배치된 반도체 칩(664,666)들은 각각 제2 반도체 칩(664) 및 제3 반도체 칩(666)으로서 정의된다. 제1 반도체 칩(662)은 제1 본딩 패드(663)를 갖고, 제2 반도체 칩(664)은 제2 본딩 패드(665)를 갖고 제3 반도체 칩(666)은 제3 본딩 패드(667)를 포함한다.Hereinafter, the semiconductor chip disposed in the center of the semiconductor chips 662, 664, and 666 disposed on the bottom plate 720 is defined as the first semiconductor chip 662, and disposed on both sides of the first semiconductor chip 662, respectively. The semiconductor chips 664 and 666 are defined as the second semiconductor chip 664 and the third semiconductor chip 666, respectively. The first semiconductor chip 662 has a first bonding pad 663, the second semiconductor chip 664 has a second bonding pad 665 and the third semiconductor chip 666 has a third bonding pad 667. It includes.

본 실시예에서, 제1 내지 제3 반도체 칩(662,664,666)들은 모두 동일 종류의 반도체 칩일 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩(662,664,666)들 중 적어도 하나는 서로 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(662)은 시스템 반도체 칩이고, 제2 및 제3 반도체 칩(664,666)들은 메모리 반도체 칩일 수 있다.In the present embodiment, all of the first to third semiconductor chips 662, 664, and 666 may be the same kind of semiconductor chip. Alternatively, at least one of the first to third semiconductor chips 662, 664, 666 may be a different kind of semiconductor chip. For example, the first semiconductor chip 662 may be a system semiconductor chip, and the second and third semiconductor chips 664 and 666 may be memory semiconductor chips.

재배선(830,840,850)들은 제1 내지 제3 반도체 칩(662,664,666)들의 제1 내 지 제3 본딩 패드(663,665,667)들에 각각 전기적으로 연결된다. 이하, 제1 본딩 패드(663)에 전기적으로 연결된 재배선들은 제1 재배선(830)들로서 정의되고, 제2 본딩 패드(665)에 전기적으로 연결된 재배선들은 제2 재배선(840)들로서 정의되고, 제3 본딩 패드(667)에 전기적으로 연결된 재배선들은 제3 재배선(850)들로서 정의된다.The redistributions 830, 840, and 850 are electrically connected to the first to third bonding pads 663, 665, and 667 of the first to third semiconductor chips 662, 664, and 666, respectively. Hereinafter, redistribution electrically connected to the first bonding pads 663 is defined as the first redistributions 830, and redistributions electrically connected to the second bonding pads 665 are defined as the second redistributions 840. The redistribution electrically connected to the third bonding pads 667 is defined as the third redistributions 850.

제1 재배선(830)들은 각각 제1 및 제2 반도체 칩(664,666)의 상면으로 연장되고, 제2 및 제3 재배선(840,850)들은 각각 칩 수납 몸체(700)의 측벽(710)으로 연장된다.The first redistributions 830 extend to the top surfaces of the first and second semiconductor chips 664 and 666, respectively, and the second and third redistributions 840 and 850 respectively extend to the sidewalls 710 of the chip receiving body 700. do.

제1 및 제3 재배선(830,840,850)들은 솔더 레지스트 패턴(830)에 의하여 덮이고, 솔더 레지스트 패턴(830)에는 제1 및 제3 재배선(830,840,850)들을 노출하는 개구들을 갖는다.The first and third redistributions 830, 840, 850 are covered by the solder resist pattern 830, and the solder resist pattern 830 has openings that expose the first and third redistributions 830, 840, 850.

솔더 레지스트 패턴(830)들의 각 개구들에 의하여 노출된 제1 및 제3 재배선(830,840,850)들에는 솔더와 같은 저융점 금속을 포함하는 접속 부재(855)가 배치된다.In the first and third redistributions 830, 840 and 850 exposed by the openings of the solder resist patterns 830, a connection member 855 including a low melting metal such as solder is disposed.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.

도 3을 참조하면, 반도체 패키지(900)는 반도체 칩(672,674,676)들, 칩 수납 몸체(700) 및 재배선(860,870,880)들을 포함한다. 이에 더하여 반도체 패키지(900)는 솔더 레지스트 패턴(830) 및 접속 부재(885)를 더 포함할 수 있다.Referring to FIG. 3, the semiconductor package 900 includes semiconductor chips 672, 674, 676, a chip accommodating body 700, and redistribution 860, 870, 880. In addition, the semiconductor package 900 may further include a solder resist pattern 830 and a connection member 885.

칩 수납 몸체(700)는 측벽(710) 및 바닥판(720)을 포함한다. 칩 수납 몸 체(700)의 측벽(710) 및 바닥판(720)은 반도체 칩(672,674,676)들을 수납하기 위한 수납공간을 형성한다.The chip receiving body 700 includes a side wall 710 and a bottom plate 720. The sidewalls 710 and the bottom plate 720 of the chip housing body 700 form a storage space for accommodating the semiconductor chips 672, 674, and 676.

본 실시예에서, 바닥판(720)은, 예를 들어, 직사각형 형상을 갖고, 측벽(710)은 바닥판(720)의 에지를 따라 배치된다. 본 실시예에서, 바닥판(720)의 측면들은, 예를 들어, 측벽(710)의 내측면 상에 배치된다.In the present embodiment, the bottom plate 720 has a rectangular shape, for example, and the side wall 710 is disposed along the edge of the bottom plate 720. In this embodiment, the sides of the bottom plate 720 are disposed, for example, on the inner side of the side wall 710.

본 실시예에서, 측벽(710) 및 바닥판(720)은 금속 및 합성수지들 중 어느 하나일 수 있다. 예를 들어, 바닥판(720)은 금속을 포함하고, 측벽(710)은 합성수지를 포함할 수 있다. 이와 다르게, 바닥판(720)은 합성 수지를 포함하고, 측벽(710)은 금속을 포함할 수 있다. 이와 다르게, 측벽(710) 및 바닥판(720)은 각각 합성수지를 포함할 수 있다. 이와 다르게, 측벽(710) 및 바닥판(720)은 각각 금속을 포함할 수 있다.In the present embodiment, the side wall 710 and the bottom plate 720 may be any one of metal and synthetic resin. For example, the bottom plate 720 may include a metal, and the sidewall 710 may include a synthetic resin. Alternatively, the bottom plate 720 may include a synthetic resin, and the sidewall 710 may include a metal. Alternatively, the side wall 710 and the bottom plate 720 may each include a synthetic resin. Alternatively, the side wall 710 and the bottom plate 720 may each include a metal.

본 실시예에서, 측벽(710) 및 바닥판(720)은 금속을 포함할 수 있다. 바닥판(720)으로서 사용할 수 있는 금속의 예로서는 우수한 열 전도율을 갖는 구리, 알루미늄, 은 등을 들 수 있다.In the present embodiment, the side wall 710 and the bottom plate 720 may include metal. As an example of the metal which can be used as the bottom plate 720, copper, aluminum, silver, etc. which have the outstanding thermal conductivity are mentioned.

본 실시예에서, 측벽(710) 및 바닥판(720)을 포함하는 칩 수납 몸체(700)에 반도체 칩(672)을 고정하기 위하여 바닥판(720) 및 반도체 칩(672)들 사이에는 접착 부재(650)가 배치된다. 접착 부재(650)는, 예를 들어, 에폭시 수지 또는 양면 접착 테이프일 수 있다. 접착 부재(650)는 반도체 칩(672)의 하면 또는 바닥판(720)의 상면에 배치될 수 있다.In this embodiment, the adhesive member is disposed between the bottom plate 720 and the semiconductor chip 672 to secure the semiconductor chip 672 to the chip housing body 700 including the side wall 710 and the bottom plate 720. 650 is disposed. The adhesive member 650 may be, for example, an epoxy resin or a double-sided adhesive tape. The adhesive member 650 may be disposed on the bottom surface of the semiconductor chip 672 or the top surface of the bottom plate 720.

복수개의 반도체 칩(672,674,676)들은 칩 수납 몸체(700)의 바닥판(720) 상 에 배치된다. 이하, 바닥판(720) 상에 배치된 반도체 칩(662,664,666)들은 각각 제1 내지 제3 반도체 칩(672,674,676)들로서 정의된다.The plurality of semiconductor chips 672, 674, 676 are disposed on the bottom plate 720 of the chip receiving body 700. Hereinafter, the semiconductor chips 662, 664, and 666 disposed on the bottom plate 720 are defined as the first to third semiconductor chips 672, 674, and 676, respectively.

제1 반도체 칩(672)은 접착 부재(650) 상에 배치되고, 제2 반도체 칩(674)은 제1 반도체 칩(672) 상에 배치되고, 제3 반도체 칩(676)은 제2 반도체 칩(674) 상에 배치된다.The first semiconductor chip 672 is disposed on the adhesive member 650, the second semiconductor chip 674 is disposed on the first semiconductor chip 672, and the third semiconductor chip 676 is the second semiconductor chip. Disposed on 674.

제1 반도체 칩(672)은 제1 본딩 패드(673)를 갖고, 제2 반도체 칩(674)은 제2 본딩 패드(675)를 갖고 제3 반도체 칩(676)은 제3 본딩 패드(677)를 포함한다.The first semiconductor chip 672 has a first bonding pad 673, the second semiconductor chip 674 has a second bonding pad 675, and the third semiconductor chip 676 has a third bonding pad 677. It includes.

또한, 제1 반도체 칩(672)은 제1 관통 전극(672a)을 갖고, 제2 반도체 칩(674)은 제2 관통 전극(674a)을 갖고 제3 반도체 칩(676)은 제3 관통 전극(677a)을 포함한다. 본 실시예에서, 제1 내지 제3 관통 전극(672a,674a,676a)들은 동일한 위치에 배치된다.In addition, the first semiconductor chip 672 has a first through electrode 672a, the second semiconductor chip 674 has a second through electrode 674a, and the third semiconductor chip 676 has a third through electrode ( 677a). In the present embodiment, the first through third through electrodes 672a, 674a, and 676a are disposed at the same position.

본 실시예에서, 제1 내지 제3 반도체 칩(672,674,676)들은 모두 동일 종류의 반도체 칩일 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩(672,674,676)들 중 적어도 하나는 서로 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(672)은 시스템 반도체 칩이고, 제2 및 제3 반도체 칩(674,676)들은 메모리 반도체 칩일 수 있다.In the present embodiment, all of the first to third semiconductor chips 672, 674 and 676 may be the same kind of semiconductor chip. Alternatively, at least one of the first to third semiconductor chips 672, 674, 676 may be a different kind of semiconductor chip. For example, the first semiconductor chip 672 may be a system semiconductor chip, and the second and third semiconductor chips 674 and 676 may be memory semiconductor chips.

재배선(860,870,880)들은 제1 내지 제3 반도체 칩(672,674,676)들의 제1 내지 제3 본딩 패드(673,675,677)들 및 제1 내지 제3 관통 전극(672a,674a,676a)들에 전기적으로 연결된다. 이하, 제1 본딩 패드(673) 및 제1 관통 전극(672a)들과 전기적으로 연결된 재배선들은 제1 재배선(860)들로서 정의되고, 제2 본딩 패드(675) 및 제2 관통 전극(674a)과 전기적으로 연결된 재배선들은 제2 재배선(870)들로서 정의되고, 제3 본딩 패드(677) 및 제3 관통 전극(676a)과 전기적으로 연결된 재배선들은 제3 재배선(850)들로서 정의된다.The redistributions 860, 870 and 880 are electrically connected to the first to third bonding pads 673, 675 and 677 and the first to third through electrodes 672a, 674a and 676a of the first to third semiconductor chips 672, 674 and 676. Hereinafter, the redistribution lines electrically connected to the first bonding pads 673 and the first through electrodes 672a are defined as the first redistribution lines 860, and the second bonding pads 675 and the second through electrodes 674a are formed. Redistribution electrically connected to the third wiring line 870 is defined as the second redistribution lines 870, and redistribution lines electrically connected to the third bonding pad 677 and the third through electrode 676a are defined as the third redistribution lines 850. do.

제1 관통 전극(672a)과 전기적으로 연결된 제1 재배선(860)은 제2 재배선(870)과 전기적으로 연결된 제2 관통 전극(674a)과 전기적으로 연결된다. 또한, 제2 재배선(870)은 제3 재배선(880)과 전기적으로 연결된 제3 관통 전극(676a)과 전기적으로 연결된다. 한편, 제3 재배선(880)들은 각각 칩 수납 몸체(700)의 측벽(710)으로 연장된다.The first redistribution 860 electrically connected to the first through electrode 672a is electrically connected to the second through electrode 674a electrically connected to the second redistribution 870. In addition, the second redistribution 870 is electrically connected to the third through electrode 676a electrically connected to the third redistribution 880. Meanwhile, the third redistribution lines 880 extend to the sidewalls 710 of the chip receiving body 700, respectively.

솔더 레지스트 패턴(830)은 측벽(710)으로 연장된 제3 재배선(880)을 덮고, 솔더 레지스트 패턴(830)은 제3 재배선(880)의 일부를 노출하는 개구들을 갖는다.The solder resist pattern 830 covers the third redistribution 880 extending to the sidewall 710, and the solder resist pattern 830 has openings exposing a portion of the third redistribution 880.

솔더와 같은 저융점 금속을 포함하는 접속 부재(855)는 솔더 레지스트 패턴(830)들의 각 개구들에 의하여 노출된 제3 재배선(880)들과 전기적으로 접속된다.The connection member 855 including a low melting point metal such as solder is electrically connected to the third redistributions 880 exposed by respective openings of the solder resist patterns 830.

본 실시예에 의하면, 적층 된 반도체 칩으로부터 발생 된 다량의 열을 칩 수납 몸체(700)의 바닥판(720) 및 측벽(710)을 통해 외부로 전달함으로써 반도체 패키지(900)의 데이터 처리 속도는 보다 향상된다.According to the present embodiment, a large amount of heat generated from the stacked semiconductor chips is transferred to the outside through the bottom plate 720 and the sidewall 710 of the chip accommodating body 700 so that the data processing speed of the semiconductor package 900 may be increased. Is improved.

도 4 내지 도 19들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.4 to 19 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 4는 본 발명에 따른 반도체 패키지의 바닥판을 도시한 평면도이다. 도 5는 도 4의 I-I' 선을 따라 절단한 단면도이다.4 is a plan view showing a bottom plate of a semiconductor package according to the present invention. FIG. 5 is a cross-sectional view taken along the line II ′ of FIG. 4.

도 4 및 도 5를 참조하면, 반도체 패키지를 제조하기 위하여 바닥판(701)이 마련된다. 본 실시예에서, 바닥판(701)은, 평면상에서 보았을 때, 원판 형상을 갖는다. 예를 들어, 바닥판(701)은 웨이퍼(wafer)와 실질적으로 동일한 형상을 갖는다. 본 실시예에서, 바닥판(701)으로서 사용될 수 있는 물질의 예로서는 우수한 열전도율을 갖는 금속, 예를 들면, 알루미늄, 알루미늄 합금, 구리 및 구리 합금 등을 들 수 있다. 이와 다르게, 바닥판(701)은 합성 수지를 포함할 수 있다.4 and 5, a bottom plate 701 is provided to manufacture a semiconductor package. In the present embodiment, the bottom plate 701 has a disc shape when viewed in plan. For example, the bottom plate 701 has substantially the same shape as a wafer. In this embodiment, examples of materials that can be used as the bottom plate 701 include metals having excellent thermal conductivity, such as aluminum, aluminum alloys, copper and copper alloys, and the like. Alternatively, the bottom plate 701 may include a synthetic resin.

도 6은 도 4에 도시된 바닥판에 관통홀을 형성한 것을 도시한 평면도이다. 도 7은 도 6의 II-II' 선을 따라 절단한 단면도이다.FIG. 6 is a plan view illustrating a through hole formed in the bottom plate illustrated in FIG. 4. FIG. 7 is a cross-sectional view taken along the line II-II 'of FIG. 6.

도 6 및 도 7을 참조하면, 바닥판(701) 중 후술 될 격벽이 형성될 영역(702)에는 관통홀(703)들이 상호 인접하게 형성될 수 있다. 영역(702)은 바닥판(701) 상에 격자 형태로 형성된다. 상호 인접하게 배치된 관통홀(703)들은, 예를 들어, 영역(702) 내에 프레스 공정에 의하여 형성될 수 있고, 관통홀(703)들은, 평면상에서 보았을 때, 장공 형상을 갖는다.6 and 7, through holes 703 may be formed adjacent to each other in the region 702 in which the partition wall, which will be described later, is formed in the bottom plate 701. Region 702 is formed in a lattice form on bottom plate 701. The through holes 703 disposed adjacent to each other may be formed by, for example, a pressing process in the region 702, and the through holes 703 have a long hole shape when viewed in plan view.

도 8은 도 6에 도시된 바닥판에 형성된 격벽을 도시한 평면도이다. 도 9는 도 8의 III-III' 선을 따라 절단한 단면도이다.FIG. 8 is a plan view illustrating a partition wall formed on the bottom plate illustrated in FIG. 6. FIG. 9 is a cross-sectional view taken along the line III-III ′ of FIG. 8.

도 8 및 도 9를 참조하면, 바닥판에 도 6에 도시된 바와 같이 관통홀(702)들이 형성된 후, 도 6에 도시된 영역(702)을 따라서 격벽(715)이 형성된다. 격벽(715)은 바닥판(701)의 상면으로부터 소정 높이로 형성되고 이로 인해 바닥판(701) 상에는 수납공간이 형성된다. 본 실시예에서, 격벽(715)은 금형에 합성 수지를 제공하여 형성될 수 있다. 격벽(715)은, 평면상에서 보았을 때, 격자 형상을 가질 수 있고, 격벽(715)은 관통홀(703)에 의하여 바닥판(701)을 관통한다. 이로 인해 격벽(715)의 내측면은 바닥판(701)의 측면 상에 배치된다. 이와 다르게, 격벽(715)은 직육면체 형상을 갖는 금속판을 격자 형상으로 배치하여 형성될 수 있다.8 and 9, after the through holes 702 are formed in the bottom plate as illustrated in FIG. 6, the partition wall 715 is formed along the region 702 illustrated in FIG. 6. The partition wall 715 is formed at a predetermined height from an upper surface of the bottom plate 701, and thus an accommodation space is formed on the bottom plate 701. In the present embodiment, the partition 715 may be formed by providing a synthetic resin to the mold. The partition wall 715 may have a lattice shape when viewed in plan view, and the partition wall 715 penetrates the bottom plate 701 by the through hole 703. As a result, the inner surface of the partition wall 715 is disposed on the side surface of the bottom plate 701. Alternatively, the partition wall 715 may be formed by arranging a metal plate having a rectangular parallelepiped shape in a lattice shape.

격자 형상을 갖는 격벽(715)에 의하여 바닥판(701)은 복수개로 구분되어 바닥판(701) 상에는 복수개의 칩 실장 영역(704)들이 형성된다.The bottom plate 701 is divided into a plurality of partition walls 715 having a lattice shape, and a plurality of chip mounting regions 704 are formed on the bottom plate 701.

도 10은 도 8에 도시된 칩 실장 영역에 접착 부재를 형성한 것을 도시한 평면도이다. 도 11은 도 10의 IV-IV' 선을 따라 절단한 단면도이다.FIG. 10 is a plan view illustrating an adhesive member formed in the chip mounting region illustrated in FIG. 8. FIG. 11 is a cross-sectional view taken along the line IV-IV ′ of FIG. 10.

도 10 및 도 11을 참조하면, 바닥판(701) 상에 격벽(715)이 형성된 후, 격벽(715)에 의하여 구분된 각 칩 실장 영역(704)과 대응하는 바닥판(701) 상에는 각각 접착 부재(650)가 배치된다. 접착 부재(650)는 접착 테이프 또는 에폭시를 포함하는 유동성 접착제일 수 있다. 이와 다르게, 접착 부재(650)는 각 칩 실장 영역(704)에 배치되는 후술 될 반도체 칩의 후면 상에 배치될 수 있다.10 and 11, after the partition wall 715 is formed on the bottom plate 701, each chip mounting area 704 separated by the partition wall 715 and the corresponding bottom plate 701 are bonded to each other. Member 650 is disposed. The adhesive member 650 may be a flowable adhesive including an adhesive tape or an epoxy. Alternatively, the adhesive member 650 may be disposed on the rear surface of the semiconductor chip, which will be described later, disposed in each chip mounting region 704.

도 12는 도 11에 도시된 칩 실장 영역에 반도체 칩을 배치한 것을 도시한 평면도이다. 도 13은 도 12의 V-V' 선을 따라 절단한 단면도이다.FIG. 12 is a plan view illustrating a semiconductor chip disposed in the chip mounting region illustrated in FIG. 11. FIG. 13 is a cross-sectional view taken along the line VV ′ of FIG. 12.

도 12 및 도 13을 참조하면, 바닥판(701) 상에 배치된 격벽(715)에 의하여 형성된 각 칩 실장 영역(704)에는 각각 반도체 칩(600)이 배치된다. 반도체 칩(600)은 상면(610), 상면(610)과 마주하는 하면(620) 및 상면(610)과 하면(620)을 연결하는 측면(630)을 포함한다. 반도체 칩(600)은, 예를 들어, 직육면체 형상을 갖는다.12 and 13, a semiconductor chip 600 is disposed in each chip mounting region 704 formed by the partition wall 715 disposed on the bottom plate 701. The semiconductor chip 600 includes an upper surface 610, a lower surface 620 facing the upper surface 610, and a side surface 630 connecting the upper surface 610 and the lower surface 620. The semiconductor chip 600 has a rectangular parallelepiped shape, for example.

반도체 칩(600)의 상면(610)에는 본딩 패드(640)들이 배치된다. 예를 들어, 본딩 패드(640)들은 반도체 칩(600)의 상면(610)의 중앙부에 배치될 수 있다.Bonding pads 640 are disposed on an upper surface 610 of the semiconductor chip 600. For example, the bonding pads 640 may be disposed in the center portion of the upper surface 610 of the semiconductor chip 600.

반도체 칩(600)의 하면(620)은 바닥판(701) 상에 배치되고, 반도체 칩(600)의 하면(620)은 접착 부재(650)와 접착되고, 본 실시예에서, 격벽(715)은 반도체 칩(600)의 상면(610)으로부터 소정 높이로 돌출된다.The lower surface 620 of the semiconductor chip 600 is disposed on the bottom plate 701, and the lower surface 620 of the semiconductor chip 600 is bonded to the adhesive member 650, and in this embodiment, the partition wall 715 Is protruded to a predetermined height from the upper surface 610 of the semiconductor chip 600.

도 14는 도 12에 도시된 반도체 칩의 상면을 덮는 절연막을 도시한 평면도이다. 도 15는 도 14의 VI-VI' 선을 따라 절단한 단면도이다.FIG. 14 is a plan view illustrating an insulating layer covering the upper surface of the semiconductor chip illustrated in FIG. 12. FIG. 15 is a cross-sectional view taken along the line VI-VI 'of FIG. 14.

도 14 및 도 15를 참조하면, 각 반도체 칩(600)들이 접착 부재(650) 상에 부착된 후, 각 반도체 칩(600)들 상에는 절연물이 도포 되어 각 반도체 칩(600)들의 상면(610)을 덮는 절연막(660)이 형성된다.14 and 15, after each of the semiconductor chips 600 is attached onto the adhesive member 650, an insulating material is coated on each of the semiconductor chips 600 so that the top surface 610 of each semiconductor chip 600 is applied. An insulating film 660 covering the gap is formed.

절연막(660)을 형성하기 위하여 각 반도체 칩(600)들의 상면(610)에는 유동성 절연 물질(665)이 배치되고, 유동성 절연 물질(665)은 스크래이퍼(667)에 의하여 펴지고, 이로 인해 반도체 칩(600)들의 상면(610) 상에는 절연막(660)이 형성된다. 본 실시예에서, 바닥판(701), 접착 부재(650), 반도체 칩(600) 및 절연막(660)을 합한 두께는 격벽(715)의 높이와 실질적으로 동일할 수 있다. 본 실시예에서, 절연막(660)은 반도체 칩(660)들 뿐만 아니라 격벽(701) 상에도 형성될 수 있다.In order to form the insulating layer 660, a flowable insulating material 665 is disposed on the top surface 610 of each of the semiconductor chips 600, and the flowable insulating material 665 is stretched by the scraper 667. An insulating film 660 is formed on the upper surface 610 of the 600. In this embodiment, the thickness of the bottom plate 701, the adhesive member 650, the semiconductor chip 600, and the insulating film 660 may be substantially the same as the height of the partition wall 715. In this embodiment, the insulating film 660 may be formed on the partition wall 701 as well as the semiconductor chips 660.

도 16은 도 14에 도시된 절연막을 패터닝 한 것을 도시한 단면도이다. 도 17은 도 16의 VII-VII' 선을 따라 절단한 단면도이다.16 is a cross-sectional view illustrating the patterning of the insulating film illustrated in FIG. 14. FIG. 17 is a cross-sectional view taken along the line VII-VII ′ of FIG. 16.

도 16 및 도 17을 참조하면, 반도체 칩(600) 상에 형성된 절연막(660)을 패터닝하여 본딩 패드(640)들을 노출하는 개구가 형성된다.16 and 17, an opening for exposing the bonding pads 640 is formed by patterning the insulating layer 660 formed on the semiconductor chip 600.

도 18은 도 17에 도시된 반도체 칩 상에 배치된 재배선, 솔더 레지스트 패턴 및 접속 부재를 도시한 단면도이다.FIG. 18 is a cross-sectional view illustrating a redistribution line, a solder resist pattern, and a connection member disposed on the semiconductor chip illustrated in FIG. 17.

도 18을 참조하면, 반도체 칩(600) 및 격벽(701) 상에는 재배선(800)이 형성된다. 본 실시예에서, 재배선(800)의 한쪽 단부는 반도체 칩(600)의 본딩 패드(640)와 전기적으로 연결되고, 재배선(800)의 한쪽 단부와 대향 하는 다른쪽 단부는 격벽(715)의 상면으로 연장된다.Referring to FIG. 18, a redistribution 800 is formed on the semiconductor chip 600 and the partition wall 701. In this embodiment, one end of the redistribution 800 is electrically connected to the bonding pad 640 of the semiconductor chip 600, and the other end of the redistribution 800 facing the one end of the redistribution 800 is partition wall 715. Extends to the top of the surface.

솔더 레지스트 패턴(830)은 반도체 칩(600)의 상면 및 격벽(715)의 상면을 덮고, 솔더 레지스트 패턴(830)은 패터닝 되어, 반도체 칩(600)의 상면에 대응하는 재배선(800)의 제1 재배선부 및 격벽(715)의 상면과 대응하는 재배선(800)의 제2 재배선부를 노출하는 개구들이 각각 형성된다.The solder resist pattern 830 covers the top surface of the semiconductor chip 600 and the top surface of the partition wall 715, and the solder resist pattern 830 is patterned to form the redistribution line 800 corresponding to the top surface of the semiconductor chip 600. Openings exposing the second redistribution portion of the redistribution line 800 corresponding to the upper surface of the first redistribution portion and the partition wall 715 are formed.

솔더 레지스트 패턴(830)이 패터닝 되어 개구들이 형성된 후, 솔더 레지스트 패턴(830)의 개구에 의하여 노출된 제1 및 제2 재배선부에는 각각 접속 부재(835)가 접속된다.After the solder resist pattern 830 is patterned to form openings, the connection member 835 is connected to the first and second redistribution portions exposed by the opening of the solder resist pattern 830, respectively.

도 19는 도 18에 도시된 격벽들을 절단하여 반도체 패키지를 형성한 것을 도시한 단면도이다.FIG. 19 is a cross-sectional view of a semiconductor package formed by cutting the partitions illustrated in FIG. 18.

도 19를 참조하면, 반도체 칩(600)의 재배선(800)에 접속 부재(835)가 배치된 후, 격벽(701)은 절단되어 바닥판(720) 및 측벽(710)을 갖는 반도체 패키지(900)가 제조된다.Referring to FIG. 19, after the connection member 835 is disposed on the redistribution 800 of the semiconductor chip 600, the partition wall 701 is cut to have a semiconductor package having a bottom plate 720 and sidewalls 710. 900) is made.

비록 본 실시예에 따른 반도체 패키지의 제조 방법에서는 격벽(701)에 의하여 형성된 하나의 칩 실장 영역(704) 마다 하나의 반도체 칩(600)이 배치되는 기술 이 개시되어 있지만, 이와 다르게, 도 2에 도시된 바와 같이 하나의 칩 실장 영역에 복수개의 반도체 칩(662,664,666)들을 매트릭스 형태로 배치하여도 무방하다.Although the method of manufacturing the semiconductor package according to the present exemplary embodiment discloses a technique in which one semiconductor chip 600 is disposed for each chip mounting region 704 formed by the partition wall 701, alternatively, FIG. As illustrated, a plurality of semiconductor chips 662, 664 and 666 may be arranged in a matrix in one chip mounting region.

하나의 칩 실장 영역에 복수개의 반도체 칩(662,664,666)들을 매트릭스 형태로 배치할 때, 각 반도체 칩(662,664,666)들은 동종 반도체 칩 또는 이종 반도체 칩일 수 있다.When the plurality of semiconductor chips 662, 664, 666 are arranged in a matrix form in one chip mounting area, each of the semiconductor chips 662, 664, 666 may be a homogeneous semiconductor chip or a heterogeneous semiconductor chip.

또한, 본 실시예에 따른 반도체 패키지의 제조 방법에서는 격벽(701)에 의하여 형성된 하나의 칩 실장 영역(704) 마다 하나의 반도체 칩(600)이 배치되는 기술이 개시되어 있지만, 이와 다르게, 도 3에 도시된 바와 같이 하나의 칩 실장 영역에 복수개의 반도체 칩(672,674,676)들을 적층하고, 각 반도체 칩(672,674,676)들을 관통 전극(672a,674a,676a)들로 연결하여도 무방하다. 하나의 칩 실장 영역에 복수개의 반도체 칩(672,674,676)들을 적층 할 때 칩 실장 영역에 반도체 칩들을 순차적으로 적층 하여도 무방하고, 복수개가 적층 된 반도체 칩들을 포함하는 반도체 칩 모듈을 칩 실장 영역에 배치하여도 무방하다.In addition, in the method of manufacturing a semiconductor package according to the present embodiment, a technique is disclosed in which one semiconductor chip 600 is disposed for each chip mounting region 704 formed by the partition wall 701. As shown in the drawing, a plurality of semiconductor chips 672, 674, 676 may be stacked in one chip mounting region, and the semiconductor chips 672, 674, 676 may be connected to the through electrodes 672a, 674a, 676a. When stacking a plurality of semiconductor chips (672, 674, 676) in one chip mounting region, semiconductor chips may be sequentially stacked in the chip mounting region, and a semiconductor chip module including a plurality of stacked semiconductor chips is disposed in the chip mounting region. You may.

하나의 칩 실장 영역에 복수개의 반도체 칩(672,674,676)들을 매트릭스 형태로 배치할 때, 각 반도체 칩(672,674,667)들은 동종 반도체 칩 또는 이종 반도체 칩일 수 있다.When the plurality of semiconductor chips 672, 674, 676 are arranged in a matrix form in one chip mounting area, each of the semiconductor chips 672, 674, 667 may be a homogeneous semiconductor chip or a heterogeneous semiconductor chip.

이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 사이즈가 지나치게 작아 접속 부재를 JEDEC 규정에 적합하게 형성하기 어려울 경우 반도체 칩의 측면을 감싸는 측벽을 형성하여 접속 부재를 JEDEC 규정에 적합하게 배치할 수 있도록 할 뿐만 아니라 반도체 칩의 하면에 열 전도율이 우수한 바닥판을 배치하여 반도체 칩 에서 발생 된 열을 신속하게 외부로 전달하여 반도체 칩의 동작 특성을 보다 향상시키는 효과를 갖는다.As described in detail above, when the size of the semiconductor chip is too small to form the connection member in compliance with the JEDEC regulations, the sidewalls surrounding the side surfaces of the semiconductor chip are formed so that the connection member can be disposed in accordance with the JEDEC regulations. In addition, a bottom plate having excellent thermal conductivity is disposed on the bottom surface of the semiconductor chip to quickly transfer heat generated from the semiconductor chip to the outside, thereby improving the operating characteristics of the semiconductor chip.

또한, 본 발명은 JEDEC에서 규정하고 있는 스탠다드 볼 레이 아웃을 만족할 뿐만 아니라 데이터를 고집적(high density) 및 데이터를 고속 처리하기 위해 요구되는 반도체 패키지의 접속 부재의 개수를 보다 증가시킬 수 있다.In addition, the present invention not only satisfies the standard ball layout defined by JEDEC, but also can increase the number of connecting members of the semiconductor package required for high density of data and high speed processing of data.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.

도 4 내지 도 19들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.4 to 19 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

Claims (30)

본딩 패드들을 갖는 반도체 칩;A semiconductor chip having bonding pads; 상기 반도체 칩을 수납하기 위한 수납공간을 형성하며, 측벽 및 상기 측벽과 연결되고 측면이 상기 측벽의 내측면 상에 배치된 바닥판을 포함하는 칩 수납 몸체; 및A chip accommodating body defining an accommodating space for accommodating the semiconductor chip, the chip accommodating body including a sidewall and a bottom plate connected to the sidewall and disposed on an inner side of the sidewall; And 한쪽 단부는 상기 본딩 패드에 전기적으로 접속되고, 상기 한쪽 단부와 대향 하는 다른쪽 단부는 상기 측벽의 상면으로 연장된 재배선;A redistribution line having one end electrically connected to the bonding pad and the other end facing the one end extending to an upper surface of the sidewall; 을 포함하는 반도체 패키지.Semiconductor package comprising a. 제1항에 있어서,The method of claim 1, 상기 재배선의 일부를 노출하는 개구를 갖는 솔더 레지스트 패턴을 더 포함하는 반도체 패키지.And a solder resist pattern having an opening that exposes a portion of the redistribution. 제2항에 있어서,The method of claim 2, 상기 개구는 상기 반도체 칩의 상면과 대응하는 상기 재배선의 제1 재배선부 및 상기 측벽의 상면과 대응하는 상기 재배선의 제2 재배선부를 각각 노출하는 것을 특징으로 하는 반도체 패키지.And wherein the opening exposes a first redistribution portion of the redistribution corresponding to an upper surface of the semiconductor chip and a second redistribution portion of the redistribution corresponding to an upper surface of the sidewall. 제3항에 있어서,The method of claim 3, 노출된 상기 제1 및 제2 재배선부들에 각각 전기적으로 접속된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a connection member electrically connected to the exposed first and second redistribution portions, respectively. 삭제delete 제1항에 있어서,The method of claim 1, 상기 바닥판 및 측벽은 금속 및 합성수지 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.The bottom plate and the side wall comprises any one of a metal and a synthetic resin. 제1항에 있어서,The method of claim 1, 상기 반도체 칩 및 상기 바닥판 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a bonding member interposed between the semiconductor chip and the bottom plate. 제1항에 있어서,The method of claim 1, 상기 반도체 칩의 상면에 형성된 본딩 패드를 노출하는 개구를 갖는 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.And an insulating film having an opening exposing a bonding pad formed on an upper surface of the semiconductor chip. 제8항에 있어서,The method of claim 8, 상기 바닥판, 상기 반도체 칩 및 상기 절연막의 두께의 합은 상기 측벽의 높 이와 동일한 것을 특징으로 하는 반도체 패키지.The sum of the thicknesses of the bottom plate, the semiconductor chip and the insulating film is equal to the height of the side wall. 제1항에 있어서,The method of claim 1, 적어도 2 개의 상기 반도체 칩들은 상기 수납공간의 상기 바닥판 상에 매트릭스 형태로 배치되는 것을 특징으로 하는 반도체 패키지.At least two semiconductor chips are arranged in a matrix form on the bottom plate of the storage space. 제10항에 있어서,The method of claim 10, 적어도 2 개의 상기 반도체 칩들은 동종 반도체 칩들인 것을 특징으로 하는 반도체 패키지.At least two of the semiconductor chips are homogeneous semiconductor chips. 제10항에 있어서,The method of claim 10, 적어도 2 개의 상기 반도체 칩들은 서로 다른 이종 반도체 칩들인 것을 특징으로 하는 반도체 패키지.At least two of the semiconductor chips are different hetero semiconductor chips. 제10항에 있어서,The method of claim 10, 적어도 2 개의 상기 각 반도체 칩들의 각 본딩 패드들은 상기 재배선에 의하여 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.Wherein each bonding pad of at least two of said semiconductor chips is electrically connected by said redistribution. 제1항에 있어서,The method of claim 1, 상기 수납공간 내에는 적어도 2 개의 상기 반도체 칩들이 상기 바닥판 상에 적층되고, 상기 각 반도체 칩들은 상기 재배선과 전기적으로 접속된 관통 전극에 의하여 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.At least two semiconductor chips are stacked on the bottom plate in the storage space, and each of the semiconductor chips is electrically connected by a through electrode electrically connected to the redistribution line. 제14항에 있어서,The method of claim 14, 상기 각 반도체 칩들은 동종 반도체 칩들인 것을 특징으로 하는 반도체 패키지.Wherein each of the semiconductor chips is a homogeneous semiconductor chip. 제14항에 있어서,The method of claim 14, 상기 각 반도체 칩들은 이종 반도체 칩들인 것을 특징으로 하는 반도체 패키지.Each of the semiconductor chips is a semiconductor package, characterized in that the hetero semiconductor chips. 격벽 형성 영역을 갖는 바닥판의 상기 격벽 형성 영역에 프레스 가공에 의하여 관통홀을 형성하는 단계; Forming a through hole in the partition forming region of the bottom plate having the partition forming region by press working; 상기 관통홀이 형성된 바닥판 상에 상기 관통홀에 의해 바닥판을 관통하여 내측면이 상기 바닥판의 측면 상에 배치되는 격자 형상의 격벽들을 형성해서 수납공간들을 형성하는 단계; Forming storage spaces by penetrating the bottom plate by the through hole on the bottom plate on which the through hole is formed, and forming barrier ribs having an inner surface disposed on a side surface of the bottom plate; 상기 각 수납공간들에 본딩 패드들을 갖는 반도체 칩을 각각 배치하는 단계;Disposing semiconductor chips having bonding pads in the respective storage spaces; 상기 각 본딩 패드들에 한쪽 단부가 전기적으로 연결되고, 상기 한쪽 단부와 대향 하는 다른쪽 단부는 상기 격벽들로 연장된 재배선을 형성하는 단계; 및One end is electrically connected to the respective bonding pads, and the other end opposite to the one end forms a redistribution extending to the partition walls; And 복수개의 반도체 칩들을 개별화하기 위해 상기 격벽 및 상기 바닥판을 절단하는 단계;Cutting the partition and the bottom plate to individualize a plurality of semiconductor chips; 를 포함하는 반도체 패키지의 제조 방법.Method of manufacturing a semiconductor package comprising a. 제17항에 있어서, 상기 재배선을 형성하는 단계 이후,The method of claim 17, wherein after forming the redistribution, 상기 격벽 및 상기 반도체 칩을 덮고, 상기 재배선의 일부를 노출하는 개구를 갖는 솔더 레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And forming a solder resist pattern covering the barrier rib and the semiconductor chip and having an opening exposing a portion of the redistribution. 제17항에 있어서,The method of claim 17, 상기 바닥판은 원판 형상을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.And the bottom plate has a disc shape. 삭제delete 제17항에 있어서,The method of claim 17, 상기 바닥판 및 상기 격벽은 금속 및 합성수지 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The bottom plate and the partition wall is a method of manufacturing a semiconductor package, characterized in that formed of any one of metal and synthetic resin. 제17항에 있어서,The method of claim 17, 상기 반도체 칩들을 상기 바닥판 상에 배치하는 단계는 상기 반도체 칩 및 상기 바닥판 중 적어도 하나에 접착 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Disposing the semiconductor chips on the bottom plate comprises forming an adhesive member on at least one of the semiconductor chip and the bottom plate. 제17항에 있어서,The method of claim 17, 상기 재배선을 형성하는 단계 이전에 유동성 절연 물질을 상기 반도체 칩에 배치하여 상기 반도체 칩을 덮는 절연막을 형성하는 단계; 및Disposing a flowable insulating material on the semiconductor chip prior to forming the redistribution to form an insulating film covering the semiconductor chip; And 상기 절연막을 패터닝하여 상기 본딩 패드를 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And patterning the insulating film to expose the bonding pads. 제17항에 있어서, 상기 격벽에 의하여 형성된 상기 각 수납공간 내에 반도체 칩들을 배치하는 단계에서,The method of claim 17, wherein in the storing of the semiconductor chips in each of the storage spaces formed by the barrier ribs, 상기 각 수납공간 내에는 적어도 2 개의 반도체 칩들이 상기 바닥판 상에 매트릭스 형태로 배치되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The semiconductor package manufacturing method of claim 2, wherein at least two semiconductor chips are arranged in a matrix form on the bottom plate. 제24항에 있어서,The method of claim 24, 상기 각 반도체 칩들은 동종 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.Wherein each of the semiconductor chips is a homogeneous semiconductor chip. 제24항에 있어서,The method of claim 24, 상기 각 반도체 칩들은 이종 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.Wherein each of the semiconductor chips is a heterogeneous semiconductor chip. 제17항에 있어서, 상기 격벽에 의하여 형성된 상기 각 수납공간 내에 반도체 칩들을 배치하는 단계에서,The method of claim 17, wherein in the storing of the semiconductor chips in each of the storage spaces formed by the barrier ribs, 상기 반도체 칩들은 적어도 2 개가 상기 바닥판 상에 순차적으로 수직 하게 배치되고, 적층 된 상기 각 반도체 칩들은 관통 전극에 의하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.Wherein at least two semiconductor chips are vertically disposed on the bottom plate, and the stacked semiconductor chips are electrically connected by through electrodes. 제27항에 있어서,The method of claim 27, 상기 각 반도체 칩들은 동종 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.Wherein each of the semiconductor chips is a homogeneous semiconductor chip. 제27항에 있어서,The method of claim 27, 상기 각 반도체 칩들은 이종 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.Wherein each of the semiconductor chips is a heterogeneous semiconductor chip. 제27항에 있어서, 상기 격벽에 의하여 형성된 상기 각 수납공간들 내에 반도체 칩들을 배치하는 단계는,The method of claim 27, wherein disposing semiconductor chips in each of the storage spaces formed by the barrier rib, 상기 격벽에 의하여 형성된 각 수납공간들 내에 관통 전극에 의하여 전기적으로 접속된 복수개의 반도체 칩들을 포함하는 반도체 칩 모듈을 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And disposing a semiconductor chip module including a plurality of semiconductor chips electrically connected by through electrodes in respective storage spaces formed by the barrier ribs.
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