KR101013483B1 - 반도체 장치의 제조 방법 - Google Patents

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시로우 오자키
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에이 야노
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Abstract

본 발명은 실리카계 절연막을 이용한 반도체 장치의 제조 방법에 관한 것으로, 드라이 에칭의 손상에 기인하는 유전율 증가를 회복하고, 대기 방치에 의한 유전율 증가를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판(100) 상에, 실리카계 절연 재료의 절연막(102)을 형성하고, 절연막(102)을 드라이 에칭에 의해 가공하며, 가공한 절연막(102)에 실란 화합물을 작용시킴으로써, 드라이 에칭의 손상에 의해 절연막(102) 내에 도입된 Si-OH 결합에 실란 화합물을 반응시켜 소수화하고, 절연막(102)에 광 조사 또는 전자선 조사를 행함으로써, 실란 화합물과 반응하지 않은 Si-OH 결합을 축합시킨다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 실리카계 절연막을 가공하는 공정을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로의 집적도 증가 및 소자 밀도의 향상에 따라, 반도체 소자의 다층화에 대한 요구가 높아지고 있다. 한편, 고집적화에 따라 배선 간격은 좁아져, 배선간의 용량 증대에 의한 배선 지연이 문제가 되고 있다.
배선 지연(T)은, 배선 저항 및 배선간의 용량에 의해 영향을 받아, 배선 저항을 R, 배선간의 용량을 C라고 하면,
T ∝ CR
로서 표현된다. 이 식에 있어서, 배선 간격을 d, 전극 면적(대향하는 배선의 측면 면적)을 S, 배선 사이에 마련되어 있는 절연 재료의 유전율을 εr, 진공 유전율을 εO로 나타내면, 배선간의 용량(C)은,
C=εoεrS/d
로서 표현된다. 따라서, 배선 지연을 작게 하기 위해서는, 절연막의 저유전율화가 유효한 수단이 된다.
종래, 절연 재료로서는, 이산화규소(SiO2), 질화규소(SiN), 인규산유리(PSG) 등의 무기막 혹은 폴리이미드 등의 유기계 고분자가 이용되어 왔다. 그러나, 반도체 디바이스에서 가장 많이 이용되고 있는 CVD-SiO2막의 유전율은 약 4 정도이다. 또한, 저유전율 CVD막으로서 검토되고 있는 SiOF막은 유전율이 약 3.3∼3.5이지만 흡습성이 높아, 흡습에 따라 유전율이 상승한다.
또한, 최근 비유전율이 더 낮은 절연 재료로서 다공질 절연막이 주목받고 있다. 다공질 절연막은, 가열에 의해 증발 또는 분해되는 유기 수지 등을 저유전율 피막 형성용 재료에 첨가하고, 성막시의 가열에 의해 이것을 증발 또는 분해하여 다공질화한 것이다.
실리카계의 절연막, 특히 다공질 절연막은, 다층 배선을 형성하는 공정에 있어서 가공 손상이 발생해 실효적인 유전율이 상승하는 경우가 있었다. 이에 대해서는, 드라이 에칭 후의 층간 절연막의 표면을 실라잔 화합물로 표면 처리한 후에 감압 건조함으로써, 손상층을 회복하는 방법이 제안되어 있다. 또한, 실라잔 혹은 알콕시실란이나 아세톡시실란 등의 실란 화합물을 절연막에 처리함으로써, 손상층을 회복하는 방법이 제안되어 있다.
[특허 문헌 1] 일본 특허 공표 제2004-511896호 공보
[특허 문헌 2] 일본 특허 공개 제2005-217143호 공보
[특허 문헌 3] 일본 특허 공개 제2005-340288호 공보
[특허 문헌 4] 일본 특허 공개 제2006-104418호 공보
[특허 문헌 5] 일본 특허 공개 제2006-203060호 공보
[특허 문헌 6] 일본 특허 공개 제2006-073800호 공보
[특허 문헌 7] 일본 특허 공개 제2006-190962호 공보
[특허 문헌 8] 일본 특허 공개 제2004-277463호 공보
[특허 문헌 9] 일본 특허 공개 제2000-188331호 공보
[특허 문헌 10] 일본 특허 공개 제2006-049798호 공보
[특허 문헌 11] 일본 특허 공개 제2006-086411호 공보
그러나, 본원 발명자들이 검토한 바, 가공 후의 절연막의 유전율은, 표면 처리 직후에는 회복되지만, 일주일 정도의 대기 방치로 재차 상승하는 것이 판명되었다.
본 발명의 목적은, 실리카계 절연막을 이용한 반도체 장치의 제조 방법에 관하여, 실리카계 절연막의 가공 손상에 기인하는 유전율 증가를 회복할 수 있으며, 대기 방치에 의한 유전율 증가를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
실시 형태의 일 관점에 의하면, 반도체 기판 상에, 실리카계 절연 재료의 절연막을 형성하는 공정과, 상기 절연막을 가공하는 공정과, 가공한 상기 절연막에 실란 화합물을 작용시킴으로써 소수화하는 공정과, 상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
또한, 실시 형태의 다른 일 관점에 의하면, 반도체 기판 상에, 실리카계 절연 재료의 절연막을 형성하는 공정과, 상기 절연막에, 드라이 에칭에 의해 개구부를 형성하는 공정과, 상기 개구부가 형성된 상기 절연막 상에, 도전막을 형성하는 공정과, 상기 절연막 상의 도전막을 연마에 의해 제거하며, 상기 개구부 내에 매립된 상기 도전막을 포함하는 배선을 형성하는 공정을 포함하고, 상기 개구부를 형성하는 공정과 상기 도전막을 형성하는 공정의 사이, 및 상기 배선을 형성하는 공정 후 중 적어도 한쪽에, 상기 절연막에 실란 화합물을 작용시킴으로써 소수화하는 공정과, 상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정을 더 포함하는 반도체 장치의 제조 방법이 제공된다.
개시한 반도체 장치의 제조 방법에 의하면, 가공 손상에 의한 절연막의 유전율 증가를 회복시키며, 대기 방치에 의한 유전율 증가를 방지할 수 있다. 이에 따라, 저유전율로 신뢰성이 높은 절연막을 얻을 수 있다. 또한, 이 절연막을 예컨대 다층 배선 구조의 층간 절연막에 적용함으로써, 반도체 장치의 응답 속도를 고속화할 수 있다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법에 대해 도 1 내지 도 3을 이용하여 설명한다.
도 1은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 흐름도, 도 2 및 도 3은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에 의한 반도체 장치의 제조 방법은, 도 1에 나타낸 바와 같이, 실리카계 절연막을 퇴적하는 단계(단계 S11)와, 실리카계 절연막을 패터닝하는 단계(단계 S12)와, 플라즈마 처리에 의해 측벽 퇴적물을 제거하는 단계(단계 S13)와, 실란 화합물에 의해 드라이 에칭의 손상을 수복하는 단계(단계 S14)와, 광 조사 또 는 전자선 조사에 의해 Si-OH의 축합 처리를 행하는 단계(단계 S15)를 포함한다.
이하, 각 단계에 대해, 도 2 및 도 3을 이용하여 상세히 설명한다.
우선, 기초 기판(100) 상에, 실리카계의 절연막(102)을 형성한다(단계 S11). 또, 기초 기판(100)이란, 실리콘 기판 등의 반도체 기판 그 자체뿐만 아니라, MIS 트랜지스터, 그 밖의 소자나 1층 또는 2층 이상의 배선층이 형성된 반도체 기판도 포함하는 것이다.
실리카계의 절연막(102)으로서는, 예컨대 플라즈마 SiO2막, 플라즈마 SiN막, 플라즈마 SiC:H막, 플라즈마 SiC:O:H막, 플라즈마 SiC:H:N막, 플라즈마 SiOC막 등의 플라즈마 CVD막, 유기 SOG막, 다공질 실리카 등의 도포형 절연막 등을 적용할 수 있다. 또, SiC:H막이란, SiC막 중에 H(수소)를 함유한 막이다. SiC:O:H막이란, SiC막 중에 O(산소)와 H(수소)를 함유한 막이다. SiC:H:N막이란, SiC막 중에 H(수소)와 N(질소)를 함유한 막이다. 이들 중, 재료 단체(單體)의 유전율이 낮다고 하는 관점에서는, 다공질 실리카 등의 도포형 절연막이 바람직하다.
다공질 실리카로서는, 예컨대 유기 SOG에 열분해성 수지 등을 첨가하고, 가열에 의해 열분해시킴으로써 구멍을 형성하는 템플릿 타입(template-type)과, 알칼리 중에서 실리카 입자를 형성하고, 입자간의 간극을 이용하여 구멍을 형성한 논템플릿 타입을 들 수 있다. 이 중, 미세한 구멍을 균일하게 형성할 수 있는 넌템플릿 타입(non-template-type)이 적합하다.
넌템플릿 타입의 다공질 실리카 재료로서는, Catalysts & Chemicals Ind. Co. 제조의 NCS 시리즈, JSR사 제조의 LKD 시리즈 등을 들 수 있다.
또한, 그 밖의 논템플릿 타입의 다공질 실리카 재료로서는, 예컨대 테트라알킬암모늄 하이드로옥사이드(TAAOH)의 존재하에서 가수 분해하여 얻어지는 유기 규소 화합물을 포함하는 액형 조성물이 적합하다. 이 재료는, 탄성률을 10 GPa 이상, 경도를 1 GPa 이상 갖고 있어, 저유전율과 고강도의 양립이 가능하다. 유기 규소 화합물로서는, 예컨대 테트라알콕시실란, 트리알콕시실란, 메틸트리알콕시실란, 에틸트리알콕시실란, 프로필트리알콕시실란, 페닐트리알콕시실란, 비닐트리알콕시실란, 알릴트리알콕시실란, 글리시딜트리알콕시실란, 디알콕시실란, 디메틸디알콕시실란, 디에틸디알콕시실란, 디프로필디알콕시실란, 디페닐디알콕시실란, 디비닐디알콕시실란, 디알릴디알콕시실란, 디글리시딜디알콕시실란, 페닐메틸디알콕시실란, 페닐에틸디알콕시실란, 페닐프로필트리알콕시실란, 페닐비닐디알콕시실란, 페닐알릴디알콕시실란, 페닐글리시딜디알콕시실란, 메틸비닐디알콕시실란, 에틸비닐디알콕시실란, 프로필비닐디알콕시실란 등을 적용할 수 있다.
도포형 다공질 실리카막의 형성시에 이용하는 도포 용제로서는, 다공질 피실리카 전구체의 실록산 수지를 용해할 수 있으면 특별히 한정되지 않고, 메틸알콜, 에틸알콜, 프로필알콜, 이소프로필알콜, 부틸알콜, 이소부틸알콜, tert-부틸알콜 등의 알콜계, 페놀, 크레졸, 디에틸페놀, 트리에틸페놀, 프로필페놀, 노닐페놀, 비닐페놀, 알릴페놀 등의 페놀계, 시클로헥사논, 메틸이소부틸케톤, 메틸에틸케톤 등의 케톤계, 메틸셀로솔브, 에틸셀로솔브 등의 셀로솔브계, 헥산, 옥탄, 데칸 등의 탄화수소계, 프로필렌글리콜, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노 메틸에테르아세테이트 등의 글리콜계 등을 적용할 수 있다.
또한, 도포형의 절연 재료를 이용한 절연막은, 예컨대 상기 절연 재료를 기초 기판 상에 도포하는 공정과, 기초 기판을 80∼350℃의 온도로 가열 처리하는 공정과, 기초 기판을 350∼450℃의 온도로 경화하는 공정에 의해 형성할 수 있다. 또, 기판을 80∼350℃의 온도로 가열 처리하는 공정 및 기판을 350∼450℃의 온도로 경화하는 공정은, 산소 농도가 100 ppm 이하의 불활성 가스 분위기 중에서 행해지는 것이 바람직하다. 이것은, 절연막의 산화에 의한 내습성의 저하를 방지하기 때문이다.
계속해서, 절연막(102) 상에, 예컨대 CVD법에 의해, 예컨대 SiO2의 하드 마스크(104)를 형성한다[도 2의 (a)].
계속해서, 포토리소그래피에 의해, 하드 마스크(104) 상에, 소정의 영역에 개구부(108)를 갖는 포토레지스트막(106)을 형성한다.
계속해서, 포토레지스트막(106)을 마스크로 해서 하드 마스크(104)를 드라이 에칭하여, 포토레지스트막(106)의 개구부(108)의 패턴을 하드 마스크(104)에 전사한다[도 2의 (b)].
계속해서, 예컨대 산소 플라즈마를 이용한 애싱에 의해, 포토레지스트막(106)을 제거한다.
계속해서, 패터닝한 하드 마스크(104)를 마스크로 해서 절연막(102)을 드라이 에칭하여, 절연막(102)에 개구부(110)를 형성한다(단계 S12). 절연막(102)의 드 라이 에칭은, 실리카계의 절연막에 배선홈이나 비어홀을 형성할 수 있으면 특별히 한정되지 않는다. 예컨대, CF4, CHF3, C2F6, C3F8, C4F10과 같은 탄화불소계 가스 단독 혹은 혼합 가스, 또는 이 가스에 아르곤(Ar), 질소(N2), 산소(O2), 수소(H2) 등을 혼합한 가스 등을, 진공 챔버 내에서, 예컨대 압력 50 mTorr, 파워 200 W의 조건으로 플라즈마화함으로써 행할 수 있다.
이 드라이 에칭 과정에 있어서, 절연막(102)의 개구부(110)의 측벽 부분에는, 손상층(112)이 형성된다(도면 중, ×의 영역). 손상층(112)이란, 플라즈마 손상에 의해 결합이 절단되어 수분을 쉽게 흡착하는 상태가 되는 영역이며, 손상층(112) 내에는 Si-OH 결합이 생성되어 있다.
또한, 절연막(102)의 개구부(110)의 측벽 부분에는, 드라이 에칭 과정에서 생성되는 부생성물이 퇴적되어, 측벽 퇴적물(114)이 형성되는 경우가 있다[도 2의 (c)]. 예컨대 불소계의 에칭 가스를 이용하여 실리카계의 절연막을 드라이 에칭한 경우에는, 개구부(110)의 측벽 부분에, CFx 폴리머계의 측벽 퇴적물(114)이 부착된다.
계속해서, 필요에 따라 산소, 아르곤, 수소 혹은 질소, 또는 이들 중 복수의 가스를 포함하는 플라즈마에 의해, 패터닝 후의 절연막(102)을 처리한다(단계 S13). 이에 따라, 개구부(110)의 측벽 부분에 형성되어 있던 측벽 퇴적물(114)을 제거할 수 있다[도 3의 (a)].
이 플라즈마 처리는, 측벽 퇴적물(114)을 제거하기 위한 것이다. 개구 부(110)의 측벽 부분에 측벽 퇴적물(114)이 잔존한 채로는, 후속 공정의 손상 수복 처리의 효과를 충분히 얻을 수 없다. 그래서 절연막(102)의 드라이 에칭에, 특히 불소계의 에칭 가스를 이용하는 경우에는, 이 플라즈마 처리를 행하는 것이 바람직하다.
또, 상기 프로세스에서는, 포토레지스트막(106)의 패턴을 전사한 하드 마스크(104)를 이용하여 절연막(102)을 패터닝했지만, 하드 마스크(104)를 이용하지 않고, 포토레지스트막(106)을 직접 마스크로 해서 절연막(102)을 패터닝하도록 하더라도 좋다. 이 경우, 개구부(110)의 형성 후에 포토레지스트막(106)을 제거하지만, 통상은 산소 플라즈마에 의한 애싱에 의해 포토레지스트막(106)을 제거하기 때문에, 단계 S13과 동일한 효과를 기대할 수 있다. 포토레지스트막(106)의 애싱과 동시에 측벽 퇴적물(114)이 충분히 제거되는 것과 같은 경우 등에는, 단계 S13의 플라즈마 처리가 반드시 필요한 것은 아니다. 산소 플라즈마에 의한 애싱에 추가하여, 단계 S13의 플라즈마 처리를 행하도록 하더라도 좋다.
또한, 단계 S13의 플라즈마 처리를 행하는 대신에, 예컨대 플루오르화수소산, 불화암모늄, 인산암모늄 등의 약액을 이용하여 측벽 퇴적물(114)을 제거하도록 하더라도 좋다.
계속해서, 실란 화합물을 이용하여, 절연막(102)에 개구부(110)를 형성할 때의 드라이 에칭에 의해 도입된 손상을 수복하는 처리를 행한다(단계 S14). 이 처리에 의해, 절연막(102)의 개구부(110)의 측벽 부분의 손상층(112)의 손상이 수복된다[도면 중, 수복층(116)][도 3의 (b)].
이 처리는, 구체적으로, 드라이 에칭시의 손상에 의해 생성된 Si-OH와 실란 화합물을 반응시키기 위한 것이다. Si-OH와 실란 화합물을 반응시킬 수 있는 처리라면 특별히 한정되는 것은 아니며, 바람직하게는 스핀코트법, 실란 화합물의 상기 처리를 상압 또는 진공 중에서 수행하는 베이퍼(vapor)법 등을 적용할 수 있다. 이들 중, 표면 장력의 영향을 쉽게 받지 않는 베이퍼법이 보다 바람직하다.
베이퍼법에서는, 실란 화합물을 절연막(102) 내로 확산시킬 목적 및 수복 부분을 보다 강고히 하기 위해, 기판 온도를 50∼350℃로 가열하는 것이 바람직하다. 또한, 스핀코트법에서는, 스핀코터에 의해 상온에서 처리를 행하지만, 수복 부분을 보다 강고히 하기 위해, 스핀코트 후에 베이크 처리를 행하더라도 좋다. 이 경우, 50∼350℃의 범위에서 단일 또는 복수의 온도로 베이크를 행하는 것이 바람직하다.
처리 온도는, 50∼350℃의 온도 범위에서, 실란 화합물의 종류 등에 따라 적절하게 선택하는 것이 바람직하다. 처리 온도의 상한은, 주로 실란 화합물의 비점에 따라 규정되고, 실란 화합물의 비점 이하의 온도로 한다. 처리 온도의 하한을 50℃로 하는 것은, 그 미만의 온도에서는 실란 화합물에 의해 손상을 수복하는 효과가 충분히 얻어지지 않기 때문이다.
손상 수복 처리에 적용 가능한 실란 화합물로서는, 드라이 에칭시의 손상에 의해 생성된 Si-OH와 반응하는 관능기를 포함하고 있으면 특별히 한정되지 않지만, 예컨대 디메틸디실라잔, 테트라메틸디실라잔, 헥사메틸디실라잔 등의 실라잔 화합물, 비스(트리메틸실릴) 아세트아미드, 비스(트리에틸실릴) 아세트아미드 등의 실릴아미드 화합물, 트리메톡시실란, 트리에톡시실란, 메틸트리메톡시실란, 메틸트리 에톡시실란, 디메틸메톡시실란, 디메틸에톡시실란, 트리메틸메톡시실란, 트리메틸에톡시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 디에틸메톡시실란, 디에틸에톡시실란, 트리에틸메톡시실란, 트리에틸에톡시실란, 프로필트리메톡시실란, 프로필트리에톡시실란, 디프로필메톡시실란, 디프로필에톡시실란, 트리프로필메톡시실란, 트리프로필에톡시실란, 페닐트리메톡시실란, 페닐트리에톡시실란, 디페닐메톡시실란, 디페닐에톡시실란, 트리페닐메톡시실란, 트리페닐에톡시실란, 페닐메틸메톡시실란, 페닐메틸에톡시실란, 디메틸페닐메톡시실란, 디메틸페닐에톡시실란, 디페닐메틸메톡시실란, 디페닐메틸에톡시실란 등의 알콕시실란 화합물, 트리아세톡시실란, 트리에톡시실란, 메틸트리에톡시실란, 디메틸아세톡시실란, 트리메틸아세톡시실란, 에틸트리에톡시실란, 디에틸아세톡시실란, 트리에틸아세톡시실란, 디프로필아세톡시실란, 트리프로필아세톡시실란, 페닐트리아세톡시실란, 디페닐아세톡시실란, 트리페닐아세톡시실란, 페닐메틸아세톡시실란, 디메틸페닐아세톡시실란, 디페닐메틸아세톡시실란 등의 아세톡시실란 화합물 등을 적용할 수 있다.
전술한 손상 수복 처리에 의해, 손상층(112) 내의 Si-OH가 Si-CH3가 되어 소수성을 높일 수 있다. 그러나, 상기 실란 화합물의 분자 질량이 큰 것이 입체 장애가 되어, Si-OH 전부를 Si-CH3로 전환하는 것이 곤란하다. 이 결과, 이대로의 상태로 대기 방치를 행하면 Si-OH에 서서히 수분이 흡착되어, 절연막(102)의 유전율 상승을 야기한다.
그래서, 본 실시 형태에 의한 반도체 장치의 제조 방법에서는, 실란 화합물 에 의한 손상 수복 처리 후에, 잔존하고 있는 Si-OH를 축합(탈수 축합)하여 Si-O-Si 결합을 형성함으로써, Si-OH에 수분이 흡착되는 것을 방지한다(단계 S15). Si-OH의 축합 처리는, 기판을 30∼400℃로 가열하면서 광 조사 또는 전자선 조사 처리를 행함으로써 실현할 수 있다[도 3의 (c)].
광 조사에 의한 축합 처리에서는, 파장 170∼700 nm의 광을 조사할 수 있으면 특별히 한정되지 않으며, 예컨대 엑시머 램프, 수은 램프, 메탈할라이드 램프 등을 적용할 수 있다. 광 조사시의 기판 온도는 30∼400℃가 바람직하다.
분위기는, 산소 농도를 150 ppm 이하로 하는 것이 바람직하고, 질소, 헬륨(He) 혹은 아르곤, 또는 이들 중 복수의 가스 속, 혹은 진공 속을 적용할 수 있다. 진공 중(감압하)에서 행하는 경우, 질소, 헬륨 혹은 아르곤, 또는 이들 중 복수의 가스를 매스 플로우 미터(mass flow meter) 등을 사용하여, 진공 챔버 내의 압력이 소정 압력이 되도록 제어하면서 도입하도록 하더라도 좋다.
전자선 조사에 의한 축합 처리에서는, 진공 중에서 가속 전압이 1∼15 kV의 전자선을 조사하는 것이 바람직하다. 가속 전압이 1 kV 미만에서는 충분한 효과를 기대할 수 없고, 가속 전압이 15 kV보다 높으면 절연막에 손상을 줄 우려가 있기 때문이다.
광 조사 또는 전자선 조사시의 처리 온도는, 30∼400℃의 온도 범위에서 실리카계 절연막의 종류 등에 따라 적절하게 선택하는 것이 바람직하다. 처리 온도의 상한은, 주로 절연막을 형성하는 실리카계 절연막의 내열 온도에 의해 규정되고, 실리카계 절연막의 내열 온도 미만의 온도로 한다. 처리 온도의 하한을 30℃로 하 는 것은, 그 미만의 온도에서는 축합 반응이 충분히 생기지 않기 때문이다.
이와 같이 하여, 실란 화합물에 의한 손상 수복 처리 후에 Si-OH의 축합 처리를 행함으로써, 절연막의 흡습성을 대폭 저하시킬 수 있다. 이에 따라, 대기 방치에 따른 수분의 흡착이 대폭 저감되어, 수분의 흡착에 의해 유전율이 상승하는 것을 효과적으로 방지할 수 있다.
이와 같이, 본 실시 형태에 의하면, 드라이 에칭시의 가공 손상에 의한 절연막의 유전율 증가를 회복시키며, 대기 방치에 의한 유전율 증가를 방지할 수 있다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법에 대해 도 4 내지 도 14를 이용하여 설명한다. 또, 도 1 내지 도 3에 나타내는 제1 실시 형태에 의한 반도체 장치의 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
도 4 내지 도 14는 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에서는, 제1 실시 형태의 제조 방법을 보다 구체적인 반도체 장치의 제조 방법에 적용한 예에 대해 설명한다.
우선, 예컨대 실리콘 기판인 반도체 기판(10)에, 예컨대 LOCOS(LOCAL OXIDATION OF SILICON)법으로, 소자 영역(14)을 획정하는 소자 분리막(12)을 형성한다. 소자 분리막(12)은 STI(SHALLOW TRENCH ISOLATION)법으로 형성하더라도 좋다.
계속해서, 소자 영역(14) 상에, 통상의 MOS 트랜지스터의 제조 방법과 동일하게 하여, 반도체 기판(10) 상에 게이트 절연막(16)을 통해 형성된 게이트 전극(18)과, 게이트 전극(18) 양측의 반도체 기판(10) 내에 형성된 소스/드레인 영역(22)을 갖는 MOS 트랜지스터(24)를 형성한다[도 4의 (a)].
계속해서, MOS 트랜지스터(24)가 형성된 반도체 기판(10) 상에, 예컨대 CVD법에 의해 예컨대 실리콘 산화막(SiO2)을 형성한다.
계속해서, 예컨대 CMP(CHEMICAL MECHANICAL POLISHING: 화학적 기계적 연마)법에 의해 이 실리콘 산화막의 표면을 연마하고 평탄화하여, 실리콘 산화막으로 이루어지고 표면이 평탄화된 층간 절연막(26)을 형성한다.
계속해서, 층간 절연막(26) 상에, 예컨대 플라즈마 CVD법에 의해, 예컨대 막 두께 50 nm의 실리콘 질화막(SiN)을 퇴적하여, 실리콘 질화막의 스토퍼막(28)을 형성한다. 스토퍼막(28)은, 후술하는 공정에 있어서 CMP에 의해 연마할 때의 연마 스토퍼로서, 층간 절연막(38) 등에 배선홈(46)을 형성할 때의 에칭 스토퍼로서, 각각 기능한다. 스토퍼막(28)으로서는, 실리콘 질화막 외에 SiC:H막, SiC:O:H막, SiC:N막 등을 적용할 수 있다.
계속해서, 포토리소그래피 및 드라이 에칭에 의해, 스토퍼막(28) 및 층간 절연막(26)에, 소스/드레인 영역(22)에 이르는 컨택트홀(30)을 형성한다[도 4의 (b)].
계속해서, 전면(全面)에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 50 nm의 질화티탄(TiN)막을 퇴적하여, TiN막의 배리어 메탈(32)를 형성한다.
계속해서, 배리어 메탈(32) 상에, 예컨대 CVD법에 의해, 예컨대 막 두께 1 μm의 텅스텐(W)막(34)을 형성한다.
계속해서, 예컨대 CMP법에 의해, 스토퍼막(28)의 표면이 노출될 때까지 텅스텐막(34) 및 배리어 메탈(32)을 연마하여, 컨택트홀(30) 내에 매립되는 배리어 메탈(32) 및 텅스텐막(34)을 포함하는 컨택트 플러그(35)를 형성한다[도 4의 (c)].
계속해서, 컨택트 플러그(35)가 매립된 스토퍼막(28) 상에, 예컨대 플라즈마 CVD법에 의해, 예컨대 막 두께 30 nm의 SiC:O:H막을 퇴적하여, SiC:O:H막의 절연막(36)을 형성한다. 절연막(36)은, SiC막 중에 산소와 수소를 함유한 치밀성이 높은 막이며, 수분 등의 확산을 방지하는 배리어막으로서 기능한다.
계속해서, 절연막(36) 상에, 예컨대 막 두께 160 nm의 다공질 실리카 재료의 층간 절연막(38)을 형성한다[도 5의 (a)]. 층간 절연막(38)의 형성에는, 제1 실시 형태에 의한 반도체 장치의 제조 방법에 있어서 실리카계의 절연막(102)의 형성에 이용한 여러가지 다공질 실리카 재료 및 성막 방법을 적용할 수 있다.
계속해서, 층간 절연막(38) 상에, 예컨대 플라즈마 CVD법에 의해, 예컨대 막 두께 30 nm의 실리콘 산화막(SiO2)을 퇴적하여, 실리콘 산화막의 절연막(40)을 형성한다[도 5의 (b)].
계속해서, 포토리소그래피에 의해, 절연막(40) 상에, 배선 폭 100 nm, 스페이스 100 nm의 제1층 배선(51)의 형성 예정 영역을 노출하는 개구부(44)가 형성된 포토레지스트막(42)을 형성한다[도 6의 (a)].
계속해서, 예컨대 CF4 가스 및 CHF3 가스를 이용한 드라이 에칭에 의해, 포토레지스트막(42)을 마스크로 하고 스토퍼막(28)을 스토퍼로 해서, 절연막(40), 층간 절연막(38) 및 절연막(36)을 순차 에칭하여, 절연막(40), 층간 절연막(38) 및 절연막(36)에 배선(51)을 매립하기 위한 배선홈(46)을 형성한다[도 6의 (b)]. 이 드라이 에칭에 의해, 배선홈(46) 내벽에는 Si-OH가 생성된 손상층(112)(도면 중, × 부분)이 형성된다.
계속해서, 예컨대 산소 플라즈마를 이용한 애싱에 의해, 포토레지스트막(42)을 제거한다. 또, 배선홈(46)을 형성할 때의 드라이 에칭에 있어서, 배선홈(46) 내벽에 측벽 퇴적물이 형성되어 있는 경우에는, 이 애싱 공정에서 동시에 제거할 수 있다.
계속해서, 실란 화합물, 예컨대 헥사메틸디실라잔을 3 cc 적하하고, 1000 rpm, 60초로 스핀코트한 후, 핫 플레이트로, 예컨대 120℃, 60초의 베이크 처리와, 250℃, 60초의 베이크 처리를 이 순서로 행한다. 이에 따라, 배선홈(46)을 형성할 때의 드라이 에칭에 의해 도입된 손상층 내의 Si-OH가 Si-CH3로 되어, 배선홈(46) 내벽의 손상층(112)이 수복된다[도면 중, 수복층(116)][도 7의 (a)].
또, 본 실시 형태의 손상 수복 처리에 이용하는 실란 화합물 및 그것을 이용한 처리 방법에는, 제1 실시 형태에 의한 반도체 장치의 제조 방법에 있어서 절연막(102)의 손상층(112)의 수복 처리에 이용한 여러가지 실란 화합물 및 그것을 이 용한 처리 방법을 적용할 수 있다.
계속해서, 기판을 질소 분위기 중에서 예컨대 400℃로 가열한 상태에서, 고압 수은 램프(예컨대, Ushio Inc. 제조, UVL-7000H4-N)를 이용하여, 예컨대 파장이 200∼600 nm의 자외선을 예컨대 10분간 조사한다[도 7의 (b)]. 이에 따라, 실란 화합물에 의한 손상 수복 처리 후에 잔존하고 있는 Si-OH가 축합하고 Si-O-Si 결합이 되어, Si-OH에 수분이 흡착되는 것을 방지할 수 있다.
또, Si-OH의 축합 처리에 이용하는 광 조사에는, 제1 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다. 또한, 제1 실시 형태에 나타낸 바와 같이, 광 조사 대신에 전자선 조사를 행하더라도 좋다. 전자선 조사에는, 제1 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다.
계속해서, 전면에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 질화탄탈(TaN)막을 퇴적하여, TaN막의 배리어 메탈(48)을 형성한다. 배리어 메탈(48)은, 후술하는 공정에서 형성하는 동 배선으로부터 Cu가 절연막 중에 확산하는 것을 방지하기 위한 것이다.
계속해서, 배리어 메탈(48) 상에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 Cu막을 퇴적하여, Cu막의 시드막(도시하지 않음)을 형성한다.
계속해서, 예컨대 전기도금법에 의해, 시드막을 시드로 해서 Cu막을 퇴적하여, 시드층과 합한 총 막 두께가 예컨대 600 nm인 Cu막(50)을 형성한다.
계속해서, CMP법에 의해, 절연막(40) 상의 Cu막(50) 및 배리어 메탈(48)을 연마에 의해 제거하여, 배선홈(46) 내에 매립되는 배리어 메탈(48) 및 Cu막(50)을 포함하는 배선(51)을 형성한다. 또, 이러한 배선(51)의 제조 프로세스는 싱글 다마신법으로 칭해진다.
계속해서, 전면에, 예컨대 CVD법에 의해, 예컨대 막 두께 30 nm의 SiC:O:H막을 퇴적하여, SiC:O:H막의 절연막(52)를 형성한다[도 8의 (a)]. 절연막(52)은, 수분의 확산 및 배선(51)으로부터의 Cu의 확산을 방지하는 배리어막으로서 기능하는 것이다.
계속해서, 절연막(52) 상에, 다공질 실리카 재료의 층간 절연막(54)을 형성한다. 다공질 실리카 재료의 층간 절연막(54)의 형성 방법에는, 예컨대 전술한 층간 절연막(38)과 동일한 방법을 적용할 수 있다. 층간 절연막(54)의 막 두께는, 예컨대 180 nm으로 한다.
계속해서, 층간 절연막(54) 상에, 예컨대 플라즈마 CVD법에 의해, 예컨대 막 두께 30 nm의 SiO2(산화실리콘)막을 퇴적하여, SiO2막의 절연막(56)을 형성한다[도 8의 (b)].
계속해서, 절연막(56) 상에, 다공질 실리카 재료의 층간 절연막(58)을 형성한다. 다공질 실리카 재료의 층간 절연막(58)의 형성 방법에는, 예컨대 전술한 층간 절연막(38)과 동일한 방법을 적용할 수 있다. 층간 절연막(58)의 막 두께는, 예컨대 160 nm으로 한다.
계속해서, 층간 절연막(58) 상에, 예컨대 플라즈마 CVD법에 의해, 예컨대 막 두께 30 nm의 SiO2(산화실리콘)막을 퇴적하여, SiO2막의 절연막(60)을 형성한다[도 9].
계속해서, 포토리소그래피에 의해, 절연막(60) 상에, 배선(51)에 이르는 비어홀의 형성 예정 영역을 노출하는 개구부(64)가 형성된 포토레지스트막(62)을 형성한다.
계속해서, 예컨대 CF4 가스 및 CHF3 가스를 이용한 드라이 에칭에 의해, 포토레지스트막(62)을 마스크로 해서, 절연막(60), 층간 절연막(58), 절연막(56), 층간 절연막(54) 및 절연막(52)을 순차 에칭하여, 절연막(60), 층간 절연막(58), 절연막(56), 층간 절연막(54) 및 절연막(52)에 배선(51)에 이르는 비어홀(66)을 형성한다[도 10]. 또, 각 절연막은, 에칭 가스의 조성비나 에칭시의 압력 등을 적절하게 변화시킴으로써, 순차 에칭하는 것이 가능하다. 이 드라이 에칭에 의해, 비어홀(66) 내벽에는, Si-OH가 생성된 손상층(112)(도면 중, × 부분)이 형성된다.
계속해서, 예컨대 애싱에 의해, 포토레지스트막(62)을 제거한다. 또, 비어홀(66)을 형성할 때의 드라이 에칭에 있어서, 비어홀(66) 내벽에 측벽 퇴적물이 형성되어 있는 경우에는, 이 애싱 공정에서 동시에 제거할 수 있다.
계속해서, 포토리소그래피에 의해, 비어홀(66)이 개구된 절연막(60) 상에, 제2층 배선(77b)의 형성 예정 영역을 노출하는 개구부(70)가 형성된 포토레지스트막(68)을 형성한다.
계속해서, 예컨대 CF4 가스 및 CHF3 가스를 이용한 드라이 에칭에 의해, 포토레지스트막(68)을 마스크로 해서 절연막(60), 층간 절연막(58) 및 절연막(56)을 순차 에칭하여, 절연막(60), 층간 절연막(58) 및 절연막(56)에 배선(77b)을 매립하기 위한 배선홈(72)을 형성한다[도 11]. 배선홈(72)은 비어홀(66)과 연결된 상태가 된다. 이 드라이 에칭에 의해, 배선홈(72) 내벽에는, Si-OH가 생성된 손상층(112)(도면 중, × 부분)이 형성된다.
계속해서, 예컨대 애싱에 의해, 포토레지스트막(68)을 제거한다. 또, 배선홈(72)을 형성할 때의 드라이 에칭에 있어서, 배선홈(72) 내벽에 측벽 퇴적물이 형성되어 있는 경우에는, 이 애싱 공정에서 동시에 제거할 수 있다.
계속해서, 실란 화합물, 예컨대 헥사메틸디실라잔을 3 cc 적하하고, 1000 rpm, 60초로 스핀코트한 후, 핫 플레이트로, 예컨대 120℃, 60초의 베이크 처리와, 250℃, 60초의 베이크 처리를 이 순서로 행한다. 이에 따라, 비어홀(66) 및 배선홈(72)을 형성할 때의 드라이 에칭에 의해 도입된 손상층 내의 Si-OH가 Si-CH3로 되어, 비어홀(66) 및 배선홈(72) 내벽의 손상층(112)이 수복된다[도면 중, 수복층(116)][도 12].
또, 본 실시 형태의 손상 수복 처리에 이용하는 실란 화합물 및 그것을 이용한 처리 방법에는, 제1 실시 형태에 의한 반도체 장치의 제조 방법에 있어서 절연막의 손상층의 수복 처리에 이용한 여러가지 실란 화합물 및 그것을 이용한 처리 방법을 적용할 수 있다.
계속해서, 기판을 질소 분위기 중에서 예컨대 400℃로 가열한 상태에서, 고압 수은 램프(예컨대, Ushio Inc. 제조, UVL-7000H4-N)를 이용하여, 예컨대 파장이 200∼600 nm의 자외선을, 예컨대 10분간 조사한다[도 13]. 이에 따라, 실란 화합물에 의한 손상 수복 처리 후에 잔존하고 있는 Si-OH가 축합하고 Si-O-Si 결합이 되어, Si-OH에 수분이 흡착되는 것을 방지할 수 있다.
또, Si-OH의 축합 처리에 이용하는 광 조사에는, 제1 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다. 또한, 제1 실시 형태에 나타낸 바와 같이, 광 조사 대신에 전자선 조사를 행하더라도 좋다. 전자선 조사에는, 제1 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다.
계속해서, 전면에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 TaN막을 퇴적하여, TaN막의 배리어 메탈(74)을 형성한다. 배리어 메탈(74)은, 후술하는 공정에서 형성하는 동 배선으로부터 Cu가 절연막 중에 확산하는 것을 방지하기 위한 것이다.
계속해서, 배리어 메탈(74) 상에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 Cu막을 퇴적하여, Cu막의 시드막(도시하지 않음)을 형성한다.
계속해서, 예컨대 전기도금법에 의해, 시드막을 시드로 해서 Cu막을 퇴적하여, 시드층과 합한 총 막 두께가 예컨대 1400 nm인 Cu막(76)을 형성한다.
계속해서, CMP법에 의해, 절연막(60) 상의 Cu막(76) 및 배리어 메탈(74)을 연마에 의해 제거하여, 비어홀(66) 내에 매립되는 배리어 메탈(74) 및 Cu막(76)을 포함하는 컨택트 플러그(77a)와, 배선홈(72) 내에 매립되는 배리어 메탈(74) 및 Cu막(76)을 포함하는 배선(77b)을 일체로 일괄해서 형성한다. 또, 이와 같이 컨택트 플러그(77a)와 배선(77b)을 일괄해서 형성하는 제조 프로세스는 듀얼 다마신법으로 칭해진다.
계속해서, 전면에, 예컨대 CVD법에 의해, 예컨대 막 두께 30 nm의 SiC:O:H막을 퇴적하여, SiC:O:H막의 절연막(78)을 형성한다[도 14]. 절연막(78)은 수분의 확산 및 배선(77b)으로부터의 Cu의 확산을 방지하는 배리어막으로서 기능하는 것이다.
그 후, 필요에 따라 상기와 동일한 공정을 적절하게 반복하고 도시하지 않는 제3층 배선 등을 형성하여, 본 실시 형태에 의한 반도체 장치를 완성한다.
이와 같이, 본 실시 형태에 의하면, 드라이 에칭시의 가공 손상에 의한 절연막의 유전율 증가를 회복시키며, 대기 방치에 의한 유전율 증가를 방지할 수 있다. 이에 따라, 저유전율로 신뢰성이 높은 절연막을 얻을 수 있다. 또한, 이 절연막을 예컨대 다층 배선 구조의 층간 절연막에 적용함으로써, 반도체 장치의 응답 속도를 고속화할 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법에 대해 도 15 및 도 16의 (a)∼(d)를 이용하여 설명한다.
도 15는 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 흐름도, 도 16의 (a)∼(d)는 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에 의한 반도체 장치의 제조 방법은, 도 15에 나타낸 바와 같이, 실리카계 절연막을 퇴적하는 단계(단계 S31)와, 실리카계 절연막을 연마하는 단계(단계 S32)와, 실란 화합물에 의해 드라이 에칭의 손상을 수복하는 단계(단계 S33)와, 광 조사 또는 전자선 조사에 의해 Si-OH를 축합 처리하는 단계(단계 S34)를 갖고 있다.
이하, 각 단계에 대해, 도 16의 (a)∼(d)를 이용하여 상세히 설명한다.
우선, 기초 기판(200) 상에, 실리카계의 절연막(202)을 형성한다(단계 S31)[도 16의 (a)]. 또, 기초 기판(200)은, 실리콘 기판 등의 반도체 기판 그 자체뿐만 아니라, MIS 트랜지스터, 그 밖의 소자나 1층 또는 2층 이상의 배선층이 형성된 반도체 기판도 포함하는 것이다.
실리카계의 절연막(202)으로서는, 제1 실시 형태의 실리카계 절연막(102)과 동일한 재료를 적용할 수 있다. 성막 방법에 대해서도 제1 실시 형태의 경우와 동일하다.
계속해서, 절연막(202)의 표면을, 예컨대 화학적 기계적 연마(CMP)법에 의해, 소정의 막 두께까지 연마한다. 이 때, 연마한 절연막(202)의 표면에는, 연마에 따르는 손상이 도입된 손상층(204)이 형성된다[도 16의 (b)].
또, 연마에 따르는 손상이란, 주로 CMP시에 이용하는 산·알칼리의 약액에 의한 손상이다. 산·알칼리의 약액에 의해 절연막 중에 도입되는 손상에 의해서도, 제1 및 제2 실시 형태의 드라이 에칭의 경우와 동일하게 Si-OH 결합이 생성되게 된다.
계속해서, 실란 화합물을 이용하여, 절연막(202)을 연마할 때에 도입된 손상을 수복하는 처리를 행한다(단계 S33). 이 처리에 의해, 절연막(202)의 표면의 손 상층(204)의 손상이 수복된다[도면 중, 수복층(206)][도 16의 (c)].
이 처리는, 구체적으로, 연마시의 손상에 의해 생성된 Si-OH와 실란 화합물을 반응시키기 위한 것이다. Si-OH와 실란 화합물을 반응시킬 수 있는 처리라면 특별히 한정되는 것이 아니며, 바람직하게는 스핀코트법, 실란 화합물의 상기 처리를 상압 또는 진공 중에서 수행하는 베이퍼(vapor)법 등을 적용할 수 있다. 이들 중, 표면 장력의 영향을 쉽게 받지 않는 베이퍼법이 보다 바람직하다.
베이퍼법에서는, 실란 화합물을 절연막(202) 내로 확산시킬 목적으로 그리고 수복 부분을 보다 강고히 하기 위해, 기판 온도를 50∼350℃로 가열하는 것이 바람직하다. 또한, 스핀코트법에서는, 스핀코터에 의해 상온에서 처리하지만, 수복 부분을 보다 강고히 하기 위해, 스핀코트 후에 베이크 처리하더라도 좋다. 이 경우, 50∼350℃의 범위에서, 단일 또는 복수의 온도로 베이크를 행하는 것이 바람직하다.
처리 온도는, 50∼350℃의 온도 범위에서, 실란 화합물의 종류 등에 따라 적절하게 선택하는 것이 바람직하다. 처리 온도의 상한은, 주로 실란 화합물의 비점에 의해 규정되고, 실란 화합물의 비점 이하의 온도로 한다. 처리 온도의 하한을 50℃로 하는 것은, 그 미만의 온도에서는 실란 화합물에 의해 손상을 수복하는 효과가 충분히 얻어지지 않기 때문이다.
손상 수복 처리에 적용 가능한 실란 화합물로서는, 드라이 에칭시의 손상에 의해 생성된 Si-OH와 반응하는 관능기를 포함하고 있으면 특별히 한정되지 않지만, 예컨대 디메틸디실라잔, 테트라메틸디실라잔, 헥사메틸디실라잔 등의 실라잔 화합 물, 비스(트리메틸실릴) 아세트아미드, 비스(트리에틸실릴) 아세트아미드 등의 실릴아미드 화합물, 트리메톡시실란, 트리에톡시실란, 메틸트리메톡시실란, 메틸트리에톡시실란, 디메틸메톡시실란, 디메틸에톡시실란, 트리메틸메톡시실란, 트리메틸에톡시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 디에틸메톡시실란, 디에틸에톡시실란, 트리에틸메톡시실란, 트리에틸에톡시실란, 프로필트리메톡시실란, 프로필트리에톡시실란, 디프로필메톡시실란, 디프로필에톡시실란, 트리프로필메톡시실란, 트리프로필에톡시실란, 페닐트리메톡시실란, 페닐트리에톡시실란, 디페닐메톡시실란, 디페닐에톡시실란, 트리페닐메톡시실란, 트리페닐에톡시실란, 페닐메틸메톡시실란, 페닐메틸에톡시실란, 디메틸페닐메톡시실란, 디메틸페닐에톡시실란, 디페닐메틸메톡시실란, 디페닐메틸에톡시실란 등의 알콕시실란 화합물, 트리아세톡시실란, 트리에톡시실란, 메틸트리에톡시실란, 디메틸아세톡시실란, 트리메틸아세톡시실란, 에틸트리에톡시실란, 디에틸아세톡시실란, 트리에틸아세톡시실란, 디프로필아세톡시실란, 트리프로필아세톡시실란, 페닐트리아세톡시실란, 디페닐아세톡시실란, 트리페닐아세톡시실란, 페닐메틸아세톡시실란, 디메틸페닐아세톡시실란, 디페닐메틸아세톡시실란 등의 아세톡시실란 화합물 등을 적용할 수 있다.
전술한 손상 수복 처리에 의해, 손상층(204) 내의 Si-OH가 Si-CH3로 되어, 소수성을 높일 수 있다. 그러나, 상기 실란 화합물의 분자 질량이 큰 것이 입체 장애가 되어, Si-OH 전부를 Si-CH3로 전환하는 것이 곤란하다. 이 결과, 이대로의 상태에서 대기 방치하면 Si-OH에 서서히 수분이 흡착되어, 절연막(202)의 유전율 상 승을 야기한다.
그래서, 본 실시 형태에 의한 반도체 장치의 제조 방법에서는, 실란 화합물에 의한 손상 수복 처리 후에, 잔존하고 있는 Si-OH를 축합(탈수 축합)하여 Si-O-Si 결합을 형성함으로써, Si-OH에 수분이 흡착되는 것을 방지한다(단계 S15). Si-OH의 축합 처리는, 기판을 30∼400℃로 가열하면서 광 조사 또는 전자선 조사 처리를 행함으로써, 실현할 수 있다[도 16의 (d)].
광 조사에 의한 축합 처리에서는, 파장 170∼700 nm의 광을 조사할 수 있으면 특별히 한정되지 않으며, 예컨대 엑시머 램프, 수은 램프, 메탈할라이드 램프 등을 적용할 수 있다. 광 조사시의 기판 온도는 30∼400℃가 바람직하다.
분위기는, 산소 농도를 150 ppm 이하로 하는 것이 바람직하고, 질소, 헬륨(He) 혹은 아르곤, 또는 이들 중 복수의 가스 속, 혹은 진공 속을 적용할 수 있다. 진공 중(감압하)에서 행하는 경우, 질소, 헬륨 혹은 아르곤, 또는 이들 중 복수의 가스를, 매스 플로우 미터 등을 사용하여 진공 챔버 내의 압력이 소정 압력이 되도록 제어하면서 도입하여도 좋다.
전자선 조사에 의한 축합 처리에서는, 진공 중에서 가속 전압이 1∼15 kV의 전자선을 조사하는 것이 바람직하다. 가속 전압이 1 kV 미만에서는 충분한 효과를 기대할 수 없고, 가속 전압이 15 kV보다 높으면 절연막에 손상을 줄 우려가 있기 때문이다.
광 조사 또는 전자선 조사시의 처리 온도는, 30∼400℃의 온도 범위에서, 실리카계 절연막의 종류 등에 따라 적절하게 선택하는 것이 바람직하다. 처리 온도의 상한은, 주로 절연막을 형성하는 실리카계 절연막의 내열 온도에 의해 규정되고, 실리카계 절연막의 내열 온도 미만의 온도로 한다. 처리 온도의 하한을 30℃로 하는 것은, 그 미만의 온도에서는 축합 반응이 충분히 생기지 않기 때문이다.
이와 같이 하여, 실란 화합물에 의한 손상 수복 처리 후에 Si-OH의 축합 처리를 행함으로써, 절연막의 흡습성을 대폭 저하시킬 수 있다. 이에 따라, 대기 방치에 따른 수분의 흡착이 대폭 저감되어, 수분의 흡착에 의해 유전율이 상승하는 것을 효과적으로 방지할 수 있다.
이와 같이, 본 실시 형태에 의하면, 연마에 의해 도입된 손상에 의한 절연막의 유전율 증가를 회복시키며, 대기 방치에 의한 유전율 증가를 방지할 수 있다.
[제4 실시 형태]
본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법에 대해 도 17의 (a), 도 17의 (b), 도 18의 (a), 도 18의 (b) 및 도 19 내지 도 21을 이용하여 설명한다. 또, 도 1 내지 도 16에 나타내는 제1 실시 형태 내지 제3 실시 형태에 의한 반도체 장치의 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 간결하게 한다.
도 17 내지 도 21은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에서는, 제3 실시 형태의 제조 방법을, 제2 실시 형태에 의한 반도체 장치의 제조 방법에 적용한 예를 설명한다.
우선, 예컨대 도 4의 (a) 내지 도 5의 (b)에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 상에, 소자 분리막(12), MOS 트랜지스터(24), 층간 절연막(26), 스토퍼막, 컨택트 플러그(35), 절연막(36), 층간 절연막(38) 및 절연막(40)을 형성한다[도 17의 (a)].
계속해서, 예컨대 도 6의 (a)와 (b)에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 절연막(40), 층간 절연막 및 절연막(36)에 배선(51)을 매립하기 위한 배선홈(46)을 형성한다.
계속해서, 예컨대 도 7의 (a)와 (b)에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실란 화합물에 의한 처리 및 자외선 조사를 행하여, 배선홈(46)을 형성할 때의 드라이 에칭에 의해 도입된 손상층을 수복한다[도면 중, 수복층(116)][도 17의 (b)].
계속해서, 전면에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 50 nm의 질화티탄(TiN)막을 퇴적하여, TiN막의 배리어 메탈(48)을 형성한다.
계속해서, 배리어 메탈(48) 상에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 Cu막을 퇴적하여, Cu막의 시드막(도시하지 않음)을 형성한다.
계속해서, 예컨대 전기도금법에 의해, 시드막을 시드로 해서 Cu막을 퇴적하여, 시드층과 합한 총 막 두께가 예컨대 600 nm인 Cu막(50)을 형성한다.
계속해서, CMP법에 의해, 절연막(40) 상의 Cu막(50) 및 배리어 메탈(48)을 연마에 의해 제거하여, 배선홈(46) 내에 매립되는 배리어 메탈(48) 및 Cu막(50)을 포함하는 배선(51)을 형성한다. CMP에 이용하는 슬러리는, 배선(51)의 재료나 절연막(40)의 재료 등에 따라 적절하게 선택하는 것이 바람직하다. 이 연마 공정에 의 해, 절연막(40) 내에는, Si-OH가 생성된 손상층이 형성된다.
또, 배선(51)을 형성하는 공정에서는, 연마시에 이용하는 산·알칼리의 약액이 절연막(40)에 작용하여, 막 중에 Si-OH 결합을 형성한다. 본원 명세서에서는, 절연막에 어떠한 물리적·화학적인 작용을 끼치는 공정을, 절연막을 가공하는 공정이라고 표현한다. 즉, 절연막을 가공하는 공정에는, 드라이 에칭 등에 의해 절연막을 패터닝하는 공정, 연마에 의해 절연막 상의 도전막을 제거하는 공정, 절연막의 일부를 연마에 의해 제거하는 공정 등이 포함된다.
계속해서, 실란 화합물, 예컨대 헥사메틸디실라잔을 3 cc 적하하고, 1000 rpm, 60초로 스핀코트한 후, 핫 플레이트로, 예컨대 120℃, 60초의 베이크 처리와, 250℃, 60초의 베이크 처리를 이 순서로 행한다. 이에 따라, 배선(51)을 형성할 때의 연마에 의해 도입된 절연막(40) 내의 Si-OH가 Si-CH3로 되어, 절연막(40)의 손상이 수복된다.
또, 본 실시 형태의 손상 수복 처리에 이용하는 실란 화합물 및 그것을 이용한 처리 방법에는, 제3 실시 형태에 의한 반도체 장치의 제조 방법에 있어서 절연막(202)의 손상층(204)의 수복 처리에 이용한 여러가지 실란 화합물 및 그것을 이용한 처리 방법을 적용할 수 있다.
계속해서, 기판을 질소 분위기 중에서 예컨대 400℃로 가열한 상태에서, 고압 수은 램프(예컨대, Ushio Inc. 제조, UVL-7000H4-N)를 이용하여, 예컨대 파장이 200∼600 nm의 자외선을, 예컨대 10분간 조사한다[도 18의 (a)]. 이에 따라, 실란 화합물에 의한 손상 수복 처리 후에 잔존하고 있는 Si-OH가 축합하고 Si-O-Si 결합이 되어, Si-OH에 수분이 흡착되는 것을 방지할 수 있다.
또, Si-OH의 축합 처리에 이용하는 광 조사에는, 제3 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다. 또한, 제3 실시 형태에 나타낸 바와 같이, 광 조사 대신에 전자선 조사를 행하더라도 좋다. 전자선 조사에는, 제3 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다.
계속해서, 배선(51)이 매립된 절연막(40) 상에, 예컨대 도 8의 (a) 내지 도 9에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 절연막(52), 층간 절연막(54) 및 절연막(60)을 형성한다[도 18의 (b)]. 또, 본 실시 형태에서는 절연막(60)/층간 절연막(54)/절연막(52)의 3층 구조를 이용하고 있지만, 제2 실시 형태의 경우와 동일하게 에칭 스토퍼용의 절연막(56)을 포함하는 구조로 하더라도 좋다. 본 실시 형태의 경우, 층간 절연막(54)으로서는, 예컨대 막 두께 180 nm의 다공질 실리카막을 이용할 수 있다.
계속해서, 예컨대 도 10 내지 도 11에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 절연막(52) 및 층간 절연막(54)에, 배선(51)에 이르는 비어홀(66)을, 층간 절연막(54) 및 절연막(60)에, 배선(77b)을 매립하기 위한 배선홈(72)을 형성한다.
계속해서, 예컨대 도 12 내지 도 13에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 해서, 실란 화합물에 의한 처리 및 자외선 조사를 행하여, 비어홀(66) 및 배선홈(46)을 형성할 때의 드라이 에칭에 의해 도입된 손상 층을 수복한다[도면 중, 수복층(116)][도 19].
계속해서, 전면에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 TaN막을 퇴적하여, TaN막의 배리어 메탈(74)을 형성한다.
계속해서, 배리어 메탈(74) 상에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 Cu막을 퇴적하여, Cu막의 시드막(도시하지 않음)을 형성한다.
계속해서, 예컨대 전기도금법에 의해, 시드막을 시드로 해서 Cu막을 퇴적하여, 시드층과 합한 총 막 두께가 예컨대 1400 nm인 Cu막(76)을 형성한다.
계속해서, CMP법에 의해, 절연막(60) 상의 Cu막(76) 및 배리어 메탈(74)을 연마에 의해 제거하여, 비어홀(66) 내에 매립되는 배리어 메탈(74) 및 Cu막(76)을 포함하는 컨택트 플러그(77a)와, 배선홈(72) 내에 매립되는 배리어 메탈(74) 및 Cu막(76)을 포함하는 배선(77b)을 일체로 일괄해서 형성한다. CMP에 이용하는 슬러리는, 컨택트 플러그(77a) 및 배선(77b)의 재료나 절연막(60)의 재료 등에 따라 적절하게 선택하는 것이 바람직하다. 이 연마 공정에 의해, 절연막(60) 내에는 Si-OH가 생성된 손상층이 형성된다.
계속해서, 실란 화합물, 예컨대 헥사메틸디실라잔을 3 cc 적하하고, 1000 rpm, 60초로 스핀코트한 후, 핫 플레이트로, 예컨대 120℃, 60초의 베이크 처리와, 250℃, 60초의 베이크 처리를 이 순서로 행한다. 이에 따라, 컨택트 플러그(77a) 및 배선(77b)을 형성할 때의 연마에 의해 도입된 절연막(60) 내의 Si-OH가 Si-CH3가 되어, 절연막(60)의 손상이 수복된다.
또, 본 실시 형태의 손상 수복 처리에 이용하는 실란 화합물 및 그것을 이용한 처리 방법에는, 제3 실시 형태에 의한 반도체 장치의 제조 방법에 있어서 절연막(202)의 손상층(204)의 수복 처리에 이용한 여러가지 실란 화합물 및 그것을 이용한 처리 방법을 적용할 수 있다.
계속해서, 기판을 질소 분위기 중에서 예컨대 400℃로 가열한 상태에서, 고압 수은 램프(예컨대, Ushio Inc. 제조, UVL-7000H4-N)를 이용하여, 예컨대 파장이 200∼600 nm의 자외선을, 예컨대 10분간 조사한다[도 20]. 이에 따라, 실란 화합물에 의한 손상 수복 처리 후에 잔존하고 있는 Si-OH가 축합하고 Si-O-Si 결합이 되어, Si-OH에 수분이 흡착되는 것을 방지할 수 있다.
또, Si-OH의 축합 처리에 이용하는 광 조사에는, 제3 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다. 또한, 제3 실시 형태에 나타낸 바와 같이, 광 조사 대신에 전자선 조사를 행하더라도 좋다. 전자선 조사에는, 제3 실시 형태에 나타낸 여러가지 방법 및 조건을 이용할 수 있다.
계속해서, 전면에, 예컨대 CVD법에 의해, 예컨대 막 두께 30 nm의 SiC:O:H막을 퇴적하여, SiC:O:H막의 절연막(78)을 형성한다[도 21].
그 후, 필요에 따라 상기와 동일한 공정을 적절하게 반복하고 도시하지 않는 제3층 배선 등을 형성하여, 본 실시 형태에 의한 반도체 장치를 완성한다.
이와 같이, 본 실시 형태에 의하면, 절연막을 가공할 때의 가공 손상에 의한 절연막의 유전율 증가를 회복시키며, 대기 방치에 의한 유전율 증가를 방지할 수 있다. 이에 따라, 저유전율로 신뢰성이 높은 절연막을 얻을 수 있기 때문에, 이 절 연막을 예컨대 다층 배선 구조의 층간 절연막에 적용함으로써, 반도체 장치의 응답 속도를 고속화할 수 있다.
[제5 실시 형태〕
본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법에 대해 도 22 내지 도 26을 이용하여 설명한다. 또, 도 1 내지 도 21에 나타내는 제1 실시 형태 내지 제4 실시 형태에 의한 반도체 장치의 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 간결하게 한다.
도 22 내지 도 26은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에서는, 제3 실시 형태의 제조 방법을, 제2 실시 형태에 의한 반도체 장치의 제조 방법에 적용한 다른 예를 설명한다.
우선, 예컨대 도 4의 (a) 내지 도 5의 (b)에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 상에, 소자 분리막(12), MOS 트랜지스터(24), 층간 절연막(26), 스토퍼막, 컨택트 플러그(35), 절연막(36), 층간 절연막(38) 및 절연막(40)을 형성한다[도 22의 (a)].
계속해서, 예컨대 도 6의 (a)와 (b)에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 절연막(40), 층간 절연막 및 절연막(36)에, 배선(51)을 매립하기 위한 배선홈(46)을 형성한다.
계속해서, 예컨대 도 7의 (a)와 (b)에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실란 화합물에 의한 처리 및 자외선 조사를 행하여, 배선홈(46)을 형성할 때의 드라이 에칭에 의해 도입된 손상층을 수복한다[도면 중, 수복층(116)][도 22의 (b)].
계속해서, 전면에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 질화탄탈(TaN)막을 퇴적하여, TaN막의 배리어 메탈(48)을 형성한다.
계속해서, 배리어 메탈(48) 상에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 Cu막을 퇴적하여, Cu막의 시드막(도시하지 않음)을 형성한다.
계속해서, 예컨대 전기도금법에 의해, 시드막을 시드로 해서 Cu막을 퇴적하여, 시드층과 합한 총 막 두께가 예컨대 600 nm인 Cu막(50)을 형성한다.
계속해서, CMP법에 의해, 층간 절연막(38) 상의 Cu막(50), 배리어 메탈(48) 및 절연막(40)을 연마에 의해 제거하여, 배선홈(46) 내에 매립되는 배리어 메탈(48) 및 Cu막(50)을 포함하는 배선(51)을 형성한다.
본 실시 형태에서는, 배선(51)을 형성할 때의 연마 공정에서 절연막(40)도 제거하고 있다. 절연막(40)은 배선홈(46)을 형성할 때의 하드 마스크로서 이용하는 것이지만, 일반적으로 층간 절연막(38)의 재료보다 유전율이 높은 재료로 형성된다. 그래서, 본 실시 형태에서는, 층간 절연막의 저유전율화의 관점에서, 배선(51)을 형성할 때의 연마 공정에서 절연막(40)도 제거하고 있다. 연마에 의해 절연막(40)을 제거하는 경우, 이 연마 공정에 의해, 하층의 층간 절연막(38) 내에는 Si-OH가 생성된 손상층이 형성된다.
계속해서, 예컨대 도 18의 (a)에 나타내는 제4 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실란 화합물에 의한 처리 및 자외선 조사를 행하 여, 배선(51)을 형성할 때의 연마에 의해 층간 절연막(38) 내에 도입된 손상을 수복한다[도 23의 (a)].
연마에 의해 절연막(40)까지 제거하는 경우, 하층의 층간 절연막(38) 내에 손상이 도입되어, 층간 절연막(38)의 유전율이 증가하는 경우가 있다. 그러나, 전술한 손상 수복 처리를 행함으로써 층간 절연막(38) 내에 도입된 손상이 수복되어, 층간 절연막(38)의 유전율이 증가하는 것을 방지할 수 있다. 또한, 절연막(40)을 제거함으로써, 층간 절연막을 한층 더 저유전율화할 수 있다.
계속해서, 배선(51)이 매립된 층간 절연막(38) 상에, 예컨대 도 18의 (b)에 나타내는 제3 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 절연막(52), 층간 절연막(54) 및 절연막(60)을 형성한다[도 23의 (b)]. 또, 본 실시 형태에서는 절연막(60)/층간 절연막(54)/절연막(52)의 3층 구조를 이용하고 있지만, 제2 실시 형태의 경우와 동일하게 에칭 스토퍼용의 절연막(56)을 포함하는 구조로 하더라도 좋다.
계속해서, 예컨대 도 10 내지 도 11에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 절연막(52) 및 층간 절연막(54)에, 배선(51)에 이르는 비어홀(66)을, 층간 절연막(54) 및 절연막(60)에, 배선(77b)을 매립하기 위한 배선홈(72)을 형성한다.
계속해서, 예컨대 도 12 내지 도 13에 나타내는 제2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 해서, 실란 화합물에 의한 처리 및 자외선 조사를 행하여, 비어홀(66) 및 배선홈(46)을 형성할 때의 드라이 에칭에 의해 도입된 손상 층을 수복한다[도면 중, 수복층(116)][도 24].
계속해서, 전면에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 TaN막을 퇴적하여, TaN막의 배리어 메탈(74)을 형성한다.
계속해서, 배리어 메탈(74) 상에, 예컨대 스퍼터법에 의해, 예컨대 막 두께 10 nm의 Cu막을 퇴적하여, Cu막의 시드막(도시하지 않음)을 형성한다.
계속해서, 예컨대 전기도금법에 의해, 시드막을 시드로 해서 Cu막을 퇴적하여, 시드층과 합한 총 막 두께가 예컨대 1400 nm인 Cu막(76)을 형성한다.
계속해서, CMP법에 의해, 절연막(60) 상의 Cu막(76) 및 배리어 메탈(74)을 연마에 의해 제거하여, 비어홀(66) 내에 매립되는 배리어 메탈(74) 및 Cu막(76)을 포함하는 컨택트 플러그(77a)와, 배선홈(72) 내에 매립되는 배리어 메탈(74) 및 Cu막(76)을 포함하는 배선(77b)을 일체로 일괄해서 형성한다.
본 실시 형태에서는, 컨택트 플러그(77a) 및 배선(77b)을 형성할 때의 연마 공정에서 절연막(60)도 제거하고 있다. 절연막(60)은 비어홀(66) 및 배선홈(46)을 형성할 때의 하드 마스크로서 이용하는 것이지만, 일반적으로 층간 절연막(54)의 재료보다 유전율이 높은 재료로 형성된다. 그래서, 본 실시 형태에서는, 층간 절연막의 저유전율화의 관점에서, 컨택트 플러그(77a) 및 배선(77b)을 형성할 때의 연마 공정에서 절연막(60)도 제거하고 있다. 연마에 의해 절연막(60)을 제거하는 경우, 이 연마 공정에 의해, 하층의 층간 절연막(54) 내에는, Si-OH가 생성된 손상층이 형성된다.
계속해서, 예컨대 도 19에 나타내는 제4 실시 형태에 의한 반도체 장치의 제 조 방법과 동일하게 하여, 실란 화합물에 의한 처리 및 자외선 조사를 행하여, 컨택트 플러그(77a) 및 배선(77b)을 형성할 때의 연마에 의해 층간 절연막(54) 내에 도입된 손상을 수복한다[도 25].
연마에 의해 절연막(60)까지 제거하는 경우, 하층의 층간 절연막(54) 내에 손상이 도입되어, 층간 절연막(54)의 유전율이 증가하는 경우가 있다. 그러나, 전술한 손상 수복 처리를 행함으로써 층간 절연막(54) 내에 도입된 손상이 수복되어, 층간 절연막(54)의 유전율이 증가하는 것을 방지할 수 있다. 또한, 절연막(60)을 제거함으로써, 층간 절연막을 한층 더 저유전율화할 수 있다.
계속해서, 전면에, 예컨대 CVD법에 의해, 예컨대 막 두께 30 nm의 SiC:O:H막을 퇴적하여, SiC:O:H막의 절연막(78)을 형성한다[도 26].
그 후, 필요에 따라 상기와 동일한 공정을 적절하게 반복하고 도시하지 않는 제3층 배선 등을 형성하여, 본 실시 형태에 의한 반도체 장치를 완성한다.
이와 같이, 본 실시 형태에 의하면, 절연막을 가공할 때의 가공 손상에 의한 절연막의 유전율 증가를 회복시키며, 대기 방치에 의한 유전율 증가를 방지할 수 있다. 이에 따라, 저유전율로 신뢰성이 높은 절연막을 얻을 수 있기 때문에, 이 절연막을 예컨대 다층 배선 구조의 층간 절연막에 적용함으로써, 반도체 장치의 응답 속도를 고속화할 수 있다.
[변형 실시 형태]
본 발명은, 상기 실시 형태에 개시된 반도체 장치의 구조 및 그 제조 방법에 한정되는 것이 아니며, 실리카계 절연막을 갖는 반도체 장치의 제조에 널리 적용할 수 있다. 반도체 장치를 형성하는 각 층의 막 두께나 구성 재료에 대해서도, 적절하게 변경할 수 있다.
[실시예 1]
테트라에톡시실란 20.8 g(0.1 mol), 메틸트리에톡시실란 17.8 g(0.1 mol), 글리시독시프로필트리메톡시실란 23.6 g(0.1 mol), 메틸이소부틸케톤 39.6 g을 200 ml의 반응 용기에 넣고, 1%의 테트라메틸암모늄 하이드로옥사이드 수용액 16.2 g(0.9 mol)을 10분간 적하하며, 적하 종료 후 2시간 숙성 반응을 행했다.
다음에, 황산마그네슘 5 g을 첨가하여 과잉의 수분을 제거한 후, 로터리 증발기에 의해, 숙성 반응으로 생성된 에탄올을 반응 용액이 50 ml가 될 때까지 제거했다. 얻어진 반응 용액에 메틸이소부틸케톤을 20 ml 첨가하여, 다공질 실리카 전구체 도포 용액을 제작했다.
제작한 다공질 실리카 전구체 도포 용액을 저저항 기판 상에 스핀코트하고, 250℃, 3분간 프리베이크를 행한 후, FT-IR을 이용하여 950 cm-1 부근의 Si-OH의 흡수 강도로부터 산출한 바, 가교율은 75%였다.
계속해서, 이와 같이 제작한 다공질 실리카 전구체 도포 용액을, 막 두께가 400 nm이 되도록, 스핀코트법에 의해 실리콘 기판(300) 상에 도포했다.
계속해서, 실리콘 기판(200) 상에 도포한 다공질 실리카 전구체 도포 용액을 250℃, 3분간의 조건으로 프리베이크했다.
계속해서, 질소 분위기의 전기로에서 400℃, 30분간의 조건으로, 프리베이크 한 다공질 실리카 전구체 도포 용액을 경화하여, 실리카계 다공질 절연막(302)을 형성했다[도 27의 (a)].
계속해서, 이와 같이 형성한 실리카계 다공질 절연막(302)을, RIE 에칭기(etcher)로, 에칭 가스로서 CHF3/CF4의 혼합 가스를 이용하고 CHF3 유량을 50 sccm, CF4 유량을 100 sccm, 챔버 압력을 50 mTorr, 파워를 200 W로 해서, 막 두께가 200 nm이 되도록 드라이 에칭했다. 또, 이에 따라, 실리카계 다공질 절연막(302)은 막 두께가 감소하며, 표면에 손상층(304)이 형성된다[도 27의 (b)].
계속해서, 손상층(304) 상에, 헥사메틸디실라잔을 3 cc 적하하고, 1000 rpm, 60초의 조건으로 스핀코트를 행했다.
계속해서, 핫 플레이트로, 120℃, 60초의 베이크 처리와, 250℃, 60초의 베이크 처리를 이 순서로 행했다. 또, 이에 따라, 손상층(304)은 수복되어, 실리카계 다공질 절연막(302)의 표면에는 수복층(306)이 형성된다[도 27의 (c)].
계속해서, 기판을 질소 분위기 중에서 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)에 의해, 실리카계 다공질 절연막에 파장 200∼600 nm의 자외선을 10분간 조사했다[도 27의 (d)].
표 1에, 각 공정 그리고 및 일주일 대기 방치 후의 실리카계 다공질 절연막(302)의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 1에 나타낸 바와 같이, 실리카계 다공질 절연막(302)의 성막 직후의 유전율은 2.24였다. 이 막에 드라이 에칭을 실시함으로써, 손상층(304)이 형성되어 유 전율은 2.86까지 상승했다. 그 후, 실란 화합물에 의한 회복 처리를 행함으로써, 유전율은 2.36까지 회복했지만, 성막 직후의 값까지는 되돌아가지 않았다. 그러나, 실란 화합물에 의한 회복 처리 후에 자외선 조사를 더 행함으로써, 유전율은 성막 직후의 값에 가까운 2.26까지 회복했다. 또한, 일주일 대기 방치한 후에도, 유전율은 2.25로, 성막 직후의 낮은 값을 유지하고 있었다.
[실시예 2]
도 27의 (d)의 공정에서 광 조사 대신에 전자선 조사를 행하는 것 이외에는, 실시예 1의 경우와 동일하게 하여 평가 시료를 제작했다. 전자선 조사는, 진공 중에서 기판을 400℃로 가열하고, 가속 전압을 10 kV로 해서 1분간 조사함으로써 행했다.
표 1에, 각 공정 후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 1에 나타낸 바와 같이, 실리카계 다공질 절연막의 성막 직후의 유전율은 2.24였다. 이 막에 드라이 에칭을 실시함으로써, 손상층이 형성되어 유전율은 2.86까지 상승했다. 그 후, 실란 화합물에 의한 회복 처리를 행함으로써, 유전율은 2.36까지 회복했지만, 성막 직후의 값까지는 되돌아가지 않았다. 그러나, 실란 화합물에 의한 회복 처리 후에 전자선 조사를 더 행함으로써, 유전율은 성막 직후의 값에 가까운 2.28까지 회복했다. 또한, 일주일 대기 방치한 후에도, 유전율은 2.26으로, 성막 직후의 낮은 값을 유지하고 있었다.
[비교예 1]
도 27의 (d)의 공정에서 광 조사 및 전자선 조사를 행하지 않은 것 이외에는 실시예 1 및 실시예 2의 경우와 동일하게 하여, 평가 시료를 제작했다.
표 1에, 각 공정 후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 1에 나타낸 바와 같이, 실리카계 다공질 절연막의 성막 직후의 유전율은 2.24였다. 이 막에 드라이 에칭을 실시함으로써, 손상층이 형성되어 유전율은 2.86까지 상승했다. 그 후, 실란 화합물에 의한 회복 처리를 행함으로써, 유전율은 2.36까지 회복했지만, 성막 직후의 값까지는 되돌아가지 않았다. 그 후, 광 조사 및 전자선 조사를 행하지 않고서 일주일 대기 방치한 바, 유전율은 2.52까지 증가했다.
Figure 112008061756412-pat00001
[실시예 3]
상기 제2 실시 형태에 의한 반도체 장치의 제조 방법에 의해, 제3층 배선층까지를 형성했다. 또, 제3층 배선층은 제2층 배선층과 동일한 프로세스 조건으로 형성했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 91%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.60이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 4]
실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 헬륨 분위기 중에서 행하는 것 이외에는, 실시예 3과 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 헬륨 분위기 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장이 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 94%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.58이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 5]
실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 아르곤 분위기 중에서 행하는 것 이외에는, 실시예 3과 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 아르곤 분위기 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장이 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 93%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.61이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 6]
실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 진공 중에서 행하는 것 이외에는, 실시예 3과 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 진공 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장이 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 96%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.52였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 7]
실란 화합물에 의한 손상 수복 처리 후에, 자외선 조사 대신에 전자선 조사를 행하는 것 이외에는, 실시예 3과 동일한 프로세스로 반도체 장치를 제조했다. 전자선 조사는, 진공 중에서 기판을 400℃로 가열한 상태에서, 가속 전압 10 kV로 1분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 90%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.63이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[비교예 2]
실시예 3의 프로세스에 있어서, 실란 화합물에 의한 손상 수복 처리 및 광 조사 및 전자선 조사 처리를 행하지 않고서, 반도체 장치를 제조했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 72%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.96이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 비어 개수의 45%에서 저항 상승이 발견되었다.
[비교예 3]
실시예 3의 프로세스에 있어서, 실란 화합물에 의한 손상 수복 처리만을 행하고 광 조사 및 전자선 조사 처리를 행하지 않고서, 반도체 장치를 제조했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 81%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.82였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 비어 개수의 18%에서 저항 상승이 발견되었다.
[실시예 8]
테트라에톡시실란 20.8 g(0.1 mol), 메틸트리에톡시실란 17.8 g(0.1 mol), 글리시독시프로필트리메톡시실란 23.6 g(0.1 mol), 메틸이소부틸케톤 39.6 g을 200 ml의 반응 용기에 넣고, 1%의 테트라메틸암모늄 하이드로옥사이드 수용액 16.2 g(0.9 mol)을 10분간 적하하며, 적하 종료 후 2시간 숙성 반응을 행했다.
다음에, 황산마그네슘 5 g을 첨가하여 과잉의 수분을 제거한 후, 로터리 증발기에 의해, 숙성 반응으로 생성된 에탄올을 반응 용액이 50 ml가 될 때까지 제거했다. 얻어진 반응 용액에 메틸이소부틸케톤을 20 ml 첨가하여, 배선 분리층용의 다공질 실리카 전구체 도포 용액을 제작했다.
제작한 다공질 실리카 전구체 도포 용액을 저저항 기판 상에 스핀코트하고, 250℃, 3분간 프리베이크를 행한 후, FT-IR을 이용하여 950 cm-1 부근의 Si-OH의 흡수 강도로부터 산출한 바, 가교율은 75%였다.
계속해서, 이와 같이 제작한 다공질 실리카 전구체 도포 용액을, 막 두께가 400 nm이 되도록 스핀코트법에 의해 기초 기판(200)으로서의 실리콘 기판 상에 도포했다.
계속해서, 기초 기판(200) 상에 도포한 다공질 실리카 전구체 도포 용액을 250℃, 3분간의 조건으로 프리베이크했다.
계속해서, 질소 분위기의 전기로에서 400℃, 30분간의 조건으로, 프리베이크한 다공질 실리카 전구체 도포 용액을 경화하여, 실리카계 다공질 절연막(202)을 형성했다[도 16의 (a) 참조].
계속해서, 이와 같이 형성한 실리카계 다공질 절연막(202)을 화학적 기계적 연마(CMP) 장치로 연마했다. 또, 이에 따라, 실리카계 다공질 절연막(202)은 막 두께가 감소하며, 표면에 손상층(204)이 형성된다[도 16의 (b) 참조].
계속해서, 연마한 실리카계 다공질 절연막(202)의 표면을 0.5%의 플루오르화수소산 수용액으로 세정했다.
계속해서, 연마한 실리카계 다공질 절연막(202) 상에, 헥사메틸디실라잔을 3 cc 적하하고, 1000 rpm, 60초의 조건으로 스핀코트를 행했다.
계속해서, 핫 플레이트로, 120℃, 60초의 베이크 처리와, 250℃, 60초의 베이크 처리를, 이 순서로 행했다. 또, 이에 따라, 손상층(204)은 수복되어, 실리카계 다공질 절연막(202)의 표면에는 수복층(206)이 형성된다[도 16의 (c) 참조].
계속해서, 기판을 질소 분위기 중에서 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)에 의해, 실리카계 다공질 절연막에 파장 200∼600 nm의 자외선을 10분간 조사했다[도 15의 (d)].
표 2에, 각 공정 후 및 일주일 대기 방치 후의 실리카계 다공질 절연막(202)의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 2에 나타낸 바와 같이, 실리카계 다공질 절연막(202)의 성막 직후의 유전율은 2.24였다. 이 막을 연마함으로써, 손상층(204)이 형성되어 유전율은 3.12까지 상승했다. 그 후, 실란 화합물에 의한 회복 처리를 행함으로써, 유전율은 2.39까지 회복했지만, 성막 직후의 값까지는 되돌아가지 않았다. 그러나, 실란 화합물에 의한 회복 처리 후에 자외선 조사를 더 행함으로써, 유전율은 성막 직후의 값에 가까운 2.25까지 회복했다. 또한, 일주일 대기 방치한 후에도, 유전율은 2.25로, 성막 직후의 낮은 값을 유지하고 있었다.
[실시예 9]
도 16의 (d)의 공정에서 광 조사 대신에 전자선 조사를 행하는 것 이외에는, 실시예 8의 경우와 동일하게 하여 평가 시료를 제작했다. 전자선 조사는, 진공 중에서 기판을 400℃로 가열하고, 가속 전압을 10 kV로 해서 1분간 조사함으로써 행했다.
표 2에, 각 공정 후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 2에 나타낸 바와 같이, 실리카계 다공질 절연막(202)의 성막 직후의 유전율은 2.24였다. 이 막을 연마함으로써, 손상층(204)이 형성되어 유전율은 3.12까지 상승했다. 그 후, 실란 화합물에 의한 회복 처리를 행함으로써, 유전율은 2.39까지 회복했지만, 성막 직후의 값까지는 되돌아가지 않았다. 그러나, 실란 화합물에 의한 회복 처리 후에 전자선 조사를 더 행함으로써, 유전율은 성막 직후의 값에 가까운 2.25까지 회복했다. 또한, 일주일 대기 방치한 후에도, 유전율은 2.26으로, 성막 직후의 낮은 값을 유지하고 있었다.
[비교예 4]
도 16의 (d)의 공정에서 광 조사 및 전자선 조사를 행하지 않는 것 이외에는, 실시예 1 및 실시예 2의 경우와 동일하게 하여 평가 시료를 제작했다.
표 2에, 각 공정 후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 2에 나타낸 바와 같이, 실리카계 다공질 절연막의 성막 직후의 유전율은 2.24였다. 이 막을 연마함으로써, 손상층(204)이 형성되어 유전율은 3.12까지 상승했다. 그 후, 실란 화합물에 의한 회복 처리를 행함으로써, 유전율은 2.39까지 회복했지만, 성막 직후의 값까지는 되돌아가지 않았다. 그 후, 광 조사 및 전자선 조사를 행하지 않고서 일주일 대기 방치한 바, 유전율은 2.55까지 증가했다.
Figure 112008061756412-pat00002
[실시예 10]
도 16의 (d)의 공정에서 광 조사시의 열 처리 온도를 변경한 것 이외에는, 실시예 8의 경우와 동일하게 하여 평가 시료를 제작했다. 광 조사시의 열 처리 온도는, 30℃, 60℃, 100℃, 150℃, 200℃, 250℃, 300℃, 350℃, 400℃로 하여, 각각에 대한 평가 시료를 제작했다.
표 3에, 평가 시료 제작 직후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 3에 나타낸 바와 같이, 각 평가 시료의 제작 직후의 실리카계 다공질 절연막(202)의 유전율은 2.24∼2.26으로 거의 일정했다. 또한, 일주일 대기 방치한 후에도 유전율은 2.24∼2.26으로, 평가 시료 제작 직후와 동등한 낮은 값을 유지하고 있었다.
[실시예 11]
도 16의 (d)의 공정에서 전자선 조사시의 열 처리 온도를 변경한 것 이외에는, 실시예 9의 경우와 동일하게 하여 평가 시료를 제작했다. 전자선 조사시의 열처리 온도는, 30℃, 60℃, 100℃, 150℃, 200℃, 250℃, 300℃, 350℃, 400℃로 하여, 각각에 대한 평가 시료를 제작했다.
표 3에, 평가 시료 제작 직후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 3에 나타낸 바와 같이, 각 평가 시료의 제작 직후의 실리카계 다공질 절연막(202)의 유전율은, 2.24∼2.26으로 거의 일정했다. 또한, 일주일 대기 방치한 후에도 유전율은 2.24∼2.26으로, 평가 시료 제작 직후와 동등한 낮은 값을 유지하고 있었다.
[비교예 5]
도 16의 (d)의 공정에서 광 조사 및 전자선 조사를 행하지 않은 것 이외에는, 실시예 10 및 실시예 11의 경우와 동일하게 하여 평가 시료를 제작했다.
표 3에, 평가 시료 작성 직후 및 일주일 대기 방치 후의 실리카계 다공질 절연막의 유전율을 수은 프로버로 측정한 용량으로부터 산출한 결과를 정리한다.
표 3에 나타낸 바와 같이, 각 평가 시료의 제작 직후의 실리카계 다공질 절연막(202)의 유전율은 2.34∼2.39이며, 광 조사 또는 전자선 조사를 행한 실시예 10, 실시예 11의 경우보다 높았다. 또한, 일주일 대기 방치한 바, 유전율은 2.52∼2.56까지 증가했다.
Figure 112008061756412-pat00003
[실시예 12]
상기 제4 실시 형태에 의한 반도체 장치의 제조 방법에 의해, 제3층 배선층까지 형성했다. 드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사는 질소 분위기 중에서 행했다. 또, 제3층 배선층은 제2층 배선층과 동일한 프로세스 조건으로 형성했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 91%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.60이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 13]
드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 헬륨 분위기 중에서 행하는 것 이외에는, 실시예 12와 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 헬륨 분위기 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 94%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.58이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 14]
드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 아르곤 분위기 중에서 행하는 것 이외에는, 실시예 12와 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 아르곤 분위기 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 93%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.61이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 15]
드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 진공 중에서 행하는 것 이외에는, 실시예 12와 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 진공 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 96%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.52였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 16]
실란 화합물에 의한 손상 수복 처리 후에, 자외선 조사 대신에 전자선 조사를 행하는 것 이외에는, 실시예 12와 동일한 프로세스로 반도체 장치를 제조했다. 전자선 조사는, 진공 중에서 기판을 400℃로 가열한 상태에서, 가속 전압 10 kV로 1분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 90%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.63이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[비교예 6]
실시예 12의 프로세스에 있어서, 실란 화합물에 의한 손상 수복 처리, 광 조사 및 전자선 조사 처리를 행하지 않고서, 반도체 장치를 제조했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 72%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.82였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 비어 개수의 45%에서 저항 상승이 발견되었다.
[비교예 7]
실시예 12의 프로세스에 있어서, 실란 화합물에 의한 손상 수복 처리만을 행하고, 광 조사 및 전자선 조사 처리를 행하지 않고서, 반도체 장치를 제조했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 81%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.82였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 비어 개수의 18%에서 저항 상승이 발견되었다.
[실시예 17]
상기 제5 실시 형태에 의한 반도체 장치의 제조 방법에 의해, 제3층 배선층까지 형성했다. 드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사는, 질소 분위기 중에서 행했다. 또, 제3층 배선층은 제2층 배선층과 동일한 프로세스 조건으로 형성했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 94%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.49였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 18]
드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 헬륨 분위기 중에서 행하는 것 이외에는, 실시예 17과 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 헬륨 분위기 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 96%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.47이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 19]
드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 아르곤 분위기 중에서 행하는 것 이외에는, 실시예 17과 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 아르곤 분위기 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 97%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.47이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 20]
드라이 에칭 및 연마 후에 행하는 실란 화합물에 의한 손상 수복 처리 후의 자외선 조사를, 진공 중에서 행하는 것 이외에는, 실시예 17과 동일한 프로세스로 반도체 장치를 제조했다. 구체적으로는, 손상 수복 처리 후의 자외선 조사를, 진공 중에서 기판을 400℃로 가열한 상태에서, 고압 수은 램프(Ushio Inc. 제조, UVL-7000H4-N)를 이용하여 파장 200∼600 nm의 자외선을 10분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 95%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.46이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[실시예 21]
실란 화합물에 의한 손상 수복 처리 후에, 자외선 조사 대신에 전자선 조사를 행하는 것 이외에는, 실시예 17과 동일한 프로세스로 반도체 장치를 제조했다. 전자선 조사는, 진공 중에서 기판을 400℃로 가열한 상태에서, 가속 전압 10 kV로 1분간 조사함으로써 행했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 93%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.47이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 저항 상승은 발견되지 않았다.
[비교예 8]
실시예 17의 프로세스에 있어서, 실란 화합물에 의한 손상 수복 처리 및 광 조사 및 전자선 조사 처리를 행하지 않고서, 반도체 장치를 제조했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 65%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.76이었다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 비어 개수의 58%에서 저항 상승이 발견되었다.
[비교예 9]
실시예 17의 프로세스에 있어서, 실란 화합물에 의한 손상 수복 처리만을 행하고, 광 조사 및 전자선 조사 처리를 행하지 않고서, 반도체 장치를 제조했다.
시험 제작한 반도체 장치의 다층 배선을 이용하여 100만개의 연속 비어의 수율을 측정한 바, 67%였다. 또한, 층간 절연막의 실효적인 유전율을 층간 용량에 의해 측정한 바, 2.75였다. 또한, 200℃, 1000 시간 고온 방치한 후에 배선 저항을 측정한 바, 비어 개수의 26%에서 저항 상승이 발견되었다.
이상의 실시 형태에 관하여, 이하의 부기를 더 개시한다.
(부기 1)
반도체 기판 상에, 실리카계 절연 재료의 절연막을 형성하는 공정과,
상기 절연막을 가공하는 공정과,
가공한 상기 절연막에 실란 화합물을 작용시킴으로써 소수화하는 공정과,
상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막을 가공하는 공정에서는, 드라이 에칭에 의해 상기 절연막을 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막을 가공하는 공정에서는, 연마에 의해 상기 절연막을 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 4)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막을 가공하는 상기 공정 후, 가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정 전에, 상기 절연막을, 산소, 아르곤, 수소 혹은 질소, 또는 이들로부터 선택되는 복수의 가스의 혼합 가스의 플라즈마로 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
부기 4에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막을, 산소, 아르곤, 수소 혹은 질소, 또는 이들로부터 선택되는 복수의 가스의 혼합 가스의 플라즈마로 처리하는 상기 공정은, 상기 절연막을 가공하는 공정에서 생성되어 상기 절연막에 부착되는 부생성물을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막을 가공하는 공정 후, 상기 절연막에 상기 실란 화합물을 작용시키는 공정 전에, 상기 절연막을 가공하는 공정에서 생성되어 상기 절연막에 부착되는 부생성물을, 약액에 의해 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정은 30∼400℃의 온도 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정은, 산소 농도가 150 ppm 이하인 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
부기 8에 기재한 반도체 장치의 제조 방법에 있어서,
상기 분위기는, 질소, 헬륨 혹은 아르곤, 또는 이들로부터 선택되는 복수의 가스의 혼합 가스의 분위기인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
부기 8에 기재한 반도체 장치의 제조 방법에 있어서,
상기 분위기는 진공인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정은 20∼350℃의 온도 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정은, 상기 실란 화합물을 포함하는 증기를 상기 절연막에 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정은, 상기 실란 화합물을 상기 절연막 상에 스핀코트법에 의해 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
부기 13에 기재한 반도체 장치의 제조 방법에 있어서,
상기 실란 화합물을 상기 절연막 상에 도포한 후, 50∼350℃의 온도 범위에서 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 실란 화합물은, 실라잔계 실란 화합물, 아미드계 실란 화합물, 알콕시계 실란 화합물, 또는 아세톡시계 실란 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막은 다공질 실리카계 절연막을 포함하는 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17)
부기 1에 기재한 반도체 장치의 제조 방법에 있어서,
상기 절연막은 플라즈마 CVD법에 의해 성막된 SiOC막을 포함하는 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18)
반도체 기판 상에 실리카계 절연 재료의 절연막을 형성하는 공정과,
상기 절연막에 드라이 에칭에 의해 개구부를 형성하는 공정과,
상기 개구부 및 상기 절연막 상에 도전막을 형성하는 공정과,
상기 절연막 상의 도전막을 연마에 의해 제거하여, 상기 개구부 내에 매립된 상기 도전막을 포함하는 배선을 형성하는 공정을 포함하고,
상기 절연막에 상기 드라이 에칭에 의해 상기 개구부를 형성하는 상기 공정과, 상기 개구부 및 상기 절연막 상에 상기 도전막을 형성하는 상기 공정의 사이, 및 상기 절연막 상의 상기 도전막을 연마에 의해 제거하여, 상기 개구부 내에 매립된 상기 도전막을 포함하는 상기 배선을 형성하는 상기 공정 후 중 적어도 한쪽에, 상기 절연막에 실란 화합물을 작용시킴으로써 소수화하는 공정과, 상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 19)
부기 18에 기재한 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판 상에 실리카계 절연 재료의 상기 절연막을 형성하는 상기 공정에서는, 제1 절연막과, 상기 제1 절연막 상에 형성된 상기 제2 절연막을 형성하고,
상기 절연막 상의 상기 도전막을 연마에 의해 제거하여, 상기 개구부 내에 매립된 상기 도전막을 포함하는 상기 배선을 형성하는 상기 공정은, 상기 도전막 및 상기 제2 절연막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20)
부기 19에 기재한 반도체 장치의 제조 방법에 있어서,
상기 제2 절연막은, 상기 절연막 상의 상기 도전막을 연마에 의해 제거하여, 상기 개구부 내에 매립된 상기 도전막을 포함하는 상기 배선을 형성하는 공정시의 하드 마스크인 것을 특징으로 하는 반도체 장치의 제조 방법.
도 1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 흐름도.
도 2는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제1 공정 단면도).
도 3은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제2 공정 단면도).
도 4는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제1 공정 단면도).
도 5는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제2 공정 단면도).
도 6은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제3 공정 단면도).
도 7은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제4 공정 단면도).
도 8은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제5 공정 단면도).
도 9는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제6 공정 단면도).
도 10은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내 는 공정 단면도(제7 공정 단면도).
도 11은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제8 공정 단면도).
도 12는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제9 공정 단면도).
도 13은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제10 공정 단면도).
도 14는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제11 공정 단면도).
도 15는 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 흐름도.
도 16은 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 17은 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제1 공정 단면도).
도 18은 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제2 공정 단면도).
도 19는 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제3 공정 단면도).
도 20은 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내 는 공정 단면도(제4 공정 단면도).
도 21은 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제5 공정 단면도).
도 22는 본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제1 공정 단면도).
도 23은 본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제2 공정 단면도).
도 24는 본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제3 공정 단면도).
도 25는 본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제4 공정 단면도).
도 26은 본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(제5 공정 단면도).
도 27은 본 발명의 효과를 검증하기 위해 이용한 평가 시료의 제조 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 12: 소자 분리막
14: 소자 영역 16: 게이트 절연막
18: 게이트 전극 22: 소스/드레인 영역
24: MOS 트랜지스터 26: 층간 절연막
28: 스토퍼막 30: 컨택트홀
32, 48, 74: 배리어 메탈 34: 텅스텐막
35, 77a: 컨택트 플러그 36, 40, 52, 56, 60, 78: 절연막
38, 54, 58: 다공질의 층간 절연막 42, 62, 68: 포토레지스트막
44, 64, 70: 개구부 46, 72: 배선홈
50, 76: Cu막 51, 77b: 배선
52, 78: Cu 확산 방지용의 절연막 66: 비어홀
100: 기초 기판 102: 절연막
104: 하드 마스크 106: 포토레지스트막
108, 110: 개구부 112: 손상층
114: 측벽 퇴적물 116: 수복층
200: 기초 기판 202: 절연막
204: 손상층 206: 수복층
300: 실리콘 기판 302: 실리카계 다공질 절연막
304: 손상층 306: 수복층

Claims (11)

  1. 반도체 기판 상에, 실리카계 절연 재료의 절연막을 형성하는 공정과,
    상기 절연막을 가공하는 공정과,
    가공한 상기 절연막 상에 생성된 Si-OH에 실란 화합물을 작용시킴으로써, 상기 절연막을 소수화하는 공정과,
    소수화한 상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막을 가공하는 상기 공정 후, 가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정 전에, 상기 절연막을, 산소, 아르곤, 수소 혹은 질소, 또는 이들로부터 선택되는 복수의 가스의 혼합 가스의 플라즈마로 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정은 30∼400℃의 온도 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정은, 산소 농도가 150 ppm 이하인 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 분위기는, 질소, 헬륨 혹은 아르곤, 또는 이들로부터 선택되는 복수의 가스의 혼합 가스의 분위기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정은 50∼350℃의 온도 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정은, 상기 실란 화합물을 포함하는 증기를 상기 절연막에 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    가공한 상기 절연막에 상기 실란 화합물을 작용시킴으로써 소수화하는 상기 공정은, 상기 실란 화합물을 상기 절연막 상에 스핀코트법에 의해 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 상에 실리카계 절연 재료의 절연막을 형성하는 공정과,
    상기 절연막에 드라이 에칭에 의해 개구부를 형성하는 공정과,
    상기 개구부 및 상기 절연막 상에 도전막을 형성하는 공정과,
    상기 절연막 상의 도전막을 연마에 의해 제거하여, 상기 개구부 내에 매립된 상기 도전막을 포함하는 배선을 형성하는 공정
    을 포함하고,
    상기 절연막에 상기 드라이 에칭에 의해 상기 개구부를 형성하는 상기 공정과, 상기 개구부 및 상기 절연막 상에 상기 도전막을 형성하는 상기 공정의 사이, 및 상기 절연막 상의 상기 도전막을 연마에 의해 제거하여, 상기 개구부 내에 매립된 상기 도전막을 포함하는 상기 배선을 형성하는 상기 공정 후 중 적어도 한쪽에, 가공한 상기 절연막 상에 생성된 Si-OH에 실란 화합물을 작용시킴으로써 상기 절연막을 소수화하는 공정과, 소수화한 상기 절연막에 광 조사 또는 전자선 조사를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판 상에, 실리카계 절연 재료의 절연막을 형성하는 공정과,
    상기 절연막을 가공하는 공정과,
    가공한 상기 절연막 상에 생성된 Si-OH에 실란 화합물을 작용시킴으로써, 상기 절연막을 소수화하는 공정과,
    소수화한 상기 절연막에, 진공 중에서 가속 전압이 1~15kV의 전자선 조사를 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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