KR101011490B1 - 패터닝 방법 - Google Patents

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파오화 초우
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도쿄엘렉트론가부시키가이샤
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Abstract

여기에 개시되는 패터닝 방법은, 기판 상에 제 1 막을 형성하는 공정과, 제 1 막 상에 레지스트막을 포함하는 다층막을 형성하는 공정과, 레지스트막을 포토리소그래피에 의해 패터닝하여, 소정의 패턴을 갖는 패턴화 레지스트막을 형성하는 공정과, 유기 실리콘을 포함하는 제 1 가스와 활성화된 산소종을 포함하는 제 2 가스를 해당 기판에 교대로 공급하여, 패턴화 레지스트막 및 제 1 막의 위에, 제 1 막과 다른 산화 실리콘막을 형성하는 공정과, 패턴화 레지스트막의 측벽에 측벽 스페이서가 형성되도록 산화 실리콘막을 에칭하는 공정과, 패턴화 레지스트막을 제거하는 공정과, 측벽 스페이서를 마스크로서 이용하여, 제 1 막을 가공하는 공정을 구비한다.

Description

패터닝 방법{PATTERNING METHOD}
본 발명은, 반도체 프로세스에 이용되고, 노광 장치의 해상 한계 이하의 패턴을 형성하는 패터닝 방법에 관한 것이다.
반도체 디바이스의 고집적도화에 수반하여, 제조 프로세스에 요구되는 배선폭 또는 분리폭은 점점 축소화되어 오고 있다. 일반적으로, 미세 패턴은, 포토리소그래피 기술을 이용하여 레지스트 패턴을 형성하고, 그 레지스트 패턴을 에칭의 마스크로 이용하여 하지(下地)의 각종 박막을 에칭함으로써 형성된다.
미세 패턴을 형성하기 위해서는 포토리소그래피 기술이 중요하지만, 최근 의 반도체 디바이스의 미세화는, 포토리소그래피 기술의 해상 한계 이하의 치수를 요구하기에까지 이르고 있다.
해상 한계 이하의 패턴을 형성하는 기술로서는, 예를 들면, 특허 문헌 1에 기재되어 있다. 특허 문헌 1에서는, 기본적으로, 하지막 상에 해상 한계의 간격으로 실리콘 질화막(이하, 본 명세서에서는 희생막이라 함)을 형성하고, 해당 희생막의 측벽 상에 측벽 실리콘 산화막(이하, 본 명세서에서는 측벽 스페이서라고 함)을 형성하고, 상기 희생막을 제거하고 또한 측벽 스페이서를 남기며, 남은 측벽 스페이서를 에칭의 마스크로 이용하여 하지막을 에칭한다.
이와 같은 기술에 의하면, 측벽 스페이서의 폭을 희생막의 폭보다도 가늘게 할 수 있으므로, 이 측벽 스페이서를 에칭의 마스크로 이용함으로써, 해상 한계 이하의 폭을 갖는 하지막의 패턴을 형성할 수 있다.
특허 문헌1 : 일본특허공개공보 제2000-173979호
발명이 해결하고자 하는 과제
포토리소그래피 기술의 해상 한계 이하의 폭을 갖는 미세 패턴을 형성하는 하나의 방법으로서, 특허 문헌 1에 기재된 바와 같이, 희생막을 이용한 미세 패턴의 형성 방법이 있다.
그러나, 측벽 스페이서를 형성하기 위한 희생막은, 일면 형태의 희생막 상에 레지스트막을 형성하고, 포토리소그래피 기술을 이용하여, 레지스트막을 소정의 간격을 갖는 패턴으로 가공하고, 가공된 레지스트막을 에칭의 마스크로 이용하여 에칭을 함으로써 형성된다. 이 때문에 제조 공정이 많아진다고 하는 사정이 있다.
이 발명은, 해상 한계 이하의 폭을 갖는 미세 패턴을 적은 제조 공정으로 형성할 수 있는 미세 패턴의 형성 방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 과제를 해결하기 위해, 본 발명의 제 1 태양에 따른 패터닝 방법은, 기판 상에 제 1 막을 형성하는 공정과, 제 1 막 상에, 레지스트막을 포함하는 다층막을 형성하는 공정과, 레지스트막을 포토리소그래피에 의해 패터닝하여, 소정의 패턴을 갖는 패턴화 레지스트막을 형성하는 공정과, 유기 실리콘을 포함하는 제 1 가스와 플라즈마화 된 산소종을 포함하는 제 2 가스를 해당 기판에 교대로 공급하여, 패턴화 레지스트막 및 제 1 막 상에 제 1 막과 다른 산화 실리콘막을 형성하는 공정과, 패턴화 레지스트막의 측벽에 측벽 스페이서가 형성되도록 산화 실리콘막을 에칭하는 공정과, 패턴화 레지스트막을 제거하는 공정과, 측벽 스페이서를 마스크로서 이용하여 제 1 막을 가공하는 공정을 구비한다. 상기의 다층막은, 레지스트막을 노광할 수 있도록 포함하고, 예를 들면 하부 반사 방지막(BARC), 상부 반사 방지막(TARC), 레지스트막을 서포트하는 하지막으로서의 산화 실리콘막 등을 포함하지만, 이들에 한정되지는 않는다.
또한, 본 발명의 제 2 태양에 따른 패터닝 방법은, 기판 상에 제 1 막을 형성하는 공정과, 제 1 막 상에 해당 제 1 막의 재료와 다른 재료의 제 2 막을 형성하는 공정과, 제 2 막 상에 해당 제 2 막의 재료와 다른 재료의 하드 마스크막을 형성하는 공정과, 하드 마스크막 상에 레지스트막을 형성하는 공정과, 레지스트막을 포토리소그래피에 의해 패터닝하여, 소정의 패턴을 갖는 패턴화 레지스트막을 형성하는 공정과, 유기 실리콘을 포함하는 제 1 가스와 플라즈마화된 산소종을 포함하는 제 2 가스를 해당 기판에 교대로 공급하여, 패턴화 레지스트막 및 하드 마스크막 상에 하드 마스크막과 다른 산화 실리콘막을 형성하는 공정과, 패턴화 레지스트막의 측벽에 측벽 스페이서가 형성되도록 산화 실리콘막을 에칭하는 공정과, 패턴화 레지스트막을 제거하는 공정과, 측벽 스페이서를 마스크로서 이용하여 하드 마스크막을 가공하는 공정과, 가공된 하드 마스크막을 마스크로서 이용하여 제 2 막을 가공하는 공정을 구비한다.
발명의 효과
본 발명에 의하면, 해상 한계 이하의 폭을 갖는 미세 패턴을 적은 제조 공정으로 형성할 수 있는 미세 패턴의 형성 방법을 제공할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 5는 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 6은 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 7은 실리콘 산화막(105)을 형성하기 위한 성막 장치의 일례를 도시한 종단면도이다.
도 8은 실리콘 산화막(105)을 형성하기 위한 성막 장치의 일례를 도시한 횡단면도이다.
도 9는 실리콘 산화막(105)을 형성하기 위한 성막 방법에서의 가스 공급의 타이밍을 도시하는 타이밍차트이다.
도 10은 실리콘 산화막(105)의 성막 방법을 실시할 때의 반응을 설명하기 위한 모식도이다.
도 11은 O2 가스 플라즈마를 이용하여 성막한 경우와, O3 가스를 이용하여 성막한 경우에 불순물량을 비교한 도면이다.
도 12는 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 13은 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 14는 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 15는 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 16은 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 17은 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 18은 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 19는 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 20은 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 21은 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 22는 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 23은 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 24는 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
도 25A는 제 1 내지 제 3 실시예에 따른 패터닝 방법에 이어서 실시할 수 있는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 25B는 제 1 내지 제 3 실시예에 따른 패터닝 방법에 이어서 실시할 수 있는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 26A는 제 1 내지 제 3 실시예에 따른 패터닝 방법에 이어서 실시할 수 있는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 26B는 제 1 내지 제 3 실시예에 따른 패터닝 방법에 이어서 실시할 수 있 는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 27은 제 1 내지 제 3 실시예에 따른 패터닝 방법을 이용하여 제조할 수 있는 반도체 장치의 일례를 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
101:반도체 기판 102:박막
103:포토레지스트막 103＇:레지스트 패턴
105:실리콘 산화막 105＇:측벽 스페이서
106:에칭스토퍼막 107:하드 마스크막
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해 구체적으로 설명한다.
(제 1 실시예)
도 1 내지 도 6은, 본 발명의 제 1 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
제 1 실시예는, 본 발명에 따른 패터닝 방법의 기본적인 프로세스 순서를 예시하는 것이다.
먼저, 도 1에 도시한 바와 같이, 반도체 기판(101) 상에 박막(102)을 형성한다. 본 명세서에서는, 반도체 기판(101)은 반도체, 예를 들면, 실리콘 기판만을 의미하는 것은 아니며, 반도체 기판 내, 또는 반도체 기판 상에 형성된 반도체 소자 또는 집적 회로 패턴에 대응되는 도전막, 이들을 절연하는 층간 절연막이 형성된 구조체를 포함한다. 박막(102)은 나중에 미세 패턴으로 가공된다. 박막(102)은, 예 를 들면, 나중에 형성되는 측벽 스페이서와 다른 절연막이어도 되고, 도전막이어도 된다. 본 예에서는, 일례로서, 박막(102)을 도전성 폴리실리콘으로 한다. 이어서, 박막(102) 상에 포토레지스트를 도포하고 포토레지스트막(103)을 형성한다.
이어서, 도 2에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 포토레지스트막(103)을 소정의 간격을 갖는 레지스트 패턴(103＇)으로 가공한다. 본 예에서는, 레지스트 패턴(103＇)은 라인·앤드·스페이스 패턴을 갖고, 라인의 간격으로서는 노광 장치의 해상 한계 정도로 한다. 예를 들면, 본 예에서는, 레지스트 패턴(103＇)의 평면 방향에 따른 라인폭(Wr)이 해상 한계이다.
이어서, 도 3에 도시한 바와 같이, 레지스트 패턴(103＇) 및 박막(102) 상에, 레지스트 패턴(103＇) 및 박막(102)과는 다른 실리콘 산화막(105)을 형성한다. 본 예의 실리콘 산화막(105)은, 유기 실리콘을 포함하는 소스 가스와, 플라즈마에 의해 여기된 산소 래디컬 등의 산소종을 포함하는 가스를 교대로 공급함으로써 레지스트 패턴(103＇) 및 박막(102) 상에 형성된다. 유기 실리콘을 포함하는 소스 가스와 플라즈마에 의해 여기된 산소 래디컬 등의 산소종을 포함하는 가스를 교대로 공급하면서, 실리콘 산화막(105)을 원자층 레벨 또는 분자층 레벨로 순차적으로 형성해 감으로써, 실리콘 산화막(105)을 매우 낮은 온도, 예를 들면, 포토레지스트막(103)(레지스트 패턴(103＇))의 내열 온도 이하의 온도에서 형성할 수 있다.
이어서, 도 4에 도시한 바와 같이, 도 3에 도시한 실리콘 산화막(105)을 에칭백함으로써, 레지스트 패턴(103＇) 및 박막(102) 상의 실리콘 산화막(105)을 제거하여, 레지스트 패턴(103＇)의 측벽에 측벽 스페이서(105＇)를 형성한다. 이 에 칭백은 이방성 에칭이며, 그 일례는 RIE법 등이다. 측벽 스페이서(105＇)의 평면 방향에 따른 폭(WSiO2)은 레지스트 패턴(103＇)의 폭(Wr)보다도 좁게 할 수 있으므로, 폭(WSiO2)은 노광 장치의 해상 한계 이하로 할 수 있다.
이어서, 도 5에 도시한 바와 같이, 측벽 스페이서(105＇) 및 박막(102)을 마스크로 이용하여 레지스트 패턴(103＇)을 제거한다. 레지스트 패턴(103＇)의 제거에는, 일례로서 애싱을 이용할 수 있다.
이어서, 도 6에 도시한 바와 같이, 측벽 스페이서(105＇)를 에칭의 마스크로 이용하여 박막(102)을 에칭하고, 박막(102)을 소정의 간격을 갖는 패턴으로 가공한다. 가공된 박막(102)의 평면 방향에 따른 폭(Wt)은 측벽 스페이서(105＇)의 폭(WSiO2)과 동등하거나 또는 거의 동등해지므로, 폭(Wt)은 해상 한계 이하로 할 수 있다.
이와 같이 하여, 제 1 실시예에 따르면, 해상 한계 이하의 폭(Wt)을 갖는 박막(102)의 미세 패턴을 형성할 수 있다.
또한, 제 1 실시예에서는, 유기 실리콘을 포함하는 소스 가스와, O2 가스 플라즈마에 포함되는 산소 래디컬 등의 산소종을 교대로 공급하여 박막(102) 및 레지스트 패턴(103＇) 상에 실리콘 산화막(105)을 형성한다. 이에 의해, 실리콘 산화막(105)을 매우 낮은 온도, 예를 들면, 포토레지스트막(103)(레지스트 패턴(103＇))의 내열 온도 이하의 온도에서 형성할 수 있다. 이 성막에 대하여, 이하에서 상세하게 설명한다.
도 7은 실리콘 산화막(105)의 성막에 사용되는 성막 장치의 일례를 도시한 종단면도, 도 8은 도 7의 성막 장치를 도시한 횡단면도, 도 9는 본 실시예에서의 가스 공급의 타이밍차트이다. 또한, 도 8에서는 가열 장치를 생략하고 있다.
도 7 및 도 8에 도시한 바와 같이, 성막 장치(80)는 하단이 개구된 천장을 구비한 원통체 형상의 처리 용기(1)를 가지고 있다. 이 처리 용기(1)의 전체는, 예를 들면 석영으로 형성되어 있으며, 이 처리 용기(1) 내의 천장에는, 석영제의 천장판(2)이 설치되어 밀봉되어 있다. 또한, 이 처리 용기(1)의 하단 개구부에는, 예를 들면 스테인레스 스틸에 의해 원통체 형상으로 성형된 매니폴드(3)가 O 링 등의 씰 부재(4)를 통하여 연결되어 있다.
상기 매니폴드(3)는 처리 용기(1)의 하단을 지지하고 있으며, 이 매니폴드(3)의 하부로부터 피처리체로서 다수 매, 예를 들면 50 ~ 100 매의 반도체 웨이퍼(W)를 다단으로 재치할 수 있는 석영제의 웨이퍼 보트(5)가 처리 용기(1) 내에 삽입할 수 있도록 되어 있다. 이 웨이퍼 보트(5)는 3 개의 지지 기둥(6)을 갖고(도 8 참조), 지지 기둥(6)에 형성된 홈에 의해 다수 매의 웨이퍼(W)가 지지된다.
이 웨이퍼 보트(5)는, 석영제의 보온통(7) 상에 재치되어 있으며, 보온통(7)은 테이블(8) 상에 재치되어 있다. 테이블(8)은 매니폴드(3)의 하단 개구부를 개폐하는, 예를 들면 스테인레스 스틸제의 덮개부(9)를 관통하는 회전축(10) 상에 지지된다.
그리고, 이 회전축(10)의 관통부에는, 예를 들면 자성 유체 씰(11)이 설치되어 있으며, 회전축(10)을 기밀하게 씰링하면서 회전 가능하게 지지하고 있다. 또 한, 덮개부(9)의 주변부와 매니폴드(3)의 하단부와의 사이에는, 예를 들면 O 링으로 이루어지는 씰 부재(12)가 개재 설치되어 있으며, 이에 의해 처리 용기(1) 내의 씰성을 유지하고 있다.
상기의 회전축(10)은, 예를 들면 보트 엘리베이터 등의 승강 기구(도시하지 않음)에 지지된 암(13)의 선단에 장착되어 있다. 이에 의해, 웨이퍼 보트(5) 및 덮개부(9) 등은, 일체적으로 상승되어 처리 용기(1) 내에 삽입되고, 강하되어 처리 용기(1)로부터 추출된다. 또한, 상기 테이블(8)을 상기 덮개부(9) 측에 고정하여 설치하고, 웨이퍼 보트(5)를 회전시키지 않고 웨이퍼(W)의 처리를 행해도 된다.
또한, 성막 장치(80)는, 처리 용기(1) 내에 산소 함유 가스, 예를 들면 O2 가스를 공급하는 산소 함유 가스 공급 기구(14)와, 처리 용기(1) 내에 Si 소스 가스를 공급하는 Si 소스 가스 공급 기구(15)와, 처리 용기(1) 내에 퍼지 가스로서 불활성 가스, 예를 들면 N2 가스를 공급하는 퍼지 가스 공급 기구(16)를 가지고 있다.
본 실시예에서는, 실리콘 산화막(105)을 성막하기 위한 Si 소스 가스로서 유기 실리콘을 포함하는 Si 소스 가스를 이용한다. 유기 실리콘을 포함하는 Si 소스 가스의 예는 아미노실란계 프리커서이다. 아미노실란계 프리커서의 예는, 1 가(價) 또는 2 가의 아미노실란계 프리커서이다. 1 가 또는 2 가의 아미노실란계 프리커서의 구체적인 예는, 예를 들면, BTBAS(비스터셔리부틸아미노실란), BDMAS(비스디메틸아미노실란), BDEAS(비스디에틸아미노실란), DMAS(디메틸아미노실란), DEAS(디에 틸아미노실란), DPAS(디프로필아미노실란), BAS(부틸아미노실란), DIPAS(디이소프로필아미노실란) 및 BEMAS(비스에틸메틸아미노실란)이다. 또한, 유기 실리콘을 포함하는 Si 소스 가스로서, 상기에 열거한 프리커서 중 1 개를 이용해도 되고, 이들 둘 이상을 조합하여 이용해도 된다.
또한, 아미노실란계 프리커서로서는, 3 가의 아미노실란계 프리커서를 이용할 수도 있다. 3 가의 아미노실란계 프리커서의 예는, TDMAS(트리메틸아미노실란)이다.
또한, 유기 실리콘을 포함하는 Si 소스 가스로서는, 아미노실란계 프리커서 이외에, 에톡시실란계 프리커서를 이용할 수도 있다. 에톡시실란계 프리커서의 예는, 예를 들면, TEOS(테트라에톡시실란)이다.
산소 함유 가스 공급 기구(14)는, 산소 함유 가스 공급원(17)과, 산소 함유 가스 공급원(17)으로부터 산소 함유 가스를 유도하는 산소 함유 가스 배관(18)과, 이 산소 함유 가스 배관(18)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하여 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어진 산소 함유 가스 분산 노즐(19)을 가지고 있다. 이 산소 함유 가스 분산 노즐(19)의 수직 부분에는, 복수의 가스 토출홀(19a)이 소정의 간격을 두고 형성되어 있으며, 각 가스 토출홀(19a)로부터 수평 방향으로 처리 용기(1)를 향해 대략 균일하게 산소 함유 가스, 예를 들면 O2 가스를 토출할 수 있다.
또한, Si 소스 가스 공급 기구(15)는, Si 소스 가스 공급원(20)과, 이 Si 소 스 가스 공급원(20)으로부터 Si 소스 가스를 유도하는 Si 소스 가스 배관(21)과, 이 Si 소스 가스 배관(21)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하여 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어진 Si 소스 가스 분산 노즐(22)을 가지고 있다. 여기에서는, Si 소스 가스 분산 노즐(22)은 2 개 설치되어 있고(도 8 참조), 각 Si 소스 가스 분산 노즐(22)에는, 그 길이 방향을 따라 복수의 가스 토출홀(22a)이 소정의 간격을 두고 형성되어 있다. 각 가스 토출홀(22a)로부터 수평 방향으로 처리 용기(1) 내에 대략 균일하게 유기 실리콘을 포함하는 Si 소스 가스를 토출할 수 있다. 또한, Si 소스 가스 분산 노즐(22)은 1 개뿐이어도 된다.
또한, 퍼지 가스 공급 기구(16)는 퍼지 가스 공급원(23)과, 퍼지 가스 공급원(23)으로부터 퍼지 가스를 유도하는 퍼지 가스 배관(24)과, 이 퍼지 가스 배관(24)에 접속되어, 매니폴드(3)의 측벽을 관통하여 설치된 퍼지 가스 노즐(25)을 가지고 있다. 퍼지 가스로서는 불활성 가스, 예를 들면 N2 가스를 바람직하게 이용할 수 있다.
산소 함유 가스 배관(18), Si 소스 가스 배관(21), 퍼지 가스 배관(24)에는 각각 개폐 밸브(18a, 21a, 24a) 및 매스플로우 컨트롤러와 같은 유량 제어기(18b, 21b, 24b)가 설치되어 있고, 산소 함유 가스, Si 소스 가스 및 퍼지 가스를 각각 유량 제어하면서 공급할 수 있다.
이 플라즈마 생성 기구(30)는 플라즈마 구획벽(32)을 가지고 있다. 플라즈마 구획벽(32)은, 처리 용기(1)의 측벽에 있어서의 소정의 폭을 가진 세로로 긴 부분을 제거함으로써 형성된 가늘고 긴 개구(31)를 외측부터 덮어 처리 용기(1)의 외벽에 기밀하게 장착되어 있다. 또한, 플라즈마 구획벽(32)은, 단면 오목부 형상을 이루어 상하로 가늘고 길게 형성되고, 예를 들면 석영으로 형성되어 있다. 또한, 플라즈마 생성 기구(30)는 이 플라즈마 구획벽(32)의 양측벽의 외면에 상하 방향을 따라 서로 대향하도록 배치된 가늘고 긴 한 쌍의 플라즈마 전극(33)과, 이 플라즈마 전극(33)에 급전 라인(34)를 통하여 접속되어 고주파 전력을 공급하는 고주파 전원(35)을 가지고 있다. 그리고, 상기 플라즈마 전극(33)에 고주파 전원(35)으로부터 예를 들면 13.56 MHz의 고주파 전압을 인가함으로써 산소 함유 가스의 플라즈마를 생성할 수 있다. 또한, 이 고주파 전압의 주파수는 13.56 MHz에 한정되는 것은 아니며, 그 밖의 주파수, 예를 들면 400 kHz 등을 이용해도 된다.
상기와 같은 플라즈마 구획벽(32)을 형성함으로써, 처리 용기(1)의 측벽의 일부가 오목부 형상으로 외측으로 오목하고, 플라즈마 구획벽(32)의 내부 공간이 처리 용기(1)의 내부 공간에 일체적으로 연통된다. 또한, 개구(31)는 웨이퍼 보트(5)에 있어서의 웨이퍼(W)가 유지되는 영역의 종방향의 전체에 대응한 높이를 가지고 있다.
상기 산소 함유 가스 분산 노즐(19)은, 처리 용기(1) 내를 상방향으로 연장해 가는 도중에 처리 용기(1)의 반경 방향 외측으로 굴곡되어, 상기 플라즈마 구획벽(32) 내의 가장 안쪽 부분(처리 용기(1)의 중심으로부터 가장 멀리 떨어진 부분)을 따라 상방을 향해 기립되어 있다. 이 때문에, 가스 토출홀(19a)로부터 토출된 산소 함유 가스는 고주파 전원(35)이 온되어 전극(33) 사이에 생성되는 고주파 전계에 의해 플라즈마화되어 처리 용기(1)의 내부 공간으로 흘러 들어간다.
플라즈마 구획벽(32)의 외측에는, 이를 덮고, 예를 들면, 석영으로 이루어진 절연 보호 커버(36)가 장착되어 있다. 또한, 이 절연 보호 커버(36)의 내측 부분에는 도시하지 않은 냉매 통로가 설치되어 있으며, 예를 들면 냉각된 질소 가스를 흐르게 함으로써 플라즈마 전극(33)을 냉각할 수 있다.
2 개의 Si 소스 가스 분산 노즐(22)은 처리 용기(1) 내에서 개구(31)의 양측에 위치하도록 기립하고 있으며, 이 Si 소스 가스 분산 노즐(22)에 형성된 복수의 가스 분사홀(22a)로부터 처리 용기(1)의 내부 공간을 향해 Si 소스 가스로서 1 분자 내에 1 개 또는 2 개의 아미노기를 갖는 아미노실란 가스를 토출할 수 있다.
한편, 처리 용기(1)의 개구(31)의 반대측에는, 처리 용기(1) 내를 진공 배기하기 위한 배기구(37)가 설치되어 있다. 이 배기구(37)는 처리 용기(1)의 측벽의 일부를 세로로 길게 제거함으로써 형성되어 있다. 처리 용기(1)의 이 배기구(37)에 대응하는 부분에는, 배기구(37)를 덮도록 단면 오목부 형상으로 성형된 배기구 커버 부재(38)가 용접에 의해 장착되어 있다. 이 배기구 커버 부재(38)는 처리 용기(1)의 측벽을 따라 상방으로 연장되어 있고, 처리 용기(1)의 상방에 가스 출구(39)를 규정하고 있다. 그리고, 이 가스 출구(39)로부터 도시하지 않은 진공 펌프 등을 포함하는 진공 배기 기구에 의해 진공 배기된다. 그리고, 이 처리 용기(1)의 외주를 둘러싸도록 이 처리 용기(1) 및 그 내부의 웨이퍼(W)를 가열하는 통체 형상의 가열 장치(40)가 설치되어 있다.
성막 장치(80)의 각 구성부의 제어, 예를 들면, 밸브(18a, 21a, 24a)의 개폐에 의한 각 가스의 공급·정지, 매스플로우 컨트롤러(18b, 21b, 24b)에 의한 가스 유량의 제어, 및 고주파 전원(35)의 온·오프 제어, 가열 장치(40)의 제어 등은, 예를 들면 마이크로 프로세서(컴퓨터)로 이루어진 컨트롤러(50)에 의해 행해진다. 컨트롤러(50)에는 공정 관리자가 성막 장치(80)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드, 또는 성막 장치(80)의 가동 상황을 표시하는 디스플레이 등으로 이루어진 유저 인터페이스(51)가 접속되어 있다.
또한, 컨트롤러(50)에는 성막 장치(80)에서 실행되는 각종 처리를 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램, 또는 처리 조건에 따라 성막 장치(80)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉, 레시피가 저장된 기억부(52)가 접속되어 있다. 제어 프로그램 또는 레시피는 기억 매체(52a)에 기억되어 있어도 좋고, 기억 매체(52a)로부터 기억부(52)로 저장된다. 기억 매체(52a)는 하드 디스크 또는 반도체 메모리이어도 좋고, CD-ROM, DVD, 플래시 메모리 등의 가반성의 것이어도 좋다. 또한, 제어 프로그램 또는 레시피는 그 밖의 장치로부터, 예를 들면 전용 회선을 통하여 다운로드되어 기억부(52)에 기억되어도 좋다.
그리고, 필요에 따라, 유저 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 독출하여 컨트롤러(50)에 실행시킴으로써, 컨트롤러(50)의 제어 하에서, 성막 장치(80)에서의 원하는 처리가 행해진다.
이어서, 이상과 같이 구성된 성막 장치를 이용하여 행해지는 실리콘 산화막(105)의 성막 방법의 일례를 도 9를 참조하여 설명한다.
예를 들면, 50 ~ 100 매의 웨이퍼(W)가 탑재된 상태의 웨이퍼 보트(5)를 사전에 소정의 온도로 제어된 처리 용기(1) 내에 그 하방으로부터 상승시킴으로써 로드하고, 덮개부(9)로 매니폴드(3)의 하단 개구부를 닫음으로써 처리 용기(1) 내를 밀폐 공간으로 한다. 웨이퍼(W)는, 예를 들면 직경 300 mm를 가지고 있으면 된다.
그리고, 처리 용기(1) 내를 소정의 프로세스 압력으로 유지하고, 또한, 가열 장치(40)로의 공급 전력을 제어하여 웨이퍼 온도를 상승시켜 프로세스 온도로 유지하고, 웨이퍼 보트(5)를 회전시킨 상태에서 성막 처리를 개시한다.
이 때의 성막 처리의 일례를 도 9에 도시한다. 본 일례는, 유기 실리콘을 포함하는 Si 소스 가스로서, 아미노실란 가스, 예를 들면, BTBAS를 이용한 경우이지만, 그 밖의 아미노실란 가스를 이용한 경우 및 에톡시실란 가스를 이용한 경우에도 마찬가지로 실시할 수 있다.
도 9에 도시한 바와 같이, 성막 처리의 일례에서는, 유기 실리콘을 포함하는 Si 소스 가스를 처리 용기(1) 내에 흘려 Si 소스를 흡착시키는 공정 S1과, 산소 함유 가스를 여기함으로써 형성된 산소 래디컬 등의 산소종을 포함하는 가스를 처리 용기(1)에 공급하여 Si 소스 가스를 산화시키는 공정 S2을 교대로 반복한다. 또한, 본 일례에서는, 이들 공정 S1와 공정 S2와의 사이에서 처리 용기(1) 내로부터 처리 용기(1) 내에 잔류하는 가스를 배기하는 공정 S3을 실시한다.
구체적으로는, 본 일례에서는 공정 S1에서 Si 소스 가스 공급 기구(15)의 Si 소스 가스 공급원(20)으로부터 Si 소스 가스로서 1 분자 내에 2 개의 아미노기를 갖는 아미노실란 가스, 예를 들면 BTBAS를 Si 소스 가스 배관(21) 및 Si 소스 가스 분산 노즐(22)을 통하여 가스 토출홀(22a)로부터 처리 용기(1) 내에 T1 기간 공급한다. 이에 의해, 웨이퍼(W)에 Si 소스를 흡착시킨다. 이 때의 기간(T1)은 1 ~ 60 sec가 예시된다. 또한, Si 소스 가스의 유량은 10 ~ 500 mL/min(sccm)가 예시된다. 또한, 이 때의 처리 용기(1) 내의 압력은 13.3 ~ 665 Pa가 예시된다.
플라즈마에 의해 생성된 산소 래디컬 등의 산소종을 포함하는 가스를 공급하는 공정 S2에서는, 산소 함유 가스 공급 기구(14)의 산소 함유 가스 공급원(17)으로부터 산소 함유 가스로서, 예를 들면 O2 가스를 산소 함유 가스 배관(18) 및 산소 함유 가스 분산 노즐(19)을 통하여 가스 토출홀(19a)로부터 토출하고, 이 때, 플라즈마 생성 기구(30)의 고주파 전원(35)을 온으로 하여 고주파 전계를 형성하고, 이 고주파 전계에 의해 산소 함유 가스, 예를 들면 O2 가스를 플라즈마화 한다. 그리고, 이와 같이 플라즈마화 된 산소 함유 가스를 처리 용기(1) 내로 공급한다. 이에 의해, 웨이퍼(W)에 흡착된 Si 소스가 산화되어 SiO2가 형성된다. 이 처리 기간(T2)은 5 ~ 300 sec의 범위가 예시된다. 또한, 산소 함유 가스의 유량은 웨이퍼 보트(5)에 유지되는 웨이퍼(W)의 매수에 따라서도 다르지만, 100 ~ 20000 mL/min(sccm)가 예시된다. 또한, 고주파 전원(35)의 주파수는 13.56 MHz이어도 되고, 파워로서는 5 ~ 1000 W이어도 된다. 또한, 이 때의 처리 용기(1) 내의 압력은 13.3 ~ 665 Pa이어도 된다.
이 경우에, 산소 함유 가스로서는, O2 가스 외에, NO 가스, N2O 가스, H2O 가 스, O3 가스를 들 수 있으며, 이들을 고주파 전계에 의해 플라즈마화하여 산화제로서 이용한다. 산화제로서는, 상기의 산소 함유 가스의 플라즈마에 한정되지 않으며, 그 밖의 산소 함유 가스의 플라즈마여도 좋으나, 그 중에서도 O2 플라즈마가 바람직하다. 산화제로서, 특히 O2 가스 플라즈마 중의 산소 래디컬을 포함하는 산소종을 이용함으로써, SiO2막의 성막이 300℃ 이하, 더 나아가 100℃ 이하, 이상적으로는 실온에서도 성막이 가능하다. 또한, 산소 함유 가스로서, 예시한 산소 함유 가스 중 하나를 이용해도 되고, 둘 이상을 이용해도 된다.
또한, 공정 S1과 공정 S2와의 사이에서 행해지는 공정 S3은, 공정 S1 이후 및 공정 S2 이후에 처리 용기(1) 내에 잔류하는 가스를 배기하여 다음 공정에서 원하는 반응을 발생시키는 공정이다. 공정 S3은, 처리 용기(1) 내를 배기하면서 퍼지 가스 공급 기구(16)의 퍼지 가스 공급원(23)으로부터 퍼지 가스 배관(24) 및 퍼지 가스 노즐(25)을 통하여 퍼지 가스로서 불활성 가스, 예를 들면 N2 가스를 공급함으로써 행해진다. 이 공정 S3의 기간(T3)으로서는 1 ~ 60 sec가 예시된다. 또한, 퍼지 가스 유량으로서는 50 ~ 5000 mL/min(sccm)가 예시된다. 또한, 이 공정 S3은 처리 용기(1) 내에 잔류하고 있는 가스를 배기할 수 있으면, 퍼지 가스를 공급하지 않고 모든 가스의 공급을 정지하여 진공 배기를 계속하게 해도 된다. 단, 퍼지 가스를 공급함으로써, 단시간에 처리 용기(1) 내의 잔류 가스를 배기할 수 있다. 또한, 이 때의 처리 용기(1) 내의 압력은 13.3 ~ 665 Pa이어도 된다.
이와 같이 하여, 공정 S1과 공정 S2의 사이에 처리 용기(1) 내로부터 가스를 제거하는 공정 S3을 삽입하여 교대로 간헐적으로 Si 소스 가스와, 산소 래디컬 등의 산소종을 포함하는 O2 플라즈마를 반복하여 공급함으로써, SiO2막의 얇은 막을 한 층씩 반복 적층하여 소정의 두께로 할 수 있다.
이 때의 반응예를 도 10에 도시한다. 도 10에는 반응예가 모식적으로 도시된다. 본 반응예에서는, 일례로서 Si 소스 가스로 BTBAS를 이용한 때를 예시한다.
도 10(a)에 도시한 바와 같이, 이미 퇴적된 SiO2막의 표면에는 OH기가 존재하고 있으며, 거기에 Si 소스로서 예를 들면, BTBAS가 공급된다. 그리고, Si 소스가 흡착되는 공정(공정 S1)에서는, 도 10(b)에 도시한 바와 같이, BTBAS의 Si가 표면의 OH기의 산소 원자와 결합하여 트리메틸아미노기를 이탈시킨다. 이 때, 2 개의 아미노기를 갖는 아미노실란인 BTBAS는 OH와의 반응성이 높고, 또한, 아미노기는 이와 같은 Si와 OH기와의 반응의 구조적인 장해물이 되기 어려우므로, Si의 흡착 반응이 신속하게 진행된다. 이 때 이탈된 트리메틸아미노기는 공정 S3에 의해 처리 용기(1)로부터 배기된다. 그리고, 다음의 산화 공정(공정 S2)에서는, 도 10(c)에 도시한 바와 같이, 트리메틸아미노기가 이탈한 후의 Si 화합물이 O2 가스 플라즈마 중의 산소 래디컬을 포함하는 산소종에 의해 산화되어 SiO2가 된다(단, 표면에는 H가 흡착되어 OH기가 형성되어 있다). 이와 같이, O2 가스 플라즈마 중의 산소 래디컬을 포함하는 산소종을 이용한 산화 반응은 순수한 화학적 반응과는 달리, 높은 온도가 불필요하므로 저온에서의 반응이 가능하다.
BTBAS는, Si 소스 가스로서 이용하는 1 분자 내에 2 개의 아미노기를 갖는 아미노실란 가스이다. 이와 같은 아미노실란 가스로서는, BTBAS 외에, BDEAS(비스 디에틸아미노실란), BDMAS(비스디메틸아미노실란)를 들 수 있다.
또한, Si 소스 가스로는, 1 분자 내에 3 개 이상의 아미노기를 갖는 아미노실란 가스를 이용하는 것도 가능하고, 1 분자 내에 1 개의 아미노기를 갖는 아미노실란 가스를 이용하는 것도 가능하다.
제 1 실시예는, Si 소스로서 유기 실리콘을 포함하는 소스 가스를 이용하고, 산화 처리에 있어서 반응이 온도를 상승시키지 않고 진행할 수 있는 O2 가스 플라즈마에 포함되는 산소 래디컬을 포함하는 산소종을 이용하여 이들을 교대로 공급하므로, 양호한 막질의 SiO2막을 100℃ 이하, 더 나아가 실온 등의 종래에서는 생각할 수 없는 저온이며 높은 성막률로 성막할 수 있다.
이와 같이, 본 실시예에서는, 원리적으로 100℃ 이하라는 극저온에서 성막할 수 있으나, 그보다도 높은 온도여도 성막이 가능하다. 단, 성막 온도가 상승함에 따라서 막 두께 불균일이 커지는 것과, 레지스트 패턴(103＇)에 주는 열적인 영향을 고려하면, 성막 온도는 100℃ 이하인 것이 가장 바람직하다.
이어서, 제 1 실시예에 기초하여 실제로 성막한 결과에 대해 설명한다.
우선, 산화제에 대해 실험을 행하였다. Si 소스 가스로서 BTBAS를 이용하고, 산화 처리에 O2 가스 플라즈마를 이용하고, 이들을 교대로 공급함으로써 SiO2막을 성막했다. 여기에서는, 처리 용기 내에 300 mm의 웨이퍼를 100 매 삽입하고, 성막 온도를 100℃로 하고, BTBAS의 공급량을 30 mL/min(sccm), 압력을 53Pa로 하여 공정 S1을 30 sec 행하고, O2 가스의 공급량을 2000 mL/min(sccm), 압력을 665 Pa, 13.56 MHz의 고주파 파워를 50 W로 하여 공정 S2를 40 sec 행하고, 이것을 42 사이클 반복하여 SiO2막을 성막했다. 또한, 처리 용기 내의 퍼지를 위해, 공정 S1 전에는 처리 용기 내의 진공 배기하면서 3500 mL/min(sccm)의 유량으로 퍼지 가스로서 N2 가스를 7 sec 동안 공급하고, 공정 S2의 전에는 처리 용기 내의 진공 배기하면서 3500 mL/min(sccm)의 유량으로 퍼지 가스로서 N2 가스를 6 sec 동안 공급했다.
비교를 위해, 공정 S2의 산화 처리 시의 산화제로서 O3 가스를 플라즈마화하지 않고 250 g/Nm3의 유량으로 공급한 것 이외에는 상기 조건과 동일하게 하여 SiO2막을 성막했다.
그 결과, 본 발명의 실시예에 기초하여, 산화제로서 O2 가스 플라즈마 중의 산소 래디컬을 포함하는 산소종을 이용한 경우에는, 산소를 래디컬화하지 않은 O3 가스를 이용한 경우보다도 5 배 정도의 성막률(속도)이 얻어지는 것이 확인되었다. 또한, O2 가스 플라즈마를 이용한 경우에는 막 두께의 면 내 불균일도 매우 작음이 확인되었다.
이어서, 성막 온도에 대해 실험을 행했다.
여기에서는, Si 소스 가스로서 BTBAS를 이용하고, 산화 처리에 O2 가스 플라즈마를 이용하고, 성막 온도 이외에는 상기 실험과 마찬가지로 성막을 행했다. 온도는 실온(25℃), 75℃, 100℃, 200℃, 300℃로 변화시켜 실험을 행했다.
그 결과, 100℃ 이하라는 저온에서도 높은 성막률로 성막할 수 있고, 실온에서도 충분히 실용적인 성막이 가능함이 확인되었다. 또한, 100℃ 이하, 특히 25℃(실온) ~ 75℃라는 저온 영역에서는, 높은 성막률로 균일성이 높은 막 두께가 얻어짐이 확인되었다. 또한, 성막 온도가 300℃를 초과하면 막 두께의 불균일이 커지게 되어, 성막 온도는 300℃ 이하가 바람직함이 확인되었다. 특히, 레지스트 패턴 상에 성막하는 경우에는 100℃ 이하가 바람직함은 전술한 바와 같다.
다음으로, 하드닝 처리 시의 불순물 농도를 측정했다.
여기에서는, Si 소스 가스로서 BTBAS를 이용하고, 산화 처리에 O2 가스 플라즈마를 이용하여 성막한 경우와, O3 가스를 이용하여 성막한 경우에, 불순물로서 탄소(C) 및 질소(N)의 농도를 비교해 보았다. 측정은 2차 이온 질량 분석(SIMS)을 이용하여 행했다.
그 결과를 도 11에 도시한다. 이 도면에 도시한 바와 같이, O2 가스 플라즈마를 이용하여 SiO2막을 성막한 경우의 탄소(C)의 농도 및 질소(N)의 농도를, 각각 “1”로서 규격화했을 때, O3 가스를 이용하여 성막한 경우에는 탄소(C)의 농도는 20 배, 질소(N)의 농도는 8 배라는 측정 결과가 얻어졌다. 이 결과로부터, 실리콘 산화막(105) 형성 시에, O2 가스 플라즈마를 이용하여 성막하는 것이, 불순물의 저감에 효과적임이 확인되었다. 포토레지스트막은 일반적으로 암모니아에 약하고, 암모니아의 발생이 포토레지스트 포이즈닝의 한 원인이 된다. 암모니아의 발생을 억제하기 위해서는, 질소(N)의 발생을 억제하는 것이 효과적이다. O2 가스 플라즈마를 이용하여 산화 처리하면, 질소(N)의 발생량을 적게 억제할 수 있으므로 포토레지스트 포이즈닝을 억제하는 것이 가능하게 된다. 이는, 레지스트 패턴(103＇)을 피복하는 실리콘 산화막(105)의 형성에 유리하다.
도 3에 도시한 실리콘 산화막(105)은, 상기 성막 장치(80)와, 상술한 성막 방법에 의해, 포토레지스트막(103)(레지스트 패턴(103＇))의 내열 온도 이하의 매우 낮은 온도이고, 또한, 막 두께의 제어성도 좋게 형성할 수 있다. 따라서, 레지스트 패턴(103＇)을 측벽 스페이서(105＇)를 형성하기 위한 기체(基體)(희생막)로서 이용할 수 있다. 레지스트 패턴(103＇)을 희생막으로서 이용함으로써, 예를 들면, 특허 문헌 1에 기재된 미세 패턴의 형성 방법에 비교하여, 희생막(실리콘 질화막)을 패터닝하는 공정을 생략할 수 있다. 따라서, 제 1 실시예에 따르면, 해상 한계 이하의 폭을 갖는 미세 패턴을 적은 제조 공정으로 형성할 수 있다는 이점이 초래된다.
이와 같이 하여 형성된 박막(102)의 미세 패턴은, 예를 들면, 트랜지스터의 게이트 전극 또는 반도체 메모리의 비트선과 같이, 고밀도로 배치되는 집적 회로 패턴에 이용할 수 있다. 환언하면, 상기의 성막 방법은 집적 회로의 제조 프로세스 에서의 게이트 전극 형성 공정 또는 비트선 형성 공정에 바람직하게 적용할 수 있다.
(제 2 실시예)
도 12 내지 도 18은, 본 발명의 제 2 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
제 2 실시예는, 본 발명에 따른 패터닝 방법을 실제의 반도체 프로세스에, 보다 바람직하게 적용할 수 있는 일례를 도시한 것이다.
우선, 도 12에 도시한 바와 같이, 반도체 기판(101) 상에 에칭스토퍼막(106)을 형성한다. 에칭스토퍼막(106)은 다음에 형성되는 박막을 에칭했을 때, 그 에칭을 정지시키도록 기능한다. 본 예에서는, 일례로서 에칭스토퍼막(106)을 실리콘 질화막으로 한다. 이어서, 에칭스토퍼막(106) 상에 이 에칭스토퍼막(106)의 재료와 다른 재료의 박막(102)을 형성한다. 본 예에서는 일례로서 박막(102)을 제 1 실시예와 마찬가지로 도전성 폴리실리콘막으로 한다. 이어서, 박막(102) 상에 이 박막(102)의 재료와 다른 재료의 하드 마스크막(107)을 형성한다. 하드 마스크막(107)은 박막(102)을 에칭할 때의 에칭의 마스크가 되는 막이다. 본 예에서는, 일례로서 하드 마스크막(107)을 실리콘 질화막으로 한다. 이어서, 하드 마스크막(107) 상에 포토레지스트를 도포하고, 포토레지스트막(103)을 형성한다.
다음으로, 도 13에 도시한 바와 같이, 포토리소그래피 기술을 이용하여, 포토레지스트막(103)을 소정의 간격을 갖는 레지스트 패턴(103＇)으로 가공한다. 본 예에서도, 레지스트 패턴(103＇)은 제 1 실시예와 마찬가지로, 라인·앤드·스페이 스 패턴을 갖고, 라인의 간격은 노광 장치의 해상 한계 정도로 한다. 본 예에서도, 레지스트 패턴(103＇)의 평면 방향에 따른 폭(Wr)은 해상 한계 정도이다.
이어서, 도 14에 도시한 바와 같이, 레지스트 패턴(103＇), 및 하드 마스크막(107) 상에, 레지스트 패턴(103＇) 및 박막(102)과는 다른 실리콘 산화막(105)을 형성한다. 본 예의 실리콘 산화막(105)도, 제 1 실시예와 마찬가지로, 유기 실리콘을 포함하는 소스 가스와, 플라즈마에 의해 여기된 산소 래디컬 등의 산소종을 포함하는 가스를 교대로 공급함으로써 형성한다. 이에 의해, 실리콘 산화막(105)을, 예를 들면, 포토레지스트막(103)(레지스트 패턴(103＇))의 내열 온도 이하의 온도에서 형성할 수 있다.
다음으로, 도 15에 도시한 바와 같이, 도 14에 도시한 실리콘 산화막(105)을 에칭백함으로써, 레지스트 패턴(103＇) 및 하드 마스크막(107) 상의 실리콘 산화막(105)을 제거하여, 레지스트 패턴(103＇)의 측벽에 측벽 스페이서(105＇)를 형성한다. 이 에칭백은 이방성 에칭이며, 그 일례로 RIE법 등이 있다. 측벽 스페이서(105＇)의 평면 방향에 따른 폭(WSiO2)은, 레지스트 패턴(103＇)의 폭(Wr)보다 좁게 할 수 있으므로, 폭(WSiO2)은 노광 장치의 해상 한계 이하로 할 수 있다.
다음으로, 도 16에 도시한 바와 같이, 측벽 스페이서(105＇) 및 하드 마스크막(107)을 마스크로 이용하여 레지스트 패턴(103＇)을 제거한다. 레지스트 패턴(103＇)의 제거에는, 일례로서 애싱을 이용할 수 있다.
이어서, 도 17에 도시한 바와 같이, 측벽 스페이서(105＇)를 에칭의 마스크로 이용하여 하드 마스크막(107)을 에칭하고, 하드 마스크막(107)을 소정의 간격을 갖는 패턴으로 가공한다. 가공된 하드 마스크막(107)의 평면 방향에 따른 폭(Wh)은 측벽 스페이서(105＇)의 폭(WSiO2)과 동등하거나, 또는 거의 동등해지므로, 폭(Wh)은 해상 한계 이하로 할 수 있다.
다음으로, 도 18에 도시한 바와 같이, 예를 들면, 측벽 스페이서(105＇)를 제거한 후, 가공된 하드 마스크막(107)을 마스크로 이용하여, 박막(102)을 소정의 간격을 갖는 패턴으로 가공한다. 가공된 박막(102)의 평면 방향에 따른 폭(Wt)은 하드 마스크막(107)의 폭(Wh)과 동등하거나, 또는 거의 동등해진다. 따라서, 폭(Wt)은 해상 한계 이하로 할 수 있다.
이와 같이 하여, 제 2 실시예에 따르면, 해상 한계 이하의 폭(Wt)을 갖는 박막(102)의 미세 패턴을 형성할 수 있다.
제 2 실시예에서도, 제 1 실시예와 마찬가지로, 실리콘 산화막(105)을 유기 실리콘을 포함하는 소스 가스와, 플라즈마에 의해 여기된 산소 래디컬 등의 산소종을 포함하는 가스를 교대로 공급하여 형성하므로, 레지스트 패턴(103＇)을 측벽 스페이서(105＇)를 형성하기 위한 기체(희생막)로서 이용할 수 있다. 레지스트 패턴(103＇)을 희생막으로서 이용함으로써, 예를 들면, 특허 문헌 1에 기재된 미세 패턴의 형성 방법과 비교하여, 희생막(실리콘 질화막)을 패터닝하는 공정을 생략할 수 있고, 해상 한계 이하의 폭을 갖는 미세 패턴을 적은 제조 공정으로 형성할 수 있다는 이점이 초래된다.
또한, 제 2 실시예에서는, 박막(102)의 아래에 에칭스토퍼막(106)을 형성하 고, 또한, 박막(102)의 위에 하드 마스크막(107)을 형성한다. 이 때문에, 예를 들면, 측벽 스페이서(105＇)를 에칭의 마스크로 이용하여 박막(102)을 에칭하여, 박막(102)을 가공하는 경우와 비교하여, 막 두께가 두꺼운 박막(102)을 가공할 수 있다는 이점이 초래된다. 또한, 박막(102)의 에칭은 에칭스토퍼막(106)에서 정지되므로, 막 두께가 두꺼운 박막(102)을 에칭했다고 해도, 박막(102)의 아래에 과잉으로 에칭이 진행되지 않는다는 이점이 초래된다. 이와 같은 이점으로부터, 제 2 실시예에 따르면, 예를 들면, 애스팩트비(높이 / 폭)가 높은 박막(102)의 패턴을 형성할 수 있다. 애스팩트비가 높은 박막(102)의 패턴은, 예를 들면, 평면에서 본 면적은 작지만 단면적은 크다. 이 때문에, 저항치를 작게할 수 있고, 배선 패턴, 예를 들면, 반도체 메모리의 비트선 패턴과 같은 배선 패턴의 적용에 유리하다.
또한, 제 1 박막으로서 열산화막 등의 게이트 절연막을 이용하고, 제 2 박막으로서 게이트 전극이 되는 폴리실리콘 등을 이용함으로써, 미세화된 게이트 구조를 형성하는 것이 가능하게 된다.
(제 3 실시예)
도 19 내지 도 24는 본 발명의 제 3 실시예에 따른 패터닝 방법을 주요 제조 공정마다에 도시한 단면도이다.
제 3 실시예는, 레지스트 패턴(103＇)을 트리밍하는 예이다. 레지스트 패턴(103＇)을 트리밍함으로써, 박막(102)으로 이루어진 미세 패턴을 더욱 미세하게 형성할 수 있다.
우선, 도 19에 도시한 바와 같이, 도 1 및 도 2를 참조하여 설명한 방법에 따라 박막(102) 상에 레지스트 패턴(103＇)을 형성한다. 본 예에서는, 레지스트 패턴(103＇)의 평면 방향에 따른 폭(Wr)이 해상 한계 정도이다.
이어서, 도 20에 도시한 바와 같이, 레지스트 패턴(103＇)을 트리밍하고, 트리밍된 레지스트 패턴(103＇S)을 얻는다(본 명세서에서는 트리밍 처리라고 함). 트리밍 처리는, 산소 래디컬 또는 오존 가스를 포함하는 분위기 중에서 실온 ~ 100℃의 온도로 행해진다. 레지스트 패턴(103＇)을 트리밍함으로써, 트리밍된 레지스트 패턴(103＇S)의 평면 방향에 따른 폭(Wr)은 해상 한계 이하로 좁아진다.
다음으로, 도 21에 도시한 바와 같이, 트리밍된 레지스트 패턴(103＇S) 및 박막(102) 상에 제 1 실시예와 마찬가지로, 유기 실리콘을 포함하는 소스 가스와, 플라즈마에 의해 여기된 산소 래디컬 등의 산소종을 포함하는 가스를 교대로 공급함으로써, 실리콘 산화막(105)을 형성한다. 이에 의해, 실리콘 산화막(105)을, 예를 들면 포토레지스트막(103)(레지스트 패턴(103＇), 트리밍된 레지스트 패턴(103＇S))의 내열 온도 이하의 온도에서 형성할 수 있다.
이어서, 도 22에 도시한 바와 같이, 도 21에 도시한 실리콘 산화막(105)을, 예를 들면 RIE법에 의해 이방적으로 에칭백하고, 트리밍된 레지스트 패턴(103＇S) 및 박막(102) 상의 실리콘 산화막(105)을 제거하여, 트리밍된 레지스트 패턴(103＇S)의 측벽에 측벽 스페이서(105＇)를 형성한다. 측벽 스페이서(105＇)의 평면 방향에 따른 폭(WSiO2)은 트리밍된 레지스트 패턴(103＇S)의 폭(Wr)보다도 좁아지고, 폭(WSiO2)도 노광 장치의 해상 한계 이하로 할 수 있다.
다음으로, 도 23에 도시한 바와 같이, 측벽 스페이서(105＇) 및 박막(102)을 마스크로 이용하여, 트리밍된 레지스트 패턴(103＇S)을 제거한다. 트리밍된 레지스트 패턴(103＇S)의 제거에는, 일례로서 애싱을 이용할 수 있다.
이어서, 도 24에 도시한 바와 같이, 측벽 스페이서(105＇)를 에칭의 마스크로 이용하여 박막(102)을 에칭하고, 박막(102)을 소정의 간격을 갖는 패턴으로 가공한다. 가공된 박막(102)의 평면 방향에 따른 폭(Wt)은 측벽 스페이서(105＇)의 폭(WSiO2)과 동등하거나, 또는 거의 동등해지므로, 폭(Wt)은 해상 한계 이하로 할 수 있다.
또한, 제 3 실시예에 따르면, 레지스트 패턴(103＇)이 수축되므로, 측벽 스페이서(105＇) 사이의 스페이스폭(St)도 해상 한계 이하로 할 수 있다.
이와 같이 하여, 제 3 실시예에 따르면, 해상 한계 이하의 폭(Wt)과, 해상 한계 이하의 스페이스 폭(St)을 갖는 박막(102)의 미세 패턴을 형성할 수 있다.
또한, 도 24에 도시한 바와 같이, 라인폭(Wt)과 스페이스폭(St)이 거의 동등해지고 있으나, 이는 포토레지스트막(103)의 라인·앤드·스페이스 패턴을 적절히 설계함으로써 실현된다. 단, 포토레지스트막(103)의 라인·앤드·스페이스 패턴을 에칭된 박막(102)의 라인폭(Wt)과 스페이스폭(St)이 다르도록 설계하면 좋다고 하는 것은 명백하다.
물론, 제 3 실시예에서도 제 1 실시예와 마찬가지로, 실리콘 산화막(105)을 유기 실리콘을 포함하는 소스 가스와, 플라즈마에 의해 여기된 산소 래디컬 등의 산소종을 포함하는 가스를 교대로 공급하여 형성하므로, 레지스트 패턴(103＇)을 측벽 스페이서(105＇)를 형성하기 위한 기체(희생막)로서 이용할 수 있다. 레지스트 패턴(103＇)을 희생막으로서 이용함으로써, 예를 들면, 전술한 특허 문헌 1에서의 희생막(실리콘 질화막)을 패터닝하는 공정을 생략할 수 있고, 해상 한계 이하의 폭을 갖는 미세 패턴을, 적은 제조 공정으로 형성할 수 있다는 이점이 초래된다.
또한, 제 3 실시예는, 제 2 실시예와 조합하는 것이 가능하다. 이 경우에는, 예를 들면, 도 13을 참조하여 설명한 공정과, 도 14를 참조하여 설명한 공정 사이에, 도 20을 참조하여 설명한 트리밍 처리가 행해진다. 이 조합에 의해 얻어지는 이점은 제 2 실시예로부터 얻어지는 이점에, 제 3 실시예로부터 얻어지는 이점을 합한 것이 된다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니며, 다양하게 변경할 수 있다. 예를 들면, 상기 실시예에서는 본 발명을 복수의 반도체 웨이퍼를 탑재하여 일괄되게 성막을 행하는 뱃치식의 성막 장치에 적용한 예를 제시하였으나, 이에 한정되지 않고, 1 매의 웨이퍼마다 성막을 행하는 매엽식의 성막 장치에 적용할 수도 있다. 또한, 에톡시실란 가스 및 아미노실란 가스로서는, 상기 실시예에 예시한 것에 한정되지 않는다. 또한, 산화제로서, 다양한 산소 함유 가스를 플라즈마화함으로써 생성한 산소 래디컬 등을 예시하였으나, 이에 한정되지 않으며, 산소 래디컬 등의 산소종을 생성할 수 있는 한, 어떠한 가스여도 이용이 가능하다. 또한, 상술한 산소종은 플라즈마에 의하지 않고, 다양한 산소 함유 가스에 레이저광 또는 자외역광(파장:약 350 nm 이하)을 조사하여 산소 분자 등을 활성화함으로써 생성해도 좋고, 또한, 산소 함유 가스를 열적으로 활성화함으로써 생성해도 좋다.
또한, 상기 실시예에서는, Si 소스 가스와 플라즈마에 의해 여기된 산소종을 포함하는 가스를 완전히 교대로 공급하였으나, Si 소스 가스를 공급할 때에도 플라즈마 등에 의해 활성화(여기)된 산소종을 포함하는 가스를 공급해도 된다.
또한, 상기의 실시예에서 설명한 패터닝 방법은, 이하의 프로세스를 계속 행함으로써 반도체 장치를 제조하는 방법으로 발전시킬 수 있다. 즉, 에칭 대상인 박막(102)이 질화 실리콘 등의 절연성의 재료로 형성되는 경우, 박막(102)을 에칭하여 미세 패턴을 얻는 단계를 행한 후(도 6, 도 24 참조), 이 에칭에서 에칭 마스크로서 사용한 측벽 스페이서(105＇)를 제거하는 단계를 행하면, 도 25A에 도시한 바와 같이, 반도체 기판(101) 상에 미세 패턴(이하, 편의상 절연막(102a)이라고 함)이 남는다. 이어서, 절연막(102a)의 간극을 반도체, 예를 들면 실리콘으로 매립하는 단계와, 매립한 반도체를 평탄화하여 절연막(102a)의 상면을 노출시키는 단계를 행하면, 도 25B에 도시한 바와 같이, 절연막(102a)과 실리콘부(110a)가 교대로 나란히 형성된다. 이와 같이 하면, 실리콘부(110a)를 소자 영역으로 하고, 절연막(102a)을 소자 분리 영역으로 하는 반도체 장치를 제조할 수 있게 된다. 또한, 절연막(102a)의 간극을 반도체로 매립할 때, 반도체에 소정의 불순물을 첨가하여 전도 제어(전도형 및 / 또는 전도도의 제어)를 행해도 된다. 또한, 측벽 스페이서(105＇)를 제거하는 단계를 행하지 않고, 반도체로 매립하는 단계를 행해도 된다. 이와 같이 해도, 평탄화하는 단계에서 측벽 스페이서(105＇)를 제거할 수 있기 때문이다. 단, 측벽 스페이서(105＇)를 제거하는 것이, 절연막(102a)의 간극을 반 도체로 매립할 때에 애스팩트비를 작게할 수 있다는 점에서 바람직하다.
또한, 에칭 대상인 박막(102)이 반도체, 예를 들면 실리콘으로 형성되는 경우, 박막(102)을 에칭하여 미세 패턴을 얻는 단계를 행한 후(도 6, 도 24 참조), 이 에칭에서 에칭 마스크로서 사용한 측벽 스페이서(105＇)를 제거하는 단계를 행하면, 미세 패턴(이하, 편의상 실리콘막(102b)이라 함)이 반도체 기판(101) 상에 남는다. 이어서, 실리콘막(102b)의 간극을 산화 실리콘, 산질화 실리콘, 질화 실리콘 등의 절연성의 재료로 매립하는 단계와, 매립한 절연성의 재료를 평탄화하여 실리콘막(102b)의 상면을 노출시키는 단계를 행하면, 도 26B에 도시한 바와 같이, 실리콘막(102b)과 절연부(110b)가 교대로 나란히 형성된다. 이와 같이 하면, 실리콘막(102b)을 소자 영역으로 하고, 절연부(110b)를 소자 분리 영역으로 하는 반도체 장치를 제조할 수 있게 된다. 또한, 박막(102)을 반도체로 형성하는 경우, 사전에 이온 임플란테이션에 의해 박막(102)에 소정의 불순물을 첨가하여 전도 제어(전도형 및 / 또는 전도도의 제어)를 행해도 된다. 또한, 박막(102)을 CVD 등에 의해 형성하는 경우에 소정의 도펀트 가스를 이용하여 불순물을 첨가하고 전도 제어를 행해도 상관없다. 또한, 측벽 스페이서(105＇)를 제거하는 단계를 행하지 않고, 절연성의 재료로 매립하는 단계를 행해도 된다. 이와 같이 해도, 평탄화하는 단계에서 측벽 스페이서(105＇)를 제거할 수 있기 때문이다. 단, 측벽 스페이서(105＇)를 제거하는 것이, 실리콘막(102b)의 간극을 절연성의 재료로 매립할 때에 애스팩트비를 작게할 수 있다는 점에서 바람직하다.
또한, 제 1 내지 제 3 실시예에 따른 패터닝 방법은, 일례로서, 도 27에 도 시한 반도체 장치의 제조에 이용할 수 있다. 도 27은, 반도체로 형성되고, 제 1 내지 제 3 실시예 중 어느 하나의 패터닝 방법에 의해 형성된 박막(102)과, 이 박막(102)을 사이에 끼우도록 형성된 절연층(GOX)과, 절연층(GOX)에 접하는 전극층(G)을 구비하는, 이른바 Fin형 전계 효과 트랜지스터(FET)의 단면도이다. 본 발명의 실시예에 따른 패터닝 방법에 의하면, 포토리소그래피에 이용할 수 있는 노광 장치의 해상 한계 치수보다도 좁은 폭을 갖는 박막(102)을 형성할 수 있으므로, Fin형 FET를 미세화할 수 있고, 집적 밀도의 향상이 가능해진다.
또한, 상기 실시예에서는, 플라즈마를 형성하는 기구를 처리 용기에 일체적으로 조립한 예에 대해 설명하였으나, 이에 한정되지 않으며, 처리 용기와는 별체로 설치하여 처리 용기의 바깥에서 사전에 플라즈마화화여 처리 용기에 도입하는 리모트 플라즈마 장치를 이용해도 된다.
또한, 성막 장치(80, 80＇)의 웨이퍼 보트(5)는, 50 ~ 100 매의 웨이퍼(W)를 탑재할 수 있다고 설명했으나, 탑재 웨이퍼 매수는 이 범위에 한정되지 않는다. 예를 들면, 성막 장치(80, 80＇)는, 비교적 적은 매수의 웨이퍼, 예를 들면, 2 ~ 15 매 정도를 탑재할 수 있는 웨이퍼 보트(5)를 갖고 있으면 된다. 또한, 성막 장치(80, 80＇)는, 2 ~ 15 매 정도의 비교적 적은 매수의 웨이퍼를 일괄적으로 처리하는 것을 의도한, 이른바 세미·뱃치(미니·뱃치) 타입의 성막 장치로서 구성해도 된다.
또한, 피처리체로서는, 반도체 웨이퍼에 한정되지 않으며, LCD 글라스 기판 등의 그 밖의 기판에도 본 발명을 적용할 수 있다.
본 국제 출원은 2007년 6월 8일에 출원된 일본특허출원 제2007-153185호에 기초한 우선권을 주장하는 것으로, 제2007-153185호의 모든 내용을 여기에 원용(援用)한다.

Claims (25)

  1. 기판 상에 제 1 막을 형성하는 공정과,
    상기 제 1 막 상에, 레지스트막을 포함하는 다층막을 형성하는 공정과,
    상기 레지스트막을 포토리소그래피에 의해 가공하여, 소정의 패턴을 갖는 패턴화 레지스트막을 형성하는 공정과,
    유기 실리콘을 포함하는 제 1 가스와 활성화된 산소종을 포함하는 제 2 가스를 상기 기판에 교대로 공급하여, 상기 패턴화 레지스트막 및 상기 제 1 막 상에, 상기 제 1 막과 다른 산화 실리콘막을 형성하는 공정과,
    상기 패턴화 레지스트막의 측벽에 측벽 스페이서가 형성되도록 상기 산화 실리콘막을 에칭하는 공정과,
    상기 패턴화 레지스트막을 제거하는 공정과,
    상기 측벽 스페이서를 마스크로서 이용하여, 상기 제 1 막을 가공하는 공정
    을 구비하는 패터닝 방법.
  2. 기판 상에 제 1 막을 형성하는 공정과,
    상기 제 1 막 상에, 상기 제 1 막의 재료와 다른 재료의 제 2 막을 형성하는 공정과,
    상기 제 2 막 상에 상기 제 2 막의 재료와 다른 재료의 하드 마스크막을 형성하는 공정과,
    상기 하드 마스크막 상에 레지스트막을 형성하는 공정과,
    상기 레지스트막을 포토리소그래피에 의해 가공하여, 소정의 패턴을 갖는 패턴화 레지스트막을 형성하는 공정과,
    유기 실리콘을 포함하는 제 1 가스와 활성화된 산소종을 포함하는 제 2 가스를 해당 기판에 교대로 공급하여, 상기 패턴화 레지스트막 및 상기 하드 마스크막 상에, 상기 하드 마스크막과 다른 산화 실리콘막을 형성하는 공정과,
    상기 패턴화 레지스트막의 측벽에 측벽 스페이서가 형성되도록 상기 산화 실리콘막을 에칭하는 공정과,
    상기 패턴화 레지스트막을 제거하는 공정과,
    상기 측벽 스페이서를 마스크로서 이용하여, 상기 하드 마스크막을 가공하는 공정과,
    상기 가공된 하드 마스크막을 마스크로서 이용하여, 상기 제 2 막을 가공하는 공정
    을 구비하는 패터닝 방법.
  3. 제 2 항에 있어서,
    상기 제 1 막은 에칭스토퍼막인 패터닝 방법.
  4. 제 2 항에 있어서,
    상기 가공된 제 2 막이 게이트 전극으로서의 기능을 할 수 있고, 상기 제 1 막이 게이트 절연막으로서의 기능을 할 수 있는 패터닝 방법.
  5. 제 1 항에 있어서,
    상기 패턴화 레지스트막을 트리밍하는 공정을 더 구비하는 패터닝 방법.
  6. 제 1 항에 있어서,
    상기 유기 실리콘이 아미노실란인 패터닝 방법.
  7. 제 1 항에 있어서,
    상기 유기 실리콘이 1 가 또는 2 가의 아미노실란인 패터닝 방법.
  8. 제 7 항에 있어서,
    상기 1 가 또는 2 가의 아미노실란이,
    BTBAS(비스터셔리부틸아미노실란),
    BDMAS(비스디메틸아미노실란),
    BDEAS(비스디에틸아미노실란),
    DMAS(디메틸아미노실란),
    DEAS(디에틸아미노실란),
    DPAS(디프로필아미노실란),
    BAS(부틸아미노실란),
    DIPAS(디이소프로필아미노실란) 및
    BEMAS(비스에틸메틸아미노실란)으로부터 선택된 적어도 하나인 패터닝 방법.
  9. 제 1 항에 있어서,
    상기 활성화된 산소종은 산소 함유 가스를 플라즈마화함으로써 생성되는 패터닝 방법.
  10. 제 9 항에 있어서,
    상기 산소 함유 가스가, O2 가스, NO 가스, N2O 가스, H2O 가스, O3 가스 중 적어도 하나인 패터닝 방법.
  11. 제 1 항에 있어서,
    상기 실리콘 산화막은, 진공 유지가 가능한 처리 용기 내에서, 상기 제 1 가스를 상기 처리 용기 내로 공급하는 공정과, 상기 제 2 가스를 상기 처리 용기 내로 공급하는 공정을 교대로 실시함으로써 형성되는 패터닝 방법.
  12. 제 11 항에 있어서,
    상기 제 1 가스를 상기 처리 용기 내로 공급하는 공정과, 상기 제 2 가스를 상기 처리 용기 내로 공급하는 공정 사이에, 상기 처리 용기 내에 잔류하고 있는 가스를 배기하는 공정을 더 구비하는 패터닝 방법.
  13. 제 12 항에 있어서,
    상기 처리 용기 내에 잔류하고 있는 가스를 배기하는 공정은, 상기 처리 용기 내를 진공 배기하면서 상기 처리 용기 내에 퍼지 가스를 도입하는 패터닝 방법.
  14. 제 1 항에 있어서,
    상기 실리콘 산화막을 형성할 때의 성막 온도가 상기 레지스트막의 내열 온도 이하인 패터닝 방법.
  15. 제 14 항에 있어서,
    상기 성막 온도는 100℃ 이하인 패터닝 방법.
  16. 제 2 항에 있어서,
    상기 패턴화 레지스트막을 트리밍하는 공정을 더 갖는 패터닝 방법.
  17. 제 2 항에 있어서,
    상기 유기 실리콘이 아미노실란인 패터닝 방법.
  18. 제 2 항에 있어서,
    상기 유기 실리콘이 1 가 또는 2 가의 아미노실란인 패터닝 방법.
  19. 제 18 항에 있어서,
    상기 1 가 또는 2 가의 아미노실란이,
    BTBAS(비스터셔리부틸아미노실란),
    BDMAS(비스디메틸아미노실란),
    BDEAS(비스디에틸아미노실란),
    DMAS(디메틸아미노실란),
    DEAS(디에틸아미노실란),
    DPAS(디프로필아미노실란),
    BAS(부틸아미노실란),
    DIPAS(디이소프로필아미노실란) 및
    BEMAS(비스에틸메틸아미노실란)으로부터 선택된 적어도 하나인 패터닝 방법.
  20. 제 2 항에 있어서,
    상기 활성화된 산소종은 산소 함유 가스를 플라즈마화함으로써 생성되는 패터닝 방법.
  21. 제 20 항에 있어서,
    상기 산소 함유 가스가, O2가스, NO 가스, N20 가스, H2O 가스, O3가스 중 어느 하나인 패터닝 방법.
  22. 제 2 항에 있어서,
    상기 실리콘 산화막은, 진공 유지가 가능한 처리 용기 내에서, 상기 제 1 가스를 상기 처리 용기 내로 공급하는 공정과, 상기 제 2 가스를 상기 처리 용기 내로 공급하는 공정을 교대로 실시함으로써 형성되는 패터닝 방법.
  23. 제 22 항에 있어서,
    상기 제 1 가스를 상기 처리 용기 내로 공급하는 공정과, 상기 제 2 가스를 상기 처리 용기 내로 공급하는 공정 사이에, 상기 처리 용기 내에 잔류하고 있는 가스를 배기하는 공정을 더 구비하는 패터닝 방법.
  24. 제 2 항에 있어서,
    상기 실리콘 산화막을 형성할 때의 성막 온도가 상기 레지스트막의 내열 온도 이하인 패터닝 방법.
  25. 제 24 항에 있어서,
    상기 성막 온도는 100℃ 이하인 패터닝 방법.
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