KR101009192B1 - Bump structure for semiconductor device and fabrication method thereof - Google Patents

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Abstract

본 발명은 표면에 전극 패드가 형성된 반도체 장치의 외부 회로 접속용 범프에 있어서, 상기 전극 패드와 전기적으로 연결되는 하부 금속층과, 상기 하부 금속층 상에 형성된 상부 금속층을 포함하며, 상기 상부 금속층은 제1층과 제2층으로 구분되고 제1층과 제2층 사이에 상부 금속층 보다 연성이 큰 도전성 버퍼층이 개재되어 있는 것을 특징으로 하는 반도체 장치의 범프 구조물을 제공한다. 본 발명에 따르면, 플립칩 범핑 시 범프의 전기적 접촉을 향상시키고 기계적 응력을 완화시켜 반도체 장치 및 반도체 패키지의 신뢰성을 증가시킨다. 또한 웨이퍼 혹은 반도체 칩의 범프들 간의 높이 균일성이 향상되고 범프 연삭 공정을 제거 할 수 있어 조립공정 수율이 향상되며 저가의 플립칩 패키지 제조를 가능하게 한다. According to an aspect of the present invention, there is provided a bump for external circuit connection of a semiconductor device having an electrode pad formed on a surface thereof, the lower metal layer being electrically connected to the electrode pad, and an upper metal layer formed on the lower metal layer. A bump structure of a semiconductor device is provided which is divided into a layer and a second layer, and a conductive buffer layer having a higher ductility than an upper metal layer is interposed between the first layer and the second layer. According to the present invention, it is possible to improve electrical contact of bumps and to mitigate mechanical stress during flip chip bumping, thereby increasing reliability of semiconductor devices and semiconductor packages. In addition, height uniformity between the bumps of a wafer or semiconductor chip can be improved, and the bump grinding process can be eliminated, thereby increasing the assembly process yield and making a cheap flip chip package.

반도체 패키지, 범프, 플립칩 범핑, 응력 Semiconductor Packages, Bumps, Flip Chip Bumping, Stress

Description

반도체 장치의 범프 구조물 및 그 제조방법{BUMP STRUCTURE FOR SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}Bump structure of semiconductor device and manufacturing method therefor {BUMP STRUCTURE FOR SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}

본 발명은 반도체 장치의 범프 구조물 및 그 제조방법에 관한 것으로, 상세하게는 높이 균일성이 향상되고 본딩 시 응력 흡수가 용이한 새로운 범프 구조물을 제안한다.The present invention relates to a bump structure of a semiconductor device and a method for manufacturing the same, and in particular, proposes a new bump structure in which height uniformity is improved and stress is easily absorbed during bonding.

최근 개인용 컴퓨터, 휴대폰, 개인정보 단말기, 전자제품들이 소형화, 경량화 및 기능화 되면서 데이터 처리용량이 크게 증가하는 방향으로 나아가고 있다. 이와 같은 추세에 따라 반도체 패키지의 경우에도 패키지의 크기를 반도체 칩의 크기에 맞춘 웨이퍼 레벨 칩 스케일 패키지(wafer level chip size package)가 각광받고 있다. Recently, as personal computers, mobile phones, personal digital assistants, and electronic products become smaller, lighter, and functional, data processing capacity is increasing. According to such a trend, even in the case of a semiconductor package, a wafer level chip size package that matches the size of the package to the size of the semiconductor chip has been in the spotlight.

일반적으로, 웨이퍼 레벨 칩 스케일 패키지는 집적회로 공정(wafer processing)후에 패키징하여 웨이퍼를 절단한다. 따라서, 다이 본딩, 와이어 본딩 및 몰딩공정을 거치는 일반적인 패키징 공정과 비교하여 공정이 훨씬 간단해지고, 하나의 웨이퍼 상에 있는 모든 칩들의 솔더 범프(solder bump)를 한번에 형성할 수 있는 일괄공정이 가능하다는 장점을 제공한다. 또한, 웨이퍼 상태에서 각 칩들의 동작에 대한 테스트가 가능하므로 기존의 일반 패키지에 비하여 제조비용이 더 적게 드는 장점이 있다. Generally, wafer level chip scale packages are packaged after wafer processing to cut the wafer. Therefore, the process is much simpler than the general packaging process through die bonding, wire bonding, and molding, and a batch process for forming solder bumps of all the chips on one wafer at once is possible. Provide advantages. In addition, it is possible to test the operation of each chip in the wafer state, there is an advantage that the manufacturing cost is lower than the conventional general package.

반도체 장치의 집적도 증가에 따라 배선 선폭이 감소되고 외부 접속용 범프도 미세 피치로 형성된다. As the integration degree of the semiconductor device increases, the wiring line width decreases, and the bumps for external connection are also formed with a fine pitch.

도 1은 종래 기술에 따른 반도체 장치의 범프 구조를 도시한 단면도이다. 도시된 바에 따르면, 실리콘 기판(10)위에 알루미늄과 같은 도전성 전극 패드(20)가 형성되어 있으며, 기판을 보호하기 위한 보호막(25)에 의해 상기 전극 패드(20)의 일부만 노출된다. 노출된 전극 패턴(20)에는 솔더범프(35)가 부착되어 있다. 따라서, 상기 웨이퍼 레벨 칩 스케일 패키지는 상기 솔더범프(35)를 통해서 보드와 전기적으로 연결된다. 1 is a cross-sectional view illustrating a bump structure of a semiconductor device according to the prior art. As illustrated, a conductive electrode pad 20 such as aluminum is formed on the silicon substrate 10, and only a part of the electrode pad 20 is exposed by the protective layer 25 for protecting the substrate. The solder bumps 35 are attached to the exposed electrode patterns 20. Thus, the wafer level chip scale package is electrically connected to the board through the solder bumps 35.

이와 같은 종래의 반도체 장치는 솔더범프의 접착력이 좋지 못하여 전기적인 특성이 저하되는 문제가 있었다. 또한, 미세 피치의 범프들이 리플로우(reflow) 중에 서로 다른 높이를 갖게 되어 반도체 장치를 외부 회로 기판 등에 실장할 때 범프 간 브릿지(bridge)가 형성되거나 범프의 접촉이 전기적으로 단락될 수 있다. 그 결과, 반도체 장치의 전기적인 특성이 악화된다. 한편, 플립칩 본딩 시 범프를 통해 전달되는 응력으로 범프 구조물의 기계적 특성이 저하되거나 반도체 장치에 응력이 미치게 되어 동작 신뢰성이 저하될 수 있다. 범핑 공정 시 야기되는 기계적 응력은 특히 반도체 장치에 기계적 강도가 떨어지는 저유전율 절연막을 사용하는데 제약 요인이 되고 있다. Such a conventional semiconductor device has a problem that the adhesive property of the solder bumps are not good, the electrical characteristics are lowered. In addition, fine pitch bumps may have different heights during reflow, so that when the semiconductor device is mounted on an external circuit board or the like, a bridge between bumps may be formed or the contact of bumps may be electrically shorted. As a result, the electrical characteristics of the semiconductor device deteriorate. On the other hand, due to the stress transmitted through the bump during flip chip bonding, mechanical properties of the bump structure may be degraded or stress may be exerted on the semiconductor device, thereby reducing operation reliability. The mechanical stress caused during the bumping process is a limiting factor in using a low dielectric constant insulating film having a low mechanical strength, in particular, in semiconductor devices.

따라서, 반도체 장치의 패키지 공정 시 범프의 양호한 접착 및 기계적 응력 을 완화할 수 있는 새로운 범프 구조가 요망되고 있다.Therefore, there is a demand for a new bump structure that can alleviate good adhesion and mechanical stress of bumps during the packaging process of semiconductor devices.

본 발명은 전술한 기술적 배경하에서 창안된 것으로, 본 발명의 목적은 반도체 패키지의 전기적인 특성을 개선하고, 미세 피치의 플립 칩 본딩 패키지의 신뢰성을 향상시키는 것이다.SUMMARY OF THE INVENTION The present invention has been made under the foregoing technical background, and an object of the present invention is to improve the electrical characteristics of a semiconductor package and to improve the reliability of a fine pitch flip chip bonding package.

본 발명의 다른 목적은 반도체 칩의 패키징 시 범프를 통하여 반도체 칩에 가해지는 기계적 응력을 완화시키는 것이다.Another object of the present invention is to relieve mechanical stress applied to a semiconductor chip through bumps during packaging of the semiconductor chip.

기타 본 발명의 다른 목적 및 특징은 후술하는 상세한 설명에서 더욱 구체적으로 제시될 것이다. Other objects and features of the present invention will be presented in more detail in the following detailed description.

상기 목적을 달성하기 위하여, 본 발명은 표면에 전극 패드가 형성된 반도체 장치의 외부 회로 접속용 범프에 있어서, 상기 전극 패드와 전기적으로 연결되는 하부 금속층과, 상기 하부 금속층 상에 형성된 상부 금속층을 포함하며, 상기 상부 금속층은 제1층과 제2층으로 구분되고 제1층과 제2층 사이에 상부 금속층 보다 연성이 큰 도전성 버퍼층이 개재되어 있는 것을 특징으로 하는 반도체 장치의 범프 구조물을 제공한다.In order to achieve the above object, the present invention provides a bump for connecting an external circuit of a semiconductor device having an electrode pad formed on a surface thereof, the lower metal layer electrically connected to the electrode pad and an upper metal layer formed on the lower metal layer; The upper metal layer is divided into a first layer and a second layer, and a bump structure of a semiconductor device is provided between a first buffer layer and a conductive buffer layer having a greater ductility than the upper metal layer.

또한, 본 발명은 반도체 칩의 전극 패드 위에 하부 금속층을 형성하고, 상기 하부 금속층 위에 소정의 높이를 갖는 기둥 형태의 제1 상부 금속층을 형성하고, 상기 제1상부 금속층 위에 상대적으로 연성이 큰 도전성 버퍼층을 형성하고, 상기 도전성 버퍼층 위에 제2 상부 금속층을 형성하는 단계를 포함하는 반도체 장치의 범프 구조물 제조방법을 제공한다.In addition, according to the present invention, a lower metal layer is formed on an electrode pad of a semiconductor chip, a first upper metal layer having a predetermined height is formed on the lower metal layer, and a relatively soft conductive buffer layer is formed on the first upper metal layer. And forming a second upper metal layer on the conductive buffer layer.

본 발명에 따르면, 반도체 칩의 범프들 간의 높이 차이가 발생되더라도 연성을 갖는 도전층이 버퍼 역할을 하여 전체적인 범프 높이의 균일성을 유지시킨다. 따라서, 외부 회로 기판과 반도체 칩 사이의 전기적인 단락이나 인접하는 상부 범프 간 전기적인 브릿지가 발생되지 않는다. 또한, 범프 연삭(grinding) 공정을 제거할 수 있어 조립공정 수율이 향상되며 저가의 플립칩 패키지 제조를 가능하게 한다. 뿐만 아니라, 플립칩 본딩 시 반도체 칩에 인가되는 기계적인 응력이 도전성 버퍼층에서 흡수되어 반도체 칩에 발생될 수 있는 손상이 완화된다. 본 발명에 따른 반도체 칩의 범프 구조물은 다양한 반도체 패키지 공정, 특히 웨이퍼 레벨의 패키지 공정에 효과적으로 적용될 수 있을 것이다. According to the present invention, even if a height difference between bumps of a semiconductor chip occurs, a flexible conductive layer serves as a buffer to maintain uniformity of the overall bump height. Thus, no electrical short circuit between the external circuit board and the semiconductor chip or electrical bridge between adjacent upper bumps occurs. In addition, the bump grinding process can be eliminated, resulting in improved assembly process yield and low cost flip chip package fabrication. In addition, mechanical stress applied to the semiconductor chip during flip chip bonding is absorbed in the conductive buffer layer, thereby alleviating damage that may occur to the semiconductor chip. The bump structure of the semiconductor chip according to the present invention may be effectively applied to various semiconductor package processes, particularly wafer level package processes.

본 발명은 반도체 칩과 외부 회로 기판 (예를 들어, PCB)의 전기적 연결에 있어서, 범프 구조물의 구조를 변화시켜 범프 간 높이의 불균형을 해소하고 범핑 시 반도체 칩에 가해지는 기계적 응력을 완화하는데 특징이 있다.The present invention is to change the structure of the bump structure in the electrical connection between the semiconductor chip and the external circuit board (for example, PCB) to solve the unbalance of the height between the bumps and to reduce the mechanical stress applied to the semiconductor chip during bumping There is this.

반도체 칩의 패키징과 관련하여 플립칩 본딩 시 복수의 범프가 관여되는 것이 일반적이나, 이하에서는 편의상 하나의 범프 구조물에 대해서 설명한다. 따라서, 후술하는 실시예에서 반도체 칩에는 복수의 범프가 포함된 것으로 이해하여야 할 것이다.In general, a plurality of bumps are involved in flip chip bonding in relation to the packaging of a semiconductor chip. Hereinafter, one bump structure will be described for convenience. Therefore, it should be understood that the semiconductor chip includes a plurality of bumps in the following embodiments.

도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 범프 구조물을 보인 단면도이다. 반도체 칩 (또는 웨이퍼 레벨에서의 단위 소자)(100)의 표면에는 전극 패드(110)가 형성되어 있고, 이 전극 패드를 부분적으로 노출시키면서 반도체 칩의 표면을 보호하는 절연층(112)이 형성되어 있다. 상기 전극 패드는 예를 들어 반도체 칩에 형성된 금속 배선층의 일단에 연결되는 전극 패드일 수 있고, 금속 배선층으로부터 재배치된 도전층의 일단에 연결된 전극 패드일 수도 있다. 2 and 3 are cross-sectional views showing a bump structure according to a preferred embodiment of the present invention. An electrode pad 110 is formed on the surface of the semiconductor chip (or unit element at the wafer level) 100, and an insulating layer 112 is formed to protect the surface of the semiconductor chip while partially exposing the electrode pad. have. The electrode pad may be, for example, an electrode pad connected to one end of a metal wiring layer formed on a semiconductor chip, or may be an electrode pad connected to one end of a conductive layer rearranged from the metal wiring layer.

상기 절연층(112)은 반도체 칩(100) 상에 형성된 전극 패드(110)의 노출 영역을 정의(reconfiguration)하기 위한 절연막에 해당할 수 있다. The insulating layer 112 may correspond to an insulating layer for reconfiguring an exposed area of the electrode pad 110 formed on the semiconductor chip 100.

상기 전극 패드 상부에는 외부 회로와 반도체 칩을 전기적으로 연결하면서 물리적으로 결합시키기 위한 범프 구조물이 형성되어 있다. 전극 패드(110) 상부에는 하부 금속층(under bump metallurgy)(120)과 상부 금속층이 형성되어 있다. A bump structure is formed on the electrode pad to physically couple an external circuit to the semiconductor chip. An under bump metallurgy 120 and an upper metal layer are formed on the electrode pad 110.

하부 금속층(120)은 범프 구조물에서 전극 패드와 상부 금속층 및 솔더 범프 등의 접착력을 개선함과 동시에 솔더 범프로부터 확산을 방지하는 역할을 한다. 상부 금속층은 범프 구조에 물리적인 안정성을 부여함과 더불어, 솔더 범프로부터 반도체 칩의 내부로 오염 물질이 침투되는 것을 방지하는 역할을 한다.The lower metal layer 120 may improve adhesion between the electrode pad, the upper metal layer, and the solder bumps in the bump structure, and at the same time, prevent the diffusion from the solder bumps. The upper metal layer provides physical stability to the bump structure and prevents contaminants from penetrating into the semiconductor chip from the solder bumps.

상기 상부 금속층은 제1층(132)과 제2층(134)으로 구분되고 제1층과 제2층 사이에는 상부 금속층 보다 연성이 큰 도전성 버퍼층(140)이 개재되어 있다. 상기 상부 금속층은 제1층과 제2층이 동일한 물질일 수도 있고 이종 물질로 구성될 수도 있다. 또한, 제1층과 제2층은 동일한 두께일 수도 있으며, 이와 달리 서로 다른 두께로 형성할 수도 있다. 상부 금속층의 제2층은 예를 들어 솔더 범프의 산화를 방 지하는 도전성 물질로 구성할 수도 있으며, 이와 달리 제2층의 상부에 별도의 산화 방지층을 더 형성할 수도 있다. 상기 상부 금속층 위에는 상부 범프(150)가 더 형성되어 있다. 이 상부 범프는 솔더 물질일 수 있다. 상부 범프를 추가로 형성하는 대신 상부 금속층의 제2층을 솔더 물질로 형성할 수도 있을 것이다. The upper metal layer is divided into a first layer 132 and a second layer 134, and a conductive buffer layer 140 having a higher ductility than the upper metal layer is interposed between the first layer and the second layer. The upper metal layer may be made of the same material as the first layer and the second layer, or may be composed of different materials. In addition, the first layer and the second layer may have the same thickness, or alternatively, may have different thicknesses. For example, the second layer of the upper metal layer may be formed of a conductive material that prevents oxidation of the solder bumps. Alternatively, a second anti-oxidation layer may be further formed on the second layer. An upper bump 150 is further formed on the upper metal layer. This upper bump may be a solder material. Instead of further forming the upper bumps, the second layer of the upper metal layer may be formed of solder material.

상기 상부 금속층의 제1층의 하부는 상부 보다 폭이 좁은 형태로서 하부 금속층(120)에 접촉하고 있고, 하부 금속층의 단차진 중앙 부분에서는 상기 절연층(112) 표면 보다 아래로 더 침투될 수 있다. The lower part of the first layer of the upper metal layer has a narrower shape than the upper part and contacts the lower metal layer 120, and may penetrate further down the surface of the insulating layer 112 in the stepped center portion of the lower metal layer. .

상기 도전성 버퍼층(140)은 상부 금속층을 구성하는 물질 보다 연성(ductility)이 큰 물질이 사용된다. 그 결과 반도체 칩을 외부 회로 기판에 실장할 때 범프 구조물에 가해지는 물리적인 충격이 상기 도전성 버퍼층을 통해 완화될 수 있다. 뿐만 아니라, 리플로우된 상부 범프의 높이 차이를 상기 도전성 버퍼층이 상쇄시켜 플립칩 범핑 시 반도체 칩과 외부 회로 기판 사이에 전기적인 연결이 불량하게 되는 것을 방지할 수 있다. The conductive buffer layer 140 is made of a material having a greater ductility than the material forming the upper metal layer. As a result, the physical shock applied to the bump structure when the semiconductor chip is mounted on the external circuit board can be mitigated through the conductive buffer layer. In addition, the conductive buffer layer cancels the height difference of the reflowed upper bumps, thereby preventing electrical connection between the semiconductor chip and the external circuit board during the flip chip bumping.

상기 상부 범프(150)와 상기 도전성 버퍼층(140)은 동일한 물질을 사용할 수 있으며, 이와 달리 이종 물질을 사용하는 경우에는 상부 범프 보다 연성이 더 큰 물질을 상기 도전성 버퍼층으로 사용하는 것이 바람직하다. The upper bump 150 and the conductive buffer layer 140 may use the same material. In contrast, when using different materials, a material having a higher ductility than the upper bump may be used as the conductive buffer layer.

도 3을 참조하면 본 발명에 따른 범프 구조물의 각 구성 부분의 높이가 도시되어 있다. Referring to Figure 3, the height of each component of the bump structure according to the invention is shown.

범프 구조물의 전체 높이(H)는 상부 금속층의 제1층의 높이(H4) 및 제2층의 높이(H2), 도전성 버퍼층의 높이(H3), 상부 범프의 높이(H1)로 결정되며, 각 부분 의 높이는 반도체 칩을 외부 회로 기판에 실장시키는 패키징 목적에 따라 달라질 수 있다. The overall height H of the bump structure is determined by the height H4 of the first layer of the upper metal layer and the height H2 of the second layer, the height H3 of the conductive buffer layer, and the height H1 of the upper bumps. The height of the portion may vary depending on the packaging purpose of mounting the semiconductor chip on an external circuit board.

상기 상부 범프는 상기 도전성 버퍼층 보다 두껍게 형성되는 것이 바람직하지만, 상부 범프와 도전성 버퍼층의 두께는 범프 구조물의 전체적인 전기적, 물리적 특성에 따라 다양한 범위로 변화시킬 수 있을 것이다. 상부 금속층의 높이(H2 + H4)는 상부 범프의 높이(H1) 보다 큰 것이 바람직하다. The upper bump is preferably formed thicker than the conductive buffer layer, but the thicknesses of the upper bump and the conductive buffer layer may be varied in various ranges according to the overall electrical and physical characteristics of the bump structure. The height H2 + H4 of the upper metal layer is preferably larger than the height H1 of the upper bump.

본 발명의 범프 구조물에 있어서, 상부 금속층의 제1층(134)과 제2층(132)은 범프 형성 과정에서 용융(melting)이 일어나지 않으며, 상부 금속층의 제1층 및 제2층의 높이(H2 + H4)는 외부 회로 기판과 반도체 칩 사이의 거리(간격)을 유지하고 범프 구조물의 전체 높이(H)를 결정한다. 반면, 도전성 버퍼층(140)과 상부 범프(150)는 리플로우 과정에서 용융이 일어나는데, 도전성 버퍼층의 높이(H3)가 변화되면서 웨이퍼 레벨에서 발생하는 범프 높이 불균일성(bump variation)을 보상해 주는 역할을 한다. In the bump structure of the present invention, the first layer 134 and the second layer 132 of the upper metal layer do not melt during the bump formation process, and the height of the first layer and the second layer of the upper metal layer ( H2 + H4 maintains the distance (interval) between the external circuit board and the semiconductor chip and determines the overall height H of the bump structure. On the other hand, the conductive buffer layer 140 and the upper bump 150 are melted during the reflow process, and serves to compensate for bump height nonuniformity (bump variation) generated at the wafer level as the height (H3) of the conductive buffer layer is changed. do.

상부 금속층과 도전성 버퍼층의 계면 반응에서 금속간 화합물이 생성될 수 있는데(예를 들어, 상부 금속층이 Cu, 도전성 버퍼층이 SnAg일 경우 Sn-Cu, Cu6Sn5, Cu3Sn 등이 형성), 상부 금속층과 도전성 버퍼층 간의 화합적 결합력이 접합부 형성에 필수적이다. 상부 금속층의 제1층의 높이(H4)는 10㎛ 이상인 것이 바람직하며, 도전성 버퍼층의 높이(H3)는 제1층의 높이(H4) 이상의 값으로서 10㎛ ~ 30㎛ 의 범위인 것이 바람직하다. 상부 금속층의 제2층의 높이(H2)는 반도체 칩과 외부회로기판 사이의 거리 내지 간격을 실질적으로 결정하는 부분으로서, 10㎛ 이 상이고, 70㎛ 이하의 범위인 것이 바람직하다. 도전성 버퍼층을 포함하는 상부 금속층의 전체 높이(H2 + H3 + H4)는 30㎛ 이상이고, 90㎛ 이하의 범위인 것이 바람직하다. 상부 범프는 솔더링 과정에서 범프와 패키지 기판(외부회로기판)을 전기적으로 연결하는 부분으로서, 상부 범프의 높이(H1)는 20㎛ 이상인 것이 바람직하다. 범프의 전체 높이(H)는 범프 간의 피치(pitch)가 150㎛ 일 때 85 ~ 90㎛ 버범위가 되도록 하는 것이 적당하며, 피치가 달라짐에 따라 전체 높이도 변경될 수 있다. The intermetallic compound may be generated in the interfacial reaction between the upper metal layer and the conductive buffer layer (for example, when the upper metal layer is Cu and the conductive buffer layer is SnAg, Sn-Cu, Cu6Sn5, Cu3Sn, etc. are formed), the upper metal layer and the conductive buffer layer Harmonic cohesion between the livers is essential for joint formation. It is preferable that the height H4 of the 1st layer of an upper metal layer is 10 micrometers or more, and the height H3 of a conductive buffer layer is a value of 10 micrometers-30 micrometers as a value more than the height H4 of a 1st layer. The height H2 of the second layer of the upper metal layer is a portion that substantially determines the distance or spacing between the semiconductor chip and the external circuit board. The height H2 is preferably 10 µm or more and 70 µm or less. The total height (H2 + H3 + H4) of the upper metal layer including the conductive buffer layer is preferably 30 µm or more and 90 µm or less. The upper bump is a portion that electrically connects the bump and the package substrate (external circuit board) during the soldering process, and the height H1 of the upper bump is preferably 20 μm or more. The overall height H of the bumps is appropriate to have a burr range of 85 to 90 μm when the pitch between bumps is 150 μm, and the overall height may be changed as the pitch is changed.

본 발명에 따른 범프 구조물은 통상적인 반도체 패키징 공정을 이용하여 제조될 수 있다. 먼저, 도 4 내지 10을 참조하여 범프 구조물의 제조 과정을 설명한다. The bump structures according to the invention can be manufactured using conventional semiconductor packaging processes. First, the manufacturing process of the bump structure will be described with reference to FIGS. 4 to 10.

도 4에서와 같이 반도체 전공정(Front - End Process)을 마친 반도체 칩(또는 웨이퍼 레벨의 반도체 장치)(100) 표면에 전극 패드(110)가 형성되어 있다. 상기 전극 패드의 노출 부분을 정의하기 위하여, 반도체 칩 표면에 절연층(112)을 형성한 후 국부적으로 제거하여 전극 패드를 노출시킨다(도 5). 상기 절연층(112)은 웨이퍼 표면을 보호하는 보호막(passivation)을 의미할 수도 있고, 보호막 위에 금속 배선층의 재배치(reconfiguration)를 위한 절연막을 더 포함할 수도 있다.As shown in FIG. 4, an electrode pad 110 is formed on a surface of a semiconductor chip (or wafer-level semiconductor device) 100 that has undergone a front-end process. In order to define the exposed portion of the electrode pad, the insulating layer 112 is formed on the surface of the semiconductor chip and then locally removed to expose the electrode pad (FIG. 5). The insulating layer 112 may mean a passivation that protects the wafer surface, and may further include an insulating layer for reconfiguration of the metal wiring layer on the passivation layer.

노출된 전극 패드 상면에 하부 금속층(120)을 형성한다(도 6). 하부 금속층으로는 티타늄, 티타늄 합금, 크롬, 크롬 합금, 구리, 구리 합금, 니켈, 니켈 합금, 금, 금 합금, 알루미늄, 알루미늄 합금, 바나듐, 바나듐 합금, 팔라듐, 팔라듐 합금 중에서 선택되는 어느 하나 이상의 물질을 사용하여 박막 형성 방법으로 형성할 수 있으며, 하부 금속 접착층의 바람직한 두께는 0.1 ~ 20 ㎛ 의 범위이다.A lower metal layer 120 is formed on the exposed electrode pads (FIG. 6). As the lower metal layer, any one or more materials selected from titanium, titanium alloy, chromium, chromium alloy, copper, copper alloy, nickel, nickel alloy, gold, gold alloy, aluminum, aluminum alloy, vanadium, vanadium alloy, palladium, and palladium alloy It can be formed by using a thin film forming method, the preferred thickness of the lower metal adhesive layer is in the range of 0.1 to 20 ㎛.

상기 하부 금속층(120)은 절연층(112) 상면으로부터 전극 패드(110)로 단차를 가지도록 형성되어 있다. The lower metal layer 120 is formed to have a step from the top surface of the insulating layer 112 to the electrode pad 110.

상부 금속층을 형성하기 위한 영역을 확보하기 위해 포토리지스트(300)를 도포하고, 하부 금속층이 노출되도록 포토리지스트를 선택적으로 식각한다. 그 다음, 도 7에 도시한 바와 같이, 제1 상부 금속층(132)을 형성한다. 상부 금속층은 하부 금속층 및 (후속적으로 형성되는) 도전성 버퍼층과의 접착력이 우수한 물질로 형성하며, 구리, 구리 합금, 니켈, 니켈 합금, 바나듐, 바나듐 합금, 알루미늄, 알루미늄 합금, 금, 금합금, 코발트, 코발트 합금, 망간, 망간 합금 중에서 선택되는 어느 하나 이상의 물질을 사용할 수 있는데 본 발명의 바람직한 실시예에서는 구리를 사용하였다. The photoresist 300 is applied to secure an area for forming the upper metal layer, and the photoresist is selectively etched to expose the lower metal layer. Next, as shown in FIG. 7, the first upper metal layer 132 is formed. The upper metal layer is formed of a material having excellent adhesion to the lower metal layer and the conductive buffer layer (which is subsequently formed), and includes copper, copper alloy, nickel, nickel alloy, vanadium, vanadium alloy, aluminum, aluminum alloy, gold, gold alloy, and cobalt. One or more materials selected from among, cobalt alloy, manganese and manganese alloy may be used. In a preferred embodiment of the present invention, copper was used.

상기 하부 금속 접착층 및 상부 금속 접착층은 예를 들어 PVD, CVD, 열증착, 전기 도금(electroplating), 무전해 도금(electroless plating), 스크린 프린팅(screen printing) 등의 방법으로 형성할 수 있다. The lower metal adhesive layer and the upper metal adhesive layer may be formed by, for example, PVD, CVD, thermal deposition, electroplating, electroless plating, screen printing, or the like.

다음으로, 소정 두께로 도전성 버퍼층(140)을 상부 금속층의 제1층 위에 형성한다(도 8). 상기 도전성 버퍼층은 도전성과 연성이 우수한 물질을 사용하며, (최종적으로 형성하는) 상부 범프와 동일한 물질로서 Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Zn/Al, Sn/Ag/Al, Sn/Ag/Cu, Sn/Ag/Bi, Sn/Ag/Bi/In, High lead, Eutectic lead 중에서 선택되는 어느 하나 이상의 물질을 사용할 수 있다. Next, a conductive buffer layer 140 is formed on the first layer of the upper metal layer at a predetermined thickness (Fig. 8). The conductive buffer layer uses a material having excellent conductivity and ductility, and is the same material as the upper bump (finally formed) as Sn / Ag, Sn / Cu, Sn / Zn, Sn / Zn / Bi, Sn / Zn / Al, Any one or more materials selected from Sn / Ag / Al, Sn / Ag / Cu, Sn / Ag / Bi, Sn / Ag / Bi / In, High lead, and Eutectic lead may be used.

다음으로 제2 상부 금속층(134)을 상기 도전성 버퍼층(140) 위에 형성한 후(도 9), 마지막으로 상부 범프(150)를 형성한다(도 10). 소정 높이의 기둥 형태의 상부 금속층은 상부 범프와 더불어 범프를 구성하여 전체 범프 구조물의 물리적인 강도를 유지할 수 있고, 솔더 물질의 사용을 줄일 수 있다. 즉 기둥 형태의 상부 금속층은 범프 구조물에서 하부 범프로서 기능한다.Next, a second upper metal layer 134 is formed on the conductive buffer layer 140 (FIG. 9), and finally, an upper bump 150 is formed (FIG. 10). The upper metal layer in the form of a column having a predetermined height may form a bump together with the upper bump to maintain the physical strength of the entire bump structure and reduce the use of solder material. In other words, the upper metal layer in the form of a column functions as a lower bump in the bump structure.

한편, 상부 금속층 위에 상부 범프를 형성하지 않고 상부 금속층만 형성한 상태에서 반도체 칩의 실장 시 외부 회로 기판에 도포된 솔더 물질로 상부 범프의 역할을 하도록 할 수도 있다. On the other hand, in the state in which only the upper metal layer is formed without forming the upper bump on the upper metal layer may be a solder material applied to the external circuit board when mounting the semiconductor chip to serve as the upper bump.

상부 범프는 예를 들어 Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Zn/Al, Sn/Ag/Al, Sn/Ag/Cu, Sn/Ag/Bi, Sn/Ag/Bi/In, High lead, Eutectic lead 중에서 선택되는 어느 하나 이상의 물질을 사용하여 형성할 수 있다. 상기 상부 범프는 전기 도금, 무전해 도금, 열증착, 볼 어태치/플레이스먼트(ball attach/placement), 스크린 프린팅(screen printing), 솔더 젯(solder jet) 등의 방법을 통해 형성할 수 있다. The upper bumps are for example Sn / Ag, Sn / Cu, Sn / Zn, Sn / Zn / Bi, Sn / Zn / Al, Sn / Ag / Al, Sn / Ag / Cu, Sn / Ag / Bi, Sn / It can be formed using any one or more materials selected from Ag / Bi / In, High lead, Eutectic lead. The upper bump may be formed by electroplating, electroless plating, thermal evaporation, ball attach / placement, screen printing, solder jet, or the like.

본 발명에 따른 범프 구조물을 이용하여 반도체 칩을 외부 회로 기판에 실장하는 방법은 여러 가지 예가 있다. There are various examples of a method of mounting a semiconductor chip on an external circuit board using the bump structure according to the present invention.

먼저, 도 11 내지 13에서와 같이, 상부 범프를 포함하는 범프 구조물(도 11)을 리플로우(reflow) 과정을 거쳐(도 12) 최종적으로 플립칩 본딩에 의하여 외부 회로 기판(200)에 범프 구조물을 접합시킨다(도 13). 이 과정에서 상부 범프(및 도전성 버퍼층)은 구형에 유사하게 형태가 변하며, 도전성 버퍼층은 본딩 시 상부 범프에 가해지는 충격을 흡수하고 범프 간 높이 차이를 균일하게 유지시킨다. 이 경우 최종적인 상부 범프(150)는 납작한 반구 형태가 된다. 상부 범프의 볼륨이 커서 리플로우 후에 수직 높이가 수평 폭(도 3에서 R)의 1/2을 초과하는 경우에는 상부 범프가 상부 금속층으로 과도하게 흘러내릴 수 있다. 따라서, 도 11 ~ 13의 실시예는 리플로우 후 상부 범프의 수직 높이가 수평 폭(도 3에서 R) 보다 1/2 이하인 경우에 적당하다.First, as shown in FIGS. 11 to 13, the bump structure including the upper bump (FIG. 11) is reflowed (FIG. 12) and finally the bump structure to the external circuit board 200 by flip chip bonding. Are bonded (FIG. 13). In this process, the upper bumps (and the conductive buffer layer) change shape similarly to a sphere, and the conductive buffer layer absorbs the impact applied to the upper bumps during bonding and maintains the height difference between the bumps uniformly. In this case, the final upper bump 150 is in the form of a flat hemisphere. If the volume of the upper bumps is so great that the vertical height after reflow exceeds half of the horizontal width (R in FIG. 3), the upper bumps may excessively flow down to the upper metal layer. Therefore, the embodiment of FIGS. 11-13 is suitable when the vertical height of the upper bump after reflow is 1/2 or less than the horizontal width (R in FIG. 3).

다른 실시예로서, 도 14 내지 16에서와 같이, 표면에 솔더 물질(152)이 형성되어 있는 외부 회로 기판(200)과 반도체 칩의 범프를 플립칩 본딩을 수행한 후(도 15), 리플로우 과정을 거친다(도 16). 이 경우, 상부 범프와 외부 회로 기판의 솔더 물질은 리플로우 단계에서 솔더 물질의 표면 장력으로 인하여 자기 정렬(self-alignment) 효과를 가져오게 된다. 도 14 ~ 도 16의 실시예는 상부 범프의 볼륨에 관계없이 적용 가능하다.As another embodiment, as shown in FIGS. 14 to 16, after the flip chip bonding is performed on the bumps of the semiconductor chip and the external circuit board 200 having the solder material 152 formed thereon (FIG. 15), the reflow is performed. The process is carried out (Fig. 16). In this case, the solder material of the upper bumps and the external circuit board has a self-alignment effect due to the surface tension of the solder material in the reflow step. 14-16 is applicable regardless of the volume of the upper bumps.

한편, 도 17 내지 20에서와 같이, 반도체 칩에는 상부 범프를 형성하지 않은 채 범프 구조물을 형성한 후(도 17a), 표면에 솔더 물질(152)이 형성되어 있는 외부 회로 기판(200)과 반도체 칩의 범프 구조물을 플립칩 본딩을 수행한 후(도 19), 리플로우 과정을 거쳐(도 20) 범프 구조물을 완성할 수도 있다. 이 경우 상부 범프(156)의 높이는 외부 회로 기판에 형성된 솔더 물질(152)의 양에 따라 결정될 것이다. 또한, 도 18에서와 같이 범프 구조물의 외부 표면에 전체적으로 니켈(Ni) 등의 물질을 코팅하여 산화방지층(160)으로 이용할 수도 있을 것이다. Meanwhile, as shown in FIGS. 17 to 20, after the bump structure is formed on the semiconductor chip without forming the upper bump (FIG. 17A), the external circuit board 200 and the semiconductor on which the solder material 152 is formed are formed. After bump chip bonding of the bump structure of the chip is performed (FIG. 19), the bump structure may be completed through a reflow process (FIG. 20). In this case, the height of the upper bump 156 will be determined according to the amount of solder material 152 formed on the external circuit board. In addition, as shown in FIG. 18, a material such as nickel (Ni) may be coated on the entire outer surface of the bump structure to be used as the antioxidant layer 160.

각 공정에서 리플로우 단계를 통해 상부 범프가 상부 금속층을 부분적으로 덮게 되어 상부 범프와 상부 금속층의 접착력이 증대된다. 상부 범프가 상부 금속층 표면을 커버하는 정도는 리플로우 온도 또는 시간으로 제어할 수 있을 것이다.In each process, the upper bump partially covers the upper metal layer through a reflow step, thereby increasing adhesion between the upper bump and the upper metal layer. The extent to which the upper bump covers the upper metal layer surface may be controlled by the reflow temperature or time.

리플로우 과정에서 반도체 칩의 상부 범프들 간의 높이 차이가 발생되더라도 연성을 갖는 도전성 버퍼층이 버퍼 역할을 하여 전체적인 범프 높이의 균일성을 유지시킨다. 따라서, 외부 회로 기판과 반도체 칩 사이의 전기적인 단락이나 인접하는 상부 범프 간 전기적인 브릿지가 발생되지 않는다. 또한, 플립칩 본딩 시 반도체 칩에 인가되는 기계적인 응력이 도전성 버퍼층에서 흡수되어 반도체 칩에 발생될 수 있는 손상이 완화된다. Even if a height difference occurs between the upper bumps of the semiconductor chip during the reflow process, a flexible conductive buffer layer serves as a buffer to maintain uniformity of the overall bump height. Thus, no electrical short circuit between the external circuit board and the semiconductor chip or electrical bridge between adjacent upper bumps occurs. In addition, mechanical stress applied to the semiconductor chip during flip chip bonding is absorbed in the conductive buffer layer, thereby alleviating damage that may occur in the semiconductor chip.

본 발명에 따른 반도체 칩의 범프 구조물은 다양한 반도체 패키지 공정, 특히 웨이퍼 레벨의 패키지 공정에 효과적으로 적용될 수 있을 것이다. The bump structure of the semiconductor chip according to the present invention may be effectively applied to various semiconductor package processes, particularly wafer level package processes.

이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.The present invention has been exemplarily described through the preferred embodiments, but the present invention is not limited to such specific embodiments, and various forms within the scope of the technical idea presented in the present invention, specifically, the claims. May be modified, changed, or improved.

도 1은 기존의 반도체 장치의 범프 구조를 보인 단면도.1 is a cross-sectional view showing a bump structure of a conventional semiconductor device.

도 2 및 도 3은 본 발명의 범프 구조물을 보인 단면도.2 and 3 are cross-sectional views showing the bump structure of the present invention.

도 4 내지 도 10은 본 발명의 범프 구조물의 제조 과정을 보인 공정도.4 to 10 is a process chart showing a manufacturing process of the bump structure of the present invention.

도 11 내지 13은 본 발명의 범프 구조물의 플립칩 본딩 공정의 일례를 보인 단면도.11 to 13 are cross-sectional views showing an example of a flip chip bonding process of the bump structure of the present invention.

도 14 내지 16은 본 발명의 범프 구조물의 플립칩 본딩 공정의 다른 예를 보인 단면도.14 to 16 are cross-sectional views showing another example of the flip chip bonding process of the bump structure of the present invention.

도 17 내지 20은 본 발명의 범프 구조물의 플립칩 본딩 공정의 또 다른 예를 보인 단면도.17 to 20 are cross-sectional views showing another example of the flip chip bonding process of the bump structure of the present invention.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

100: 반도체 칩 110:전극 패드100: semiconductor chip 110: electrode pad

112:절연층 120:하부 금속층112: insulating layer 120: lower metal layer

132:제1 상부 금속층 134:제2 상부 금속층132: first upper metal layer 134: second upper metal layer

140:도전성 버퍼층 150:상부 범프140: conductive buffer layer 150: upper bump

Claims (13)

표면에 전극 패드가 형성된 반도체 장치의 외부 회로 접속용 범프에 있어서, In the bump for external circuit connection of the semiconductor device in which the electrode pad was formed in the surface, 상기 전극 패드와 전기적으로 연결되는 하부 금속층과,A lower metal layer electrically connected to the electrode pads; 상기 하부 금속층 상에 형성된 상부 금속층과, An upper metal layer formed on the lower metal layer; 상기 상부 금속층 위에 형성되는 상부 범프를 포함하며,An upper bump formed on the upper metal layer; 상기 상부 금속층은 제1층과 제2층으로 구분되고 제1층과 제2층 사이에 상부 금속층 보다 연성이 큰 도전성 버퍼층이 개재되어 있는 것을 특징으로 하는 The upper metal layer is divided into a first layer and a second layer, and a conductive buffer layer having a higher ductility than the upper metal layer is interposed between the first layer and the second layer. 반도체 장치의 범프 구조물.Bump structure of a semiconductor device. 제1항에 있어서, 상기 상부 금속층은 제1층과 제2층이 동일한 물질인 반도체 장치의 범프 구조물.The bump structure of claim 1, wherein the upper metal layer is made of the same material as the first layer and the second layer. 삭제delete 제1항에 있어서, 상기 상부 범프와 상기 도전성 버퍼층은 동일한 물질인 반도체 장치의 범프 구조물.The bump structure of claim 1, wherein the upper bump and the conductive buffer layer are made of the same material. 제1항에 있어서, 상기 상부 범프와 상부 금속층 사이에 산화 방지층을 더 포함하는 반도체 장치의 범프 구조물.The bump structure of claim 1, further comprising an antioxidant layer between the upper bump and the upper metal layer. 제1항에 있어서 상기 상부 금속층의 제1층과 제2층은 서로 높이가 다르게 형성되는 반도체 장치의 범프 구조물.The bump structure of claim 1, wherein the first layer and the second layer of the upper metal layer have different heights from each other. 제1항에 있어서, 상기 상부 금속층의 제1층 또는 제2층은 구리, 구리 합금, 니켈, 니켈 합금, 바나듐, 바나듐 합금, 알루미늄, 알루미늄 합금, 금, 금합금, 코발트, 코발트 합금, 망간, 망간 합금 중에서 선택되는 어느 하나 이상의 물질로 구성되는 반도체 장치의 범프 구조물.The method of claim 1, wherein the first layer or the second layer of the upper metal layer is copper, copper alloy, nickel, nickel alloy, vanadium, vanadium alloy, aluminum, aluminum alloy, gold, gold alloy, cobalt, cobalt alloy, manganese, manganese A bump structure of a semiconductor device composed of at least one material selected from alloys. 제1항에 있어서, 상기 하부 금속층은 티타늄, 티타늄 합금, 크롬, 크롬 합금, 구리, 구리 합금, 니켈, 니켈 합금, 금, 금 합금, 알루미늄, 알루미늄 합금, 바나듐, 바나듐 합금, 팔라듐, 팔라듐 합금 중에서 선택되는 어느 하나 이상의 물질로 구성되는 반도체 장치의 범프 구조물.The method of claim 1, wherein the lower metal layer is selected from among titanium, titanium alloy, chromium, chromium alloy, copper, copper alloy, nickel, nickel alloy, gold, gold alloy, aluminum, aluminum alloy, vanadium, vanadium alloy, palladium, and palladium alloy. A bump structure of a semiconductor device composed of at least one material selected. 반도체 칩의 전극 패드 위에 하부 금속층을 형성하고,Forming a lower metal layer on the electrode pad of the semiconductor chip, 상기 하부 금속층 위에 소정의 높이를 갖는 기둥 형태의 제1 상부 금속층을 형성하고, Forming a pillar-shaped first upper metal layer having a predetermined height on the lower metal layer; 상기 제1상부 금속층 위에 상대적으로 연성이 큰 도전성 버퍼층을 형성하고, Forming a relatively ductile conductive buffer layer on the first upper metal layer; 상기 도전성 버퍼층 위에 제2 상부 금속층을 형성하고,Forming a second upper metal layer on the conductive buffer layer; 상기 제2 상부 금속층 위에 상부 범프를 형성하는 단계를 포함하는 Forming an upper bump on the second upper metal layer 반도체 장치의 범프 구조물 제조방법.Method for manufacturing a bump structure of a semiconductor device. 삭제delete 제9항에 있어서, 상기 상부 범프를 리플로우시킨 후, 상기 상부 범프를 외부 회로 기판에 플립칩 본딩하는 단계를 더 포함하는 반도체 장치의 범프 구조물 제조방법.The method of claim 9, further comprising flip chip bonding the upper bump to an external circuit board after reflowing the upper bump. 제9항에 있어서, 상기 상부 범프를 외부 회로 기판에 플립칩 본딩한 후, 상기 상부 범프를 리플로우시키는 단계를 더 포함하는 반도체 장치의 범프 구조물 제조방법.The method of claim 9, further comprising flipping the upper bumps to an external circuit board and then reflowing the upper bumps. 제9항에 있어서, 표면에 선택적으로 솔더부가 형성되어 있는 외부 회로 기판에 상기 제2 상부 금속층을 플립칩 본딩한 후, 상기 솔더부를 리플로우시키는 단계를 더 포함하는 반도체 장치의 범프 구조물 제조방법.The method of claim 9, further comprising flip chip bonding the second upper metal layer to an external circuit board having a solder portion selectively formed on a surface thereof, and then reflowing the solder portion.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8970035B2 (en) 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000001009A (en) * 1998-06-08 2000-01-15 윤종용 Semiconductor chip in which a bump is fabricated
JP2000260803A (en) * 1999-01-05 2000-09-22 Citizen Watch Co Ltd Semiconductor device and manufacture thereof
KR20090117379A (en) * 2008-05-09 2009-11-12 앰코 테크놀로지 코리아 주식회사 Semiconductor device and fabricating method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000001009A (en) * 1998-06-08 2000-01-15 윤종용 Semiconductor chip in which a bump is fabricated
JP2000260803A (en) * 1999-01-05 2000-09-22 Citizen Watch Co Ltd Semiconductor device and manufacture thereof
KR20090117379A (en) * 2008-05-09 2009-11-12 앰코 테크놀로지 코리아 주식회사 Semiconductor device and fabricating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836118B2 (en) 2012-05-03 2014-09-16 SK Hynix Inc. Electronic device packages including bump buffer spring pads and methods of manufacturing the same

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