KR101008287B1 - Iii-nitride semiconductor light emitting device - Google Patents

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Abstract

본 발명은 기판; 기판 위에 위치하며, n형 도전성을 가지는 n형 질화물 반도체층;으로서, 제1 n형 질화물층, 제2 n형 질화물층, 및 제1 n형 질화물층과 제2 n형 질화물층 사이에 위치하며 n형 도핑되어 제1 전도도를 가지는 제1 영역과 제1 영역보다 낮은 도핑농도를 가져 제1 전도도보다 낮은 제2 전도도를 가지는 제2 영역에 의해 이방성 전도도를 가지는 층을 구비하는 n형 질화물 반도체층; n형 질화물 반도체층의 위에 위치하며, p형 도전성을 가지는 p형 질화물 반도체층; 제2 n형 질화물층과 p형 질화물 반도체층의 사이에 위치하며, 전자와 정공의 재결합에 의해 빛을 생성하는 활성층; 제1 n형 질화물층에 전기적으로 접촉되는 제1 전극; 그리고, p형 질화물 반도체층에 전기적으로 접촉되는 제2 전극;을 포함하는 것을 특징으로 하는 III-질화물 반도체 발광소자에 관한 것이다.The present invention relates to a substrate; An n-type nitride semiconductor layer having an n-type conductivity on the substrate, the first n-type nitride layer, the second n-type nitride layer, and between the first n-type nitride layer and the second n-type nitride layer; an n-type nitride semiconductor layer comprising a first region having an n-type doping and a layer having anisotropic conductivity by a second region having a lower doping concentration than the first region and having a second conductivity lower than the first conductivity ; a p-type nitride semiconductor layer positioned on the n-type nitride semiconductor layer and having a p-type conductivity; An active layer positioned between the second n-type nitride layer and the p-type nitride semiconductor layer and generating light by recombination of electrons and holes; A first electrode in electrical contact with the first n-type nitride layer; And, it relates to a III-nitride semiconductor light emitting device comprising a; second electrode in electrical contact with the p-type nitride semiconductor layer.

질화물 반도체, 발광 다이오드, 발광소자, 전류 퍼짐, 발광소자 Nitride semiconductor, light emitting diode, light emitting element, current spreading, light emitting element

Description

3족 질화물 반도체 발광소자{III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}Group III nitride semiconductor light emitting device {III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}

도 1은 종래의 Ⅲ-질화물 반도체 발광소자를 나타내는 도면.1 is a view showing a conventional III-nitride semiconductor light emitting device.

도 2는 종래의 Ⅲ-질화물 반도체 발광소자의 n형 질화물의 수평방향 저항에 의해서 전류가 n 전극 가까이에 모이는 현상을 설명하기 위한 도면.2 is a view for explaining a phenomenon in which a current is collected near an n electrode by a horizontal resistance of an n-type nitride of a conventional III-nitride semiconductor light emitting device.

도 3은 본 발명에 따른 전류 퍼짐 현상이 개선된 Ⅲ-질화물 반도체 발광소자를 나타내는 도면.3 is a view showing a III-nitride semiconductor light emitting device having an improved current spreading phenomenon according to the present invention.

도 4는 본 발명의 따른 개선된 전류 퍼짐현상 설명하기 위한 도면.4 is a view for explaining the improved current spreading phenomenon according to the present invention.

도 5는 본 발명의 실시예1에 따른 저온 질화물 성장방법에 의한 이방성 전도도 특성을 가지는 박막의 성장 방법을 나타내는 도면.5 is a view showing a method of growing a thin film having anisotropic conductivity characteristics by the low temperature nitride growth method according to Example 1 of the present invention.

도 6은 실시예 1에 따라 제작된 역피라미드 모양의 핀홀을 가지는 질화물 반도체의 표면을 전자 현미경으로 촬영한 모습(a) 및 최종적으로 얻어진 제 1 n형 질화물층, 전류 샤워헤드층 및 제 2 n형 질화물의 형성 후 단면을 전자현미경으로 촬연한 모습.6 shows an electron microscope photograph of the surface of a nitride semiconductor having an inverted pyramid-shaped pinhole prepared according to Example 1, and finally the first n-type nitride layer, current showerhead layer, and second n-n obtained. A cross-section taken of an electron microscope after the formation of type nitride.

도 7은 본 발명의 실시예2에 따른 저온 질화물 성장방법에 의한 제 1 n형 질화물과 전도 영역(33-A)가 보다 넓은 접촉 면적을 갖는 이방성 전도도 특성을 가지는 박막의 성장 방법을 나타내는 도면.FIG. 7 is a view showing a method of growing a thin film having anisotropic conductivity characteristics in which a first n-type nitride and a conductive region 33 -A have a larger contact area by a low temperature nitride growth method according to Example 2 of the present invention.

도 8은 본 발명의 실시예3에 따른 반도체 공정 기법과 박막 재성장 방법을 이용한 이방성 전도도 특성을 가지는 박막의 성장 방법을 나타내는 도면.8 is a view showing a method of growing a thin film having anisotropic conductivity using the semiconductor processing method and the thin film regrowth method according to Example 3 of the present invention.

본 발명은 Ⅲ-질화물 반도체 발광소자에 관한 것으로, 특히 기판과 전자와 정공의 결합에 의해 빛을 생성하는 활성층 사이에 효과적인 횡방향 전류 전도도가 개선된 이방성 전도도를 가지는 층(들) (Effective anisotropic conductive layer(s))을 삽입하여 소자의 횡방향으로의 전류 퍼짐 현상을(Current Spreading) 개선하는 것을 특징으로 하는 Ⅲ-질화물 반도체 발광소자에 관한 것이다.TECHNICAL FIELD The present invention relates to a III-nitride semiconductor light emitting device, and in particular, an effective anisotropic conductive layer (s) having an improved lateral current conductivity between the substrate and the active layer generating light by the combination of electrons and holes. The present invention relates to a III-nitride semiconductor light emitting device characterized by improving the current spreading phenomenon (Current Spreading) of the device by inserting layer (s)).

도 1은 종래의 Ⅲ-질화물 반도체 발광소자를 나타내는 도면으로서, 발광소자는 기판(100), 기판(100) 위에 에피 성장되는 버퍼층(200), 버퍼층(200) 위에 에피 성장되는 n형 질화물 반도체층(300), n형 질화물 반도체층(300) 위에 에피 성장되는 활성층(400), 활성층(400) 위에 에피 성장되는 p형 질화물 반도체층(500), p형 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), 적어도 p형 질화물 반도체층(500)과 활성층(400)이 메사식각되어 노출된 n형 질화물 반도체층(301) 위에 형성되는 n측 전극(800)을 포함한다.1 is a view illustrating a conventional III-nitride semiconductor light emitting device, wherein the light emitting device is epitaxially grown on the substrate 100, the substrate 100, and the n-type nitride semiconductor layer epitaxially grown on the buffer layer 200. 300, the active layer 400 epitaxially grown on the n-type nitride semiconductor layer 300, the p-type nitride semiconductor layer 500 epitaxially grown on the active layer 400, and the p-type nitride semiconductor layer 500. The p-side bonding pad 700 formed on the side electrode 600, the p-side electrode 600, and the n-type nitride semiconductor layer 301 in which at least the p-type nitride semiconductor layer 500 and the active layer 400 are mesa-etched and exposed. ) And an n-side electrode 800 formed above.

기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판이 이용되지만, 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. 전도성 기판을 사용될 경우에 n 측 전극(800)은 실리콘 카바이드 기판 측에 형성될 수 있다.As the substrate 100, a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a silicon carbide substrate, or a silicon substrate is used as the heterogeneous substrate. Any substrate may be used as long as the nitride semiconductor layer can be grown. When the conductive substrate is used, the n-side electrode 800 may be formed on the silicon carbide substrate side.

기판(100) 위에 에피성장되는 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.The nitride semiconductor layers epitaxially grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).

버퍼층(200)은 이종기판(100)과 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 개시되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 개시되어 있고, 한국특허 제10-0448352호에는 600℃에서 990℃의 온도에서 SiC 버퍼층을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 개시되어 있다.The buffer layer 200 is for overcoming the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the nitride semiconductor, and US Pat. No. 5,122,845 has a thickness of 100Å to 500Å at a temperature of 380 ℃ to 800 800 on a sapphire substrate. A technique for growing an AlN buffer layer having a thickness is disclosed, and U.S. Patent No. 5,290,393 discloses Al (x) Ga (1-x) N (0) having a thickness of 10 Pa to 5000 Pa at a temperature of 200 to 900 ° C. on a sapphire substrate. A technique of growing a ≤x <1) buffer layer is disclosed, and Korean Patent No. 10-0448352 discloses growing a SiC buffer layer at a temperature of 600 ° C to 990 ° C and then placing In (x) Ga (1-x) N thereon. A technique for growing a (0 <x ≦ 1) layer is disclosed.

n형 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 개시되어 있다.In the n-type nitride semiconductor layer 300, at least a region (n-type contact layer) on which the n-side electrode 800 is formed is doped with an impurity, and the n-type contact layer is preferably made of GaN and doped with Si. U.S. Patent No. 5,733,796 discloses a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.

활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다. WO02/021121호에는 복수개의 양자우물층들과 장벽층들의 일부에만 도핑을 하는 기술이 개시되어 있다.The active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 <x≤1), and one quantum well layer (single quantum wells) or multiple quantum wells. WO02 / 021121 discloses a technique for doping only a portion of a plurality of quantum well layers and barrier layers.

p형 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있고, 한국특허 제10-043346호에는 p형 질화물 반도체층 성장의 질소전구체로서 NH3와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 개시되어 있다.The p-type nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg, and has a p-type conductivity through an activation process. US Patent No. 5,247,533 discloses a technique for activating a p-type nitride semiconductor layer by electron beam irradiation, and US Patent No. 5,306,662 discloses a technique for activating a p-type nitride semiconductor layer by annealing at a temperature of 400 ° C or higher. Korean Patent No. 10-043346 discloses a technique in which a p-type nitride semiconductor layer has p-type conductivity without an activation process by using NH3 and a hydrazine source material together as a nitrogen precursor for growth of a p-type nitride semiconductor layer. It is.

p측 전극(600)은 p형 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 질화물 반도체층과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극에 관한 기술이 개시되어 있으며, 미국특허 제6,515,306호에는 p형 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 개시되어 있다.The p-side electrode 600 is provided to provide a good current to the entire p-type nitride semiconductor layer 500. US Patent No. 5,563,422 is formed over almost the entire surface of the p-type nitride semiconductor layer and is a p-type nitride semiconductor. A light transmissive electrode is disclosed which is in ohmic contact with a layer and is made of Ni and Au. US Pat. No. 6,515,306 discloses an n-type superlattice layer formed on a p-type nitride semiconductor layer and then indium tin oxide (ITO) thereon. Disclosed is a technique in which a translucent electrode is formed.

한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 p측 전극(600)을 사용하는 발광소자를 플립칩(flip chip)이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 개시되어 있다.On the other hand, the p-side electrode 600 may be formed to have a thick thickness so as not to transmit light, that is, to reflect the light toward the substrate side, the light emitting element using the p-side electrode 600 is flip chip (flip chip) This is called. U. S. Patent No. 6,194, 743 discloses a technique for an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion barrier layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion barrier layer.

p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극(800)을 Ti과 Al으로 구성한 기술이 개시되어 있으며, 미국특허 제5,652,434호에는 투광성 전극의 일부가 제거되어 p측 본딩 패드가 p형 질화물 반도체층에 직접 접하는 기술이 개시되어 있다.The p-side bonding pad 700 and the n-side electrode 800 are for supplying current and wire bonding to the outside, and US Patent No. 5,563,422 discloses a technique in which the n-side electrode 800 is composed of Ti and Al. US Patent No. 5,652, 434 discloses a technique in which a part of the light transmitting electrode is removed so that the p-side bonding pad is directly in contact with the p-type nitride semiconductor layer.

본 발명은 발광소자에 있어서, 중요한 부분 중 하나인 n형 질화물층에 관한 것이다. 앞서 도 1에서 설명한 것과 같이 일반적인 질화물 발광소자에 있어서 n 전극과 p-전극은 같은 면상에 형성이 된다. 이는 일반적으로 기판이 부도체 이거나 전도도가 좋지 않아서 N metal 전극 형성이 어렵기 때문이고, 공정상 편리함도 있다. 그러나 이런 n전극과 p 전극이 동일면 상에 있는 기존 질화물 발광 소자에 있어서 중요한 문제점은 전자의 횡 방향 퍼짐 현상이 일반적으로 얇은(일반적으로 수 마이크론메터) n질화물 층을 통하여 이루어져야 하므로 실제 소자 동작에 있어서 전류가 국소적으로 집중이 되는 전류 모임현상(Current Crowding) 현상이 일어나게 된다. 도 2에 나타나 있듯이, 이러한 현상은 n 질화물의 횡 방향 저항이 n 전극에서 멀어질 수록 커지기 때문에 전류가 n 전극에 가까운 부분으로 모이게 되면서 나타나는 형상이다. 이 현상은 발광소자의 크기가 커질 수록 또 가동 전류(operation current)가 높을 수록 악화된다. 따라서 대면적을 갖는 파워 칩의 경우 n 메탈 전극 디자인을 일반적으로 손가락 패턴(Finger pattern)으로 하여 이런 전류 모임 현상으로 개선하고자 노력한다. 그러나 이런 시도는 전류 모임현상에 대해서 어느 정도 개선을 주나, 결론적으로는 실제 발광 영역이 줄어들기 때문에 여러 가지 측면에서 손실을 감수해야 한다. 특히 목적한 휘도를 얻기 위해서 칩크기가 핑거패턴을 고려하여 더 커져야 하므로 실제적으로 웨이퍼 한 장된 생산될 수 있는 칩수가 급격히 감소하게 된다. 질화물 발광소자의 최근 기술로 플립칩(Flip chip) 기술과 레이저 리프트 오프(laser lift-off) 기술을 이용한 수직형 발광소자(Vertical LED) 제작 기술이 있다. 여기서 수직형이란 n전극과 p 전극이 각각 다른 면에 형성이 되어 발광소자에서 전류가 양면에서 수직 방향으로 흐르는 것을 의미한다. 기술적인 면에서 수직형 질화물 발광소자는 제작이 매우 까다롭고 아직까지 소자 제작에 있어서 표면 깨짐, 낮은 생산성, 공정의 복잡성, n 전극 형성의 어려움 등과 같은 현실적인 문제를 안고 있다. 그러나 많은 회사들이 수직형 발광소자를 차세대 발광소자로 단정 짓고 중점적인 연구를 진행 중에 있는 상황이다. 플립칩 발광소자 보다 수직형 발광소자를 차세대 발광소자로 여기지는 이유는 두 형태의 발광 소자는 모두 열전도 측면에서 우수한 특성을 보이나, 플립칩 발소자의 경우 앞에서 언급한 바와 같이 횡방향 전류 퍼짐이 수직형 보다 월등이 나쁘기 때문이다. 수직형 발광소자의 경우 기판을 제거하고 n-질화물 전면에 투명 전극을 형성하면 전류 모임 현상을 획기적으로 개선 할 수 있게 된다. 따라서 수직형 발광소자의 제작에 현실적인 장애가 많음에도 불구하고 차세대 질화물 발광소자 모델로 인정받는 이유가 여기에 있다. 그러나 수직형 발광소자의 이런 특성을 이용하기 위해서 앞에서 언급한 바와 같은 감수해야 하는 부분이 너무나 크고, 아직 실질적인 생산까지는 미래가 밝지만은 않다.The present invention relates to an n-type nitride layer which is one of the important parts in the light emitting device. As described above with reference to FIG. 1, in the general nitride light emitting device, the n electrode and the p-electrode are formed on the same surface. This is because it is generally difficult to form N metal electrode because the substrate is insulator or poor conductivity, and there is convenience in the process. However, an important problem for conventional nitride light emitting devices in which the n electrode and the p electrode are on the same plane is that in the actual device operation, since the lateral spreading of electrons is generally made through a thin (typically several microns) n nitride layer. Current crowding occurs where the current is locally concentrated. As shown in FIG. 2, this phenomenon is a shape that appears as the current gathers to a portion close to the n electrode because the transverse resistance of the n nitride increases as it moves away from the n electrode. This phenomenon worsens as the size of the light emitting device increases and the operation current increases. Therefore, in the case of a power chip having a large area, an n metal electrode design is generally used as a finger pattern, and efforts are made to improve the current gathering phenomenon. However, this attempt improves to a certain extent the current gathering phenomenon, but in conclusion, the actual light emitting area is reduced, so there are many aspects of loss. In particular, since the chip size must be larger in consideration of the finger pattern in order to obtain the desired luminance, the number of chips that can be produced with a single wafer actually decreases drastically. Recent technologies of nitride light emitting devices include flip chip technology and a vertical LED manufacturing technology using laser lift-off technology. Here, the vertical type means that the n electrode and the p electrode are formed on different surfaces, so that the current flows in the vertical direction from both surfaces in the light emitting device. In terms of technology, vertical nitride light emitting devices are very difficult to fabricate and still have practical problems such as surface cracking, low productivity, process complexity, and difficulty in forming n electrodes. However, many companies have decided to focus on vertical light emitting devices as next generation light emitting devices. The reason why vertical light emitting devices are considered as next-generation light emitting devices rather than flip chip light emitting devices is that both types of light emitting devices exhibit excellent characteristics in terms of heat conduction. However, in the case of flip chip emitting devices, as described above, the lateral current spreading is vertical. This is because his superiority is worse than his brother. In the case of the vertical light emitting device, by removing the substrate and forming a transparent electrode on the front surface of the n-nitride, the current gathering phenomenon can be significantly improved. Thus, despite the fact that there are many practical obstacles in the manufacture of vertical light emitting devices, there is a reason for being recognized as a next-generation nitride light emitting device model. However, in order to take advantage of this characteristic of the vertical light emitting device, the part to be taken as mentioned above is too large, and the future is not bright until the actual production.

본 발명은 기판과 전자와 정공의 결합에 의해 빛을 생성하는 활성층 사이에 효과적인 종방향(박막 성장 방향) 방향 보다 횡방향 전도가 큰 이방성 전도도를 가지는 층(들) (Effective anisotropic conductive layer(s))을 삽입하여 소자의 횡방향으로의 전류 퍼짐 현상이(Current Spreading) 개선된 질화물 반도체 발광소자를 제공하는 것을 목적으로 한다. The present invention relates to an anisotropic conductive layer (s) having anisotropic conductivity in which the transverse conductance is greater than the effective longitudinal (thin film growth direction) direction between the substrate and the active layer generating light by the combination of electrons and holes. The present invention aims to provide a nitride semiconductor light emitting device in which current spreading in the lateral direction of the device is improved by inserting the?

상기한 기술적 과제를 해결하기 위하여, 본 발명의 일 특징에 따른 III-질화물 반도체 발광소자는 기판; 기판 위에 위치하며, n형 도전성을 가지는 n형 질화물 반도체층;으로서, 제1 n형 질화물층, 제2 n형 질화물층, 및 제1 n형 질화물층과 제2 n형 질화물층 사이에 위치하며 n형 도핑되어 제1 전도도를 가지는 제1 영역과 제1 영역보다 낮은 도핑농도를 가져 제1 전도도보다 낮은 제2 전도도를 가지는 제2 영역에 의해 이방성 전도도를 가지는 층을 구비하는 n형 질화물 반도체층; n형 질화물 반도체층의 위에 위치하며, p형 도전성을 가지는 p형 질화물 반도체층; 제2 n형 질화물층과 p형 질화물 반도체층의 사이에 위치하며, 전자와 정공의 재결합에 의해 빛을 생성하는 활성층; 제1 n형 질화물층에 전기적으로 접촉되는 제1 전극; 그리고, p형 질화물 반도체층에 전기적으로 접촉되는 제2 전극;을 포함하는 것을 특징으로 하는 III-질화물 반도체 발광소자를 제공한다.
본 발명은 기존의 n형 질화물층을 n 전극이 형성이 되는 제 1 n-형 질화물 층(31)과 활성층에 보다 가까이 위치된 제 2 n형 질화물층(33)으로 나누고 제 1 질화물 층(31)과 제 2 질화물 층(33) 사이에 비전도 영역 (nonconductive region)(32-B)과 전도 영역(conductive region)(32-A)이 혼합된 층인 전류 샤워헤드(Current Showerhead)층(32)을 삽입하는 것을 특징으로 한다. 그 결과 효과적인 이방성 전도도(effective anisotropic conductive layer)를 가지는 n형 질화물을 형성할 수 있으며, 종방향에 비해 상대적인 횡방향 전도도를 개선하여 횡방향 전류 퍼짐 현상을 개선 할 수 있으며, 이로 인하여 소자의 광적 전기적 특성을 개선 할 수 있다.In order to solve the above technical problem, III- nitride semiconductor light emitting device according to an aspect of the present invention is a substrate; An n-type nitride semiconductor layer having an n-type conductivity on the substrate, the first n-type nitride layer, the second n-type nitride layer, and between the first n-type nitride layer and the second n-type nitride layer; an n-type nitride semiconductor layer comprising a first region having an n-type doping and a layer having anisotropic conductivity by a second region having a lower doping concentration than the first region and having a second conductivity lower than the first conductivity ; a p-type nitride semiconductor layer positioned on the n-type nitride semiconductor layer and having a p-type conductivity; An active layer positioned between the second n-type nitride layer and the p-type nitride semiconductor layer and generating light by recombination of electrons and holes; A first electrode in electrical contact with the first n-type nitride layer; And, it provides a III-nitride semiconductor light emitting device comprising a; second electrode in electrical contact with the p-type nitride semiconductor layer.
The present invention divides the existing n-type nitride layer into a first n-type nitride layer 31 in which n-electrodes are formed and a second n-type nitride layer 33 located closer to the active layer and the first nitride layer 31. Current showerhead layer 32, which is a layer in which a non-conductive region 32-B and a conductive region 32-A are mixed between the second and second nitride layers 33). It is characterized by inserting. As a result, it is possible to form an n-type nitride having an effective anisotropic conductive layer, and improve the lateral current spreading phenomenon by improving the relative lateral conductivity compared to the longitudinal direction, thereby improving the optical and electrical Can improve the characteristics.

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도 3은 본 발명에서 제시하는 구체적인 질화물 발광 소자의 단면을 보여 주 고 있다. 본 발명이 제안하는 발광소자는 기판(10), 기판(10) 위에 에피성장되는 버퍼층(20), 버퍼층(20) 위에 에피성장되는 이방성 전도도를 가지는 n형 질화물 반도체층(30), 이방성 전도도를 가지는 n형 질화물 반도체층(30) 위에 에피성장되는 활성층(40), 활성층(40) 위에 에피성장되는 p형 질화물 반도체층(50), p형 질화물 반도체층(50) 위에 형성되는 p측 전극(60), p측 전극(60) 위에 형성되는 p측 본딩 패드(70), 적어도 p형 질화물 반도체층(50)과 활성층(40)이 메사식각되어 노출된 n형 질화물 반도체층(31) 위에 형성되는 n측 전극(80)을 포함하고 있으며, n형 질화물 층(30)은 n 메탈 전극이 형성이 되는 제 1 n형 질화물층(31), 비전도 영역 (nonconductive region)과 전도 영역(conductive region)이 혼합된 전류 샤워헤드(Current Showerhead)층 (32) 및 제 2 n형 질화물 층 (33)을 포함하는 것을 특징으로 한다. 그러나 본 발명에서 제시하는 이방성 전도층을 제외하고는 위에서 기술한 구조로 한정하는 것은 아니면 발광을 하는 구조이면 어떤 구조를 사용하여도 무방하며, 또한 공정된 소자의 최종 모양이 투명전극을 이용한 발광 소자이든지, 플립 칩 형태 이든지 또한 수직형 발광소자의 모양 이든지 전혀 무방하다. 여기서 질화물 반도체층 이라함은 물질이 Al(x)B(y)Ga(z)In(1-x-y-z)N (0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤x+y+z≤1)로 이루어지며, 필요에 따라서 각층이 단층 또는 각 원소들의 비율이 다른 복수개의 층으로 이루어질 수 있다. 또한 n형 질화물이라 함은 실리콘과 같은 n형 도펀트로 도핑된 질화물을 의미할 뿐 아니라 의도적으로 도핑을 하지 않아도 전자의 개수가 홀의 개수 보다 많은 전자가 다수 캐리어(majority carrier)인 모든 질화물을 의미 한다. 본 발명에서 제안하는 이방성 전도층인 n형 질화물 층을 제외하고 다른 부분은 일반적인 질화물 발광소자의 기본적인 구조와 유사하므로, 본 발명의 핵심 기술인 이방성 전도층을 중심으로 설명을 하고자 한다.Figure 3 shows a cross section of the specific nitride light emitting device proposed in the present invention. The light emitting device proposed by the present invention includes an n-type nitride semiconductor layer 30 having anisotropic conductivity epitaxially grown on the substrate 10, a buffer layer 20 epitaxially grown on the substrate 10, and anisotropic conductivity. The p-type electrode formed on the active layer 40 epitaxially grown on the n-type nitride semiconductor layer 30, the p-type nitride semiconductor layer 50 epitaxially grown on the active layer 40, and the p-type nitride semiconductor layer 50 ( 60), the p-side bonding pad 70 formed on the p-side electrode 60, at least the p-type nitride semiconductor layer 50 and the active layer 40 are formed on the n-type nitride semiconductor layer 31 exposed by mesa etching. The n-type nitride layer 30 includes a first n-type nitride layer 31, a nonconductive region and a conductive region in which the n-metal electrode is formed. ) Includes a mixed current showerhead layer 32 and a second n-type nitride layer 33. It shall be. However, except for the anisotropic conductive layer proposed in the present invention, any structure may be used as long as it emits light unless it is limited to the above-described structure, and the final shape of the processed device is a light emitting device using a transparent electrode. Whether it is a flip chip form or a vertical light emitting element, it is not a matter at all. In this case, the nitride semiconductor layer is formed of Al (x) B (y) Ga (z) In (1-xyz) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, 0 ≦ x + y + z ≦ 1), and each layer may consist of a single layer or a plurality of layers having different ratios of the elements as necessary. In addition, n-type nitride means not only nitrides doped with n-type dopants such as silicon, but also all nitrides in which the number of electrons is greater than the number of holes and the majority carriers are not carriers. . Except for the n-type nitride layer, which is the anisotropic conductive layer proposed by the present invention, other parts are similar to the basic structure of a general nitride light emitting device, and thus, the description will be mainly focused on the anisotropic conductive layer, which is the core technology of the present invention.

제 1 n형 질화물 층은 Al(x)B(y)Ga(z)In(1-x-y-z)N (0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤x+y+z≤1) 물질로 구성이 되며 1x1016 - 5x1019 cm-3의 전자 농도를 가지면서 그 두께는 50nm에서 10um사이의 두께를 가질 수 있다. 제 1 n형 질화물층에 n 전극이 형성이 되어야 하기 때문에 전자의 농도가 1x1016 cm-3이하가 되면 ohmic 전극 형성이 어려워지고 횡방향의 저항도 커지므로 바람직하지 않으며, 또한 전자의 농도가 5x1019 cm-3 이상이 되면 이를 구현하기 위해서 고농도 실리콘이 질화물에 도핑이 되어야하며 이 경우 스트레스로 인하여 박막에 균열이 형성 되기고 하고 박막의 품질이 급격히 나빠지게 된다. 또한 제 1 n형 질화물층의 두께가 50nm 보다 얇아지면 횡방향 저항이 커져서 회방향 전류 퍼짐 현상이 약화되고 또한 10um 이상 두꺼워 지면 기판과의 격자 부정합으로 인한 박막의 스트레스로 균열 또는 기판의 휨 현상이 가속되어 공정이 매우 어려워진다. 도펀트로는 실리콘 원소를 일반적으로 사용한다. 제 1 n형 질화물 층의 목적은 n 메탈 형성층과 함께 전자의 횡방향 (x,y) 퍼짐(lateral current spreading)의 역할을 담당하게 된다. 제 1 n형 질화물 층위에 형성이 되는 전류 샤워헤드(showerhead)층 (32)는 전기 전도가 상대적으로 좋은 영역(32-A)인 n형 질화물 영역과 전기 전도가 상대적으로 낮은 영역인 (32-B)으로 이루어져 있다. 32-A는 전자가 통과하는 영역으로 n형 도핑으로 1x1016 - 1x1020 cm-3 사이의 전자 농도를 가지고 그 수직 방향의 두께는 10nm에서 1um 사이의 값을 가지며, 그 횡방향 면적은 수직 방향으로 평균 면적으로 하여 100nm2에서 100um2 사이의 값을 가질 수 있다. 그 밀도는 5x105cm-2에서 1011cm-2 사이의 값을 가질 수 있다. 전자 농도가 1x1016 cm-3 이하이면 전기 전도가 너무 나빠져서 직렬 저항이 증가 할 수 있고 또 정확한 도핑 조절이 힘이 들게 된다. 31층과 달리 이층의 두께를 상대적 얇게 할 수 있어서 그 도핑 농도를 1x1020 cm-3 까지 증가 시켜도 박막의 품질이 많이 나빠지지 않으며, 그 이상은 일반적인 실리콘 도핑 기술로는 재현성 있는 구현이 힘이 든다. 수직 방향의 두께는 비전도영역(32-B)에서 충분한 전자 차단을 위해서 10nm 이상인 것이 바람직하며 이 이하일 경우 비록 비전도성을 가지더라도 전자 터널링 효과에 의해서 전자가 통과할 여지가 있다. 두께 한도는 1um 이상이여도 무방하나 그 이상일 경우 실제 소자 적용에 있어서 소자 성장 시간 및 전체 박막 두께 증가로 인하여 기판 휨 현상, 건식 식각 등에서 문제를 야기할 수 있으므로 1um이하로 설계를 하는 것이 바람직하다. 소직 방향 평균 면적은 100nm2 이하도 무방하나 현실적 구현이 가능한 100nm2 이상이 바람직하며 100um2 이상일 경우 전류 퍼짐 현상의 큰 개선을 이루기가 어려워진다. 그 밀도는 그 면적을 고려하여 5x105cm-2 이상이 바람직하면 상한치로는 1011cm-2 이상도 무방하나 현실적으로 그 이상의 구현이 힘이 든다. 32-A를 이루는 물질로는 Al(x)Ga(y)In(1-x- y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)이 될 수 있다. 32-B를 구성하는 물질 또한 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 이나 반드시 32-A와 같은 물질 조성을 가질 필요는 없다. 비전도 영역인 32-B 영역은 그 구조적인 면에서는 32-A 영역에 의해서 결정지워진다. 32-B 영역은 의도적으로 도핑이 도지 않는 질화물, 또는 Mg과 같은 P형 도펀트로 도핑된 n 또는 p형 질화물, 또는 Fe와 Mg와 같은 도펀트로 도핑된 반부도체(semi-insulating) 질화물이 될 수 있다. 구체적인 형성 방법에 대해서는 아래의 실시예에서 자세히 설명을 한다. 제 2 n 질화물층(33)의 역할은 전자의 횡방향 퍼짐을 한번더 강화하는 역할을 하는 층으로 제 1 n 질화물층과 같은 조건을 가질 수 있다. 물론 필요에 따라서 제 1 n형 질화물층 및 제 2 n형 질화물층이 물질 구성 또는 도핑이 다른 다중층들로 구성이 될 수 있다.The first n-type nitride layer is Al (x) B (y) Ga (z) In (1-xyz) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, 0 ≦ x + y + z≤1) is comprised of a material is 1x10 16 - while having an electron concentration of 5x10 19 cm -3 and the thickness may have a thickness in the range 50nm 10um. Since the n-electrode must be formed in the first n-type nitride layer, when the electron concentration becomes 1x10 16 cm -3 or less, it is not preferable because ohmic electrode formation becomes difficult and the resistance in the transverse direction becomes large, and the electron concentration is 5x10. If the size is more than 19 cm -3 , high concentration of silicon must be doped with nitride, and in this case, cracks are formed in the thin film due to stress, and the quality of the thin film rapidly deteriorates. In addition, when the thickness of the first n-type nitride layer is thinner than 50 nm, the lateral resistance becomes large, and the current spreading phenomenon is weakened. When the thickness of the first n-type nitride layer becomes thicker than 10 μm, the crack or warpage of the substrate is accelerated by the stress of the thin film due to lattice mismatch with the substrate. The process becomes very difficult. As the dopant, a silicon element is generally used. The purpose of the first n-type nitride layer is to play the role of lateral current spreading of the electrons with the n metal forming layer. The current showerhead layer 32 formed on the first n-type nitride layer is an n-type nitride region which is a region 32-A having good electrical conduction and a region having a relatively low electrical conduction (32- B) consists of. 32-A is a region of n-type doped to 1x10 16 electrons to pass - with a carrier concentration of between 1x10 20 cm -3 The thickness of the vertical direction has a value between 1um at 10nm, the lateral area of the vertical direction It can have a value between 100nm 2 and 100um 2 with an average area. The density may have a value between 5 × 10 5 cm −2 and 10 11 cm −2 . If the electron concentration is less than 1x10 16 cm -3, the electrical conduction is so bad that the series resistance can be increased and accurate doping control is difficult. Unlike the 31 layers, the thickness of the two layers can be made relatively thin. Therefore, even if the doping concentration is increased to 1x10 20 cm -3 , the quality of the thin film does not deteriorate much. Above that, the reproducible implementation is difficult with general silicon doping techniques. . The thickness in the vertical direction is preferably 10 nm or more for sufficient electron blocking in the non-conductive region 32-B. If the thickness is less than this, electrons may pass through the electron tunneling effect even though they are non-conductive. The thickness limit may be more than 1 um, but if it is more than 1 um, it is preferable to design a thickness of 1 um or less because it may cause problems in substrate warpage and dry etching due to an increase in device growth time and overall thin film thickness. Small radius direction average area is preferably 2 or more possible 100nm is 100nm or less Figure 2 mubang one practical implementation and 100um 2 or more when it becomes difficult to achieve a significant improvement of the current spreading phenomenon. If the density is preferably 5x10 5 cm -2 or more in consideration of the area, the upper limit may be 10 11 cm -2 or more, but in reality, it is difficult to implement more. The material forming 32-A may be Al (x) Ga (y) In (1-x-y) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). . The material constituting 32-B is also Al (x) Ga (y) In (1-xy) N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) but must be 32-A It is not necessary to have the same material composition. The non-conductive area, 32-B area, is determined in terms of its structure by the 32-A area. The 32-B region may be intentionally undoped nitride, or n- or p-type nitride doped with a P-type dopant such as Mg, or a semi-insulating nitride doped with dopants such as Fe and Mg. have. Specific formation method will be described in detail in the following examples. The second n-nitride layer 33 serves to reinforce the lateral spread of electrons once more and may have the same condition as the first n-nitride layer. Of course, if necessary, the first n-type nitride layer and the second n-type nitride layer may be composed of multiple layers having different materials or doping.

다음은 위의 구조가 어떻게 하여 전자 퍼짐 현상을 개선 할 수 있는지에 대해서 설명을 한다. 그림 4에 나타나 있듯이, 제 1 질화물 층(31)과 전류 샤워헤드(current showerhead)(32)은 효과적으로는 수직 방향의 전도도와 수평방향의 전도도가 다른 이방성 전도층이 된다. 이는 32-B층에 의해서 특정 부분에서의 전류의 흐름이 차단이 되기 때문에 수직 방향으로의 효과적인 전도 면적이 줄어들게 되고 그 결과 수직방향의 전도도가 낮아지게 된다. 32-A 전도 영역이 소자 내에 균일하게 분포되어 있다고 가정을 하면 이는 31층과 32층을 합쳐 가상의 층으로 가정하고 그 가상의 층의 수직방향의 전자 이동도(mobility_z)를 수평방향의 이동도(mobility_x&y)와 차별화된 이방성 전도층으로 가정 할 수 있다. 일반적인 질화물 층에서 수평방향의 이동도는 수직방향의 이동도와 일치하나 본 발명에 의한 31 층과 32층에 의한 가상의 층인 이방성 전도층의 수직 방향 이동도는 mobility_z = (32-A 전체 면적)/(32-A 전체 면적 +32-B 전체 면적)* mobility_x&y로 표현이 가능하다. 이는 반도체의 전도도는 캐리어의 농도와 캐리어의 이동도 및 전자의 charge 양의 곱으로 표현이 되기 때문에 전자의 농도와 전자의 charge양은 물질에 의해서 정해진 값 이므로 이동도를 변수로 생각 할 수 있기 때문이다. 일예로 전자의 이동도를 200 cm2/V*s으로 가정하고 32-A의 면적을 400nm2 로 109cm-2 밀도가 가진다고 가정하고 또 chip 면적을 300x300um2로 가정을 하면 mibility_z는 0.004*200= 0.8 cm2/V*s가 된다. 따라서 횡방향의 이동도는 200 cm2/V*s 이고 종방향의 이동도는 0.8 cm2/V*s가 되는 가상적인 이방성 전도층이 형성이 되게 된다. 결론적으로 횡방향으로 전자의 이동도가 종방향에 비해서 상대적으로 250배 커지게 되므로 횡방향 전류을 퍼짐 현상이 현격히 개선되게 된다. The following explains how the above structure can improve the electron spreading phenomenon. As shown in Figure 4, the first nitride layer 31 and the current showerhead 32 are effectively anisotropic conductive layers that differ in the vertical and horizontal conductivity. This reduces the effective conduction area in the vertical direction because the 32-B layer blocks the flow of current in certain areas, resulting in a lower conductivity in the vertical direction. Assuming that the 32-A conduction region is uniformly distributed within the device, it is assumed that the 31st and 32th layers are assumed to be virtual layers, and the vertical mobility of the virtual layers (mobility_z) in the horizontal direction is assumed. It can be assumed to be an anisotropic conductive layer differentiated from (mobility_x & y). In the general nitride layer, the horizontal mobility coincides with the vertical mobility, but the vertical mobility of the anisotropic conductive layer, which is an imaginary layer formed by the 31 and 32 layers according to the present invention, is mobility_z = (32-A total area) / (32-A total area + 32-B total area) * Can be expressed as mobility_x & y. This is because the conductivity of the semiconductor is expressed as the product of the concentration of the carrier, the mobility of the carrier and the charge amount of the electron, so the mobility can be considered as a variable because the concentration of the electron and the amount of charge of the electron are determined by the material. . For example, assuming that the electron mobility is 200 cm 2 / V * s, assuming 32-A area of 400 nm 2 and 10 9 cm -2 density, and chip area of 300x300um 2 , mibility_z is 0.004 *. 200 = 0.8 cm 2 / V * s. Therefore, a virtual anisotropic conductive layer is formed in which the lateral mobility is 200 cm 2 / V * s and the longitudinal mobility is 0.8 cm 2 / V * s. In conclusion, since the mobility of electrons in the transverse direction is increased by 250 times relative to the longitudinal direction, the phenomenon of spreading the transverse current is remarkably improved.

이하, 실시예들을 들어 이방성 전도층 형성 방법 및 이에 따른 효과를 설명한다. 실시예에 있어서 기본적인 구조는 앞서 설명한 도3를 기초로 하며 본 실시예등에서는 구체적인 이방성 전도층의 실현 방법을 설명을 한다.Hereinafter, a method of forming an anisotropic conductive layer and its effects will be described with examples. In the embodiment, the basic structure is based on FIG. 3 described above, and the present embodiment describes a specific method of realizing the anisotropic conductive layer.

실시예1Example 1

도 5는 저온 질화물 성장을 통한 브이 모양의 핀홀(V shaped pinhole) 형성 방법을 이용한 이방성 전도층을 형성하는 방법을 나타내고 있다.5 illustrates a method of forming an anisotropic conductive layer using a V-shaped pinhole forming method through low temperature nitride growth.

먼저 제 1 n형 질화물 반도체 층(31)을 성장 한 후 600도 이상 900도 이하의 저온에서 질화물 층을 성장한다. 저온에서 질화물을 성장하면 갈륨 원소들의 수평방향으로 이동도가 낮아져서 일반적으로 고밀도의 브이 모양의 핀홀이 형성이 된다. 이는 기존의 질화물 성장에 있어서 잘 알려진 사실이다. 도 6(a)는 위의 방법에 따라 750도에서 제 1 n형 질화물층(31) 위에 비전도영역인 32-B 층이 성장된 후의 전자현미경(SEM)의 이미지이다. 정육각 모양의 역피라미드 모양의 핀홀이 고밀도로 표면에 형성이 되어 있는 것을 볼 수 있다. 저온 질화물 층은 결론적으로 비전도영역이 되므로(32-B) 성장시 도펀트를 사용하지 않거나, 또는 Mg과 같은 p형 도펀트를 사용하거나 또는 Mn와 Fe와 같은 semi-insulating 도펀트를 사용하여 그 전도도를 최대한 잦게 만드는 것이 바람직하다. 그 두께는 충분히 종방향으로의 전자 흐름을 차단 할 수 있는 두께 이상이 되는 것이 바람직하며 바람직한 두께는 앞에서 이미 언급하였다. 도 6(a)에서는 약 300nm 정도의 전류 차단층이 형성 되었다. 저온 성장을 통한 브이 모양의 역피라미드 핀홀을 형성 한 후 온도를 상승시키며 실리콘 도핑된 질화물을 성장한다. 최종적으로 정상적인 질화물 성장 온도인 950도에서 1100도 사이의 온도까지 상승 시킨다. 온도를 올리면서 실리콘 도핑된 질화물을 성장하면 갈륨의 수평방향 이동도가 급격히 증가하여 브이 모양이 핀홀이 n형 질화물로 채워지게 되어 표면이 다시 평탄화 된다. 결론적으로 고온 n형 질화물 성장에 의해서 전도성을 가지는 전도영역인 32-A영역이 형성이 되고 동시에 제 2 n형 질화물 층인 33층이 동시에 형성이 되게 된다. 도 6(b)는 33층까지 형성된 후의 소자 단면을 SEM으로 촬영한 이미지 이다. 브이 모양이 홈이 n형 질화물에 의해서 잘 채워긴 것을 볼 수 있다. 도 6(b)는 그 단면 및 V 모양의 홈을 명확히 보 여 주기위해서 인위적으로 저온에서 33-B 영역을 형성한 후 AlN층을 삽입하여 그 경계를 형성하였다. 32-A 및 33층을 성장 할 때 온도를 올리면서 성장 할 수도 있고 온도를 고온으로 올린 후 성장 할 수도 있다. 그러나 후자의 방법의 경우 박막 성장 없이 온도를 올리면서 온도 상승 도중에 이미 성장된 박막(32-B) 자체의 갈륨에 의해서 V 모양의 홈이 채워질 우려가 있다. 이 경우 32-A 영역의 전도도가 급격히 나빠질 우려가 있다.First, the first n-type nitride semiconductor layer 31 is grown, and the nitride layer is grown at a low temperature of 600 degrees or more and 900 degrees or less. When nitride is grown at low temperature, the mobility of gallium elements is lowered in the horizontal direction, so that a high density V-shaped pinhole is generally formed. This is a well known fact for conventional nitride growth. 6 (a) is an image of an electron microscope (SEM) after a non-conductive region 32-B is grown on the first n-type nitride layer 31 at 750 degrees according to the above method. It can be seen that inverted pyramid-shaped pinholes are formed on the surface with high density. The low temperature nitride layer is consequently a non-conductive region (32-B), so its conductivity can be reduced by using no dopants in growth, p-type dopants such as Mg, or semi-insulating dopants such as Mn and Fe. It is desirable to make it as frequent as possible. It is preferable that the thickness is more than the thickness enough to block the electron flow in the longitudinal direction, and the preferred thickness has already been mentioned above. In FIG. 6A, a current blocking layer of about 300 nm was formed. V-shaped reverse pyramid pinholes are formed through low temperature growth, followed by increasing the temperature to grow silicon doped nitride. Finally, the temperature is raised from 950 ° C to 1100 ° C, which is the normal nitride growth temperature. As the silicon doped nitride is grown at elevated temperature, gallium's horizontal mobility increases rapidly, and the V-shaped pinhole is filled with n-type nitride, and the surface is flattened again. In conclusion, the high temperature n-type nitride growth forms a conductive conductive region 32-A and simultaneously forms 33 layers of the second n-type nitride layer. FIG. 6 (b) is an SEM image of the device cross section after the formation of up to 33 layers. The V-shaped grooves are well filled with n-type nitride. 6 (b) shows the cross section and the V-shaped grooves to form a 33-B region artificially at low temperature, and then inserts an AlN layer to form a boundary. When growing 32-A and 33 layers, you can grow by raising the temperature, or you can grow after raising the temperature to high temperature. However, in the latter method, the V-shaped groove may be filled by gallium of the thin film 32 -B itself grown during the temperature increase while raising the temperature without thin film growth. In this case, there is a fear that the conductivity of the 32-A region is sharply worsened.

실시예 1에 따른 횡방향 전류 전도도가 개선된 질화물 발광 소자의구체적 성장 조건은 다음과 같다, 사파이어 기판의 C면을 주면으로 하여 MOCVD법이 적용되었으며, 캐리어 가스는 H2 및/또는 N2가 사용되었고, Ⅲ-질화물 반도체의 성장 동안에 반응기의 압력은 100Torr에서 500Torr 사이에서 유지되었다.Specific growth conditions of the nitride light emitting device having improved lateral current conductivity according to Example 1 were as follows. MOCVD method was applied with the C surface of the sapphire substrate as the main surface, and the carrier gas was H 2 and / or N 2 . The pressure of the reactor was maintained between 100 Torr and 500 Torr during the growth of the III-nitride semiconductor.

먼저, 버퍼층으로서, 사파이어 기판 위에 550℃에서 GaN층을 성장시킨 다음 1050℃에서 GaN층을 성장시켰다. 550℃에서 GaN층을 성장시킬 때, TMG(50sccm)과 NH3(15000sccm)가 소스로 사용되어 300Å의 두께로 성장시켰으며, 1050℃에서 GaN층을 성장시킬 때, TMG(250sccm)과 NH3(18000sccm)가 소스로 사용되어 2㎛의 두께로 성장시켰다.First, as a buffer layer, a GaN layer was grown at 550 ° C. on a sapphire substrate, and then a GaN layer was grown at 1050 ° C. When the GaN layer was grown at 550 ° C, TMG (50sccm) and NH3 (15000sccm) were used as the source and grown to a thickness of 300Å. When the GaN layer was grown at 1050 ° C, TMG (250sccm) and NH 3 ( 18000 sccm) was used as a source and grown to a thickness of 2 μm.

다음으로, 제 1 n형 질화물 반도체층(31)으로서, 1050℃에서 n형 GaN층을 성장시켰다. 이 때, TMG(250sccm)과 NH3(18000sccm)가 소스로 사용되어 2㎛의 두께로 성장시켰다. n형 도펀트로서 SiH4(8sccm)이 사용되었다.Next, as the first n-type nitride semiconductor layer 31, an n-type GaN layer was grown at 1050 ° C. At this time, TMG (250 sccm) and NH 3 (18000 sccm) were used as sources to grow to a thickness of 2 μm. SiH 4 (8 sccm) was used as the n-type dopant.

다음으로, 반응기 온도를 750도로 내린후 750도에서 Mg 도핑(100sccm)된 브 이 모양의 고밀도 핀홀을 가지면서 전도도가 낮은 GaN 층 (32-B) 를 300nm 성장 하였다.Next, the GaN layer (32-B) having low conductivity and 300 nm was grown while the reactor temperature was lowered to 750 degrees and the Mg-doped (100sccm) V-shaped high-density pinhole was grown at 750 degrees.

다음으로, 반응기의 온도를 1050도로 상승시키면서 n형 GaN(32-A 및 33)을 성장 하였다. 이때 33층의 두께는 500nm 이었고, n형 도펀트로서 SiH4(8sccm)이 사용되었다.Next, n-type GaN (32-A and 33) was grown while raising the temperature of the reactor to 1050 degrees. At this time, the thickness of the 33 layer was 500nm, SiH 4 (8sccm) was used as the n-type dopant.

다음으로, 양자우물층으로서, 800℃에서 In0.15Ga0.85N층을 성장시켰다. 이 때, TMIn(400sccm), TMG(30sccm), 및 NH3(28000sccm)가 소스로 사용되어 25Å의 두께로 성장시켰다.Next, as an quantum well layer, In 0.15 Ga 0.85 N layer was grown at 800 degreeC . At this time, TMIn (400 sccm), TMG (30 sccm), and NH 3 (28000 sccm) were used as sources to grow to a thickness of 25 mm 3 .

다음으로, 장벽층으로서, 900℃에서 In0.01Ga0.99N층을 성장시켰다. 이 때, TMIn(20sccm), TMG(30sccm), 및 NH3(28000sccm)가 소스로 사용되어 100Å의 두께로 성장시켰다.Next, as a barrier layer, an In 0.01 Ga 0.99 N layer was grown at 900 ° C. At this time, TMIn (20 sccm), TMG (30 sccm), and NH 3 (28000 sccm) were used as sources to grow to a thickness of 100 mm 3.

다음으로, 위와 같은 성장 조건에서 양자우물층과 장벽층을 교대로 3회씩 더 성장시켰다.Next, under the above growth conditions, the quantum well layer and the barrier layer were alternately grown three times.

마지막으로, p형 질화물 반도체층으로서, 1000℃에서 p형 GaN층을 성장시켰다. 이 때, TMG(100sccm)과 NH3(18000sccm)가 소스로 사용되어 2000Å의 두께로 성장시켰다. p형 도펀트로서 CP2Mg(500sccm)이 사용되었다.Finally, as a p-type nitride semiconductor layer, the p-type GaN layer was grown at 1000 degreeC. At this time, TMG (100 sccm) and NH 3 (18000 sccm) were used as sources and grown to a thickness of 2000 mm 3 . CP 2 Mg (500 sccm) was used as the p-type dopant.

그 소자 결과 발광소자의 발광이 기존의 발광 소자와 비교하여 전면에 걸쳐 매우 균일 하게 일어남을 확인 할 수 있었다.As a result, the light emission of the light emitting device was confirmed to occur very uniformly over the entire surface as compared with the conventional light emitting device.

실시예2Example 2

실시예 2는 실시예 1과 같은 방법을 이용하면서 제 1 n형 질화물 층(31)과 전도영역인 32-A 영역의 접촉 면적을 증가 시키는 방법을 설명한다. 도 7에 나타나 있듯이 제 1 질화물 층(31)을 성장 한 후 반응기의 온도를 내려 브이 모양의 역피라미드 핀홀을 성장 할 때 초기 성장시 실리콘 도핑을 하여 n형 질화물을 어느 정도 성장을 한후 연속해서 비전도영역을 성장을 한다. 이렇게 하면 도 6에도 나타나 있듯이 브이 모양 역피라이드 아래 부분에 N형 질화물이 형성이 되게 되고, 온도를 올리면서 N형 질화물을 성장하면 33A 영역의 효과적인 면적이 커지게 되고 31층과의 접촉면적도 커지게 되어 전도도를 조절 할 수가 있게 된다.Example 2 describes a method of increasing the contact area between the first n-type nitride layer 31 and the conductive region 32-A while using the same method as in Example 1. As shown in FIG. 7, when the first nitride layer 31 is grown, the temperature of the reactor is lowered to grow the V-shaped inverted pyramid pinhole. Grows the metropolitan area. In this case, as shown in FIG. 6, N-type nitride is formed under the V-shaped reverse pyride, and when the N-type nitride is grown at elevated temperature, the effective area of the 33A region is increased and the contact area with the 31st layer is also large. To control the conductivity.

물론 위의 방법을 기본으로 하면서 상식적인 범위 내에서 31층 32층 33층을 각각 한층 이상의 다층으로 구성할 수 있는 것은 당연하다.Of course, based on the above method, it is natural that the 31 layers 32 layers 33 layers can be composed of more than one layer within the common sense.

실시예 1과 실시예 2는 저온 성장을 이용한 자발적인 이방성 전도층을 형성하는 방법으로 기존 발광소자의 공정과 비교하여 추가적인 공정이 필요한 것이 아니므로 실제적인 생산적용이 매우 용이한 방법이다.Example 1 and Example 2 is a method of forming a spontaneous anisotropic conductive layer using low-temperature growth, and since the additional process is not required as compared to the process of the conventional light emitting device, practical production is very easy.

실시예3.Example 3.

제 1 n형 질화물층(31) 및 비전도층(32)을 성장 한 후 반도체 리소그라피 공정을 이용하여 패턴을 형성한 후 건식 식각 방법을 이용해서 비전도층에 구멍을 형성한 후 다시 박막 성장 장비에서 n형 질화물 박막을 재성장하여 32A 및 33층을 형성 하는 방법이다. 이 방법은 앞선 실시예 1과 실시예 2에 비해서 추가적인 반도체 공정 및 질화물 재성장(regrowth) 이 필요하기 때문에 공정이 상대적으로 복잡해지 게 된다. 그러나 본 발명에 제안하는 이방성 전도층을 효과적으로 형성 할 수가 있게 된다.After the first n-type nitride layer 31 and the non-conductive layer 32 are grown, a pattern is formed using a semiconductor lithography process, and a hole is formed in the non-conductive layer using a dry etching method, and then the thin film growth equipment is again formed. Is to re-grow n-type nitride thin film to form 32A and 33 layers. This method requires more semiconductor processing and nitride regrowth compared to Examples 1 and 2, which makes the process relatively complicated. However, the anisotropic conductive layer proposed in the present invention can be effectively formed.

본 발명에 의하면, 기존의 n형 질화물 사이에 종방향과 횡방향으로의 이방성 전도도를 가지는 층(들) (Effective anisotropic conductive layer(s))을 삽입하여 소자의 횡방향으로의 전류 퍼짐 현상을(Current Spreading) 획기적으로 개선 할 수 있고, 그 결과 질화물 발광 소자의 발광 특성을 크게 개선 할 수 있다.According to the present invention, the current spreading phenomenon in the transverse direction of the device is inserted by inserting an effective anisotropic conductive layer (s) having anisotropic conductivity in the longitudinal and transverse directions between the existing n-type nitrides. Current Spreading) can be significantly improved, and as a result can greatly improve the light emitting characteristics of the nitride light emitting device.

Claims (8)

기판;Board; 기판 위에 위치하며, n형 도전성을 가지는 n형 질화물 반도체층;으로서, 제1 n형 질화물층, 제2 n형 질화물층, 및 제1 n형 질화물층과 제2 n형 질화물층 사이에 위치하며 n형 도핑되어 제1 전도도를 가지는 제1 영역과 제1 영역보다 낮은 도핑농도를 가져 제1 전도도보다 낮은 제2 전도도를 가지는 제2 영역에 의해 이방성 전도도를 가지는 층을 구비하는 n형 질화물 반도체층;An n-type nitride semiconductor layer having an n-type conductivity on the substrate, the first n-type nitride layer, the second n-type nitride layer, and between the first n-type nitride layer and the second n-type nitride layer; an n-type nitride semiconductor layer comprising a first region having an n-type doping and a layer having anisotropic conductivity by a second region having a lower doping concentration than the first region and having a second conductivity lower than the first conductivity ; n형 질화물 반도체층의 위에 위치하며, p형 도전성을 가지는 p형 질화물 반도체층;a p-type nitride semiconductor layer positioned on the n-type nitride semiconductor layer and having a p-type conductivity; 제2 n형 질화물층과 p형 질화물 반도체층의 사이에 위치하며, 전자와 정공의 재결합에 의해 빛을 생성하는 활성층;An active layer positioned between the second n-type nitride layer and the p-type nitride semiconductor layer and generating light by recombination of electrons and holes; 제1 n형 질화물층에 전기적으로 접촉되는 제1 전극; 그리고,A first electrode in electrical contact with the first n-type nitride layer; And, p형 질화물 반도체층에 전기적으로 접촉되는 제2 전극;을 포함하는 것을 특징으로 하는 III-질화물 반도체 발광소자.and a second electrode in electrical contact with the p-type nitride semiconductor layer. 청구항 1에 있어서,The method according to claim 1, 제2 n형 질화물 층은 제1 영역을 형성하는 것을 특징으로 하는 III-질화물 반도체 발광소자.III-nitride semiconductor light emitting device, characterized in that the second n-type nitride layer forms a first region. 청구항 1에 있어서,The method according to claim 1, 제2 영역은 제1 n형 질화물층 측에서 n형으로 도핑되며, 제2 영역의 위측보다 상대적으로 도핑 농도가 높은 것을 특징으로 하는 III-질화물 반도체 발광소자.The second region is doped n-type on the first n-type nitride layer side, the doping concentration relatively higher than the upper side of the second region III- nitride semiconductor light emitting device. 청구항 1에 있어서, The method according to claim 1, 제2 영역은 저온 성장에 의한 핀홀을 구비하며,The second region has a pinhole by low temperature growth, 제1 영역은 핀홀을 메움으로써, 이방성 전도도를 가지는 층이 형성되는 것을 특징으로 하는 III-질화물 반도체 발광소자.III-nitride semiconductor light emitting device, characterized in that the first region is filled with a pinhole, a layer having anisotropic conductivity is formed. 청구항 1에 있어서, The method according to claim 1, 제1 영역 및 제2 영역은 GaN으로 이루어진 것을 특징으로 하는 III-질화물 반도체 발광소자.III-nitride semiconductor light emitting device, characterized in that the first region and the second region is made of GaN. 청구항 1에 있어서,The method according to claim 1, 제2 영역은 도핑되지 않은 GaN으로 이루어지는 것을 특징으로 하는 III-질화물 반도체 발광소자.III-nitride semiconductor light emitting device, characterized in that the second region is made of undoped GaN. 청구항 1에 있어서,The method according to claim 1, 제2 영역은 p형 도펀트로 도핑되는 것을 특징으로 하는 III-질화물 반도체 발광소자.III-nitride semiconductor light emitting device, characterized in that the second region is doped with a p-type dopant. 청구항 1에 있어서, The method according to claim 1, 이방성 전도도를 가지는 층에서 제2 영역은 수직방향 두께가 10 nm 이상 1 um 이하인 것을 특징으로 하는 III-질화물 반도체 발광소자.III-nitride semiconductor light emitting device, characterized in that the second region of the layer having anisotropic conductivity has a vertical thickness of 10 nm or more and 1 um or less.
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