KR100996183B1 - 정전기 방전 장치 - Google Patents

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Abstract

본 발명은 레이아웃 되는 면적을 감소시킨 정전기 방전 장치를 개시하며, 이는 제 1 다이오드와 제 1 다이오드 영역 상에 형성된 제 1 절연막을 이용한 제 1 캐패시터가 커플링되고, 제 1 다이오드에 의하여 입출력 패드와 전원전압 라인 간의 정전기를 방전하는 제 1 보호소자; 입출력 패드와 접지전압 라인 간의 정전기를 방전하는 제 2 보호소자; 제 1 캐패시터와 직렬로 연결된 저항을 포함하는 트리거 회로; 및 저항에 인가된 전압에 의하여 전원전압 라인과 접지 라인 간의 방전 경로를 제공하는 파워클램프소자;를 구비함을 특징으로 한다.

Description

정전기 방전 장치{Electro-static Discharge Protection Device}
도 1은 종래의 정전기 방전 장치를 나타내는 회로도.
도 2는 종래의 정전기 방전 장치를 나타내는 단면도.
도 3은 종래의 정전기 방전 장치를 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 정전기 방전 장치를 나타내는 회로도.
도 5는 본 발명의 정전기 방전 장치를 나타내는 단면도.
도 6은 본 발명의 정전기 방전 장치를 나타내는 단면도.
도 7은 본 발명의 실시예와 종래 기술에 따른 파워클램프 소자의 게이트에 인가되는 전압에 따른 시뮬레이션.
본 발명은 정전기 방전 장치에 관한 것으로서, 보다 상세하게는 레이아웃 면적을 줄인 정전기 방전 장치에 관한 것이다.
일반적으로, 반도체 장치는 입출력 패드와 내부회로 사이에 정전기 유입시 내부회로를 보호하기 위한 정전기 방전 회로를 구비한다. 이는 집적회로의 외부 핀이 대전된 인체나 기계에 접촉되면서, 정전기가 내부회로로 방전되는 현상을 방지 하기 위한 것이다.
한편, 반도체 기술이 고속, 고집적화됨에 따라 내부회로 소자의 게이트 절연막의 두께가 점점 얇아지면서, ESD에 의한 내부회로 소자의 게이트 절연막의 파괴 전압이 낮아지고 있다. 또한, ESD에 의한 정전기 방전 소자의 동작 전압과 게이트 절연막의 파괴 전압의 차이도 점점 감소되어서, ESD로부터 내부회로를 보호하는 정전기 방전 소자의 설계 마진 확보를 더욱 어렵게 한다.
도 1은 종래의 정전기 방전 장치로서, 정전기 방전 소자의 동작전압을 낮추고 게이트 절연막을 보호하기 위한 캐패시터(C1)와 저항(R2)을 포함하여 구성된다. 입출력 패드(I/O)와 전원전압(Vcc) 및 접지전압(Vss)이 연결되는 라인 사이에 정전기가 유입될 경우, 보호 소자(102, 104)는 입출력 패드(I/O)와 전원전압(Vcc) 및 접지전압(Vss) 라인 간의 정전기를 방전한다. 또한, CDM(Charged Device Model) 트랜지스터(103)와 저항(R1)은 입출력 패드(I/O)와 접지전압(Vss) 라인 간의 정전기로부터 내부회로를 보호한다.
또한, 캐패시터(C1)와 저항(R2)은 정전기 전류에 대응하여 강하된 전압을 정전기 방전 소자(105)에 인가하여, 정전기 방전 소자(105)가 동작하는 트리거링 전압을 낮춘다. 한편, 캐패시터(C1)와 저항(R2)은 모든 입출력 패드마다 설치되어서, 고집적화되는 반도체 장치의 레이아웃에 많은 면적이 필요하다.
도 2는 도 1에 형성되는 보호소자(104)를 나타낸다. P+ 형의 접합영역과 N+ 형의 접합영역이 소자분리막(STI)에 분리되어 P웰 상에 형성되고 각각 접지전압(Vss) 라인 및 입출력 패드(I/O)와 연결된다.
도 3은 도 1에 형성되는 보호소자(102)를 나타낸다. N+ 형의 접합영역과 P+ 형의 접합영역이 소자분리막(STI)에 분리되어 N 웰 상에 형성되고 각각 전원전압(Vcc) 라인 및 입출력 패드(I/O)와 연결된다.
도 1 내지 도 3과 같이 종래의 정전기 방전 장치는 별도의 캐패시터를 포함함으로써 레이아웃 시 많은 면적이 할당되는 문제점이 있다.
본 발명의 목적은 정전기 방전 장치의 레이아웃 면적을 줄임에 있다.
본 발명에 따른 정전기 방전 장치는 제 1 다이오드와 상기 제 1 다이오드 영역 상에 형성된 제 1 절연막을 이용한 제 1 캐패시터가 커플링되고, 상기 제 1 다이오드에 의하여 입출력 패드와 전원전압 라인 간의 정전기를 방전하는 제 1 보호소자; 상기 입출력 패드와 접지전압 라인 간의 정전기를 방전하는 제 2 보호소자; 상기 제 1 캐패시터와 직렬로 연결된 저항을 포함하는 트리거 회로; 및 상기 저항에 인가된 전압에 의하여 상기 전원전압 라인과 상기 접지 라인 간의 방전경로를 제공하는 파워클램프소자;를 구비함을 특징으로 한다.
여기에서, 상기 제 1 보호소자는, 상기 전원전압 라인과 연결되는 N형 웰, 및 상기 N형 웰 상에 형성되고, 상기 입출력 패드와 연결되는 P 형 접합영역을 포함하는 상기 제 1 다이오드; 및 상기 N 형 웰 상부에 상기 제 1 절연막을 포함하는 적층막에 의하여 형성되는 상기 제 1 캐패시터;를 구비할 수 있다.
이중, 상기 N 형 웰은 상기 전원전압 라인과 N 형 접합영역에 의하여 연결될 수 있다.
또한, 상기 제 2 보호소자는, 상기 접지전압 라인과 연결되는 P 형 웰, 및 상기 P 형 웰 상에 형성되고, 상기 입출력 패드와 연결되는 N 형 접합영역을 포함하는 제 2 다이오드; 및 상기 P 형 웰 상부에 상기 제 1 절연막을 포함하는 적층막에 의하여 형성되고, 전기적 플로팅 상태인 제 2 캐패시터;를 구비할 수 있다.
여기에서, 상기 P 형 웰은 상기 접지전압과 P 형 접합영역에 의하여 연결될 수 있다.
이하, 본 발명에 따른 정전기 방전 장치의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명은 MOS 형의 게이트 절연막을 이용한 캐패시터를 형성하여서 캐패시터 형성에 필요한 면적을 줄일 수 있다.
도 4를 참조하면, 입출력 패드(I/O)와 내부 회로(입력버퍼) 사이에 전압전압(Vcc) 및 접지전압(Vss) 라인을 포함하여 구성되는 정전기 방전 장치를 나타내며, 이는 보호소자(202, 204), 저항(R1, R2), CDM 트랜지스터(203), 및 파워클램프소자(205)를 구비한다.
보호소자(202)는 입출력 패드(I/O)와 전원전압(Vcc) 라인 간의 정전기를 방전하며, 게이트 절연막으로써 형성되는 캐패시터(202b)를 제공한다. 저항(R1)과 CDM 트랜지스터(203)는 입출력 패드(I/O)와 접지전압(Vss) 라인 간의 정전기로부터 내부회로를 보호한다.
저항(R2)은 캐패시터(202b) 및 접지전압(Vss) 라인과 연결되어서 트리거 회로를 형성하며, 정전기 전류에 따른 전압을 강하하여 파워클램프소자(205)의 게이트와 소스 사이에 인가한다.
보호소자(204)는 입출력 패드(I/O)와 접지전압(Vss) 라인 간의 정전기를 방전한다.
구체적으로, 보호소자(202)는 다이오드(202a)와 다이오드(202a) 영역 내의 웰과 게이트 전극 사이의 절연막을 이용한 캐패시터(202b)가 커플링 되며, 입출력 패드(I/O)와 전원전압(Vcc) 라인 및 입출력 패드(I/O)와 접지 전압 라인(Vss) 간의 정전기를 방전한다.
저항(R2)은 일단이 캐패시터(202b)와 연결되고, 타단이 접지전압(Vss) 라인과 연결되어서, 캐패시터(202b)를 통해 인가되는 정전기 전류에 따른 전압을 강하하여 파워클램프 소자(205)의 게이트와 소스에 인가되도록 구성된다.
파워클램프소자(205)는 NMOS 트랜지스터로 구성되며, 게이트와 소스 사이에 인가되는 전압이 문턱 전압(VTh) 이상일 때, 정전기를 전류를 전원전압(Vcc) 라인에서 접지전압(Vss) 라인으로 방전한다.
보호소자(204)는 입출력 패드(I/O)와 접지전압(Vss) 라인 사이의 정전기 전류에 따른 전압이 다이오드(204a)의 턴온 전압 이상으로 인가될 때, 정전기를 방전한다.
도 5를 참조하면, 보호소자(204)는 P 웰 영역 상에 N+ 형 접합영역을 포함하는 다이오드(204a)로 구성된다. P 웰 영역 상에는 P+ 형의 접합영역이 접지전 압(Vss) 라인과 연결되어서, P 웰이 접지전압(Vss) 라인과 연결되고, N+ 형의 접합영역은 입출력 패드(I/O)와 연결된다. 또한, 입출력 패드(I/O)와 접지전압(Vss) 라인 사이의 정전기 전류에 따라 웰 영역과 접합영역에 형성되는 다이오드(204a)와 게이트 절연막을 포함하는 적층막에 의하여 형성되는 캐패시터(204b)를 살펴볼 수 있다. 캐패시터(204b)는 플로팅된 게이트에 따라 전기적으로 풀로팅 상태이다.
도 6은 보호소자(202)를 나타내며, 이는 N 웰 영역에 P+ 형의 접합영역을 갖는 다이오드(202a)로 구성된다. N 웰 영역 상에는 N+ 형의 접합영역이 전원전압(Vcc) 라인과 연결되어서 N 웰이 전원전압(Vcc) 라인과 연결되며, P+ 접합영역은 입출력 패드(I/O)와 연결된다. 또한, 게이트는 저항(R2)및 파워클램프소자(205)가 연결되는 노드(Nd2)와 연결된다. 이때, 웰 영역은 P 웰 영역으로도 형성될 수 있으며, 접합영역과 기판 간에 다이오드(202a)의 동작은 동일하다.
도 4와 도 5 및 도 6을 참조하여, 정전기가 유입될 경우에 정전기 방전 장치의 동작을 살펴보기로 한다.
입출력 패드(I/O)를 통해 양성 정전기가 유입되어 접지전압(Vss) 패드로 방전되는 경우, 입출력 패드(I/O)와 전원전압(Vcc) 라인간의 전위차에 의하여 다이오드(202a)가 턴온되고, 정전기 전류를 전원전압(Vcc) 라인으로 전달한다. 또한, 입출력 패드(I/O)에 다이오드(202a)가 동작할 만큼의 전압이 상승하면, 초기 정전기 전류는 다이오드(202a) 영역의 P+ 형 접합영역에서 N 웰을 거쳐 게이트 사이에 형성된 캐패시터(202b)를 통해 노드(Nd2)로 전달된다.
한편, 노드(Nd2)와 직렬연결된 저항(R2)에는 정전기 전류에 의한 전압 강하 가 발생하고, 상기 전압 강하는 파워클램프소자(205)의 게이트와 소스 사이에 인가한다. 이때, 인가된 전압이 파워클램프소자(205)의 문턱전압(Vth) 이상이 되면, 파워클램프소자(205)가 채널을 통해 정전기를 전원전압(Vcc) 라인에서 접지전압(Vss) 라인으로 방전한다. 그 후, 접지전압(Vss) 라인의 정전기는 접지전압(Vss) 패드로 방전된다.
반면, 입출력 패드(I/O)를 통해 음성 정전기가 유입되어 전원전압(Vcc) 패드로 방전되는 경우, 즉, 양성 전류가 전원전압(Vcc) 패드로부터 입출력 패드(I/O)로 방전되는 경우, 초기 정전기 전류는 전원전압(Vcc)이 인가되는 보호소자(202)의 N 웰과 캐패시터(202b)를 통해 접지전압(Vss) 라인으로 흐르면서 저항(R2) 양단에 전압 강하가 발생한다. 또한, 저항(R2) 양단 사이의 전압 강하는 파워클램프소자(205)의 게이트와 소스 사이에 인가된다.
파워클램프소자(205)의 게이트에 인가된 전압이 문턱전압(VTh) 이상이 되면, 파워클램프소자(205)는 채널을 통해, 접지전압(Vss) 라인의 음성 정전기를 전원전압(Vcc) 라인으로 방전한다. 그 후, 전원전압(Vcc) 라인에 방전된 정전기는 전원전압(Vcc)패드를 통해 방전된다.
이와 같이, 본 발명은 다이오드의 게이트 절연막에 형성되는 캐패시터(202b)와 저항(R2)을 이용한 트리거 회로를 구비하여서, 입출력 패드(I/O)마다 형성되어야할 캐패시터에 따른 레이아웃 면적을 줄일 수 있다.
다이오드(202a)와 캐패시터(202b)가 커플링 되어서, 소자분리막 형성에 따른 레이아웃 면적이 증가되는 것을 방지한다.
도 7을 참조하면, 본 발명과 종래 기술에 따른 파워클램프소자(205)에 인가되는 정전기 전류에 따른 전압이 비교 도시된 것을 확인할 수 있다.
종래기술(Prior art)은 캐패시터(C1)를 이용한 것이며, 본 발명(Patent)은 입출력 패드에서 양성의 정전기가 유입될 경우(Vss+ mode) 및 입출력 패드에서 음성의 정전기가 유입될 경우(Vcc+ mode)의 파워클램프 소자의 게이트와 소스에 인가되는 전압을 나타낸다. 종래기술(Prior art)은 약 1.3V의 전압강하를 유도하며, 본 발명(Patent)의 입출력 패드에서 양성의 정전기가 유입될 경우(Vss+ mode)는 약 0.9V의 전압이 강하된 것을 확인할 수 있다. 또한, 음성의 정전기가 유입될 경우(Vcc+ mode)는 약 1.45V의 전압이 강하된 것을 확인할 수 있다. 이는, 파워클램프소자(205)에 문턱전압(Vth) 이상의 전압을 인가하여서, 정전기가 방전될 때 동일한 방전 효과를 나타낼 수 있음을 예상할 수 있다.
본 발명에 따른 정전기 방전 장치는 게이트 절연막에 의한 캐패시터를 구비함으로써, 레이아웃 면적이 감소된 정전기 방전 장치를 제공한다.
또한, 다이오드와 캐패시터가 커플링된 보호소자를 적용함으로써 레이아웃 면적이 감소된 정전기 방전 장치를 제공한다.

Claims (5)

  1. 입출력 패드;
    전원전압 라인;
    접지전압 라인;
    상기 입출력 패드와 상기 전원전압 라인 사이에 접속된 MOS 트랜지스터 다이오드 - 게이트 절연막 및 게이트 전극을 포함 - 를 포함하며, 상기 입출력 패드와 상기 전원전압 라인 간의 정전기 방전을 위한 제1 경로를 제공하는 제1 보호 소자;
    상기 입출력 패드와 상기 접지전압 라인 간의 정전기 방전을 위한 제2 경로를 제공하는 제2 보호 소자;
    상기 MOS 트랜지스터 다이오드의 게이트 절연막 및 게이트 전극에 의해 형성된 캐패시터와 상기 접지전압 라인 사이에 접속된 저항을 포함하는 트리거 회로; 및
    정전기에 대응하여 상기 트리거 회로에서 제공되는 전압에 의하여 상기 전원전압 라인과 상기 접지전압 라인 간을 스위칭함으로써 정전기 방전을 위한 제3 경로를 제공하는 파워 클램프 소자
    를 구비하는 정전기 방전 장치.
  2. 제1항에 있어서, 상기 제1 보호소자는,
    N형 웰;
    상기 N형 웰 상에 제공되는 상기 게이트 절연막 및 상기 게이트 전극 - 상기 저항에 접속됨 - ;
    상기 게이트 전극 일측의 상기 N형 웰에 제공되며 상기 전원전압 라인에 접속된 N형 접합영역; 및
    상기 게이트 전극 타측의 상기 N형 웰에 제공되며 상기 입출력 패드에 접속된 P형 접합영역을 포함하는 것을 특징으로 하는 정전기 방전 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제2 보호소자는,
    P형 웰;
    상기 P형 웰 상에 제공되는 게이트 절연막 및 게이트 전극 - 플로팅됨 -;
    상기 게이트 전극 일측의 상기 P형 웰에 제공되며 상기 접지전압 라인에 접속된 P형 접합영역; 및
    상기 게이트 전극 타측의 상기 P형 웰에 제공되며 상기 입출력 패드에 접속된 N형 접합영역을 포함하는 것을 특징으로 하는 정전기 방전 장치.
  5. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036384B2 (en) * 2009-12-24 2015-05-19 Panasonic Intellectual Property Management Co., Ltd. Power converter having semiconductor switching element
US9870753B2 (en) * 2013-02-12 2018-01-16 Gentex Corporation Light sensor having partially opaque optic
KR20170029799A (ko) * 2015-09-08 2017-03-16 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718353A (en) 1980-07-07 1982-01-30 Nec Corp Semiconductor device
JP2001196466A (ja) 1999-10-26 2001-07-19 Ricoh Co Ltd 静電保護用ｍｏｓ型ダイオードと入出力保護回路
KR100526462B1 (ko) 2003-02-17 2005-11-08 매그나칩 반도체 유한회사 반도체 장치의 ｅｓｄ 보호회로 형성방법
KR100639221B1 (ko) 2005-12-08 2006-11-01 주식회사 하이닉스반도체 반도체회로용 정전기 보호소자

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894324B2 (en) * 2001-02-15 2005-05-17 United Microelectronics Corp. Silicon-on-insulator diodes and ESD protection circuits
US6898060B2 (en) * 2003-05-27 2005-05-24 Hewlett-Packard Development Company, L.P. Gated diode overvoltage protection
US7609493B1 (en) * 2005-01-03 2009-10-27 Globalfoundries Inc. ESD protection circuit and method for lowering capacitance of the ESD protection circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718353A (en) 1980-07-07 1982-01-30 Nec Corp Semiconductor device
JP2001196466A (ja) 1999-10-26 2001-07-19 Ricoh Co Ltd 静電保護用ｍｏｓ型ダイオードと入出力保護回路
KR100526462B1 (ko) 2003-02-17 2005-11-08 매그나칩 반도체 유한회사 반도체 장치의 ｅｓｄ 보호회로 형성방법
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