KR100995329B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, MOS 커패시터의 유전체막을 ONO 스텍 구조로 형성하여 MOS 커패시터의 누설전류를 방지할 수 있고, 브레이크다운 전압을 약 21% 증가시킬 수 있고, ONO 구조의 유전체막을 이용한 플래너 디램을 형성하여 MOS 트랜지스터에 영향을 미치지 않으면서, 공정안정화 및 공정마진을 확보할 수 있으며, MOS 커패시터의 정전용량도 20%이상 증가시킬 수 있고, 커패시터의 신로성도 향상시킬 수 있고, 소자의 고집적화로 인해 임계치수가 줄어들더라고, 크게 영향을 받지 않으며, MPDL에서 구현하는 MOS 커패시터의 셀 사이즈도 정전용량이 증가하는 만큼 작게 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein the dielectric film of the MOS capacitor is formed in an ONO stack structure to prevent leakage current of the MOS capacitor, and the breakdown voltage can be increased by about 21%. By forming a planar DRAM using a film, process stability and process margin can be secured without affecting the MOS transistor, the capacitance of the MOS capacitor can be increased by more than 20%, and the reliability of the capacitor can be improved. Although the critical dimension is reduced due to the high integration of the device, it is not significantly affected, and provides a method of manufacturing a semiconductor device in which the cell size of the MOS capacitor implemented in the MPDL can be made small as the capacitance increases.

플래너 디램, MPDL, MOS 트랜지스터, MOS 커패시터, ONO 구조의 유전체막Planar DRAM, MPDL, MOS transistor, MOS capacitor, ONO dielectric film

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device             

도 1은 종래의 반도체 소자의 문제점을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a problem of a conventional semiconductor device.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10, 110 : 반도체 기판 12, 112 : 소자 분리막10, 110: semiconductor substrate 12, 112: device isolation film

14, 114 : 웰 16 : 절연막14, 114: well 16: insulating film

18, 126 : 도전막 20, 128 : 게이트 전극18, 126: conductive film 20, 128: gate electrode

30, 130, 136 : 정션영역 116, 122 : 산화막30, 130, 136: junction region 116, 122: oxide film

118 : 질화막 120 : 감광막118: nitride film 120: photosensitive film

124 : ONO 구조의 유전체막 132 : 고립막124: dielectric film of ONO structure 132: isolation film

134 : 스페이서 140 : 실리사이드막
134 spacer 140 silicide film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 머지드 플래너 디램&로직(Merged Planar Dram & Logic; MPDL) 소자에 있어서 MOS 트렌지스터와 MOS 커패시터의 절연막에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an insulating film of a MOS transistor and a MOS capacitor in a merged planar DRAM & logic (MPDL) device.

반도체 메모리소자가 고집적화 되어감에 따라, 여러 가지 다른 기능을 가진 서로 다른 소자를 하나의 칩(chip)에 구현하여 두 가지 이상의 소자가 한 칩에서 유기적으로 동작하게 하는, 이른바 실리콘 온 칩(Silicon On Chip; SoC) 등이 등장하게 되었다. 그러므로 SoC의 제조공정은 그만큼 더 복잡하고 어려워진다. 각기 다른 기능을 갖는 하나의 소자를 하나의 칩에 구현하는 제조공정은 그 소자 하나의 특성만 만족하는 공정을 적용하면 되지만, 서로 다른 기능을 가지는 둘 이상의 소자를 하나의 칩에 구현하면서 각 소자가 요구하는 특성을 모두 만족시키는 공정은 매우 복잡해지며, 경우에 따라서는 공정이 추가되기도 한다. SOC 소자 중의 하나인 임베디드 메모리 소자(Embeded memory device)는 메모리소자와 논리소자를 하나의 칩에 구현한 것으로서, 다수의 메모리 셀이 위치하는 셀 영역과, 상기 셀 영역 내의 저장된 정보를 연산 처리하여 새로운 정보를 만들어내는 로직(Logic)영역으로 구성된다.As semiconductor memory devices are becoming more integrated, so-called silicon on chips, in which different devices with different functions are implemented on one chip, allowing two or more devices to operate organically on one chip. Chip; SoC). Therefore, the manufacturing process of SoC becomes more complicated and difficult. The manufacturing process for implementing one device having different functions on one chip may be a process that satisfies the characteristics of only one device, but each device may have two or more devices having different functions on one chip. Processes that meet all the required properties become very complex and in some cases additional processes are added. An embedded memory device, which is one of SOC devices, implements a memory device and a logic device on a single chip, and computes a cell area in which a plurality of memory cells are located and information stored in the cell area. It is composed of logic areas that generate information.

이러한 소자를 제조하기 위해 단위 셀을 하나의 MOS 트랜지스터와 하나의 MOS 커패시터로 형성하는 플래너 디램 소자를 제조하고 있다.In order to manufacture such a device, a planar DRAM device, in which a unit cell is formed of one MOS transistor and one MOS capacitor, is manufactured.

도 1은 종래의 반도체 소자의 문제점을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a problem of a conventional semiconductor device.                         

도 1을 참조하면, 반도체 기판(10)상에 소자 분리막(12)과 웰(14)을 형성한다. MOS 트랜지스터의 게이트 절연막(16a)과 MOS 커패시터의 유전체막(16b)으로 사용할 절연막(16)을 형성하고, 그 상부에 도전막(18)을 형성한다. 도전막(18)과 절연막(16)을 패터닝 하여 MOS 트랜지스터용 제 1 게이트 전극(20a)을 형성하고, MOS 커패시터용 제 2 게이트 전극(20b)을 형성한다. 이때, 소자가 점점 고집적화 되어가고, 대용량화 되어감에 따라, MOS 커패시터의 유전체막(16b)으로 사용되는 절연막의 두께 또한 한계를 갖게 된다. 즉, 절연막의 두께가 얇아짐에 따라 다이렉트 터널링(Direct Tunneling)에 따른 커패시터의 누설전류가 발생하는 문제점이 있고, 이로인해 대용량 메모리 셀 구현에 있어서 어려운 문제점이 발생한다. 또한, MOS 커패시터를 이용한 디램의 구성은 리플래시 타임(Refresh Time) 증가도 한계가 있기 때문에 디램소자의 신뢰성 향상에도 많은 문제점이 발생한다. Referring to FIG. 1, an isolation layer 12 and a well 14 are formed on a semiconductor substrate 10. An insulating film 16 to be used as the gate insulating film 16a of the MOS transistor and the dielectric film 16b of the MOS capacitor is formed, and a conductive film 18 is formed thereon. The conductive film 18 and the insulating film 16 are patterned to form the first gate electrode 20a for the MOS transistor, and the second gate electrode 20b for the MOS capacitor is formed. At this time, as the device becomes more integrated and larger in capacity, the thickness of the insulating film used as the dielectric film 16b of the MOS capacitor is also limited. That is, as the thickness of the insulating layer becomes thinner, there is a problem in that a leakage current of a capacitor due to direct tunneling occurs, which causes a difficult problem in implementing a large capacity memory cell. In addition, since the configuration of the DRAM using the MOS capacitor has a limit in increasing the refresh time, there are many problems in improving the reliability of the DRAM device.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 MOS 커패시터의 유전체막을 ONO 구조로 형성함으로써, MOS 커패시터의 커패시턴스 향상뿐만 아니라, MOS 커패시터의 누설전류를 방지할 수 있고, 플래너 디램의 제조 공정의 안정화 및 공정 마진을 충분히 확보할 수 있는 반도체 소자의 제조 방법을 제공한다.
Accordingly, the present invention forms the dielectric film of the MOS capacitor in the ONO structure in order to solve the above problems, thereby improving the capacitance of the MOS capacitor, preventing the leakage current of the MOS capacitor, and stabilizing the manufacturing process of the planar DRAM. Provided is a method of manufacturing a semiconductor device capable of sufficiently securing process margins.

본 발명에 따른 MOS 트렌지스터가 형성될 제 1 영역과 MOS 커패시터가 형성될 제 2 영역이 정의된 반도체 기판이 제공되는 단계와, 상기 제 2 영역에 제 1 산 화막 및 질화막을 형성하는 단계와, 산화공정을 통해 상기 제 1 영역에 게이트 산화막을 형성하고, 상기 제 2 영역에는 제 2 산화막을 형성하여 ONO 구조의 유전체막을 형성하는 단계 및 전체 구조상에 도전막을 형성한 다음, 패터닝 공정을 실시하여 상기 제 1 영역에는 MOS 트렌지스터용 제 1 게이트 전극과, 상기 제 2 영역에는 MOS 커패시터용 제 2 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
Providing a semiconductor substrate defining a first region in which a MOS transistor according to the present invention is formed and a second region in which a MOS capacitor is formed; forming a first oxide film and a nitride film in the second region; Forming a gate oxide film in the first region, forming a second oxide film in the second region, forming a dielectric film having an ONO structure, and forming a conductive film on the entire structure, and then performing a patterning process. A method of manufacturing a semiconductor device includes forming a first gate electrode for a MOS transistor in a first region and a second gate electrode for a MOS capacitor in the second region.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know. Like numbers refer to like elements in the figures.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(110)에 소자 분리막(112)을 형성한 다음 웰 형성을 위한 이온주입을 실시하여 웰(114)을 형성한다. Referring to FIG. 2A, the device isolation layer 112 is formed on the semiconductor substrate 110 and ion implantation is performed to form the wells 114.

반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감 광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 활성영역은 또다시, MOS 트랜지스터가 형성될 제 1 영역(A)과 MOS 커패시터가 형성될 제 2 영역(B)으로 구분된다. A pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 110. After the photoresist is deposited on the entire structure, a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). A trench (not shown) is formed by performing a STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride layer as an etching mask, and the device isolation layer 112 is formed by filling the trench using an insulating layer. The semiconductor substrate 10 is separated into an active region and an inactive region (ie, an isolation region) by the isolation layer 10. The active region is again divided into a first region A in which the MOS transistor is to be formed and a second region B in which the MOS capacitor is to be formed.

웰 형성을 위한 이온주입은 반도체 기판(110)을 MOS 커패시터의 하부전극으로 사용하기 때문에 1E15 내지 5E15ion/㎠의 도즈량을 갖는 고농도 이온주입을 실시하는 것이 바람직하다. 또한, 웰 형성을 위한 이온주입 후, 800 내지 1000℃의 온도와 N2 분위기 하에서 약 20 내지 40초간 급속 열공정을 실시하여 후속 MOS 커패시터 부분의 커패시턴스 값을 증가시키는 것이 바람직하다. 물론, N웰 및 P웰 형성을 위한 각각의 이온주입을 실시하여 N웰과 P웰을 형성할 수도 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있다. 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.Since ion implantation for well formation uses the semiconductor substrate 110 as a lower electrode of the MOS capacitor, it is preferable to perform high concentration ion implantation having a dose of 1E15 to 5E15ion / cm 2. In addition, after ion implantation for well formation, it is desirable to perform a rapid thermal process for about 20 to 40 seconds under a temperature of 800 to 1000 ° C. and N 2 atmosphere to increase the capacitance value of the subsequent MOS capacitor portion. Of course, the N well and the P well may be formed by performing ion implantation for forming the N well and the P well. The device isolation layer 12 may be formed by various processes. For example, the device isolation film may be formed using only the photosensitive film pattern without depositing the above-described pad oxide film and pad nitride film. In addition, a well may be first formed on a semiconductor substrate, and then an isolation layer may be formed.

도 2b를 참조하면, 전체 구조상에 MOS 커패시터의 유전체막으로 사용될 제 1 산화막(SiO2; 116)과 질화막(Si3N4; 118)을 형성한다. Referring to FIG. 2B, a first oxide film (SiO 2 ) 116 and a nitride film (Si 3 N 4 ; 118) to be used as the dielectric film of the MOS capacitor are formed on the entire structure.

제 1 산화막(116)은 반도체 기판(110) 표면에 형성된 자연산화막(Native Oxide)막을 이용하는 것이 바람직하다. 질화막(118)은 600 내지 800℃의 온도범위에서 질화공정을 실시하여 약 40 내지 60Å 두께로 형성하는 것이 바람직하다. 질화공정시 열에 의한 자연산화막이 형성될 수도 있다. For the first oxide film 116, it is preferable to use a native oxide film formed on the surface of the semiconductor substrate 110. The nitride film 118 is preferably formed to a thickness of about 40 to 60 kPa by performing a nitriding process in a temperature range of 600 to 800 ℃. During the nitriding process, a natural oxide film may be formed by heat.

도 2c 및 도 2d를 참조하면, 제 1 영역(A)에 형성된 질화막(118)과 제 1 산화막(116)을 제거한 다음, 산화공정을 실시하여 제 1 영역(A)에는 MOS 트랜지스터용 게이트 산화막(122a)을 형성하고, 제 2 영역(B)에는 제 2 산화막(122b)을 형성하여 제 1 산화막(116), 질화막(118) 및 제 2 산화막(122b) 구조의 MOS 커패시터용 유전체막(124)을 형성한다. 전체 구조상에 도전막(126)을 형성한다. 2C and 2D, the nitride film 118 and the first oxide film 116 formed in the first region A are removed, and then an oxidation process is performed to form a gate oxide film for a MOS transistor in the first region A. 122a), and a second oxide film 122b is formed in the second region B to form the first oxide film 116, the nitride film 118, and the second oxide film 122b. To form. A conductive film 126 is formed over the entire structure.

제 1 영역(A)의 질화막(116)과 제 1 산화막(118)의 제거는 전체 구조상에 감광막을 도포한 다음 마스크를 이용한 사진식각공정을 실시하여 MOS 트랜지스터가 형성될 영역을 개방(제 1 영역 개방)하는 제 1 감광막 패턴(120)을 형성한다. 제 1 감광막 패턴(120)을 식각마스크로 하는 식각공정을 실시하여 질화막(116)과 제 1 산화막(118)을 제거한다. 소정의 감광막 스트립 공정을 실시하여 제 2 영역(B)에 잔류하는 감광막을 제거한다. To remove the nitride film 116 and the first oxide film 118 in the first region A, the photoresist is coated on the entire structure, and then a photolithography process is performed using a mask to open the region where the MOS transistor is to be formed (first region). The first photosensitive film pattern 120 is formed. An etching process using the first photoresist layer pattern 120 as an etching mask is performed to remove the nitride layer 116 and the first oxide layer 118. A predetermined photoresist strip process is performed to remove the photoresist remaining in the second region (B).

산화공정은 PMOS의 붕소 침투(PMOS Boron Penetration)를 방지하기 위해 습식산화(Wet Oxide)와 NO 어닐링(NO Annealing)을 실시하여 목표로 하는 MOS 트랜지스터용 게이트 산화막(122a)의 두께 만큼 소정의 산화막이 형성되도록 실시하는 것이 바람직하다. 습식산화와 NO 어닐링은 인시츄(In-Situ)로 실시하는 것이 바람직하고, 약 750 내지 950℃의 온도범위에서 약 10 내지 30분간 실시하는 것이 바람직하다. 산화공정시 제 1 영역(A)은 반도체 기판(110)이 노출되었기 때문에 목표로 하는 두께의 게이트 산화막(122a)을 형성할 수 있고, 제 2 영역(B)을 질화막이 노출되어 있기 때문에 산화공정에 따른 소정 두께의 제 2 산화막(122b)이 형성된다. 상술한 산화공정을 통해 제 2 영역의 유전체막(124; ONO 구조)의 막질이 향상될 수 있다. 또한, 제 1 영역(A)의 질화막(118) 및 제 1 산화막(116)을 제거한 다음, 습식산화와 RPN(Remote Plasma Nitridation)공정을 실시할 수도 있다. RPN 공정은 약 800 내지 1000℃의 온도범위와 N2가스 분위기 하에서 약 10분간 실시하는 것이 바람직하다. In the oxidation process, wet oxide and NO annealing are performed to prevent PMOS boron penetration, so that a predetermined oxide film is formed to have a predetermined thickness of the gate oxide film 122a for the target MOS transistor. It is preferable to carry out to form. Wet oxidation and NO annealing are preferably carried out in-situ, and preferably for about 10 to 30 minutes at a temperature range of about 750 to 950 ° C. During the oxidation process, since the semiconductor substrate 110 is exposed in the first region A, a gate oxide film 122a having a target thickness can be formed, and the nitride process is exposed in the second region B. A second oxide film 122b having a predetermined thickness is formed. Through the above-described oxidation process, the film quality of the dielectric film 124 (ONO structure) in the second region may be improved. In addition, the nitride film 118 and the first oxide film 116 of the first region A may be removed, and then wet oxidation and RPN (Remote Plasma Nitridation) processes may be performed. The RPN process is preferably carried out for about 10 minutes in a temperature range of about 800 to 1000 ℃ and N 2 gas atmosphere.

도전막(126)은 폴리 실리콘막, SiGe막, WSi2막, TiSi2막, TiN막 및 텅스텐막(W) 중 적어도 어느 하나의 막을 이용하여 형성하는 것이 바람직하다. 본 실시예에서는 도전막(126)으로 폴리 실리콘막을 사용한다.The conductive film 126 is preferably formed using at least one of a polysilicon film, a SiGe film, a WSi 2 film, a TiSi 2 film, a TiN film, and a tungsten film (W). In this embodiment, a polysilicon film is used as the conductive film 126.

상술한 바와 같이 MOS 커패시터용 유전체막(124)을 ONO 구조로 형성함으로써, MOS 커패시터의 누설전류를 현저하게 감소시킬 수 있고, 이로써, BV(Breakdown Voltage) 특성을 향상시킬 수 있다. 또한, MOS 커패시터의 정전용량(Capacitance)도 20% 이상 증가시킬 수 있다. As described above, by forming the MOS capacitor dielectric film 124 in the ONO structure, the leakage current of the MOS capacitor can be significantly reduced, thereby improving the breakdown voltage (BV) characteristics. In addition, the capacitance of the MOS capacitor may be increased by 20% or more.

도 2e를 참조하면, 패터닝 공정을 실시하여 제 1 영역(A)에는 MOS 트랜지스터용 제 1 게이트 전극(128a)을 형성하고, 제 2 영역(B)에는 MOS 커패시터용 제 2 게이트 전극(128b)을 형성한다. 제 1 이온주입을 실시하여 제 1 정션영역(130)을 형성한다. Referring to FIG. 2E, the patterning process is performed to form the first gate electrode 128a for the MOS transistor in the first region A, and the second gate electrode 128b for the MOS capacitor in the second region B. Form. First ion implantation is performed to form a first junction region 130.

패터닝 공정은 전체 구조상에 감광막을 도포한 다음, 게이트용 마스크를 이 용한 사진식각공정을 실시하여 제 2 감광막 패턴(미도시)을 형성한다. 상기 제 2 감광막 패턴을 식각마스크로 하는 식각공정을 통해, 제 1 영역(A)의 도전막(126a)과 게이트 산화막(122a)을 제거하여 MOS 트랜지스터용 제 1 게이트 전극(128a)을 형성하고, 제 2 영역(B)의 도전막(126b)과 ONO 구조의 유전체막(124)을 제거하여 MOS 커패시터용 제 2 게이트 전극(128b)을 형성한다. 소정의 감광막 스트립 공정을 실시하여 제 2 감광막 패턴을 제거한다. In the patterning process, a photoresist film is coated on the entire structure, and then a photolithography process is performed using a gate mask to form a second photoresist pattern (not shown). The first gate electrode 128a for the MOS transistor is formed by removing the conductive layer 126a and the gate oxide layer 122a of the first region A through an etching process using the second photoresist pattern as an etching mask. The conductive film 126b in the second region B and the dielectric film 124 having the ONO structure are removed to form the second gate electrode 128b for the MOS capacitor. A predetermined photoresist strip process is performed to remove the second photoresist pattern.

제 1 정션영역(130)을 형성하기 위한 제 1 이온주입은 셀 트랜지스터로 동작될 PMOS 또는 NMOS에 따라 N+ 영역은 비소(Arsenic; As) 또는 인(Phosphorus; P) 이온을 주입하고, P+ 영역은 붕소(Boron; B) 이온을 주입하여 NMOS 또는 PMOS용 정션영역을 형성하는 것이 바람직하다. 제 1 게이트 전극(128a) 양측의 반도체 기판(110) 내에 고농도의 이온주입을 하여 제 1 정션영역(130)을 형성한다. 이때 노출된 제 1 및 제 2 게이트 전극(128a 및 128b)에도 함께 이온이 주입될 수 있다.The first ion implantation to form the first junction region 130 is implanted with Arsenic (As) or Phosphorus (P) ions according to the PMOS or NMOS to be operated as a cell transistor, and the P + region is It is preferable to form a junction region for NMOS or PMOS by implanting boron (B) ions. A high concentration of ions are implanted into the semiconductor substrate 110 on both sides of the first gate electrode 128a to form the first junction region 130. In this case, ions may be implanted into the exposed first and second gate electrodes 128a and 128b together.

도 2f를 참조하면, 제 1 영역(A)의 MOS 트렌지시터용 제 1 게이트 전극(128a)과 제 2 영역(B)의 MOS 커패시터용 제 2 게이트 전극(128b)간의 전기적 고립과 LDD용 스페이서 형성을 위한 HLD(High Temperature Low Pressure Dielectric)막과 스페이서 질화막을 형성한 다음, 전면 식각공정(Dry Bulk Etch)을 실시하여 제 1 및 제 2 게이트 전극(128a 및 128b) 사이에 절연성의 고립막(132)과, 절연성의 고립막(132)이 형성되지 않은 측벽에는 LDD 스페이서(134)를 형성한다. Referring to FIG. 2F, the electrical isolation between the first gate electrode 128a for the MOS transistors in the first region A and the second gate electrode 128b for the MOS capacitors in the second region B and the spacer for the LDD After forming a high temperature low pressure dielectric (HLD) film and a spacer nitride film for forming, an insulating isolating layer is formed between the first and second gate electrodes 128a and 128b by performing a dry bulk etching process. 132 and the LDD spacer 134 are formed in the side wall in which the insulating isolation film 132 is not formed.

전체 구조상에 100 내지 300Å 두께의 HLD막 및 700 내지 900Å 두께의 스페 이서 질화막을 순차적으로 증착한 다음 전면식각을 실시하여 제 1 게이트 전극(128a)과 제 2 게이트 전극(128b)사이에는 이들을 전기적으로 고립하기 위한 고립막(132)이 형성됨과 동시에 고립막(132)이 형성되지 않은 제 1 및 제 2 게이트 전극(128a 및 128b) 측벽에는 스페이서(134)가 형성되는 것이 바람직하다. 이에 한정되지 않고, 전체 구조상에 HLD막을 증착한 다음, 제 1 및 제 2 게이트 전극(128a 및 128b) 사이를 제외한 영역의 HLD막을 제거하여 절연성의 고립막(132)을 형성하는 것이 바라직하다. 전체 구조상에 LDD 스페이서용 질화막을 형성한 다음, 전면식각공정을 실시하여 절연성의 고립막(132)이 형성되지 않은 게이트 전극(128) 측벽에 LDD 스페이서(134)를 형성할 수도 있다. HLD film having a thickness of 100 to 300 질 and spacer nitride film having a thickness of 700 to 900 상 에 were sequentially deposited on the entire structure, and then subjected to full etching to electrically connect them between the first gate electrode 128a and the second gate electrode 128b. The spacer 134 may be formed on sidewalls of the first and second gate electrodes 128a and 128b in which the isolation layer 132 for isolation is formed and the isolation layer 132 is not formed. Not limited to this, it is desirable to form an insulating isolation film 132 by depositing an HLD film over the entire structure, and then removing the HLD film in a region except between the first and second gate electrodes 128a and 128b. After forming the nitride film for the LDD spacer on the entire structure, the entire surface etching process may be performed to form the LDD spacer 134 on the sidewall of the gate electrode 128 where the insulating isolation layer 132 is not formed.

제 2 이온주입을 실시하여 LDD 구조의 제 2 정션영역(136)을 형성한 다음, 제 1 게이트 전극(128a), 제 2 게이트 전극(128b) 및 정션영역(130 및 136) 상에 접촉 저항을 낮추기 위해 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드막(140)을 형성한다.The second ion implantation is performed to form the second junction region 136 of the LDD structure, and then contact resistances are formed on the first gate electrode 128a, the second gate electrode 128b, and the junction regions 130 and 136. In order to lower, the silicide layer 140 is formed by a salicide (Self-Aligned Silicide) process.

제 2 정션영역(136) 형성후, 제 1 및 제 2 게이트 전극(128a 및 128b)과 제 1 및 제 2 정션(130 및 136)의 활성화를 위한 급속열처리(Rapid Thermal Processing; RTP) 공정을 실시하는 것이 바람직하다. 급속 열처리는 800 내지 1000℃의 온도범위와 N2 가스 분위기 하에서 약 20 내지 40초간 실시하는 것이 바람직하다. After the formation of the second junction region 136, a rapid thermal processing (RTP) process is performed to activate the first and second gate electrodes 128a and 128b and the first and second junctions 130 and 136. It is desirable to. Rapid heat treatment is preferably performed for about 20 to 40 seconds in a temperature range of 800 to 1000 ℃ and N 2 gas atmosphere.

실리사이드막(140)은 전체 구조상에 코발트(Co)를 이용한 금속막(미도시)과 TiN을 이용한 캡핑막(미도시)을 형성한다. 제 1차 열처리 공정을 실시하여 제 1 및 제 2 게이트 전극(128a 및 128b) 상부와 정션영역(130 및 136) 상에 실리콘과의 반응을 유도하여 모노 실시사이드(Mono Silicide; CoSi)를 형성한 다음 제 2차 열처리 공정을 실시하여 최종적인 코발트 실리사이드막(CoSi2)을 형성하는 것이 바람직하다.
The silicide film 140 forms a metal film (not shown) using cobalt (Co) and a capping film (not shown) using TiN on the entire structure. The first heat treatment process was performed to induce a reaction with silicon on the first and second gate electrodes 128a and 128b and the junction regions 130 and 136 to form a mono silicide (CoSi). Next, a second heat treatment process is performed to form a final cobalt silicide layer (CoSi 2 ).

상술한 바와 같이, 본 발명은 MOS 커패시터의 유전체막을 ONO 스텍 구조로 형성하여 MOS 커패시터의 누설전류를 방지할 수 있고, 브레이크다운 전압을 약 21% 증가시킬 수 있다. As described above, the present invention can form the dielectric film of the MOS capacitor in the ONO stack structure to prevent leakage current of the MOS capacitor, and increase the breakdown voltage by about 21%.

또한, ONO 구조의 유전체막을 이용한 플래너 디램을 형성하여 MOS 트랜지스터에 영향을 미치지 않으면서, 공정안정화 및 공정마진을 확보할 수 있다. In addition, by forming a planar DRAM using an ONO dielectric film, process stability and process margin can be secured without affecting the MOS transistor.

또한, MOS 커패시터의 정전용량도 20%이상 증가시킬 수 있고, 커패시터의 신로성도 향상시킬 수 있다. In addition, the capacitance of the MOS capacitor can be increased by 20% or more, and the reliability of the capacitor can be improved.

또한, 소자의 고집적화로 인해 임계치수가 줄어들더라고, 크게 영향을 받지 않으며, MPDL에서 구현하는 MOS 커패시터의 셀 사이즈도 정전용량이 증가하는 만큼 작게 형성할 수 있다. In addition, even if the critical dimension is reduced due to the high integration of the device, it is not significantly affected, and the cell size of the MOS capacitor implemented in the MPDL can be made small as the capacitance increases.

Claims (5)

MOS 트렌지스터가 형성될 제 1 영역과 MOS 커패시터가 형성될 제 2 영역이 정의된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate defining a first region in which a MOS transistor is to be formed and a second region in which a MOS capacitor is to be defined; 상기 제 2 영역에 제 1 산화막 및 질화막을 형성하는 단계;Forming a first oxide film and a nitride film in the second region; 산화공정을 통해 상기 제 1 영역에 게이트 산화막을 형성하고, 상기 제 2 영역에는 제 2 산화막을 형성하여 ONO 구조의 유전체막을 형성하는 단계; 및Forming a gate oxide film in the first region through the oxidation process and forming a second oxide film in the second region to form a dielectric film having an ONO structure; And 전체 구조상에 도전막을 형성한 다음, 패터닝 공정을 실시하여 상기 제 1 영역에는 MOS 트렌지스터용 제 1 게이트 전극과, 상기 제 2 영역에는 MOS 커패시터용 제 2 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a conductive film on the entire structure, and then performing a patterning process to form a first gate electrode for a MOS transistor in the first region and a second gate electrode for a MOS capacitor in the second region. Manufacturing method. 제 1 항에 있어서, 상기 반도체 기판이 제공되는 단계 전에, The method of claim 1, wherein before the semiconductor substrate is provided: 상기 반도체 기판에 웰 형성을 위한 이온주입을 실시하는 단계; 및Performing ion implantation into the semiconductor substrate to form a well; And 웰 어닐 공정으로 800 내지 1000℃의 온도와 N2 분위기 하에서 20 내지 40초간 급속 열공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device further comprising the step of performing a rapid thermal process for 20 to 40 seconds at a temperature of 800 to 1000 ℃ and N2 atmosphere in a well annealing process. 제 1 항에 있어서, The method of claim 1, 상기 제 1 산화막은 상기 반도체 기판상에 형성된 자연산화막을 이용하고, 상기 질화막은 600 내지 800℃의 온도범위에서 질화공정을 실시하여 40 내지 60Å 두께로 형성하는 반도체 소자의 제조 방법.The first oxide film is a natural oxide film formed on the semiconductor substrate, the nitride film is a semiconductor device manufacturing method to form a thickness of 40 to 60 내지 by performing a nitriding process in a temperature range of 600 to 800 ℃. 제 1 항에 있어서, The method of claim 1, 상기 산화공정은 습식 산화와 NO 어닐링을 인시츄로 실시하고, 750 내지 950℃의 온도범위에서 10 내지 30분간 실시하는 반도체 소자의 제조 방법.The oxidation step is a method of manufacturing a semiconductor device to perform wet oxidation and NO annealing in-situ, 10 to 30 minutes in a temperature range of 750 to 950 ℃. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 전극 형성 단계후, The method of claim 1, wherein after the forming of the first and second gate electrodes, 제 1 이온주입공정을 실시하여 제 1 정션영역을 형성하는 단계;Performing a first ion implantation process to form a first junction region; 상기 제 1 게이트 전극과 제 2 게이트 전극 사이에 이들을 전기적으로 고립하기 위한 절연성의 고립막을 형성하고, 상기 고립막이 형성되지 않은 측벽에 스페이서를 형성하는 단계; 및Forming an insulating isolating layer for electrically isolating them between the first gate electrode and the second gate electrode, and forming a spacer on a sidewall on which the isolation layer is not formed; And 제 2 이온주입을 실시하여 제 2 정션영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a second junction region by performing second ion implantation.
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