KR100994714B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 네가티브형 SPT 공정 적용시 인접 패턴 간의 임계치수 변동을 개선할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 피식각층 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1하드마스크패턴을 형성하는 단계; 상기 제1하드마스크패턴의 측벽에 스페이서패턴을 형성하는 단계; 상기 스페이서패턴을 포함하는 전체구조 상에 제2하드마스크층을 형성하는 단계; 상기 제2하드마스크층을 상기 제1하드마스크패턴과 동일한 높이로 식각하여 제2하드마스크패턴을 형성하는 단계; 상기 스페이서패턴을 제거하는 단계; 상기 제1 및 제2하드마스크패턴을 식각장벽으로 상기 식각정지막 및 피식각층을 식각하여 패턴을 형성하는 단계를 포함하여, 하드마스크패턴의 측벽에 스페이서패턴을 형성한 후, 후속 공정을 진행하므로 하드마스크패턴 간의 단차가 발생하지 않으며, 단차에 의한 인접 패턴 간의 임계치수 변동을 개선할 수 있는 효과와 단차를 염두한 피식각층의 추가식각을 진행하지 않아도 되므로, 식각에 따른 소자 특성 열화가 방지되는 효과가 있다.
SPT, 네가티브, 단차

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDOCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SPT(Spacer Pattern Technology)를 이용한 반도체 장치의 패턴 제조 방법에 관한 것이다.
반도체 장치의 개발에 있어서, 패턴의 축소화는 수율 향상을 위해 가장 핵심이 되는 사항이다. 이러한 축소화로 인해 마스크 공정도 점점 작은 사이즈가 요구되고 있으며, 이에 따라 40nm급 이하의 장치에는 ArF 노광원을 이용한 감광막 패턴이 도입되었다.
그러나, 축소화가 지속적으로 진행됨에 따라 더욱 미세한 패턴이 요구되고 있으며, 이에 따라 ArF 노광원을 이용한 감광막 패턴 역시 한계에 이르고 있다.
따라서, 디램(DRAM) 및 비휘발성 메모리 모두 새로운 패터닝 기술이 요구되며, 이를 위해 SPT(Spacer Pattern Technology) 공정이 제안되었다. SPT 공정은 포지티브형(Positive Type)과 네가티브형(Negative Type)으로 나뉘고 있으며, 네가티브형의 경우, 인접 패턴 간의 임계치수(Critical Dimension)가 다른(Variation) 문 제가 발생한다.
네가티브형 SPT공정은 후속 도 1a 내지 도 1f에서 자세히 설명하기로 한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 피식각층(12), 제1하드마스크층(13), 제2하드마스크층(14), 실리콘산화질화막(15) 및 반사방지막(16)을 형성한다.
이어서, 반사방지막(16) 상에 감광막패턴(17)을 형성한다. 이때, 피식각층(12)은 산화막, 제1하드마스크층(13)은 폴리실리콘막, 제2하드마스크층(14)은 비정질카본막을 포함한다.
도 1b에 도시된 바와 같이, 감광막패턴(17, 도 1a 참조)을 식각장벽으로 반사방지막(16, 도 1a 참조), 실리콘산화질화막(15, 도 1a 참조)을 식각하고, 식각된 실리콘산화질화막(15)을 식각장벽으로 제2하드마스크층(14, 도 1a 참조)을 식각한다.
이어서, 식각된 제2하드마스크층(14)을 식각장벽으로 제1하드마스크층(13)을 식각하여 제1하드마스크패턴(13A)을 형성한다. 이때, 후속 제3하드마스크패턴과 제1하드마스크패턴(13A) 간의 단차를 완화시키기 위해 피식각층(12A)을 일정두께 식각한다.
도 1c에 도시된 바와 같이, 제1하드마스크패턴(13A)을 포함하는 전체구조의 단차를 따라 스페이서층(18)을 식각한다.
이어서, 스페이서층(18) 상에 제1하드마스크패턴(13A) 사이를 매립시키는 제3하드마스크층(19)을 형성한다.
도 1d에 도시된 바와 같이, 제3하드마스크층(19, 도 1c 참조)을 식각하여 제3하드마스크패턴(19A)을 형성한다.
도 1e에 도시된 바와 같이, 피식각층(12A)이 노출되도록 제1 및 제3하드마스크패턴(13A, 19A) 사이의 스페이서층(18, 도 1d 참조)을 식각한다.
도 1f에 도시된 바와 같이, 제1 및 제3하드마스크패턴(13A, 19A)을 식각장벽으로 피식각층(12A, 도 1e 참조)을 식각하여 패턴(12B)을 형성한다.
위와 같이, 네가티브형 SPT공정을 진행하면 감광막 패턴으로 구현하기 어려운 미세패턴을 구현할 수 있다.
그러나, 종래 기술은 제1하드마스크패턴(13A) 형성시 피식각층(12A)을 일부두께 식각하는 과정에서 식각타겟을 정하는데 어려움이 있으며, 정확한 깊이를 식각하지 못함으로써 소자 특성을 열화시키는 문제점이 있다.
또한, 제3하드마스크패턴(19A) 형성을 위한 식각 공정에서 제1하드마스크패턴(13A)은 스페이서층(18)에 의해 보호되나, 제3하드마스크패턴(19A)은 지속적으로 식각이 진행되면서 제1하드마스크패턴(13A)과 제3하드마스크패턴(19A) 간에 단차가 발생하며, 이러한 단차로 인해 인접한 패턴 간의 임계치수(Critical Dimension) 변동(Variation)이 발생하는 문제점이 있다.
또한, 제1 및 제3하드마스크패턴(13A, 19A) 사이의 스페이서층(18)을 식각하는 과정에서 건식식각에 의해 제1 및 제3하드마스크패턴(13A, 19A)이 손실되며, 이 때 손실되는 양이 서로 다른 경우 단차가 더욱 커지는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 네가티브형 SPT 공정 적용시 인접 패턴 간의 임계치수 변동을 개선할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 피식각층 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1하드마스크패턴을 형성하는 단계; 상기 제1하드마스크패턴의 측벽에 스페이서패턴을 형성하는 단계; 상기 스페이서패턴을 포함하는 전체구조 상에 제2하드마스크층을 형성하는 단계; 상기 제2하드마스크층을 상기 제1하드마스크패턴과 동일한 높이로 식각하여 제2하드마스크패턴을 형성하는 단계; 상기 스페이서패턴을 제거하는 단계; 상기 제1 및 제2하드마스크패턴을 식각장벽으로 상기 식각정지막 및 피식각층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
한편, 상기 제1 및 제2하드마스크패턴은 동일한 물질로 형성하되, 폴리실리콘을 포함하는 것을 특징으로 한다.
또한, 상기 식각정지막은 상기 제1 및 제2하드마스크패턴과 선택비를 갖는 물질로 형성하되, 질화막으로 형성하는 것을 특징으로 한다.
또한, 상기 스페이서패턴은 산화막을 포함하고, 상기 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막으로 포함하는 것을 특징으로 한다.
또한, 상기 스페이서패턴을 형성하는 단계는, 상기 제1하드마스크패턴을 포함하는 전체구조의 단차를 따라 스페이서층을 형성하는 단계; 상기 스페이서층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 스페이서층을 식각하는 단계는, C4F8, CHF3, CH2F2 및 C4F6로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 둘 이상의 혼합가스에 산소가스를 첨가하여 진행하는 것을 특징으로 한다.
또한, 상기 제2하드마스크패턴을 형성하는 단계는, 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 스페이서패턴을 제거하는 단계는, 습식식각으로 진행하며, 상기 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 하드마스크패턴의 측벽에 스페이서패턴을 형성한 후, 후속 공정을 진행하므로 하드마스크패턴 간의 단차가 발생하지 않는 효과가 있다.
따라서, 단차에 의한 인접 패턴 간의 임계치수 변동을 개선할 수 있는 효과 가 있다.
또한, 단차를 염두한 피식각층의 추가식각을 진행하지 않아도 되며, 식각에 따른 소자 특성 열화가 방지되는 효과가 있다.
또한, 피식각층 상에 식각정지막을 형성하여 후속 공정에서 피식각층의 손실이 방지되는 효과가 있다.
또한, 스페이서패턴을 건식식각이 아닌 습식식각으로 제거함으로써 공정단순화와 함께 하부층의 손실이 방지되는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 피식각층(22)을 형성한다. 기판(21)은 DRAM공정 또는 비휘발성 메모리 소자공정에 적용되는 실리콘 기판일 수 있다. 피식각층(22)은 후속 SPT(Spacer Pattern Technology) 공정을 통한 패턴 대상층으로, 산화막으로 형성할 수 있다. 이때, 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막으로 포함하며 특히, PE-TEOS(Plasma Enhanced TEOS) 산화막을 포함한다.
이어서, 피식각층(22) 상에 식각정지막(23)을 형성한다. 식각정지막(23)은 피식각층(22)의 손실을 방지하기 위한 것으로, 피식각층(22) 및 후속 제1하드마스크패턴(24)과 선택비를 갖는 물질로 형성하는 것이 바람직하다. 식각정지막(23)은 질화막을 포함할 수 있다. 또한, 식각정지막(23)은 후속 공정에서 식각 정지역할을 수행하기 충분한 두께로 형성하며, 예컨대 20Å∼500Å의 두께로 형성할 수 있다.
이어서, 식각정지막(23)은 상에 제1하드마스크패턴(24)을 형성한다. 제1하드마스크패턴(24)은 후속 패턴 형성시 식각장벽으로 사용하기 위한 것이며, 패턴 간의 간격이 넓기 때문에 이를 형성하기 위한 감광막의 노광공정시 해상도의 한계에 부딪히지 않고 쉽게 형성할 수 있다. 제1하드마스크패턴(24)은 식각정지막(23)과 선택비를 갖는 물질로 형성하는 것이 바람직하며, 폴리실리콘(Poly Silicon)막으로 형성할 수 있다.
도 2b에 도시된 바와 같이, 제1하드마스크패턴(24)의 측벽에 스페이서패턴(25)을 형성한다. 스페이서패턴(25)은 제1하드마스크패턴(24)을 포함하는 전체구조의 단차를 따라 스페이서층을 형성한 후, 스페이서층을 식각하여 형성할 수 있다. 스페이서패턴(25)은 산화막을 포함하며, 산화막은 TEOS 산화막을 포함한다. 특히, TEOS 산화막은 LP-TEOS(Low Pressure TEOS)산화막을 포함한다.
스페이서패턴(25)이 산화막으로 형성되는 경우, 스페이서패턴(25)을 형성하기 위한 식각공정은 산화막 식각가스를 이용하여 진행하는 것이 바람직하며 특히, C4F8, CHF3, CH2F2 및 C4F6로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 둘 이상의 혼합가스에 산소가스를 첨가하여 진행하는 것이 바람직하다. 또한, 각각의 가스는 4sccm∼500sccm의 유량으로 첨가할 수 있으며, 스페이서패턴(25) 형성을 위한 식각공정은 10초∼100초 동안 진행하는 것이 바람직하다.
이에 따라, 산화막질인 스페이서패턴(25) 형성시 질화막인 식각정지막(23)에 의해 피식각층(22)의 손실이 방지된다.
도 2c에 도시된 바와 같이, 스페이서패턴(25)을 포함하는 전체구조 상에 제2하드마스크층(26)을 형성한다. 제2하드마스크층(26)은 후속 패턴 형성시 제1하드마스크패턴(24)과 함께 식각장벽 역할을 하기 위한 것으로, 제1하드마스크패턴(24)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제2하드마스크층(26)은 폴리실리콘막으로 형성하는 것이 바람직하다.
또한, 제2하드마스크층(26)은 스페이서패턴(25) 사이를 충분히 매립하도록 적어도 스페이서패턴(25)의 높이보다 두껍게 형성하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제2하드마스크층(26, 도 2c 참조)을 제1하드마스크패턴(24)과 동일한 높이로 식각 또는 연마하여 제2하드마스크패턴(26A)을 형성한다.
제2하드마스크패턴(26A)을 형성하기 위해, 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 진행하는 것이 바람직하다.
특히, 제1하드마스크패턴(24)과 동일한 높이를 갖는 제2하드마스크패턴(26A)을 형성하되, 제2하드마스크패턴(26A)이 수직 프로파일을 갖도록 형성한다. 즉, 스페이서패턴(25A)이 식각에 의해 탑 부분에 경사 프로파일을 갖는 경우, 경사 프로 파일과 동일한 평면상에 매립된 제2하드마스크패턴(26A)을 추가로 더 식각하여 수직 프로파일을 갖는 제2하드마스크패턴(26A)을 형성하는 것이다.
따라서, 제1 및 제2하드마스크패턴(24, 26A)과 스페이서패턴(25A)은 수직 프로파일을 갖는다.
제2하드마스크패턴(26A) 형성시, 스페이서패턴(25)이 제1하드마스크패턴(24)의 측벽에 형성되고, 스페이서패턴(25) 사이의 제1하드마스크패턴(24)이 노출되어 있으므로, 제2하드마스크패턴(26A)만 추가적으로 식각되거나, 제1 및 제2하드마스크패턴(24, 26A) 간에 단차가 발생하지 않는다. 따라서, 단차에 의한 인접 패턴 간의 임계치수 변동이 개선된다.
더욱이, 이러한 단차가 않으므로 도 2a에서 피식각층(22)을 추가로 더 식각하지 않아도 되며, 피식각층(22) 상에 식각정지막(23)을 형성하여 피식각층(22)의 손실을 방지한다.
도 2e에 도시된 바와 같이, 제1 및 제2하드마스크패턴(24, 26A) 사이의 스페이서패턴(25A, 도 2d 참조)을 제거한다. 스페이서패턴(25A)은 습식식각으로 제거할 수 있다. 스페이서패턴(25A)이 산화막인 경우, 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF로 진행하는 것이 바람직하다.
따라서, 스페이서패턴(25A)의 두께만큼 일정간격 이격된 제1 및 제2하드마스크패턴(24, 26A)이 잔류한다.
스페이서패턴(25A)을 제거하는 공정이 건식식각이 아닌 습식식각으로 제거되므로 공정단순화와 함께 하부층의 손실이 방지된다. 또한, 스페이서패턴(25A)과 동 일하게 산화막으로 형성된 피식각층(22) 상에 선택비를 갖는 식각정지막(23)을 형성함으로써, 스페이서패턴(25A) 제거시 피식각층(22)의 손실이 방지된다.
도 2f에 도시된 바와 같이, 제1 및 제2하드마스크패턴(24, 26A)을 식각장벽으로 식각정지막(23, 도 2e 참조) 및 피식각층(22, 도 2e 참조)을 식각하여 패턴(22A)을 형성한다.
도면부호 23A는 식각된 식각정지막을 나타낸다.
도 3a 내지 도 3i는 본 발명의 구체적인 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 피식각층(32)을 형성한다. 기판(31)은 DRAM공정 또는 비휘발성 메모리 소자공정에 적용되는 실리콘 기판일 수 있다. 피식각층(32)은 후속 SPT(Spacer Pattern Technology) 공정을 통한 패턴 대상층으로, 산화막으로 형성할 수 있다. 이때, 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막으로 포함하며 특히, PE-TEOS(Plasma Enhanced TEOS) 산화막을 포함한다.
이어서, 피식각층(32) 상에 식각정지막(33)을 형성한다. 식각정지막(33)은 피식각층(32)의 손실을 방지하기 위한 것으로, 피식각층(32) 및 후속 제1하드마스크패턴(34)과 선택비를 갖는 물질로 형성하는 것이 바람직하다. 식각정지막(33)은 질화막을 포함할 수 있다. 또한, 식각정지막(33)은 후속 공정에서 식각 정지역할을 수행하기 충분한 두께로 형성하며, 예컨대 20Å∼500Å의 두께로 형성할 수 있다.
이어서, 식각정지막(33)은 상에 제1하드마스크층(34)을 형성한다. 제1하드마스크층(34)은 후속 패턴 형성시 식각장벽으로 사용하기 위한 것이다. 따라서, 제1하드마스크층(34)은 피식각층(32) 및 식각정지막(33)과 선택비를 갖는 물질로 형성하는 것이 바람직하며, 폴리실리콘막으로 형성할 수 있다.
이어서, 제1하드마스크층(34) 상에 제2하드마스크층(35)을 형성한다. 제2하드마스크층(35)은 제1하드마스크층(34)을 식각하기 위한 것으로, 제1하드마스크층(34)과 선택비를 갖는 물질로 형성하는 것이 바람직하다. 제2하드마스크층(35)은 카본계 물질로 형성하며, 카본계 물질은 비정질카본을 포함함다.
이어서, 제2하드마스크층(35) 상에 실리콘산화질화막(36, SiON) 및 반사방지막(37)을 형성한다. 실리콘산화질화막(36)은 제2하드마스크층(35)을 식각하기 위한 식각장벽 역할 및 후속 감광막 패턴(38) 형성시 반사방지막(37)과 함께 반사방지 역할을 하기 위한 것이다. 반사방지막(37)은 감광막 패턴(38) 형성시 반사방지 역할을 하기 위한 것이다.
이어서, 반사방지막(37) 상에 감광막 패턴(38)을 형성한다. 감광막 패턴(38)은 1차적인 하드마스크패턴을 형성하기 위한 것이며, 따라서 패턴 간의 간격이 넓기 때문에 노광공정시 해상도의 한계에 부딪히지 않고 쉽게 형성할 수 있다.
도 3b에 도시된 바와 같이, 감광막 패턴(38, 도 3a 참조)을 식각장벽으로 반사방지막(37, 도 3a 참조) 및 실리콘산화질화막(36A)을 식각한다.
이어서, 식각된 실리콘산화질화막(36A)을 식각장벽으로 제2하드마스크층(35)을 식각하여 제2하드마스크패턴(35A)을 형성한다.
도 3c에 도시된 바와 같이, 제2하드마스크패턴(35A, 도 3b 참조)을 식각장벽으로 제1하드마스크층(34, 도 3b 참조)을 식각하여 제1하드마스크패턴(34A)을 형성한다.
제1하드마스크패턴(34A)의 형성이 완료된 후, 제2하드마스크패턴(35A)을 제거하는데, 제2하드마스크패턴(35A)이 비정질카본인 경우, 산소 스트립공정으로 쉽게 제거할 수 있다.
도 3d에 도시된 바와 같이, 제1하드마스크패턴(34A)을 포함하는 전체구조의 단차를 따라 스페이서층(39)을 형성한다. 스페이서층(39)은 산화막을 포함하며, 산화막은 TEOS 산화막을 포함한다. 또한, TEOS 산화막은 LP-TEOS(Low Pressure TEOS)산화막을 포함한다.
도 3e에 도시된 바와 같이, 스페이서층(39, 도 3d 참조)을 식각하여 제1하드마스크패턴(34)의 측벽에 스페이서패턴(39A)을 형성한다.
스페이서층(39)이 산화막으로 형성되는 경우, 스페이서패턴(39A)을 형성하기 위한 식각공정은 산화막 식각가스를 이용하여 진행하는 것이 바람직하며 특히, C4F8, CHF3, CH2F2 및 C4F6로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 둘 이상의 혼합가스에 산소가스를 첨가하여 진행하는 것이 바람직하다. 또한, 각각의 가스는 4sccm∼500sccm의 유량으로 첨가할 수 있으며, 스페이서패턴(39A) 형성을 위한 식각공정은 10초∼100초 동안 진행하는 것이 바람직하다.
이에 따라, 산화막질인 스페이서패턴(39A) 형성시 질화막인 식각정지막(33)에 의해 피식각층(32)의 손실이 방지된다.
도 3f에 도시된 바와 같이, 스페이서패턴(39A)을 포함하는 전체구조 상에 제3하드마스크층(40)을 형성한다. 제3하드마스크층(40)은 후속 패턴 형성시 제1하드마스크패턴(34A)과 함께 식각장벽 역할을 하기 위한 것으로, 제1하드마스크패턴(34A)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제3하드마스크층(40)은 폴리실리콘막으로 형성하는 것이 바람직하다.
또한, 제2하드마스크층(40)은 스페이서패턴(39A) 사이를 충분히 매립하도록 적어도 스페이서패턴(39A)의 높이보다 두껍게 형성하는 것이 바람직하다.
도 3g에 도시된 바와 같이, 제3하드마스크층(40, 도 3f 참조)을 제1하드마스크패턴(34A)과 동일한 높이로 식각 또는 연마하여 제3하드마스크패턴(40A)을 형성한다.
제3하드마스크패턴(40A)을 형성하기 위해, 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 진행하는 것이 바람직하다.
특히, 제1하드마스크패턴(34A)과 동일한 높이를 갖는 제3하드마스크패턴(40A)을 형성하되, 제3하드마스크패턴(40A)이 수직 프로파일을 갖도록 형성한다. 즉, 스페이서패턴(39A)이 식각에 의해 탑 부분에 경사 프로파일을 갖는 경우, 경사 프로파일과 동일한 평면상에 매립된 제3하드마스크패턴(40A)을 추가로 더 식각하여 수직 프로파일을 갖는 제3하드마스크패턴(40A)을 형성하는 것이다.
따라서, 제1 및 제3하드마스크패턴(34A, 40A)과 스페이서패턴(39A)은 수직 프로파일을 갖는다.
제3하드마스크패턴(40A) 형성시, 스페이서패턴(39A)이 제1하드마스크패턴(34A)의 측벽에 형성되고, 스페이서패턴(39A) 사이의 제1하드마스크패턴(34A)이 노출되어 있으므로, 제3하드마스크패턴(40A)만 추가적으로 식각되거나, 제1 및 제3하드마스크패턴(34A, 40A) 간에 단차가 발생하지 않는다. 따라서, 단차에 의한 인접 패턴 간의 임계치수 변동이 개선된다.
더욱이, 이러한 단차가 않으므로 도 3c에서 피식각층(32)을 추가로 더 식각하지 않아도 되며, 피식각층(32) 상에 식각정지막(33)을 형성하여 피식각층(32)의 손실을 방지한다.
도 3h에 도시된 바와 같이, 제1 및 제3하드마스크패턴(34A, 40A) 사이의 스페이서패턴(39A, 도 3g 참조)을 제거한다. 스페이서패턴(39A)은 습식식각으로 제거할 수 있다. 스페이서패턴(39A)이 산화막인 경우, 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF로 진행하는 것이 바람직하다.
따라서, 스페이서패턴(39A)의 두께만큼 일정간격 이격된 제1 및 제3하드마스크패턴(34A, 40A)이 잔류한다.
스페이서패턴(39A)을 제거하는 공정이 건식식각이 아닌 습식식각으로 제거되므로 하부층의 손실이 방지된다. 또한, 스페이서패턴(39A)과 동일하게 산화막으로 형성된 피식각층(32) 상에 선택비를 갖는 식각정지막(33)을 형성함으로써, 스페이서패턴(39A) 제거시 피식각층(32)의 손실이 방지된다.
도 3i에 도시된 바와 같이, 제1 및 제3하드마스크패턴(34A, 40A)을 식각장벽으로 식각정지막(33, 도 3h 참조) 및 피식각층(32, 도 3h 참조)을 식각하여 패 턴(32A)을 형성한다.
도면부호 33A는 식각된 식각정지막을 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3i는 본 발명의 구체적인 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 피식각층
23 : 식각정지막 24 : 제1하드마스크패턴
25 : 스페이서패턴 26 : 제2하드마스크층

Claims (25)

  1. 피식각층 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1하드마스크패턴을 형성하는 단계;
    상기 제1하드마스크패턴의 측벽에 스페이서패턴을 형성하는 단계;
    상기 스페이서패턴을 포함하는 전체구조 상에 제2하드마스크층을 형성하는 단계;
    상기 제2하드마스크층을 상기 제1하드마스크패턴의 높이로 식각하여 제2하드마스크패턴을 형성하는 단계;
    상기 스페이서패턴을 제거하는 단계; 및
    상기 제1 및 제2하드마스크패턴을 식각장벽으로 상기 식각정지막 및 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하고,
    상기 스페이서패턴을 형성하는 단계는,
    상기 제1하드마스크패턴을 포함하는 전체구조의 단차를 따라 스페이서층을 형성하는 단계; 및
    상기 스페이서층을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2하드마스크패턴은 동일한 물질로 형성하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 제1 및 제2하드마스크패턴은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 식각정지막은 상기 제1하드마스크패턴과 선택비를 갖는 물질로 형성하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 식각정지막은 질화막으로 형성하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서패턴은 산화막을 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막으로 포함하는 반 도체 장치 제조 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 스페이서층을 식각하는 단계는,
    C4F8, CHF3, CH2F2 및 C4F6로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 둘 이상의 혼합가스에 산소가스를 첨가하여 진행하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 제2하드마스크패턴을 형성하는 단계는,
    에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 반도체 장치 제조 방법.
  11. 제6항에 있어서,
    상기 스페이서패턴을 제거하는 단계는,
    습식식각으로 진행하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 진행하는 반도체 장치 제조 방법.
  13. 피식각층 상에 식각정지막 및 제1하드마스크층을 형성하는 단계;
    상기 제1하드마스크층 상에 제2하드마스크패턴을 형성하는 단계;
    상기 제2하드마스크패턴을 식각장벽으로 상기 제1하드마스크층을 식각하여 제1하드마스크패턴을 형성하는 단계;
    식각된 상기 제1하드마스크패턴을 포함하는 전체구조의 단차를 따라 스페이서층을 형성하는 단계;
    상기 스페이서층을 식각하여 상기 제1하드마스크패턴의 측벽에 스페이서패턴을 형성하는 단계;
    상기 스페이서패턴을 포함하는 전체구조 상에 제3하드마스크층을 형성하는 단계;
    상기 제3하드마스크층을 상기 제1하드마스크패턴의 높이로 식각하여 제3하드마스크패턴을 형성하는 단계;
    상기 스페이서패턴을 제거하는 단계; 및
    상기 제1하드마스크패턴 및 제3하드마스크패턴을 식각장벽으로 상기 식각정지막 및 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하고,
    상기 스페이서층은 산화막을 포함하며,
    상기 스페이서패턴을 제거하는 단계는, 습식식각으로 진행하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 제1 및 제3하드마스크패턴은 동일한 물질로 형성하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1 및 제3하드마스크패턴은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  16. 제14항에 있어서,
    상기 식각정지막은 상기 제1하드마스크패턴과 선택비를 갖는 물질로 형성하는 반도체 장치 제조 방법.
  17. 제14항에 있어서,
    상기 식각정지막은 질화막으로 형성하는 반도체 장치 제조 방법.
  18. 제14항에 있어서,
    상기 제2하드마스크패턴은 상기 제1하드마스크패턴과 선택비를 갖는 물질로 형성하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 제2하드마스크패턴은 비정질카본을 포함하는 반도체 장치 제조 방법.
  20. 삭제
  21. 제13항에 있어서,
    상기 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막으로 포함하는 반도체 장치 제조 방법.
  22. 제13항에 있어서,
    상기 스페이서패턴을 형성하는 단계는,
    C4F8, CHF3, CH2F2 및 C4F6로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 둘 이상의 혼합가스에 산소가스를 첨가하여 진행하는 반도체 장치 제조 방법.
  23. 제13항에 있어서,
    상기 제3하드마스크패턴을 형성하는 단계는,
    에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 반도체 장치 제조 방법.
  24. 삭제
  25. 제13항에 있어서,
    상기 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 진행하는 반도체 장치 제조 방법.
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