KR100993959B1 - Digital Phase Locked Loop Suitable for Low Temperature Poly-Silicon Process - Google Patents

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KR100993959B1 KR1020070131088A KR20070131088A KR100993959B1 KR 100993959 B1 KR100993959 B1 KR 100993959B1 KR 1020070131088 A KR1020070131088 A KR 1020070131088A KR 20070131088 A KR20070131088 A KR 20070131088A KR 100993959 B1 KR100993959 B1 KR 100993959B1
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Abstract

기준클록과 출력클록을 입력받아 기준클록과 출력클록의 위상차를 검출하여 디지털 위상차 신호를 생성하는 시간-디지털 변환부, 디지털 위상차 신호를 입력받고, 디지털 위상차 신호를 이용하여 발진 제어값을 생성하는 발진 제어부 및 발진 제어값을 입력받고, 발진 제어값에 대응하여 발진 주파수가 변경되어 상기 출력클록을 생성하는 디지털 제어 발진부를 포함하여 디지털 위상고정루프을 구성한다. 따라서, 저온 폴리 실리콘 공정을 필요로 하는 시스템 온 글래스 기판, 특히 유기 발광 디스플레이 및 액정 디스플레이 등에 이용가능한 시스템 온 글래스 기판 상에 집적될 수 있어, 공정의 단순화, 통합화를 추구하는 경박단소형의 대면적 디스플레이 장치들에 적용될 수 있다.A time-digital converter that receives the reference clock and the output clock and detects the phase difference between the reference clock and the output clock to generate a digital phase difference signal, and receives the digital phase difference signal, and generates an oscillation control value using the digital phase difference signal. The digital phase locked loop is configured to include a controller and a digitally controlled oscillator that receives the oscillation control value and changes the oscillation frequency in response to the oscillation control value to generate the output clock. Therefore, it can be integrated on a system on glass substrate that requires a low temperature polysilicon process, especially a system on glass substrate usable for organic light emitting displays and liquid crystal displays, so that a large and small size, small and light, which seeks to simplify and integrate the process. It can be applied to display devices.

디지털 위상고정루프, DPLL, 저온폴리실리콘, LTPS Digital Phase Locked Loops, DPLLs, Low Temperature Polysilicon, LTPS

Description

저온 폴리-실리콘 공정에 적합한 디지털 위상 고정 루프{Digital Phase Locked Loop Suitable for Low Temperature Poly-Silicon Process} Digital Phase Locked Loop Suitable for Low Temperature Poly-Silicon Process}

본 발명은 디지털 위상고정루프(DPLL: Digital Phase Locked Loop)에 관한 것으로, 더욱 상세하게는 유기 발광 디스플레이 또는 플렉서블(flexible) 디스플레이 등에 적용될 수 있는 저온 폴리 실리콘 공정에 적합한 디지털 위상고정루프에 관한 것이다.The present invention relates to a digital phase locked loop (DPLL), and more particularly, to a digital phase locked loop suitable for a low temperature polysilicon process which can be applied to an organic light emitting display or a flexible display.

시스템 온 글래스(SOG: System On Glass) 기술은 실리콘 웨이퍼 기판이 아닌 유리 기판 위에 반도체 소자를 집적하는 기술이며, 예컨대 액정 디스플레이(LCD: Liquid Crystal Display) 패널이나 유기 발광 디스플레이(OLED: Organic Light Emitting Display) 패널 등에 이용되는 유리 기판에 관련 회로를 모두 집적하여 내장하는 기술이다. 이를 통하여 디스플레이 시스템을 간단한 공정으로 저렴하게 제작할 수 있는 장점을 가질 수 있으므로 많이 이용되고 있다. 특히, LCD, OLED 등의 경박단소형의 대면적 디스플레이 장치들의 경우에는 공정의 단순화, 통합화를 추구하기 위하여 유리기판상에 다양한 회로들을 구성하는 것이 무엇보다 필요하다.System on glass (SOG) technology is a technology for integrating semiconductor devices on a glass substrate rather than a silicon wafer substrate. For example, a liquid crystal display (LCD) panel or an organic light emitting display (OLED) ) A technology in which all related circuits are integrated into a glass substrate used for a panel or the like. This has been used a lot because it can have an advantage that can be produced inexpensively by a simple process. In particular, in the case of large-sized, light and small display devices such as LCDs and OLEDs, it is necessary to construct various circuits on glass substrates in order to simplify and integrate processes.

또한, 최근에 있어서는 저온 폴리 실리콘(LTPS: Low Temperature Poly- Silicon)을 이용하여 소자를 구성하는 방향의 연구 및 응용들이 활발해지고 있다. 저온 폴리 실리콘은 1000도에 가까운 고열을 가하여야 하는 고온 폴리 실리콘(HTPS: High Temperature Poly-Silicon)과 구분하기 위해서 붙여진 명칭으로 특히 유기 발광 디스플레이와 같이 고온 공정에 부적합한 유기 물질들이 공정 상에 포함되어지는 경우에 이용되어 진다. 한편, 이러한 시스템 온 글래스 기술에 있어서, 클록(clock)을 이용하는 회로가 포함될 경우에는 거의 필수적으로 포함되어져야 하는 구성요소가 위상 고정 루프(PLL: Phase Locked Loop)이다. 위상 고정 루프는 입력된 클록과 동기된 클록을 생성해내는 장치로서, 필요한 목표 주파수에서 흔들림이 없게 클록을 안정시키는 역할과 주파수 체배(frequency multiplication) 등의 주파수 가변 역할을 수행하는 유선 통신 기기, 무선 통신 기기, 기록 매체의 재생/기록 장치, 디스플레이 장치 등 클록을 이용하는 회로가 포함된 장치에 사용되는 필수적인 부품이다. In addition, in recent years, research and applications in the direction of configuring devices using low temperature poly-silicon (LTPS) have been actively conducted. Low-temperature polysilicon is named to distinguish it from high temperature poly-silicon (HTPS), which must apply high temperature close to 1000 degrees. In particular, low temperature polysilicon contains organic materials that are not suitable for high temperature processes such as organic light emitting displays. It is used to lose. On the other hand, in such a system-on-glass technology, when a circuit using a clock is included, a component that should almost be included is a phase locked loop (PLL). A phase locked loop is a device that generates a clock synchronized with an input clock. It is a wired communication device or a wireless communication device that plays a role of stabilizing a clock without shaking at a desired target frequency and performing frequency varying functions such as frequency multiplication. It is an essential component used in a device including a circuit using a clock such as a communication device, a reproduction / recording device of a recording medium, a display device, and the like.

도 1은 종래 기술에 따른 위상 고정 루프의 구성예를 도시한 블록도이다.1 is a block diagram showing a configuration example of a phase locked loop according to the prior art.

도 1을 참조하면, 종래 기술에 따른 위상 고정 루프 중에서 차지 펌프 위상 고정 루프(CPPLL: Charge Pump Phase Locked Loop; 100)의 구성을 예시한 것이다. Referring to FIG. 1, a configuration of a charge pump phase locked loop (CPPLL) 100 among the phase locked loops according to the related art is illustrated.

차지 펌프 위상 고정 루프(100)는 위상-주파수 검출기(Phase-Frequency Detector; 110), 차지 펌프(Charge Pump; 120), 루프 필터(Loop Filter; 130) 및 전압 제어 발진기(VCO:Voltage Controlled Oscillator; 140)를 포함하여 구성된다. 한편, 주파수 체배의 기능을 수행하기 위해서는 분주기(divider)가 루프 내에 포함되나 이에 대한 설명은 생략된다. The charge pump phase locked loop 100 may include a phase-frequency detector 110, a charge pump 120, a loop filter 130, and a voltage controlled oscillator (VCO); 140). In order to perform the function of frequency multiplication, a divider is included in the loop, but a description thereof is omitted.

위상-주파수 검출기(110)는 기준클록(ref_clk)과 전압 제어 발진기(140)로부터 출력된 출력클록(vco_clk)을 입력받고 그 위상을 비교하여 업 신호(UP)와 다운 신호(DN)를 출력한다. 기준클록(ref_clk)의 위상이 출력클록(vco_clk)의 위상보다 앞설 경우에는 업 신호(UP)가 활성화되고, 다운 신호(DN)가 비활성화된다. 반대의 경우에는 다운 신호(DN)가 활성화되고, 업 신호(UP)가 비활성화된다. The phase-frequency detector 110 receives the output clock vco_clk output from the reference clock ref_clk and the voltage controlled oscillator 140, compares the phases, and outputs an up signal UP and a down signal DN. . When the phase of the reference clock ref_clk is earlier than the phase of the output clock vco_clk, the up signal UP is activated and the down signal DN is deactivated. In the opposite case, the down signal DN is activated and the up signal UP is deactivated.

차지 펌프(120)는 위상-주파수 검출기(110)가 출력하는 업 신호(UP)가 활성화된 상태에서는 전류를 적어도 하나의 커패시터로 구성된 루프 필터(loop filter; 130)로 출력하는 역할을 하고, 위상-주파수 검출기(110)가 출력하는 다운 신호(DN)가 활성화된 상태에서는 전류를 루프 필터(130)로부터 끌어오는 역할을 한다. 따라서 루프 필터(130)의 출력 전압은 위상-주파수 검출기(110)에서 업 신호(UP)가 출력된 경우에는 증가하고, 위상-주파수 검출기(110)에서 다운 신호(DN)가 출력된 경우에는 감소한다. The charge pump 120 outputs a current to a loop filter 130 composed of at least one capacitor in a state where the up signal UP output from the phase-frequency detector 110 is activated, and performs a phase In the state where the down signal DN output by the frequency detector 110 is activated, the current is drawn from the loop filter 130. Therefore, the output voltage of the loop filter 130 increases when the up signal UP is output from the phase-frequency detector 110 and decreases when the down signal DN is output from the phase-frequency detector 110. do.

루프 필터(130)의 출력 전압은 전압 제어 발진기(VCO; Voltage Controlled Oscillator; 140)에 입력되어 출력클록(vco_clk)의 주파수를 제어하게 된다. The output voltage of the loop filter 130 is input to a voltage controlled oscillator (VCO) 140 to control the frequency of the output clock vco_clk.

그러나, 상술된 시스템 온 글래스 기술에 의하여 예컨대 유리기판 위에 저온 폴리 실리콘 기술을 이용하여 위상 고정 루프를 구성할 경우에는, 저온 폴리 실리콘의 특성상 그레인 바운더리(grain boundary)가 커서 구현된 트랜지스터 소자들 간의 미스매치(mismatch)가 발생되는 경향이 커진다. 즉, 소자의 균일성을 유지하기가 어려워지고, 각 소자의 특성 제어가 힘들어지므로 정확한 동작을 유지하기가 어렵다는 문제점이 있다. 즉, 도 1을 통하여 설명된 것과 같은 종래의 아날로그 방 식 위상 고정 루프를 저온 폴리 실리콘 박막 트랜지스터 공정으로 구현하기 위해서는 먼저 트랜지스터 간의 큰 미스매치의 영향을 고려하여야 한다. 위상-주파수 검출기의 경우에는 대부분 디지털 논리게이트로 구현되기 때문에 각각의 트랜지스터의 미스매치에 대한 영향을 거의 받지 않게 되지만, 차지 펌프(120)의 경우에는 구성 트랜지스터의 미스매치에 의하여 루프필터로부터 끌어오는 전류와 루프필터로 출력하는 전류가 달라지기 때문에 기준클록과 출력클록 사이에 위상차가 없을 때에도 차지 펌프의 출력이 변하게 되는 결점을 가진다. 따라서, 저온 폴리 실리콘 공정을 이용하여 시스템 온 글래스 기판을 제작하는 경우에 있어서는 상술된 트랜지스터의 미스매치에 영향을 받지 않는 디지털 위상 고정 루프의 설계가 절실하다.However, when the phase-locked loop is formed by using the low temperature polysilicon technology on the glass substrate by the above-described system on glass technology, the grain boundary is large due to the characteristics of the low temperature polysilicon, and thus the miss between transistor elements implemented. There is a greater tendency for mismatches to occur. That is, it is difficult to maintain the uniformity of the device, it is difficult to control the characteristics of each device has a problem that it is difficult to maintain the correct operation. That is, in order to implement a conventional analog phase locked loop as described with reference to FIG. 1 in a low temperature polysilicon thin film transistor process, the influence of large mismatch between transistors should be considered first. Since most of the phase-frequency detectors are implemented with digital logic gates, they are hardly influenced by the mismatches of the respective transistors. In the case of the charge pump 120, the mismatches of the component transistors are drawn from the loop filter. Since the current output to the loop filter is different, the output of the charge pump changes even when there is no phase difference between the reference clock and the output clock. Therefore, when fabricating a system on glass substrate using a low temperature polysilicon process, the design of the digital phase locked loop which is not affected by the mismatch of the transistor described above is urgently needed.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 저온 폴리 실리콘 공정을 이용한 시스템 온 글래스 기판 상에서 구현 가능하며, 저온 폴리 실리콘으로 제작될 경우의 트랜지스터들의 미스매치에 영향을 받지 않는 디지털 위상 고정 루프를 제공하는데 있다.An object of the present invention for solving the above problems can be implemented on a system on glass substrate using a low temperature polysilicon process, a digital phase locked loop that is not affected by the mismatch of transistors when made of low temperature polysilicon. To provide.

상술한 목적을 해결하기 위해 본 발명은, 기준클록과 출력클록을 입력받아 상기 기준클록과 상기 출력클록의 위상차를 검출하여 디지털 위상차 신호를 생성하는 시간-디지털 변환부, 상기 디지털 위상차 신호를 입력받고, 상기 디지털 위상차 신호를 이용하여 발진 제어값을 생성하는 발진 제어부 및 상기 발진 제어값을 입력받고, 상기 발진 제어값에 대응하여 발진 주파수가 변경되어 상기 출력클록을 생성하는 디지털 제어 발진부를 포함한 것을 특징으로 하는 디지털 위상고정루프를 제공한다.In order to solve the above object, the present invention, a time-to-digital conversion unit for receiving a reference clock and the output clock to detect the phase difference between the reference clock and the output clock to generate a digital phase difference signal, the digital phase difference signal is received And an oscillation control unit for generating an oscillation control value using the digital phase difference signal, and a digital control oscillation unit for receiving the oscillation control value and generating an output clock by changing an oscillation frequency corresponding to the oscillation control value. A digital phase locked loop is provided.

여기에서, 상기 디지털 위상 고정 루프는 저온 폴리 실리콘 공정에 의하여 제작될 수 있다.Here, the digital phase locked loop may be manufactured by a low temperature polysilicon process.

여기에서, 상기 시간-디지털 변환부가 생성하는 상기 디지털 위상차 신호는 상기 기준클록과 상기 출력클록간의 상대적인 위상의 빠르고 늦음을 지정하는 업/다운 신호 및 상기 기준클록과 상기 출력클록간의 위상차를 지정하는 위상차 신호를 포함할 수 있다.Here, the digital phase difference signal generated by the time-to-digital converter is an up / down signal for designating a fast and late phase of a relative phase between the reference clock and the output clock and a phase difference for designating a phase difference between the reference clock and the output clock. It may include a signal.

여기에서, 상기 시간-디지털 변환부는 상기 출력클록을 입력받고 상기 출력클록을 순차적으로 딜레이시켜 N개의 딜레이 출력클록을 생성하는 다운 딜레이 라인, 상기 기준클록을 입력받고 상기 기준클록을 순차적으로 딜레이시켜 N개의 딜레이 기준클록을 생성하는 업 딜레이 라인, 상기 기준클록이 각각의 입력 단자로 입력되고, 상기 N개의 딜레이 기준클록이 각각의 클록 단자로 입력되어 N개의 업신호를 생성하는 N개의 업신호 출력 플립-플롭들을 포함하는 업 신호 출력부, 상기 출력클록이 각각의 입력단자로 입력되고, 상기 N개의 딜레이 출력클록이 각각의 클록 단자로 입력되어 N개의 다운신호를 생성하는 N개의 다운신호 출력 플립-플롭들을 포함하는 다운 신호 출력부 및 상기 N개의 업 신호와 상기 N개의 다운 신호를 서로 대응시켜 NAND 연산하여 N개의 아웃신호를 생성하는 아웃 신호 출력부를 포함하여 구성되며, 상기 위상차 신호는 상기 아웃 신호를 카운트하여 생성될 수 있다.Here, the time-digital conversion unit receives the output clock and sequentially delays the output clock to generate N delay output clocks, and receives the reference clock and sequentially receives the reference clock to delay the N. An up delay line for generating three delay reference clocks, the reference clock being input to each input terminal, and the N delay reference clocks being input to each clock terminal to generate N up signal output flips An up-signal output including flops, the output clock being input to each input terminal and the N delay output clocks to each clock terminal generating N down signal output flips; A down signal output unit including flops and the N up signals and the N down signals correspond to each other to perform a NAND operation. Is configured to include a signal output Out of generating the N-out signal, the phase difference signal may be generated by counting the out signal.

여기에서, 상기 다운 딜레이 라인과 상기 업 딜레이 라인은 각각 N-1 개의 실질적으로 동일한 지연값을 가지는 딜레이 셀들이 직렬연결되어 구성될 수 있다.Here, the down delay line and the up delay line may be configured by delay cells having N-1 substantially identical delay values connected in series.

여기에서, 상기 디지털 제어 발진부는 복수 개의 딜레이 셀들이 직렬 연결되어 상기 출력클록을 생성하는 링 타입 발진부 및 상기 발진 제어값에 의해 상기 링 타입 발진부에 공급되는 전류량을 제어하여 상기 출력클록의 주파수를 변화시키는 발진 주파수 제어부를 포함하여 구성될 수 있다.Here, the digitally controlled oscillator changes the frequency of the output clock by controlling the amount of current supplied to the ring-type oscillator by the ring-type oscillator and the oscillation control value, in which a plurality of delay cells are connected in series to generate the output clock. It may be configured to include an oscillation frequency control unit.

이때, 상기 발진 주파수 제어부는, 상기 발진 제어값을 구성하는 각 비트에 의하여 상기 링 타입 발진부에 포함된 인버터들에 병렬 연결 여부가 결정되는 트라이스테이트 인버터들을 포함하여 구성될 수 있다.In this case, the oscillation frequency control unit may include tristate inverters that determine whether or not a parallel connection is made to the inverters included in the ring type oscillation unit by each bit constituting the oscillation control value.

본 발명에 따른 디지털 위상고정루프를 이용할 경우에는, 위상 고정 루프의 동작을 전체적으로 디지털 방식으로 제어함으로써, 시스템 온 글래스 기판 상에 저온 폴리 실리콘 공정을 이용하여 회로를 구현할 경우에도 저온 폴리실리콘의 특성에 의한 트랜지스터 소자들 간의 미스매치와는 무관하게 신뢰성 있는 위상 고정 루프를 구현하는 것이 가능해진다.In the case of using the digital phase locked loop according to the present invention, by controlling the operation of the phase locked loop as a whole digitally, even when implementing a circuit using a low temperature polysilicon process on a system on glass substrate, This makes it possible to implement a reliable phase locked loop regardless of mismatch between transistor elements.

특히, 본 발명에 따른 디지털 위상 고정 루프는 저온 폴리 실리콘 공정을 필요로 하는 시스템 온 글래스 기판, 특히 유기 발광 디스플레이나 액정 디스플레이 용의 시스템 온 글래스 기판 상에 집적될 수 있어, 공정의 단순화, 통합화를 추구하는 경박단소형의 대면적 디스플레이 장치들에 이용될 수 있다. 또한, 나아가서는 저온 공정을 요하는 플렉서블 디스플레이에도 적용이 가능하다.In particular, the digital phase locked loop according to the invention can be integrated on a system on glass substrate which requires a low temperature polysilicon process, in particular on a system on glass substrate for an organic light emitting display or a liquid crystal display, thereby simplifying and integrating the process. It can be used for light and small size large area display devices to be sought. In addition, the present invention can be applied to a flexible display requiring a low temperature process.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 디지털 위상고정루프의 일 실시예를 도시한 블록도이다.2 is a block diagram showing an embodiment of a digital phase locked loop according to the present invention.

도 2를 참조하면, 본 발명에 따른 디지털 위상고정루프(200)는 시간-디지털 변환부(210), 발진 제어부(220) 및 디지털 제어 발진부(230)를 포함하여 구성될 수 있다.2, the digital phase locked loop 200 according to the present invention may include a time-digital converter 210, an oscillation controller 220, and a digitally controlled oscillator 230.

또한, 본 발명에 따른 디지털 위상고정루프(200)는 저온 공정을 필요로 하는 시스템 온 글래스 기판에 대한 적용이 용이하도록 저온 폴리콘 실리콘 공정에 의하여 제작되는 것이 바람직하다. 전체적으로 디지털화된 동작을 수행하는 전-디지털(all-digital) 위상 고정 루프로서 저온 폴리콘 실리콘 공정에 제작된 트랜지스터 소자들 간의 미스매치에도 영향을 받지 않는 특성을 가지기 때문이다.In addition, the digital phase locked loop 200 according to the present invention is preferably manufactured by a low temperature polycon silicon process to facilitate the application to a system on glass substrate that requires a low temperature process. This is because it is an all-digital phase locked loop that performs an overall digitized operation and is not affected by mismatch between transistor devices fabricated in low temperature polycon silicon process.

시간-디지털 변환부(TDC: Time to Digital Converter; 210)는 기준클록(ref_clk)과 출력클록(dco_clk)을 입력받고 상기 기준클록(ref_clk)과 상기 출력클록(dco_clk)의 위상차를 검출하여 디지털 위상차 신호를 생성하는 구성요소이다.The time-to-digital converter 210 receives a reference clock ref_clk and an output clock dco_clk, detects a phase difference between the reference clock ref_clk and the output clock dco_clk, and detects a digital phase difference. A component that generates a signal.

시간-디지털 변환부(210)가 출력하는 디지털 위상차 신호는 기준클록(ref_clk)과 출력클록(dco_clk) 간의 상대적인 위상의 빠르고 늦음을 지정하는 업/다운 신호(UPDNS), 기준클록(ref_clk)과 상기 출력클록(dco_clk)간의 위상차(phase difference)를 지정하는 위상차 신호(PDS)를 포함하여 구성될 수 있다. The digital phase difference signal output from the time-to-digital converter 210 is an up / down signal (UPDNS), a reference clock (ref_clk), which specifies a fast and late phase of a relative phase between the reference clock ref_clk and the output clock dco_clk. And a phase difference signal PDS that specifies a phase difference between the output clocks dco_clk.

즉, 업/다운 신호(UPDNS)는 기준클록(ref_clk)과 출력클록(dco_clk)중 어느 클록이 빠른지를 지정하는 적어도 1비트의 디지털 신호일 수 있으며, 위상차 신호(PDS)는 기준클록(ref_clk)과 출력클록(dco_clk)의 위상차 크기를 지정하는 수 비트의 디지털 신호로 구성될 수 있다.That is, the up / down signal UPDNS may be at least one bit of a digital signal that designates which clock is faster among the reference clock ref_clk and the output clock dco_clk, and the phase difference signal PDS is equal to the reference clock ref_clk. It may consist of a digital signal of several bits that specifies the magnitude of the phase difference of the output clock dco_clk.

도 3은 본 발명에 따른 디지털 위상 고정 루프에 적용 가능한 시간-디지털 변환부의 구성예를 도시한 블록도이다.3 is a block diagram showing an example of the configuration of a time-to-digital converter applicable to a digital phase locked loop according to the present invention.

상술한 디지털 위상차 신호 중에서 위상차 신호(PDS)를 생성하기 위하여, 시간-디지털 변환부(210)는 업 딜레이 라인(211), 다운 딜레이 라인(212), 업 신호 출력부(213), 다운 신호 출력부(214), 아웃 신호 출력부(215) 및 디지털 인터그레이터(digital integrator; 216)를 포함하여 구성될 수 있다. 또한, 상술한 디지털 위상차 신호 중에서 업/다운 신호(UPDNS)를 생성하기 위하여 시간-디지털 변환부(210)는 업/다운 신호 출력 로직(217)을 포함하여 구성될 수 있다.In order to generate the phase difference signal PDS among the above-described digital phase difference signals, the time-digital conversion unit 210 outputs an up delay line 211, a down delay line 212, an up signal output unit 213, and a down signal output. The unit 214 may include an out signal output unit 215 and a digital integrator 216. In addition, the time-digital converter 210 may include an up / down signal output logic 217 to generate the up / down signal UPDNS among the above-described digital phase difference signals.

딜레이 라인(delay-line)들은 동일한 딜레이 값을 가지는 딜레이 셀(delay cell)들을 직렬로 배열한 구성요소로서 클록을 입력받아 직렬로 배열된 딜레이 셀들의 각 노드들에서 순차적으로 지연된 클록을 출력하게 된다. 즉, 업 딜레이 라인(211)은 출력클록(dco_clk)을 입력받고 상기 출력클록(dco_clk)을 순차적으로 지연시켜 N개의 딜레이드 출력클록(delayed_dco_clk_1 내지 delayed_dco_clk_N)을 생성하게 되며, 다운 딜레이 라인(212)은 기준클록(ref_clk)을 입력받고 상기 기준클록(ref_clk)을 순차적으로 지연시켜 N개의 딜레이드 기준클록(delayed_ref_clk_1 내지 delayed_ref_clk_N)을 생성하게 된다.Delay lines are components that are arranged in series of delay cells having the same delay value, and receive a clock to sequentially output delayed clocks at each node of the delay cells arranged in series. . That is, the up delay line 211 receives the output clock dco_clk and sequentially delays the output clock dco_clk to generate N delayed output clocks delayed_dco_clk_1 to delayed_dco_clk_N, and the down delay line 212. N receives the reference clock ref_clk and sequentially delays the reference clock ref_clk to generate N delayed reference clocks delayed_ref_clk_1 to delayed_ref_clk_N.

N개의 딜레이드 출력클록 및 딜레이드 기준클록을 생성하기 위해서 각 딜레이 라인은 N-1개의 딜레이 셀들(211-1 내지 211-(N-1) 및 212-1 내지 211-(N-1))로 구성된다. 업 딜레이 라인(211)과 다운 딜레이 라인(212)으로부터 출력되는 N개의 딜레이드 출력클록 및 N개의 딜레이드 기준클록은 기준클록 및 출력클록과 함께 업 신호 출력부(213) 및 다운 신호 출력부(214)로 입력되어 업 신호(UP_1 내지 UP_N) 및 다운 신호(DN_1 내지 DN-N)를 생성하게 된다.In order to generate N delay output clocks and delay reference clocks, each delay line includes N-1 delay cells 211-1 through 211- (N-1) and 212-1 through 211- (N-1). It consists of. The N delay output clocks and the N delay reference clocks output from the up delay line 211 and the down delay line 212 together with the reference clock and the output clock together with the up signal output unit 213 and the down signal output unit ( 214 is input to generate up signals UP_1 to UP_N and down signals DN_1 to DN-N.

먼저, 업 신호 출력부(213)는 기준클록(ref_clk)이 각각의 입력 단자(D)로 입력되고, 상기 N개의 딜레이드 출력클록(delayed_dco_clk_1 내지 delayed_dco_clk_N)이 각각의 클록 단자(C)로 입력되어 N개의 업신호(UP_1 내지 UP_N)를 생성하는 N개의 업신호 출력 D 플립-플롭(D flip-flop)들(UP1 내지 UPN)을 포함하여 구성된다. 다음으로, 다운 신호 출력부(214)는 출력클록(dco_clk)이 각각의 입력단자(D)로 입력되고, 상기 N개의 딜레이드 기준클록(delayed_ref_clk_1 내지 delayed_ref_clk_N)이 각각의 클록 단자(C)로 입력되어 N개의 다운신호(DN_1 내지 DN_N)를 생성하는 N개의 다운신호 D 출력 플립-플롭들(DN1 내지 DNN)을 포함하여 구성된다.First, the up signal output unit 213 receives a reference clock ref_clk to each input terminal D, and the N delayed output clocks delayed_dco_clk_1 to delayed_dco_clk_N are input to each clock terminal C. N up-signal outputs D flip-flops UP1 to UPN that generate N up-signals UP_1 to UP_N. Next, in the down signal output unit 214, an output clock dco_clk is input to each input terminal D, and the N delayed reference clocks delayed_ref_clk_1 to delayed_ref_clk_N are input to each clock terminal C. N down signal D output flip-flops DN1 to DNN to generate N down signals DN_1 to DN_N.

업 신호 출력 D 플립-플롭들(UP1 내지 UPN) 각각은 업 딜레이 라인(211)으로부터 출력된 딜레이드 출력클록들(delyed_dco_clk_1~N)들 중의 하나를 클록 입력(C)으로 입력받아 입력받은 딜레이드 출력클록들(delyed_dco_clk_1~N) 중 하나의 라이징 에지(rising edge)에서 입력(D)으로 입력받은 기준클록(ref_clk)의 상태를 유지하면서 출력(Q)으로 출력하는 역할을 수행한다. 예컨대, 제 1 업 신호(UP_1) 출력 D 플립-플롭(UP1)은 제 1 딜레이드 출력클록(delayed_dco_clk_1)의 라이징 에지에서의 기준클록(ref_clk)의 상태를 유지하면서 출력(Q)으로 출력한다. 제 2 업 신호(UP_2) 내지 제 N 업 신호(UP_N)을 출력하는 제 2 업 신호 출력 D 플립-플롭(UP2) 내지 제 N 업 신호 출력 D 플립-플롭(UPN)의 동작 역시 유사하게 구성된다. 다만, 각각의 클록 입력(Q)으로서 제 2 딜레이드 출력클록(delayed_dco_clk_2) 내지 제 N 딜레이드 출력클록(delayed_dco_clk_N) 중의 하나가 순차적으로 배정된다.Each of the up signal output D flip-flops UP1 to UPN receives one of the delayed output clocks delyed_dco_clk_1 to N output from the up delay line 211 as a clock input C. At the rising edge of one of the output clocks (delyed_dco_clk_1 to N), the output clock is output to the output Q while maintaining the state of the reference clock ref_clk received as the input D. For example, the first up signal UP_1 output D flip-flop UP1 outputs to the output Q while maintaining the state of the reference clock ref_clk at the rising edge of the first delayed output clock delayed_dco_clk_1. The operation of the second up signal output D flip-flop UP2 to the Nth up signal output D flip-flop UPN, which outputs the second up signal UP_2 to the Nth up signal UP_N, is similarly configured. . However, one of the second delayed output clock delayed_dco_clk_2 to the Nth delayed output clock delayed_dco_clk_N is sequentially assigned as each clock input Q. FIG.

다운 신호 출력 D 플립-플롭들(DN1 내지 DNN) 각각은 다운 딜레이 라인(212) 으로부터 출력된 딜레이드 기준클록들(delyed_ref_clk_1~N)들 중의 하나를 클록 입력(C)으로 입력받아 입력받은 딜레이드 기준클록들(delyed_ref_clk_1~N) 중 하나의 라이징 에지(rising edge)에서 입력(D)으로 입력받은 출력클록(dco_clk)의 상태를 유지하면서 출력(Q)으로 출력하는 역할을 수행한다. 예컨대, 제 1 다운 신호(DN_1) 출력 D 플립-플롭(DN1)은 제 1 딜레이드 기준클록(delayed_ref_clk_1)의 라이징 에지에서의 출력클록(dco_clk)의 상태를 유지하면서 출력(Q)으로 출력한다. 제 2 다운 신호(DN_2) 내지 제 N 다운 신호(DN_N)을 출력하는 제 2 다운 신호 출력 D 플립-플롭(DN2) 내지 제 N 다운 신호 출력 D 플립-플롭(DNN)의 동작 역시 유사하게 구성된다. 다만, 각각의 클록 입력(Q)으로서 제 2 딜레이드 기준클록(delayed_ref_clk_2) 내지 제 N 딜레이드 기준클록(delayed_ref_clk_N) 중의 하나가 순차적으로 배정된다.Each of the down signal output D flip-flops DN1 to DNN receives one of the delayed reference clocks (delyed_ref_clk_1 to N) output from the down delay line 212 as a clock input C. At the rising edge of one of the reference clocks (delyed_ref_clk_1 to N), the output clock dco_clk received as the input D is maintained while outputting to the output Q. For example, the first down signal DN_1 output D flip-flop DN1 outputs to the output Q while maintaining the state of the output clock dco_clk at the rising edge of the first delayed reference clock delayed_ref_clk_1. The operation of the second down signal output D flip-flop DN2 to the Nth down signal output D flip-flop DNN outputting the second down signal DN_2 to the Nth down signal DN_N is similarly configured. . However, as each clock input Q, one of the second delayed reference clock delayed_ref_clk_2 to the Nth delayed reference clock delayed_ref_clk_N is sequentially assigned.

여기에서, 업 신호 및 다운 신호를 몇 개의 신호로서 구성할 것인지는 다양하게 구성될 수 있으나, 디지털 동작을 위하여서는 2의 승수로서 구성하는 것이 바람직하다. 예컨대, 업 신호 32개와 다운 신호 32개로 구성될 수 있으며, 이 경우 업 딜레이 라인(211)과 다운 딜레이 라인(212)은 각각 31개(N=32, N-1=31)의 딜레이 셀들을 포함하여 구성되고, 업 신호 출력부(213)와 다운 신호 출력부(214)는 각각 32개의 플립-플립들을 포함하여 구성될 것이다. 딜레이 라인을 구성하는 딜레이 셀들의 딜레이 값들은 목적하는 출력클록의 주파수, 달리 표현하면 1 클록 주기에 따라서 결정된다. 예컨대, 주파수 25MHz를 가지는 클록을 목표로 할 경우, 1 클록 주기는 40ns이므로 31 개의 딜레이 셀을 가지는 경우 딜레이 셀들은 500~550ps의 딜레이 값들을 각각 가지도록 구현될 수 있다. 즉, 딜레이 셀들 전체의 딜레이 값 합계가 1 클록 주기의 절반 이하가 되도록 구성하는 것이 바람직하다. Here, the number of up and down signals may be configured in various ways, but for digital operation, it is preferable to configure as a multiplier of two. For example, 32 up signals and 32 down signals may be configured. In this case, the up delay line 211 and the down delay line 212 each include 31 delay cells (N = 32 and N-1 = 31). The up signal output unit 213 and the down signal output unit 214 may each include 32 flip-flips. The delay values of the delay cells constituting the delay line are determined according to the frequency of the desired output clock, in other words, one clock period. For example, when a clock having a frequency of 25 MHz is targeted, since one clock period is 40 ns, when 31 delay cells are present, the delay cells may be implemented to have delay values of 500 to 550 ps, respectively. That is, it is preferable that the sum of the delay values of all the delay cells is configured to be less than half of one clock period.

아웃 신호 출력부(215)는 N개의 NAND 게이트들(OUT1 내지 OUTN)을 포함하여 구성되며, 업 신호 출력부(213)에서 출력되는 업 신호들(UP_1 내지 UP_N)과 다운 신호 출력부(214)에서 출력되는 다운 신호들(DN_1 내지 DN_N)을 각각 대응된 NAND 게이트들(OUT1 내지 OUTN)에 입력시켜 아웃 신호(OUT_1 내지 OUT_N)를 생성하기 위한 구성요소이다. 아웃 신호 출력부(215)에서 생성된 아웃 신호(OUT_1 내지 OUT_N)는 위상차 신호(PDS)를 생성하기 위한 기본 신호가 된다. The out signal output unit 215 includes N NAND gates OUT1 to OUTN, and the up signal UP_1 to UP_N and the down signal output unit 214 output from the up signal output unit 213. The down signals DN_1 to DN_N output from are input to the corresponding NAND gates OUT1 to OUTN, respectively, to generate out signals OUT_1 to OUT_N. The out signals OUT_1 to OUT_N generated by the out signal output unit 215 become basic signals for generating the phase difference signal PDS.

32개의 아웃 신호로 구성할 경우, 상기 아웃 신호 출력부(215)로부터 출력되는 32개의 아웃 신호들(OUT_1 내지 OUT_32)는 디지털 인티그레이터(215)에 입력되어 5비트의 위상차 신호(PDS)로 생성될 수 있다. 디지털 인티그레이터는 32개의 아웃 신호들(OUT_1 내지 OUT_32)에서 '1'로 출력된 신호수를 카운팅하는 카운터(counter) 및 5비트 이상의 레지스터(register)를 포함하여 구성될 수 있을 것이다. When composed of 32 out signals, the 32 out signals OUT_1 to OUT_32 output from the out signal output unit 215 are input to the digital integrator 215 to generate a 5-bit phase difference signal PDS. Can be. The digital integrator may include a counter that counts the number of signals output as '1' from the 32 out signals OUT_1 to OUT_32 and a register of 5 bits or more.

도 4a는 기준클록이 출력클록에 비하여 위상이 앞서는 경우의 위상차 신호 출력의 일 예를 도시하는 타이밍도이다.4A is a timing diagram illustrating an example of the phase difference signal output when the reference clock is out of phase with respect to the output clock.

도 4a를 참조하면, 기준클록(ref_clk)이 출력클록(dco_clk)보다 앞서는 경우에 상기 제 1 내지 제 N 업 신호 및 제 1 내지 제 N 다운 신호가 어떻게 출력되는지가 예시된다.Referring to FIG. 4A, it is illustrated how the first to Nth up signals and the first to Nth down signals are output when the reference clock ref_clk precedes the output clock dco_clk.

도 4a에서는 업 신호 및 다운 신호가 각각 32개로 구성되며, 따라서 31개의 딜레이 셀들로 업 딜레이 라인(211)과 다운 딜레이 라인(212)이 구성되는 경우를 예시하고 있다. In FIG. 4A, the up delay line 211 and the down delay line 212 are composed of 31 uplink cells and 32 uplink signals, respectively.

도 4a에서 예시한 경우는 기준클록과 출력클록의 위상차가 32 스텝으로 세분된 검출범위를 넘어선 상태임을 의미한다. 이 경우에 있어서는 32개의 다운 신호들(DN_1 내지 DN_32)이 모두 '0' 값을 가지게 되며, 32개의 업 신호들(UP_1 내지 UP_32)은 모두 '1' 값을 가지게 된다. 따라서, 업 신호들과 다운 신호들 각각을 취합하여 NADN 게이트들(OUT1 내지 OUTN)을 거쳐서 아웃 신호 출력부(215)에서 출력되는 아웃 신호(OUT_1 내지 OUT_N)는 모두가 '1' 값을 가지게 된다. 즉, 기준클록과 출력클록의 위상차가 32 스텝으로 세분된 딜레이 라인들(211, 212)의 검출범위를 넘어선 상태임을 의미한다. 이때는, 후술될 디지털 제어 발진부(230)를 제어하는 발진 제어값(OCV)에서 최대치(32 코드)를 시간-디지털 변환부(210)가 출력하는 업/다운 신호(UPDNS)를 이용하여 더하거나 빼는 동작을 하게 된다. 이러한 동작이 후술될 조악 튜닝(coarse tuning)이라 정의될 수 있다. In the example illustrated in FIG. 4A, the phase difference between the reference clock and the output clock exceeds a detection range subdivided into 32 steps. In this case, all 32 down signals DN_1 to DN_32 have a value of '0', and all 32 up signals UP_1 to UP_32 have a value of '1'. Accordingly, all of the up signals and the down signals are collected and the out signals OUT_1 to OUT_N output from the out signal output unit 215 through the NADN gates OUT1 to OUTN have a value of '1'. . That is, the phase difference between the reference clock and the output clock is beyond the detection range of the delay lines 211 and 212 divided into 32 steps. In this case, an operation of adding or subtracting the maximum value (32 codes) from the oscillation control value OVC controlling the digitally controlled oscillator 230 to be described later using the up / down signal UPDNS output by the time-digital converter 210 is performed. Will be This operation may be defined as coarse tuning which will be described later.

도 4b는 기준클록이 출력클록에 비하여 위상이 앞서는 경우의 위상차 신호 출력의 다른 예를 도시하는 타이밍도이다.4B is a timing diagram showing another example of the phase difference signal output when the reference clock has a phase that is earlier than the output clock.

도 4b에서 예시하는 경우는 도 4a에서 예시하는 경우와는 달리, 기준클록과 출력클록의 위상차가 32 스텝으로 세분된 검출범위 내에 있는 경우를 의미한다. 이 경우에 있어서는 32개의 업 신호들(UP_1 내지 UP_32) 전부는 '1' 갑을 가지지만, 32개의 다운 신호들(DN_1 내지 DN_32)의 일부는 '1' 값을 가지고 일부는 '0' 값을 가진다. Unlike the case illustrated in FIG. 4A, the example illustrated in FIG. 4B refers to a case where the phase difference between the reference clock and the output clock is within a detection range divided into 32 steps. In this case, all 32 up signals UP_1 to UP_32 have a value of '1', but some of the 32 down signals DN_1 to DN_32 have a value of '1' and some have a value of '0'. .

따라서, 업 신호들과 다운 신호들 각각을 취합하여 NADN 게이트들(OUT1 내지 OUTN)을 거쳐서 아웃 신호 출력부(215)에서 출력되는 아웃 신호(OUT_1 내지 OUT_N)는 일부가 '0' 값을 나머지 일부가 '1' 값을 가지게 된다. 즉, 기준클록과 출력클록의 위상차가 32 스텝으로 세분된 딜레이 라인들(211, 212)의 검출범위 내에 있는 상태임을 의미한다. 이때는, 후술될 디지털 제어 발진부(230)를 제어하는 발진 제어값(OCV)에서 검출된 위상차 신호만큼을 더하거나 빼는 동작이 이루어져 미세하게 발진 제어값을 찾게 되며, 이러한 동작이 후술될 미세 튜닝(fine tuning)이라 정의될 수 있다.Accordingly, some of the out signals OUT_1 to OUT_N output from the out signal output unit 215 through the NADN gates OUT1 to OUTN are collected by collecting the up signals and the down signals, respectively. Has a value of '1'. That is, it means that the phase difference between the reference clock and the output clock is within the detection range of the delay lines 211 and 212 divided into 32 steps. In this case, an operation of adding or subtracting the phase difference signal detected from the oscillation control value OVC controlling the digitally controlled oscillator 230 to be described later is performed to find a fine oscillation control value, which will be described later. It can be defined as).

도 4a 및 도 4b는 기준클록(ref_clk)이 출력클록(dco_clk)보다 위상이 앞선 경우의 시간-디지털 변환부(210)의 동작을 설명한 것이나, 출력클록(ref_clk)이 기준클록(dco_clk) 보다 위상이 앞선 경우의 시간-디지털 변환부(210)의 동작 또한 유사하므로 설명은 생략한다.4A and 4B illustrate the operation of the time-digital converter 210 when the reference clock ref_clk is out of phase with the output clock dco_clk, but the output clock ref_clk is out of phase with the reference clock dco_clk. Since the operation of the time-digital converter 210 is similar in this case, the description thereof will be omitted.

도 4c는 기준클록과 출력클록의 위상이 일치하는 경우의 타이밍도이다.4C is a timing diagram when the phases of the reference clock and the output clock coincide.

기준클록(ref_clk)과 출력클록(dco_clk)의 위상차가 딜레이 라인들(211, 212)에서 검출할 수 있는 위상의 차이보다 큰 경우에는 최대의 위상차에 해당하는 코드가 디지털 인터그레이터(215)에서 발생되며, 기준클록이 앞서 있는지, 출력클록이 앞서 있는지에 따라서(즉, 업/다운 신호-UPDNS-에 따라서) 조악 튜닝이 이루어지게 되며, 기준클록(ref_clk)과 출력클록(dco_clk)의 위상차가 딜레이 라인들(211, 212)에서 검출할 수 있는 위상의 차이 내에 있는 경우에는 미세 튜닝이 이루어진다. 최종적으로 기준클록과 출력클록의 위상이 거의 일치할 경우에는 하나 만큼의 딜레이 값 만큼의 변화가 반복되며, 출력클록의 위상을 기준클록의 위상에 일치시키는 동적이 이루어지게 된다. If the phase difference between the reference clock ref_clk and the output clock dco_clk is larger than the difference between the phases that can be detected by the delay lines 211 and 212, a code corresponding to the maximum phase difference occurs in the digital integrator 215. The coarse tuning is performed depending on whether the reference clock is ahead or the output clock is ahead (that is, according to the up / down signal UPDNS), and the phase difference between the reference clock ref_clk and the output clock dco_clk is delayed. Fine tuning is made if the phase difference is detectable in lines 211 and 212. Finally, when the phases of the reference clock and the output clock are almost coincident with each other, a change by one delay value is repeated, and dynamics are performed to match the phase of the output clock with the phase of the reference clock.

즉, 도 4c에서 예시된 경우에는 하나의 딜레이 값 만큼의 코드를 가지는 위상차 신호(PDS)가 출력되며, 업/다운 신호(UPDNS)에 의하여 발진 제어값(OCV)에서 더하고 빼는 동작이 반복되게 된다. 따라서, 하나의 딜레이 셀이 가지고 있는 딜레이 값의 두배 만큼이 이론적으로는 최대로 일어날 수 있는 타이밍 지터값tiiming jitter)이 된다. That is, in the case illustrated in FIG. 4C, a phase difference signal PDS having a code of one delay value is output, and an operation of adding and subtracting from the oscillation control value OVC is repeated by the up / down signal UPDNS. . Thus, twice the delay value of one delay cell is theoretically the maximum possible jitter jitter.

한편, 시간-디지털 변환부(210)에서는 출력클록(dco_clk)과 기준클록(ref_clk)의 위상을 비교하여, 어느 클록이 상대적으로 위상이 앞서는지를 판단하여 업/다운 신호(UPDNS)를 출력하는 업/다운 신호 출력 로직(217)이 필요하다.Meanwhile, the time-digital converter 210 compares the phases of the output clock dco_clk and the reference clock ref_clk to determine which clock is relatively ahead of phase and outputs an up / down signal UPDNS. / Down signal output logic 217 is required.

도 5는 본 발명에 따른 디지털 위상 고정 루프에 적용 가능한 시간-디지털 변환부의 업/다운 신호 출력 로직의 구성예를 도시한 회로도이다.5 is a circuit diagram showing an example of the configuration of the up / down signal output logic of the time-to-digital conversion section applicable to the digital phase locked loop according to the present invention.

도 5를 참조하면, 업/다운 신호 출력 로직(217)의 일 구성예는 두개의 D 플립-플롭들(217-1, 217-2), XOR 게이트(217-3), 인버터(217-4) 및 AND 게이트(217-5)를 포함하여 구성될 수 있다.Referring to FIG. 5, one configuration of the up / down signal output logic 217 includes two D flip-flops 217-1 and 217-2, an XOR gate 217-3, and an inverter 217-4. ) And an AND gate 217-5.

제 1 플립-플롭(217-1)은 클록 입력(CK)으로 출력클록(dco_clk)을 입력받고, 기준클록(ref_clk)을 입력(D)으로 받아서 출력클록(dco_clk)의 라이징 에지에서 기준클록(ref_clk)의 상태를 출력(Q)으로서 출력한다. 따라서, 제 1 플립-플롭(217-1)의 출력은 기준클록(ref_clk)의 위상이 출력클록(ref_clk)의 위상보다 빠른 경우에 '1'로서 출력된다.The first flip-flop 217-1 receives the output clock dco_clk through the clock input CK, receives the reference clock ref_clk as the input D, and receives a reference clock at the rising edge of the output clock dco_clk. ref_clk) is output as output Q. Therefore, the output of the first flip-flop 217-1 is output as '1' when the phase of the reference clock ref_clk is earlier than the phase of the output clock ref_clk.

제 2 플립-플롭(217-2)은 클록 입력(CK)으로 기준클록(ref_clk)을 입력받고, 출력클록(dco_clk)을 입력(D)으로 받아서 기준클록(ref_clk)의 라이징 에지에서 출력클록(dco_clk)의 상태를 출력(Q)으로서 출력한다. 따라서, 제 2 플립-플롭(217-2)의 출력은 출력클록(dco_clk)의 위상이 기준클록(ref_clk)의 위상보다 빠른 경우에 '1'로서 출력된다.The second flip-flop 217-2 receives the reference clock ref_clk as the clock input CK, receives the output clock dco_clk as the input D, and outputs the output clock at the rising edge of the reference clock ref_clk. dco_clk) is output as output Q. Therefore, the output of the second flip-flop 217-2 is output as '1' when the phase of the output clock dco_clk is earlier than the phase of the reference clock ref_clk.

XOR 게이트(217-3)는 제 1 플립-플롭(217-1)의 출력과 제 2 플립-플롭(217-2)의 출력이 서로 다른 경우에 '1'을 출력하므로, 제 1 플립-플롭(217-1)과 제 2 플립-플롭(217-2)의 출력이 동일하게 되는 경우의 출력을 제한한다. 예컨대, 기준클록(ref_clk)이 라이징(rising)하는 순간과 출력클록(dco_clk)이 폴링(falling)하는 순간이 겹쳐지는 경우에 발생될 수 있는 잘못된 출력을 막기 위함이다.The XOR gate 217-3 outputs '1' when the output of the first flip-flop 217-1 and the output of the second flip-flop 217-2 are different from each other, and thus the first flip-flop. The output when the output of 217-1 and the second flip-flop 217-2 becomes the same is limited. For example, this is to prevent an incorrect output that may occur when the instant of rising of the reference clock ref_clk and the moment of falling of the output clock dco_clk overlap.

제 2 플립-폴립(217-2)의 출력은 인버터(217-4)에 의해서 반전되어 제 1 플립-플롭(217-1)의 출력과 XOR 게이트(217-3)의 출력과 함께 AND 게이트(217-4)에 입력됨으로써, 결과적으로 기준클록(ref_clk)의 위상이 출력클록(dco_clk)의 위상보다 빠른 경우에는 업/다운 신호(UPDNS)는 '1'로서 출력되며, 반대로 출력클록(dco_clk)의 위상이 기준클록(ref_clk)의 위상보다 빠른 경우에는 업/다운 신호(UPDNS)는 '0'으로서 출력된다.The output of the second flip-polyp 217-2 is inverted by the inverter 217-4 so that the AND gate (together with the output of the first flip-flop 217-1 and the output of the XOR gate 217-3) is output. 217-4), when the phase of the reference clock ref_clk is earlier than the phase of the output clock dco_clk, the up / down signal UPDNS is output as '1', on the contrary, the output clock dco_clk. When the phase of P is faster than the phase of the reference clock ref_clk, the up / down signal UPDNS is output as '0'.

다시 도 1을 참조하면, 발진 제어부(220)는 상기 시간-디지털 변환부(210)로부터 출력되는 디지털 위상차 신호(UPDNS와 PDS)를 입력받고, 디지털 위상차 신호를 이용하여 발진 제어값(OCV: Oscillation Control Value)를 생성하는 구성요소이다.Referring back to FIG. 1, the oscillation controller 220 receives the digital phase difference signals UPDNS and PDS output from the time-digital converter 210, and uses the digital phase difference signal to generate an oscillation control value (OCV: Oscillation). Control Value).

도 6은 본 발명에 따른 디지털 위상 고정 루프에 적용 가능한 발진 제어부의 구성예를 도시한 블록도이다.6 is a block diagram showing an example of the configuration of an oscillation controller applicable to a digital phase locked loop according to the present invention.

도 6을 참조하면, 발진 제어부(220)는 디지털 제어 발진부(230)를 제어하기 위한 현재의 발진 제어값(COCV: Current OCV)을 저장하고 있는 발진 제어값 레지스터(221), 시간-디지털 변환부(210)로부터 출력되는 업/다운 신호(UPDNS)와 위상차 신호(PDS)를 입력받아 발진 제어값 레지스터(221)에 저장된 발진 제어값에 위상차 신호(PDS)를 업/다운 신호(UPDNS)에 따라서 더하거나 빼는 가감산 연산부(222)를 포함하여 구성될 수 있다. 추가적으로, 가감산 연산부(222)에서 출력되는 발진 제어값이 디지털 제어 발진부(230)의 발진 제어 범위를 넘지 않도록 하는 오버플로우 제어부(223)가 포함되어 구성될 수 있다.Referring to FIG. 6, the oscillation controller 220 includes an oscillation control value register 221 and a time-digital converter that store a current oscillation control value (COCV) for controlling the digitally controlled oscillator 230. The phase difference signal PDS is inputted to the oscillation control value stored in the oscillation control value register 221 by receiving the up / down signal UPDNS and the phase difference signal PDS output from 210 according to the up / down signal UPDNS. It may be configured to include an addition or subtraction operation unit 222. In addition, the overflow control unit 223 may be configured so that the oscillation control value output from the addition and subtraction operation unit 222 does not exceed the oscillation control range of the digital control oscillator 230.

후술될 디지털 제어 발진부(230)의 발진을 제어하기 위한 발진 제어값의 비트수에 따라서 상기 발진 제어값 레지스터(221)의 비트 수는 결정된다. 예컨대, 발진 제어값(OCV)이 7비트로 구성된다면 발진 제어값 레지스터(221)는 7 비트 레지스터로 구성될 것이다. 가감산 연산부(222)는 위상차 신호(PDS)와 업/다운 신호(UPDNS)를 입력받아 업/다운 신호(UPDNS)에 따라서 발진 제어값 레지스터(221)에 저장된 현재의 발진 제어값(COCV)에 위상차 신호(PDS)를 더하거나 발진 제어값 레지스터(221)에 저장된 현재의 발진 제어값에서 위상차 신호(PDS)를 빼는 동작을 수행한다. 가감산 연산부(222)에서 연산된 값(NOCV: New OCV)은 발진 제어값 레지스터(221)로 다시 입력된다.The number of bits of the oscillation control value register 221 is determined according to the number of bits of the oscillation control value for controlling the oscillation of the digitally controlled oscillator 230 to be described later. For example, if the oscillation control value OVC is composed of 7 bits, the oscillation control value register 221 will be composed of a 7 bit register. The addition / subtraction operation unit 222 receives the phase difference signal PDS and the up / down signal UPDNS and outputs the current oscillation control value COCV stored in the oscillation control value register 221 according to the up / down signal UPDNS. The phase difference signal PDS is added or the phase difference signal PDS is subtracted from the current oscillation control value stored in the oscillation control value register 221. The value NOCV (New OCV) calculated by the addition / subtraction operation unit 222 is input back to the oscillation control value register 221.

한편, 가감산 연산부(222)에서는 연산된 값(NOCV)을 발진 제어 레지스 터(221)로 직접 입력하지 않고, 연산된 값(NOCV)이 디지털 제어 발진부(230)의 제어 범위를 넘지 않는 값인지를 검토하도록 연산의 결과에 따른 캐리값(CARRY)과 연산값(NOCV)을 선택적인 구성요소인 오버플로우 제어부(223)에 함께 넘겨주고, 오버플로우 제어부(223)은 연산값(NOCV)이 디지털 제어 발진부(230)의 제어 범위를 넘지 않는지를 확인하여 연산값(NOCV)를 발진 제어값 레지스터(221)로 입력하도록 구성될 수도 있다.On the other hand, the addition and subtraction calculation unit 222 does not directly input the calculated value (NOCV) to the oscillation control register 221, the calculated value (NOCV) is a value that does not exceed the control range of the digital control oscillator 230 The carry value CARRY and the operation value NOCV according to the result of the operation are passed together to the overflow control unit 223, which is an optional component, so that the overflow control unit 223 has a digital operation value NOCV. The control oscillator 230 may be configured to check whether the control oscillator 230 is within the control range and input the operation value NOCV into the oscillation control value register 221.

마지막으로, 디지털 제어 발진부(230)는 발진 제어부(220)의 발진 제어값 레지스터(221)에 저장된 발진 제어값(OCV; 즉, COCV)을 입력받고, 상기 발진 제어값(OCV)에 대응하여 주파수가 변경되는 상기 출력클록(dco_clk)을 생성하는 구성요소이다. 디지털 제어 발진부(230)에서 생성된 출력클록(dco_clk)은 외부로 출력되고 다시 시간-디지털 변환부(210)로도 입력되어 기준클록(ref_clk)과의 위상차가 지속적으로 검출되도록 한다.Finally, the digital control oscillator 230 receives an oscillation control value OVC (ie, COCV) stored in the oscillation control value register 221 of the oscillation control unit 220, and corresponds to the oscillation control value OVC. Is a component for generating the output clock dco_clk. The output clock dco_clk generated by the digitally controlled oscillator 230 is output to the outside and is also input to the time-digital converter 210 so that the phase difference with the reference clock ref_clk is continuously detected.

도 7은 본 발명에 따른 디지털 위상 고정 루프에 적용가능한 디지털 제어 발진부의 구성예를 도시한 회로도이다.7 is a circuit diagram showing an example of the configuration of a digitally controlled oscillator that is applicable to a digital phase locked loop according to the present invention.

도 7을 참조하면, 본 발명에 따른 디지털 위상 고정 루프에 적용가능한 디지털 제어 발진부(230)는 복수 개의 딜레이 셀들(231-1 내지 231-L)이 직렬 연결되어 상기 출력클록(dco_clk)을 생성하는 링 타입 발진부(231) 및 발진 제어값(OCV)에 의해 상기 링 타입 발진부(231)에 공급되는 전류량을 제어하여 상기 출력클록의 주파수를 변화시키는 발진 주파수 제어부(235)를 포함하여 구성될 수 있다.Referring to FIG. 7, the digitally controlled oscillator 230 applicable to the digital phase locked loop according to the present invention includes a plurality of delay cells 231-1 to 231-L connected in series to generate the output clock dco_clk. And an oscillation frequency controller 235 for controlling the amount of current supplied to the ring type oscillator 231 by the ring type oscillator 231 and the oscillation control value OVC to change the frequency of the output clock. .

본 발명에 이용될 수 있는 디지털 제어 발진부(230)에 포함되는 발진부로는 기본적으로 링 발진기(ring-oscillator)를 이용하여 구현된 링 타입 발진부(231)가 이용될 수 있다. 발진기의 형태로는 크게 LC 공진을 이용하는 LC 공진(LC resonance) 발진기와 딜레이 셀을 체인으로 형성하여 발진시키는 링 발진기로 분류될 수 있다. 도 6에 예시된 디지털 제어 발진부(230)에 포함되는 발진부(235)의 기본 형태는 점유 면적이 작아질 수 있고, 튜닝 영역(tuning range)이 넓어서 넓은 범위의 출력 주파수를 발진시킬 수 있는 링 발진기 형태이다. As an oscillator included in the digitally controlled oscillator 230 that may be used in the present invention, a ring type oscillator 231 implemented using a ring oscillator may be used. An oscillator may be broadly classified into an LC resonance oscillator using LC resonance and a ring oscillator that oscillates by forming a chain of delay cells. The basic shape of the oscillator 235 included in the digitally controlled oscillator 230 illustrated in FIG. 6 may have a small occupancy area, and a ring oscillator capable of oscillating a wide range of output frequencies due to a wide tuning range. Form.

또한, 디지털적인 제어로서 발진 주파수를 제어할 수 있도록 하기 위하여 기본 링 타입 발진부(231)를 구성하는 인버터들(231-1 내지 231-L)과 그 병렬연결 여부가 발진 제어값(OCV)을 구성하는 각 비트(C0 내지 C6, OCV가 7비트로 구성된 경우)에 의하여 제어되는 트라이-스테이트 인버터(tri-state inverter)들(235-1 내지 235-M)이 포함된 스택드 인버터(stacked-inverter) 타입의 발진 주파수 제어부(235)가 포함될 수 있다. 이 경우, 발진 제어값 레지스터의 각 비트(C0 내지 C6)에 따라서 트라이-스테이트 인버터들(235-1 내지 235-M)이 선택적으로 링 타입 발진부(231)에 병렬연결되도록 구성함으로서 발진을 구성하는 딜레이 셀들(231-1 내지 231-L)의 체인에 흐르는 전류를 제어하도록 구성된다. 더 많은 전류가 링 타입 발진부(231)를 구성하는 딜레이 셀들(231-1 내지 231-L)에 공급될 경우에는 딜레이 셀이 가지는 딜레이 값이 줄어들게 되며, 적은 전류가 링 타입 발진부(231)를 구성하는 딜레이 셀들(231-1 내지 231-L)에 공급될 경우에는 딜레이 셀이 가지는 딜레이 값이 늘어나게 된다. 따라서, 링 타입 발진부(231)에서 발진되는 출력클록(dco_clk)의 발진 주파수가 변경될 수 있다.In addition, in order to be able to control the oscillation frequency as digital control, the inverters 231-1 to 231-L constituting the basic ring type oscillator 231 and the parallel connection thereof constitute an oscillation control value (OCV). Stacked-inverter including tri-state inverters 235-1 to 235-M controlled by each bit (C0 to C6, when OCV consists of 7 bits). Type oscillation frequency control unit 235 may be included. In this case, according to each bit C0 to C6 of the oscillation control value register, the tri-state inverters 235-1 to 235-M are selectively configured to be connected in parallel to the ring type oscillator 231 to configure oscillation. And to control the current flowing in the chain of delay cells 231-1 through 231-L. When more current is supplied to the delay cells 231-1 to 231-L constituting the ring type oscillator 231, the delay value of the delay cell is reduced, and less current constitutes the ring type oscillator 231. When supplied to the delay cells 231-1 to 231-L, the delay value of the delay cell increases. Therefore, the oscillation frequency of the output clock dco_clk oscillated by the ring type oscillator 231 may be changed.

도 8은 본 발명에 따른 디지털 위상 고정 루프에서 출력클록이 기준클록의 위상에 고정될 때까지의 발진 제어값 변화를 도시한 그래프이다.8 is a graph showing the change of the oscillation control value until the output clock is locked to the phase of the reference clock in the digital phase locked loop according to the present invention.

도 8에 도시된 그래프는 Hspice 모의 실험을 통하여 작성되었으며 25MHz 주파수의 기준클록을 갖는 디지털 위상고정루프를 구성하였다. The graph shown in FIG. 8 was prepared through the Hspice simulation and constituted a digital phase locked loop having a reference clock of 25 MHz.

출력클록(dco_clk)과 기준클록(ref_clk)의 위상차가 시간-디지탈 변환부(210)의 딜레이 라인에서 감지할 수 있는 범위 밖에 있는 경우에 발진 제어값의 변화가 32 스텝씩(업 신호와 다운 신호를 각각 32개로 구성한 경우) 이루어지는 경우를 조악 튜닝(coarse tuning)이라 하고, 출력클록과 기준클록의 위상차가 시간-디지털 변환부(210)의 딜레이 라인에서 감지할 수 있는 범위 내에서 이루어지는 경우를 미세 튜닝(fine tuning)이라 구분할 수 있음은 상술한 바와 같다. 예컨대, 도 4a에 나타난 경우가 최대코드값을 가지는 위상차 신호(PDS)와 업/다운 신호(UPDNS)를 이용하여 최대 스텝인 32 스텝씩 발진 제어값(OCV)을 변화시키는 조악 튜닝이 이루어지는 경우이다. 반면에, 도 4b에 나타난 경우는 업/다운 신호(UPDNS)와 위상차 신호(PDS)를 모두 이용하여 발진 제어값의 변화를 32 스텝 이내에서 미세하게 제어하는 미세 튜닝이 이루어지는 경우이다.When the phase difference between the output clock dco_clk and the reference clock ref_clk is outside the range detectable by the delay line of the time-to-digital converter 210, the change of the oscillation control value is performed in 32 steps (up signal and down signal). Is composed of 32 pieces each) is called coarse tuning, and the phase difference between the output clock and the reference clock is within a range that can be detected in the delay line of the time-digital converter 210. Fine tuning can be classified as described above. For example, the case shown in FIG. 4A is a case where coarse tuning is performed in which the oscillation control value OVC is changed by 32 steps, which is the maximum step, by using the phase difference signal PDS having the maximum code value and the up / down signal UPDNS. . On the other hand, the case shown in FIG. 4B is a case where fine tuning is performed to finely control the change of the oscillation control value within 32 steps by using both the up / down signal UPDNS and the phase difference signal PDS.

예컨대, 도 8에서 5번째 클록 주기까지는 조악 튜닝이 이루어지는 단계이며, 그 이후의 주기에서는 미세 튜닝이 이루어지는 단계라 해석될 수 있다. For example, coarse tuning is performed until the fifth clock period in FIG. 8, and fine tuning is performed in the subsequent period.

출력클록이 기준클록에 고정(locking)이 되는 시점은 발진 제어값이 16번 업데이트 되는 시점이고, 발진 제어값은 80ns마다 한번씩 업데이트되기 때문에 락킹 타임(locking time)은 1.28us가 된다. 일단 출력클록이 기준클록에 고정이 되면, 이상적으로 발진 제어값은 한 코드값씩이 더해지고 감해지는 것을 반복하면서 출력클록을 기준클록에 고정시키게 된다.When the output clock is locked to the reference clock, the oscillation control value is updated 16 times, and the oscillation control value is updated once every 80 ns, so the locking time is 1.28 us. Once the output clock is locked to the reference clock, the oscillation control value ideally locks the output clock to the reference clock, adding and subtracting by one code value.

따라서, 본 발명에 따른 디지털 위상 고정 루프의 타이밍 지터(timing jitter) 특성은 딜레이 라인을 구성하는 단위 딜레이 셀이 가지는 딜레이 값에 의하여 결정되게 된다. 이론적으로, 단위 딜레이 셀의 딜레이 값에 2배를 곱한 값이 될 것이다. 예컨대, 단위 딜레이 셀의 딜레이 값이 550ps인 경우에 최대로 생길 수 있는 타이밍 지터는 단위 딜레이 셀의 딜레이 값에 2배를 곱한 1.1ns가 된다. 25MHz 주파수의 기준클록을 사용할 때 이는 기준클록 주기의 약 2.75%가 되며 양호한 수준이라 할 수 있다.Therefore, the timing jitter characteristic of the digital phase locked loop according to the present invention is determined by the delay value of the unit delay cells constituting the delay line. Theoretically, this would be twice the delay of the unit delay cell. For example, when the delay value of the unit delay cell is 550ps, the maximum timing jitter may be 1.1 ns multiplied by 2 times the delay value of the unit delay cell. When using the reference clock at 25MHz frequency, this is about 2.75% of the reference clock period, which is a good level.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

도 1은 종래 기술에 따른 위상 고정 루프의 구성예를 도시한 블록도이다.1 is a block diagram showing a configuration example of a phase locked loop according to the prior art.

도 2는 본 발명에 따른 디지털 위상고정루프의 일 실시예를 도시한 블록도이다.2 is a block diagram showing an embodiment of a digital phase locked loop according to the present invention.

도 3은 본 발명에 따른 디지털 위상 고정 루프에 적용 가능한 시간-디지털 변환부의 구성예를 도시한 블록도이다.3 is a block diagram showing an example of the configuration of a time-to-digital converter applicable to a digital phase locked loop according to the present invention.

도 4a는 기준클록이 출력클록에 비하여 위상이 앞서는 경우의 위상차 신호 출력의 일 예를 도시하는 타이밍도이며, 도 4b는 기준클록이 출력클록에 비하여 위상이 앞서는 경우의 위상차 신호 출력의 다른 예를 도시하는 타이밍도이며, 도 4c는 기준클록과 출력클록의 위상이 일치하는 경우의 타이밍도이다.4A is a timing diagram showing an example of the phase difference signal output when the reference clock is out of phase with respect to the output clock, and FIG. 4B is another example of the phase difference signal output when the reference clock is in phase with respect to the output clock. 4C is a timing diagram when the phases of the reference clock and the output clock coincide with each other.

도 5는 본 발명에 따른 디지털 위상 고정 루프에 적용 가능한 시간-디지털 변환부의 업/다운 신호 출력 로직의 구성예를 도시한 회로도이다.5 is a circuit diagram showing an example of the configuration of the up / down signal output logic of the time-to-digital conversion section applicable to the digital phase locked loop according to the present invention.

도 6은 본 발명에 따른 디지털 위상 고정 루프에 적용 가능한 발진 제어부의 구성예를 도시한 블록도이다.6 is a block diagram showing an example of the configuration of an oscillation controller applicable to a digital phase locked loop according to the present invention.

도 7은 본 발명에 따른 디지털 위상 고정 루프에 적용가능한 디지털 제어 발진부의 구성예를 도시한 회로도이다.7 is a circuit diagram showing an example of the configuration of a digitally controlled oscillator that is applicable to a digital phase locked loop according to the present invention.

도 8은 본 발명에 따른 디지털 위상 고정 루프에서 출력클록이 기준클록의 위상에 고정될 때까지의 발진 제어값 변화를 도시한 그래프이다.8 is a graph showing the change of the oscillation control value until the output clock is locked to the phase of the reference clock in the digital phase locked loop according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

210: 시간-디지털 변환부 220: 발진 제어부210: time-digital conversion unit 220: oscillation control unit

230: 디지털 제어 발진부230: digitally controlled oscillator

Claims (7)

기준클록과 출력클록을 입력받아 상기 기준클록과 상기 출력클록의 위상차를 검출하여 디지털 위상차 신호를 생성하는 시간-디지털 변환부;A time-digital converter configured to receive a reference clock and an output clock and detect a phase difference between the reference clock and the output clock to generate a digital phase difference signal; 상기 디지털 위상차 신호를 입력받고, 상기 디지털 위상차 신호를 이용하여 발진 제어값을 생성하는 발진 제어부; 및An oscillation control unit receiving the digital phase difference signal and generating an oscillation control value using the digital phase difference signal; And 상기 발진 제어값을 입력받고, 상기 발진 제어값에 대응하여 발진 주파수가 변경되어 상기 출력클록을 생성하는 디지털 제어 발진부를 포함하며,A digitally controlled oscillator configured to receive the oscillation control value and change an oscillation frequency in response to the oscillation control value to generate the output clock; 상기 디지털 위상 고정 루프는 저온 폴리 실리콘 공정에 의하여 제작되며,The digital phase locked loop is manufactured by a low temperature polysilicon process, 상기 시간-디지털 변환부가 생성하는 상기 디지털 위상차 신호는 상기 기준클록과 상기 출력클록간의 상대적인 위상의 빠르고 늦음을 지정하는 업/다운 신호와, 상기 기준클록과 상기 출력클록간의 위상차를 지정하는 위상차 신호를 포함하며, The digital phase difference signal generated by the time-digital conversion unit includes an up / down signal for designating a fast and late phase of a relative phase between the reference clock and the output clock, and a phase difference signal for designating a phase difference between the reference clock and the output clock. Include, 상기 시간-디지털 변환부는, 상기 출력클록을 입력받고 상기 출력클록을 순차적으로 딜레이시켜 N개의 딜레이 출력클록을 생성하는 다운 딜레이 라인과, 상기 기준클록을 입력받고 상기 기준클록을 순차적으로 딜레이시켜 N개의 딜레이 기준클록을 생성하는 업 딜레이 라인과, 상기 기준클록이 각각의 입력 단자로 입력되고, 상기 N개의 딜레이 기준클록이 각각의 클록 단자로 입력되어 N개의 업 신호를 생성하는 N개의 업신호 출력 플립-플롭들을 포함하는 업 신호 출력부와, 상기 출력클록이 각각의 입력단자로 입력되고, 상기 N개의 딜레이 출력클록이 각각의 클록 단자로 입력되어 N개의 다운 신호를 생성하는 N개의 다운신호 출력 플립-플롭들을 포함하는 다운 신호 출력부와, 상기 N개의 업 신호와 상기 N개의 다운 신호를 서로 대응시켜 NAND 연산하여 N개의 아웃신호를 생성하는 아웃 신호 출력부를 포함하여 구성되며, The time-digital converter may include a down delay line that receives the output clock and sequentially delays the output clock to generate N delay output clocks, and receives the reference clock and sequentially delays the reference clock to N number An up delay line for generating a delay reference clock, and an N up signal output flip for inputting the reference clock to each input terminal and the N delay reference clocks to each clock terminal to generate N up signals An up-signal output including a flop, the output clock is input to each input terminal, and the N delay output clocks are input to respective clock terminals to generate N down-signal output flips. A down signal output unit including flops and the N up signals and the N down signals corresponding to each other to perform a NAND operation It is configured to include an out signal output unit for generating N out signals, 상기 위상차 신호는 상기 아웃 신호를 카운트하여 생성되는 것을 특징으로 하는 디지털 위상 고정 루프.And the phase difference signal is generated by counting the out signal. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 다운 딜레이 라인과 상기 업 딜레이 라인은 각각 N-1 개의 실질적으로 동일한 지연값을 가지는 딜레이 셀들이 직렬연결되어 구성되는 것을 특징으로 하는 디지털 위상 고정 루프.And wherein the down delay line and the up delay line are each configured by series of N-1 delay cells having substantially the same delay value in series. 제 1 항에 있어서,The method of claim 1, 상기 디지털 제어 발진부는The digitally controlled oscillator 복수 개의 딜레이 셀들이 직렬 연결되어 상기 출력클록을 생성하는 링 타입 발진부; 및A ring type oscillator for connecting the plurality of delay cells in series to generate the output clock; And 상기 발진 제어값에 의해 상기 링 타입 발진부에 공급되는 전류량을 제어하여 상기 출력클록의 주파수를 변화시키는 발진 주파수 제어부를 포함하여 구성되는 것을 특징으로 하는 디지털 위상 고정 루프.And an oscillation frequency control unit for controlling the amount of current supplied to the ring type oscillator by the oscillation control value to change the frequency of the output clock. 제 6 항에 있어서,The method of claim 6, 상기 발진 주파수 제어부는,The oscillation frequency control unit, 상기 발진 제어값을 구성하는 각 비트에 의하여 상기 링 타입 발진부에 포함된 인버터들에 병렬 연결 여부가 결정되는 트라이스테이트 인버터들을 포함하여 구성되는 것을 특징으로 하는 디지털 위상 고정 루프.And a tri-state inverter configured to determine whether or not a parallel connection is made to the inverters included in the ring-type oscillator by each bit constituting the oscillation control value.
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