KR100990931B1 - Semiconductor device and method for manufacturing the same - Google Patents

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KR100990931B1 KR1020030045960A KR20030045960A KR100990931B1 KR 100990931 B1 KR100990931 B1 KR 100990931B1 KR 1020030045960 A KR1020030045960 A KR 1020030045960A KR 20030045960 A KR20030045960 A KR 20030045960A KR 100990931 B1 KR100990931 B1 KR 100990931B1
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Abstract

본 발명은 MIM형 캐패시터를 덮도록 HDP(High Density Plasma) 방식의 산화막을 적용하는 경우에서 셀영역 및 상기 셀영역에 비해 상대적으로 패턴 폭이 큰 페리영역 간의 단차를 해소할 수 있는 반도체 소자 및 그 제조 방법을 개시한다. 개시된 본 발명에 다른 반도체 소자는, 기판의 셀영역에 형성된 MIM형 캐패시터와 페리영역에 차례로 형성된 더미 금속패턴 및 더미 패턴을 덮도록 상기 기판의 전면 상에 HDP 방식의 산화막이 형성된 반도체 소자에 있어서, 상기 페리영역의 더미 패턴은 다수개의 패턴들이 일정 간격으로 배열된 것을 특징으로 한다. The present invention provides a semiconductor device capable of eliminating a step between a cell region and a ferry region having a larger pattern width than the cell region in the case of applying an HDP (High Density Plasma) type oxide film to cover a MIM capacitor. The manufacturing method is disclosed. According to another aspect of the present invention, there is provided a semiconductor device including an MIM type capacitor formed in a cell region of a substrate and a dummy metal pattern and a dummy pattern sequentially formed in a ferry region. The dummy pattern of the ferry region is characterized in that a plurality of patterns are arranged at a predetermined interval.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 것으로서, 셀영역 및 더미 패턴이 형성된 페리영역을 보인 평면도.1 is a plan view illustrating a semiconductor device according to the prior art, and a ferry region in which a cell region and a dummy pattern are formed.

도 2는 도 1에서 페리영역에 형성된 더미 패턴만을 보인 부분확대도.FIG. 2 is a partially enlarged view showing only a dummy pattern formed in the ferry region in FIG. 1. FIG.

도 3a 및 도 3b는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 제조공정도.3A and 3B are manufacturing process diagrams for explaining a method for manufacturing a semiconductor device according to the prior art.

도 4는 종래 기술에 따른 문제점을 설명하기 위한 단면도.4 is a cross-sectional view for explaining a problem according to the prior art.

도 5는 본 발명의 제 1실시예에 따른 반도체 소자를 설명하기 위한 것으로서, 셀영역 및 더미 패턴이 형성된 페리영역을 보인 평면도.FIG. 5 is a plan view illustrating a semiconductor device according to a first exemplary embodiment of the present invention and showing a ferry region in which a cell region and a dummy pattern are formed. FIG.

도 6은 도 5에서 페리영역에 형성된 더미패턴만을 보인 부분 확대도.6 is a partially enlarged view showing only a dummy pattern formed in the ferry region in FIG. 5.

도 7a 내지 도 7c는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 제조공정도. 7A to 7C are manufacturing process diagrams for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 8은 본 발명의 제 2실시예에 따른 반도체 소자를 설명하기 위한 것으로서, 페리영역에 형성된 더미 패턴만을 보인 평면도.FIG. 8 is a plan view illustrating a semiconductor device according to a second exemplary embodiment of the present invention and showing only a dummy pattern formed in a ferry region. FIG.

본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는, 층간절연막 물질로 HDP 방식의 산화막을 사용하면서 MIM형 캐패시터 구조를 이용하는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device using a MIM type capacitor structure while using an HDP type oxide film as an interlayer insulating film material, and a manufacturing method thereof.

일반적으로 캐패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스 크기가 줄어들게 되는 단점이 있다.In general, when the capacitor is a PIP (Poly Insulator Poly) structure, since the upper electrode and the lower electrode are used as the conductive polysilicon, an oxidation reaction occurs at the interface between the upper electrode / lower electrode and the dielectric thin film to form a natural oxide film, thereby increasing the overall capacitance size. There is a drawback to this.

이를 해결하기 위해 캐패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal) 구조로 변경하게 되었는데, 그 중에서 MIM형 캐패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.In order to solve this problem, the structure of the capacitor was changed from the metal insulator silicon (MIS) to the metal insulator metal (MIM) structure. Among them, the MIM capacitor has a small resistivity and no parasitic capacitance due to depletion. Mainly used.

이러한 MIM형 캐패시터는 기판의 셀영역에 형성하며, 이와 동시에 페리영역에는 더미 금속패턴을 형성한다. 그리고, 상기 MIM형 캐패시터 및 더미 금속패턴 구조는 그 위에 층간절연막으로서 HDP 방식의 산화막을 증착 및 씨엠피 공정을 진행시켜 평탄화시킨다. 여기서, 상기 더미 금속패턴은 산화막의 씨엠피에 의한 평탄화를 위해 삽입해주는 것이다. 또한, 상기 MIM형 캐패시터는 패턴 밀도가 낮기 때문에 그의 상부전극용 금속막의 식각시 로딩 효과(loading effect)가 발생되어 식각 제어에 어려움이 따르게 된다. 따라서, 종래에는 산화막을 형성하기 이전에 페리영역의 더미 금속패턴 위에 추가로 더미 패턴을 형성시켜 줌으로써, 이후 상부전극용 금속막 식각시의 문제를 해결하고 있다. The MIM capacitor is formed in the cell region of the substrate, and at the same time, a dummy metal pattern is formed in the ferry region. In addition, the MIM capacitor and the dummy metal pattern structure are planarized by depositing an HDP type oxide film and performing a CMP process as an interlayer insulating film thereon. Here, the dummy metal pattern is inserted to planarize the oxide film by CMP. In addition, since the MIM type capacitor has a low pattern density, a loading effect occurs during etching of the metal film for the upper electrode, resulting in difficulty in etching control. Therefore, in the related art, a dummy pattern is additionally formed on the dummy metal pattern of the ferry region before the oxide film is formed, thereby solving the problem of etching the metal film for the upper electrode.

도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 것으로서, 셀영역 및 더미 패턴이 형성된 페리영역을 보인 평면도이다.1 is a plan view illustrating a semiconductor device according to the prior art, and a ferry region in which a cell region and a dummy pattern are formed.

또한, 도 2는 도 1에서 페리영역에 형성된 더미 패턴만을 보인 부분확대도이다.2 is a partially enlarged view showing only a dummy pattern formed in the ferry region in FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 기판(1)의 셀영역에는 MIM형 캐패시터가 형성되어 있고, 페리영역의 더미 금속패턴(미도시) 위에는 더미 패턴(5b)이 사각 형상으로 형성되어 있다. 여기서, 도면부호 5a는 셀영역에 형성된 MIM형 캐패시터의 상부전극을 나타낸다.1 and 2, a MIM capacitor is formed in the cell region of the substrate 1, and a dummy pattern 5b is formed in a rectangular shape on the dummy metal pattern (not shown) of the ferry region. . Here, reference numeral 5a denotes the upper electrode of the MIM capacitor formed in the cell region.

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도 3a 및 도 3b는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 제조공정도이다.3A and 3B are manufacturing process diagrams for explaining a method of manufacturing a semiconductor device according to the prior art.

종래 기술에 따른 반도체 소자의 제조 방법은, 도 3a에 도시된 바와 같이, 먼저, 셀영역 및 페리영역이 정의된 반도체 기판(1)을 제공한다. 이어, 상기 기판(1)의 셀영역에는 금속막으로 이루어진 MIM형 캐패시터의 하부전극(2) 형성하고, 이와 동시에, 페리영역에는 더미 금속패턴(3)을 형성한다.The method of manufacturing a semiconductor device according to the prior art, as shown in FIG. 3A, first provides a semiconductor substrate 1 in which a cell region and a ferry region are defined. Subsequently, a lower electrode 2 of the MIM capacitor formed of a metal film is formed in the cell region of the substrate 1, and at the same time, a dummy metal pattern 3 is formed in the ferry region.

그런 다음, 상기 구조 위에 금속막(미도시)을 증착한 다음, 금속막을 선택 식각하여 셀영역의 하부전극(2) 상에 상부전극(5a)을 형성해서 상기 셀영역에 MIM형 캐패시터를 형성하고, 이와 동시에 페리영역의 더미 금속패턴(3) 상에 더미 패턴(5b)을 형성한다. 이때, 상기 더미 패턴(5b)은, 도 1에 도시된 바와 같이, 사각 형상으로 패터닝한다. 한편, 도 1에 도시된 바와 같이, 페리영역의 더미 패턴(5b)은 셀영역의 상부전극(5a)에 비해 패턴 폭을 작게 패터닝한다. Then, a metal film (not shown) is deposited on the structure, and then the metal film is selectively etched to form an upper electrode 5a on the lower electrode 2 of the cell region to form a MIM capacitor in the cell region. At the same time, a dummy pattern 5b is formed on the dummy metal pattern 3 of the ferry region. In this case, the dummy pattern 5b is patterned into a rectangular shape as shown in FIG. 1. Meanwhile, as shown in FIG. 1, the dummy pattern 5b of the ferry region is patterned to have a smaller pattern width than the upper electrode 5a of the cell region.

여기서, 상기 MIM형 캐패시터는 패턴의 밀도가 보통 1%미만으로서, 패턴 밀도가 매우 낮기 때문에 상기 상부전극(5a)을 형성하기 위한 식각시 패턴 밀도의 영향으로 인해 로딩 효과가 발생되므로 식각 공정 제어가 어렵다. 따라서, 이러한 상부전극용 금속막 식각시의 문제점을 해결하고자 페리영역의 더미 금속패턴(3) 상에 별도의 더미 패턴(5b)을 형성해주는 것이다. Here, the MIM type capacitor has a pattern density of less than 1%, and since the pattern density is very low, the loading effect is generated due to the influence of the pattern density during etching to form the upper electrode 5a. it's difficult. Therefore, in order to solve the problem in etching the upper electrode metal film, a separate dummy pattern 5b is formed on the dummy metal pattern 3 of the ferry region.

다음으로, 도 3b에 도시된 바와 같이, 상기 MIM형 캐패시터 및 더미 패턴(5b)을 포함한 기판(1)의 전면 상에 층간절연막으로서 HDP(High Density Plasma) 방식으로 산화막(6)을 형성한다. Next, as shown in FIG. 3B, an oxide film 6 is formed on the entire surface of the substrate 1 including the MIM capacitor and the dummy pattern 5b as an interlayer insulating film in the HDP (High Density Plasma) method.

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도 4는 종래 기술에 따른 문제점을 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a problem according to the prior art.

HDP방식의 산화막을 적용하는 경우, 도 4에 도시된 바와 같이, MIM형 캐패시터가 형성되지 않은 셀영역의 경우에 패턴 폭이 작기 때문에 이 부분에 형성되는 산화막의 두께는 얇고, 상대적으로 더미 패턴 위에 형성되는 산화막 두께는 셀영역에 비해 a만큼 더 두껍다. In the case of applying the HDP type oxide film, as shown in FIG. 4, since the pattern width is small in the case of the cell region in which the MIM type capacitor is not formed, the thickness of the oxide film formed in this portion is thin and relatively on the dummy pattern. The oxide film formed is thicker a than the cell region.

따라서, 이와 같이 단차가 발생된 산화막을 씨엠피하는 경우, 셀영역에 비해 상대적으로 패턴 폭이 큰 페리영역은 잘 연마되지 않기 때문에 산화막 씨엠피 공정에서 제거해야 하는 셀영역과 페리영역 간의 두께에 대한 단차(a 크기에 해당됨)가 그대로 남게 된다. 이처럼, 셀영역과 페리영역 간에 단차가 크게 발생되면 후속의 포토 공정에서 패턴 형성이 불가능하게 되어 제품의 제작이 어려워지는 문제점이 있었다.Therefore, in the case of the CMP of the oxide film in which the step is generated in this manner, the ferrite region having a larger pattern width than the cell region is not polished well, and thus the difference in thickness between the cell region and the ferry region to be removed in the oxide CPM process is difficult. (corresponding to size a) remains. As such, when a large step is generated between the cell region and the ferry region, it is impossible to form a pattern in a subsequent photo process, thereby making it difficult to manufacture a product.

상기 문제점을 해소하기 위해, 본 발명의 목적은 HDP 방식의 산화막을 적용하는 경우, 셀영역 및 상기 셀영역에 비해 상대적으로 패턴 폭이 큰 페리영역 간의 단차를 해소할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.In order to solve the above problems, an object of the present invention is to provide a semiconductor device capable of eliminating the step between the cell region and the ferry region having a larger pattern width than the cell region when the HDP type oxide film is applied. To provide.

상기 목적 달성을 위한 본 발명에 따른 반도체 소자는, 기판의 셀영역에 형성된 MIM형 캐패시터와 페리영역에 차례로 형성된 더미 금속패턴 및 더미 패턴을 덮도록 상기 기판의 전면 상에 HDP 방식의 산화막이 형성된 반도체 소자에 있어서, 상기 페리영역의 더미 패턴은 다수개의 패턴들이 일정 간격으로 배열된 것을 특징으로 한다. The semiconductor device according to the present invention for achieving the above object is a semiconductor formed with an oxide film of the HDP method on the front surface of the substrate to cover the dummy metal pattern and the dummy pattern formed in the MIM type capacitor formed in the cell region of the substrate and the ferry region in turn In the device, the dummy pattern of the ferry region is characterized in that a plurality of patterns are arranged at regular intervals.

상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 바 타입 패턴들이 라인 & 스페이스 형태로 배열된 형상인 것을 특징으로 한다.
상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 사각 형상 패턴들이 지그-재그 형태로 배열된 형상인 것을 특징으로 한다. The dummy pattern of the ferry region may have a shape in which a plurality of bar type patterns are arranged in a line & space form when viewed in plan view.
The dummy pattern of the ferry region may have a shape in which a plurality of square patterns are arranged in a zigzag form when viewed in a plan view.

또한, 본 발명에 따른 반도체 소자의 더미 패턴 제조 방법은, 셀영역과 페리영역이 정의된 반도체 기판을 제공하는 단계; 상기 기판의 셀영역에 MIM형 캐패시터의 하부전극을 형성함과 동시에 상기 기판의 페리영역에 더미 금속패턴을 형성하는 단계; 상기 하부전극 및 더미 금속패턴 상에 각각 상부전극 및 더미 패턴을 형성하되, 상기 더미 금속패턴 상에 형성되는 더미 패턴을 다수개의 패턴들이 일정 간격으로 배열된 형태로 형성하는 단계; 상기 더미 패턴이 형성된 기판 결과물 상에 HDP 방식의 산화막을 형성하는 단계; 및 상기 산화막을 씨엠피하여 평탄화하는 단계;를 포함하는 것을 특징으로 한다. In addition, a method of manufacturing a dummy pattern of a semiconductor device according to the present invention includes providing a semiconductor substrate in which a cell region and a ferry region are defined; Forming a dummy metal pattern in a ferry region of the substrate while forming a lower electrode of the MIM capacitor in the cell region of the substrate; Forming an upper electrode and a dummy pattern on the lower electrode and the dummy metal pattern, respectively, and forming a dummy pattern formed on the dummy metal pattern in a plurality of patterns arranged at regular intervals; Forming an oxide film of an HDP method on a substrate resultant on which the dummy pattern is formed; And planarizing the oxide film by CMP.

상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 바 타입 패턴들이 라인 & 스페이스 형태로 배열되게 형성하는 것을 특징으로 한다.
상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 사각 형상 패턴들이 지그-재그 형태로 배열되게 형성하는 것을 특징으로 한다.
상기 페리영역의 더미 패턴의 폭은 상기 산화막 두께의 1.5∼2배로, 예를 들어, 상기 산화막은 5000Å 두께로 형성하고, 상기 페리영역의 더미 패턴은 0.75∼1.00㎛의 폭으로 형성하는 것을 특징으로 한다.
(실시예)The dummy pattern of the ferry region may be formed such that a plurality of bar type patterns are arranged in a line & space form when viewed in plan view.
The dummy pattern of the ferry region is characterized in that a plurality of square-shaped patterns are arranged in a zigzag form when viewed in plan view.
The width of the dummy pattern of the ferry region is 1.5 to 2 times the thickness of the oxide film, for example, the oxide film is formed to be 5000 Å thick, and the dummy pattern of the ferry region is formed to a width of 0.75 to 1.00 μm. do.
(Example)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 제 1실시예에 따른 반도체 소자를 설명하기 위한 것으로서, 셀영역 및 더미 패턴이 형성된 페리영역을 보인 평면도이고, 도 6은 도 5에서 페리영역에 형성된 더미패턴만을 보인 부분 확대도이다.FIG. 5 illustrates a semiconductor device according to a first embodiment of the present invention, which is a plan view showing a ferry region in which a cell region and a dummy pattern are formed, and FIG. 6 is an enlarged view of only a dummy pattern formed in the ferry region in FIG. 5. It is also.

또한, 도 7a 내지 도 7c는 본 발명의 제 1실시예에 따른 반도체 소자의 더미 패턴의 제조 방법을 설명하기 위한 제조공정도이다.7A to 7C are manufacturing process diagrams for explaining a method of manufacturing a dummy pattern of a semiconductor device according to the first embodiment of the present invention.

도 5에 도시된 바와 같이, 기판(10)의 셀영역에 MIM형 캐패시터가 형성되어 있고, 기판(10)의 페리영역에 더미 금속패턴(12) 및 더미 패턴(15b)이 차례로 형성되어 있다. 여기서, 도면부호 15a는 셀영역에 형성된 MIM형 캐패시터의 상부전극을 나타낸다.As shown in FIG. 5, a MIM capacitor is formed in a cell region of the substrate 10, and a dummy metal pattern 12 and a dummy pattern 15b are sequentially formed in the ferry region of the substrate 10. Here, reference numeral 15a denotes the upper electrode of the MIM capacitor formed in the cell region.

도 5 및 도 6에 도시된 바와 같이, 상기 페리영역의 더미 패턴(15b)은, 평면 상으로 볼 때, 다수개의 바 타입 패턴들이 일정 간격으로 배열된 라인 & 스페이스 형상을 가지며, 셀영역의 MIM형 캐패시터의 상부전극(15a)은, 평면 상으로 볼 때, 사각 형상을 갖는다. 또한, 상기 페리영역의 더미 금속패턴(12) 위에 형성되는 더미 패턴(15b)은 셀영역의 MIM형 캐패시터의 상부전극(15a)에 비해 상대적으로 패턴 폭이 크다. 5 and 6, the dummy pattern 15b of the ferry region has a line & space shape in which a plurality of bar type patterns are arranged at regular intervals when viewed in plan view, and the MIM of the cell region. The upper electrode 15a of the type capacitor has a square shape in plan view. In addition, the dummy pattern 15b formed on the dummy metal pattern 12 of the ferry region has a larger pattern width than the upper electrode 15a of the MIM capacitor of the cell region.

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본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법은, 도 7a에 도시된 바와 같이, 먼저, 셀영역과 페리영역이 정의된 반도체 기판(10)을 제공한다. 이어, 기판(10)의 셀영역에 MIM형 캐패시터의 하부전극(11)를 형성하는 동시에 페리영역에 더미 금속패턴(12)을 각각 형성한다.In the method of manufacturing a semiconductor device according to the first embodiment of the present invention, as shown in FIG. 7A, first, a semiconductor substrate 10 in which a cell region and a ferry region are defined is provided. Subsequently, the bottom electrode 11 of the MIM capacitor is formed in the cell region of the substrate 10, and the dummy metal patterns 12 are formed in the ferry region, respectively.

그런 다음, 상기 MIM형 캐패시터의 하부전극(11) 및 더미 금속패턴(12)을 포함한 기판(10)의 전면 상에 금속막(미도시)을 증착한 다음, 상기 금속막을 식각하여 상기 셀영역의 MIM형 캐패시터의 하부전극(11) 상에 상부전극(15a)을 형성하고, 이와 동시에 페리영역의 더미 금속패턴(12) 상에 더미 패턴(15b)을 형성한다. 이때, 페리영역의 더미 금속패턴(12) 위에 형성되는 더미 패턴(15b)은 라인 & 스페이스(line & space) 형상으로 패턴 폭을 작게 하여 패터닝한다. 즉, 페리영역의 더미 패턴(15b)은, 도 5에 도시된 바와 같이, 평면 상으로 볼 때, 다수개의 바 타입 패턴들이 일정 간격으로 배열된 형상을 갖도록 형성한다. 또한, 상기 페리영역의 더미 패턴(15b)은, 이후에 설명하겠지만, 후속에서 형성되는 HDP 방식의 산화막 두께에 대하여 1.5배 이상의 폭을 갖도록 형성한다. Then, a metal film (not shown) is deposited on the entire surface of the substrate 10 including the lower electrode 11 and the dummy metal pattern 12 of the MIM capacitor, and then the metal film is etched to An upper electrode 15a is formed on the lower electrode 11 of the MIM capacitor, and a dummy pattern 15b is formed on the dummy metal pattern 12 of the ferry region. At this time, the dummy pattern 15b formed on the dummy metal pattern 12 of the ferry region is patterned by decreasing the pattern width in a line & space shape. That is, as shown in FIG. 5, the dummy pattern 15b of the ferry region is formed to have a shape in which a plurality of bar type patterns are arranged at regular intervals. In addition, the dummy pattern 15b of the ferry region, as will be described later, is formed to have a width of 1.5 times or more with respect to the thickness of the oxide film of the HDP method formed later.

다음으로, 도 7b에 도시된 바와 같이, 셀영역에 형성된 MIM형 캐패시터 및 페리영영에 형성된 더미 패턴(15b)을 포함한 기판(10)의 전면에 층간절연막으로서 HDP 방식으로 산화막(16)을 형성한다. 이때, 상기 라인 & 스페이스 형상을 갖도록 형성된 페리영역의 더미 패턴(15b)의 폭은 상기 산화막(16) 두께의 1.5배 이상, 바람직하게, 1.5∼2배의 폭을 갖도록 형성한다. 예를들어, 상기 산화막(16) 두께가 5000Å인 경우, 상기 더미 패턴(15b)은 0.75∼1.00㎛의 폭을 갖도록 형성한다. Next, as shown in FIG. 7B, an oxide film 16 is formed on the entire surface of the substrate 10 including the MIM type capacitor formed in the cell region and the dummy pattern 15b formed in the ferrite film by the HDP method as an interlayer insulating film. . At this time, the width of the dummy pattern 15b of the ferry region formed to have the line & space shape is formed to have a width of 1.5 times or more, preferably 1.5 to 2 times the thickness of the oxide film 16. For example, when the oxide film 16 has a thickness of 5000 kPa, the dummy pattern 15b is formed to have a width of 0.75 to 1.00 mu m.

이어, 도 7c에 도시된 바와 같이, 상기 산화막(16)을 씨엠피하여 평탄화한다. Subsequently, as illustrated in FIG. 7C, the oxide layer 16 is CMP planarized.

본 발명의 제 1실시예에서는 페리영역의 더미 패턴(15b)을 바 타입으로 다수개 나뉘기 때문에 셀영역의 상부전극(15a)에 비해 패턴 폭이 작아짐으로써, 페리영역이 셀영역에 비해 패턴 폭이 비교적 큼으로 인해 후속의 HDP 산화막 씨엠피 공정 시에 발생되는 단차 문제를 해결할 수 있다.In the first embodiment of the present invention, since a plurality of dummy patterns 15b of the ferry region are divided into bar types, the width of the pattern is smaller than that of the upper electrode 15a of the cell region, so that the ferry region has a pattern width compared to the cell region. Due to this relatively large size, it is possible to solve the step difference problem in the subsequent HDP oxide CMP process.

따라서, 페리영역과 셀영역 간의 패턴 폭 차이가 보상됨으로써, HDP 산화막 씨엠피 공정 시, 단차 문제를 해결할 수 있다. Therefore, the difference in the pattern width between the ferry region and the cell region is compensated for, thereby solving the step problem in the HDP oxide CMP process.

도 8은 본 발명의 제 2실시예에 따른 반도체 소자를 설명하기 위한 것으로서, 페리영역에 형성된 더미 패턴만을 보인 평면도이다.8 is a plan view illustrating a semiconductor device according to a second exemplary embodiment of the present invention and shows only a dummy pattern formed in a ferry region.

본 발명의 제 2실시예에 따른 페리영역의 더미 패턴(15d)은, 상술한 본 발명의 제 1실시예에 따른 구조, 즉, 다수개의 바 타입 패턴들이 일정 간격으로 배열되어 라인 & 스페이스 형상을 갖는 구조 대신에, 도 8에 도시된 바와 같이, 평면 상으로 볼 때, 다수개의 사각 형상 패턴들이 지그-재그 형태로 배열된 형상의 구조를 갖는다. The dummy pattern 15d of the ferry region according to the second embodiment of the present invention has a structure according to the first embodiment of the present invention, that is, a plurality of bar type patterns are arranged at regular intervals to form a line & space shape. Instead of having a structure, as shown in FIG. 8, when viewed in plan view, a plurality of square-shaped patterns have a structure arranged in a zigzag form.

따라서, 본 발명의 제 2실시예도 페리영역의 더미 패턴(15d)은 사각 형상의 패턴들이 소정 간격으로 다수개 배열되기 때문에 셀영역의 더미 패턴에 비해 패턴 폭이 작아짐으로써, 페리영역이 셀영역에 비해 패턴 폭이 비교적 큼으로 인해 후속의 HDP 산화막 씨엠피 공정 시에 발생되는 단차 문제를 해결할 수 있다.Therefore, in the second embodiment of the present invention, since the dummy pattern 15d of the ferry region is arranged with a plurality of square patterns at predetermined intervals, the pattern width is smaller than that of the dummy region of the cell region, whereby the ferry region is formed in the cell region. Due to the relatively large width of the pattern, it is possible to solve the step difference problem that occurs during the subsequent HDP oxide CMP process.

상술한 본 발명에 따른 반도체 소자의 더미 패턴에 의하면, 라인 & 스페이스 방식을 적용시켜 페리영역의 더미 패턴을 바 타입으로 다수개 나눠 셀영역의 패턴에 비해 패턴 폭을 작게 형성함으로써, 페리영역과 셀영역 간의 패턴 폭 차이를 보상한다.
따라서, 본 발명은 HDP 산화막 씨엠피 공정 시 발생되는 단차 문제를 해결함으로써, MIM형 캐패시터 및 더미 금속패턴 부위에서 산화막이 움푹 패이는 현상이 발생되지 않으며, 아울러, MIM캐패시터/더미 금속패턴과 산화막 간의 식각선택비로 인한 문제를 해결할 수 있다.According to the dummy pattern of the semiconductor device according to the present invention, by applying a line & space method, a plurality of dummy patterns of the ferry region are divided into bar types to form a smaller pattern width than the pattern of the cell region, thereby forming the ferry region and the cell. Compensate for pattern width differences between regions.
Accordingly, the present invention solves the step problem generated during the HDP oxide CMP process, and does not cause the dent of the oxide film in the MIM capacitor and the dummy metal pattern, and also between the MIM capacitor / dummy metal pattern and the oxide film. The problem caused by the etching selectivity can be solved.

한편, 본 발명에서는 산화막 씨엠피 공정에 걸리는 부하가 줄어들게 되고 결과적으로 기존에 비해 산화막의 두께가 균일하게 형성되기 때문에 평탄도가 커져 안정적인 공정이 가능한 이점이 있다.On the other hand, in the present invention, the load on the oxide CMP process is reduced, and as a result, since the thickness of the oxide film is uniformly formed, the flatness is increased, thereby providing a stable process.

Claims (9)

기판의 셀영역에 형성된 MIM형 캐패시터와 페리영역에 차례로 형성된 더미 금속패턴 및 더미 패턴을 덮도록 상기 기판의 전면 상에 HDP 방식의 산화막이 형성된 반도체 소자에 있어서, In the semiconductor device in which the oxide film of the HDP method is formed on the entire surface of the substrate so as to cover the MIM type capacitor formed in the cell region of the substrate and the dummy metal pattern and dummy pattern sequentially formed in the ferry region, 상기 페리영역의 더미 패턴은 다수개의 패턴들이 일정 간격으로 배열된 것을 특징으로 하는 반도체 소자. The dummy pattern of the ferry region is characterized in that a plurality of patterns are arranged at regular intervals. 제 1 항에 있어서, 상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 바 타입 패턴들이 라인 & 스페이스 형태로 배열된 형상인 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, wherein the dummy pattern of the ferry region has a shape in which a plurality of bar type patterns are arranged in a line & space form when viewed in plan view. 제 1 항에 있어서, 상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 사각 형상 패턴들이 지그-재그 형태로 배열된 형상인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the dummy pattern of the ferry region has a shape in which a plurality of square patterns are arranged in a zigzag form when viewed in plan view. 셀영역과 페리영역이 정의된 반도체 기판을 제공하는 단계; Providing a semiconductor substrate in which a cell region and a ferry region are defined; 상기 기판의 셀영역에 MIM형 캐패시터의 하부전극을 형성함과 동시에 상기 기판의 페리영역에 더미 금속패턴을 형성하는 단계; Forming a dummy metal pattern in a ferry region of the substrate while forming a lower electrode of the MIM capacitor in the cell region of the substrate; 상기 하부전극 및 더미 금속패턴 상에 각각 상부전극 및 더미 패턴을 형성하되, 상기 더미 금속패턴 상에 형성되는 더미 패턴을 다수개의 패턴들이 일정 간격으로 배열된 형태로 형성하는 단계; Forming an upper electrode and a dummy pattern on the lower electrode and the dummy metal pattern, respectively, and forming a dummy pattern formed on the dummy metal pattern in a plurality of patterns arranged at regular intervals; 상기 더미 패턴이 형성된 기판 결과물 상에 HDP 방식의 산화막을 형성하는 단계; 및 Forming an oxide film of an HDP method on a substrate resultant on which the dummy pattern is formed; And 상기 산화막을 씨엠피하여 평탄화하는 단계; Planarizing the oxide film by CMP; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 4 항에 있어서, 상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 바 타입 패턴들이 라인 & 스페이스 형태로 배열되게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 4, wherein the dummy pattern of the ferry region is formed such that a plurality of bar type patterns are arranged in a line & space form when viewed in plan view. 제 4 항에 있어서, 상기 페리영역의 더미 패턴은, 평면 상으로 볼 때, 다수개의 사각 형상 패턴들이 지그-재그 형태로 배열되게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 4, wherein the dummy pattern of the ferry region is formed such that a plurality of square patterns are arranged in a zigzag form when viewed in plan view. 삭제delete 제 4 항에 있어서, 상기 산화막은 5000Å 두께로 형성하고, 상기 페리영역의 더미 패턴은 0.75∼1.00㎛의 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 4, wherein the oxide film is formed to a thickness of 5000 kPa, and the dummy pattern of the ferry region is formed to a width of 0.75 to 1.00 mu m. 제 4 항에 있어서, 상기 페리영역의 더미 패턴의 폭은 상기 산화막 두께의 1.5∼2배인 것을 특징으로 하는 반도체 소자의 제조 방법. The method of manufacturing a semiconductor device according to claim 4, wherein the width of the dummy pattern of the ferry region is 1.5 to 2 times the thickness of the oxide film.
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* Cited by examiner, † Cited by third party
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