KR100989802B1 - Stack structure of carrier board embedded with semiconductor components and method for fabricating the same - Google Patents

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Abstract

반도체 소자가 매립된 지지 기판 적층 구조체와 그 제조 방법이 제안된다. 상기 적층 구조체는 관통공을 각각 갖는 제1 및 제2 지지 기판과, 상기 제1 및 제2 지지 기판의 관통공 내에 배치되는 제1 및 제2 반도체 소자와, 상기 제1 지지 기판과 상기 제2 지지 기판 사이에 클램핑되며, 상기 제1 지지 기판과 상기 제1 반도체 소자의 비활성면 상에 형성되고 상기 제1 지지 기판과 상기 제1 반도체 소자 사이의 공간을 충진하는 제1 유전체층, 상기 제2 지지 기판과 상기 제2 반도체 소자의 비활성면 상에 형성되고 상기 제2 지지 기판과 상기 제2 반도체 소자 사이의 공간을 충진하는 제2 유전체층 및 상기 제1 유전체층과 상기 제2 유전체층 사이에 클램핑되는 본딩층을 갖는 유전체층 구조체를 포함한다.A support substrate laminate structure in which semiconductor elements are embedded and a manufacturing method thereof are proposed. The stack structure includes first and second support substrates having through holes, first and second semiconductor elements disposed in through holes of the first and second support substrates, and the first and second support substrates. A first dielectric layer clamped between the support substrate and formed on an inactive surface of the first support substrate and the first semiconductor element and filling a space between the first support substrate and the first semiconductor element, the second support A second dielectric layer formed on an inactive surface of the substrate and the second semiconductor element and filling a space between the second support substrate and the second semiconductor element and a bonding layer clamped between the first dielectric layer and the second dielectric layer It includes a dielectric layer structure having a.

적층 구조체, 지지 기판, 반도체 소자 Laminated Structures, Support Substrates, Semiconductor Devices

Description

반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법{STACK STRUCTURE OF CARRIER BOARD EMBEDDED WITH SEMICONDUCTOR COMPONENTS AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] A support substrate stacked structure in which a semiconductor device is embedded, and a method of manufacturing the same.

본 발명은 다음과 같은 첨부 도면을 참조하여, 바람직한 실시형태에 대한 상세한 설명에 의하여 더욱 완전히 이해될 수 있다.The invention can be more fully understood by the following detailed description of the preferred embodiments with reference to the accompanying drawings.

도 1은 미국 등록특허 제6,789,049호에 개시된 캐비티 다운형 볼 그리드 어레이(cavity-down ball grid array, CDBGA)의 단면도이다.1 is a cross-sectional view of a cavity-down ball grid array (CDBGA) disclosed in US Pat. No. 6,789,049.

도 2A 내지 도 2G는 본 발명에 따른 바람직한 실시예의 반도체 소자가 매립된 지지 기판 적층 구조체에 대한 7개의 단면도이다.2A to 2G are seven cross-sectional views of a supporting substrate stack structure in which a semiconductor device of a preferred embodiment of the present invention is embedded.

본 발명은 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 반도체 소자가 지지 기판 내에 매립되게 하고, 지지 기판이 서로 적층되게 하는 적층 구조체와 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a support substrate laminate structure in which semiconductor elements are embedded, and a method of manufacturing the same. will be.

전자 기술의 발달로, 전자 장치는 다중 기능을 가지고, 고성능으로 설계되 어, 반도체 패키지의 고집적 및 소형화의 요구를 만족시킨다. 대형 용량과 고기능성을 구비하기 위하여, 현대적인 반도체 패키지가 멀티 칩 모듈(multi chip module, MCM)의 형태로 설계된다. 그러한 패키지는 감소된 크기와 양호한 전기적 특성을 가지며, 해당 기술분야에서의 주류 상품 중 하나가 되었다. 미국 등록특허 제6,798,149에 개시된 바와 같이, 적어도 2개의 반도체 소자는 단일 패키지 부품의 칩 지지 부품상에 배치되고, 상기 반도체 소자는 지지 부품 상에 적층된다.With the development of electronic technology, electronic devices have multiple functions and are designed with high performance, meeting the requirements of high integration and miniaturization of semiconductor packages. In order to have large capacity and high functionality, modern semiconductor packages are designed in the form of multi chip modules (MCMs). Such packages have reduced size and good electrical properties and have become one of the mainstream products in the art. As disclosed in US Pat. No. 6,798,149, at least two semiconductor elements are disposed on a chip support component of a single package component, which is stacked on the support component.

도 1은 미국 등록특허 제6,789,049호에 개시된 캐비티 다운형 볼 그리드 어레이(cavity-down ball grid array, CDBGA)의 단면도이다. CDBGA는 회로 기판(10), 상기 회로 기판(10)에 형성된 관통공(101), 상기 회로 기판(10)에 형성되고 복수의 전기 전도 패드(11a)와 복수의 본딩 패드(11b)를 갖는 회로층(11), 상기 홀(101) 내부에 형성된 두 개의 적층된 반도체 소자(121, 122), 상기 반도체 소자(121, 122)를 전기적으로 연결하기 위해 상기 반도체 소자(121, 122) 사이에 형성된 연결층(13), 상기 회로층(11)의 본딩 패드(11b)에 전기적으로 연결되는 금 재질의 와이어와 같은 전도성 소자(14), 상기 회로층(11)에 형성된 절연 보호층(16), 상기 전기 전도 패드(11a)를 노출하기 위하여 상기 절연 보호층(16) 사이에 형성된 복수의 개구(16a) 및 상기 개구(16a) 사이에 형성된 솔더 볼과 같은 전도성 부품(17)을 포함한다.1 is a cross-sectional view of a cavity-down ball grid array (CDBGA) disclosed in US Pat. No. 6,789,049. The CDBGA is a circuit board 10, a through hole 101 formed in the circuit board 10, a circuit formed in the circuit board 10, and having a plurality of electrically conductive pads 11a and a plurality of bonding pads 11b. A layer 11, two stacked semiconductor elements 121 and 122 formed inside the hole 101, and between the semiconductor elements 121 and 122 to electrically connect the semiconductor elements 121 and 122. A connection element 13, a conductive element 14 such as a gold wire electrically connected to the bonding pad 11b of the circuit layer 11, an insulating protective layer 16 formed on the circuit layer 11, A plurality of openings 16a formed between the insulating protective layer 16 to expose the electrically conductive pad 11a and a conductive component 17 such as solder balls formed between the openings 16a are included.

그러나, 상기 반도체 소자(121, 122)는 와이어 본딩 기술에 의하여 회로층(11)에 전기적으로 연결되며, 상기 와이어 본딩 기술에 의하여 형성되는 본딩 와이어는 원호 형상을 하고 있어, CDBGA는 아주 두꺼운 구조체가 되어 소형화의 목적 에 대치된다. 또한, 적층 공정과 패키징 공정의 두 공정이 반도체 소자(121, 122)를 적층하고 전기적으로 형성하기 위해 연속적으로 수행되어야 하기 때문에, CDBGA의 제조를 위한 제조 공정이 복잡해지고, 따라서, CDBGA는 높은 생산비를 필요로 한다.However, the semiconductor elements 121 and 122 are electrically connected to the circuit layer 11 by a wire bonding technique, and the bonding wires formed by the wire bonding technique have an arc shape, so that CDBGA has a very thick structure. It is opposed to the purpose of miniaturization. In addition, since two processes, a lamination process and a packaging process, must be performed continuously in order to stack and electrically form the semiconductor elements 121 and 122, the manufacturing process for the production of the CDBGA becomes complicated, and thus, the CDBGA has a high production cost. Need.

CDBGA는 적층된 구조체의 많은 층을 포함하지 않는다면, 양호한 전기적 특성 및 모듈화 특성을 가질 수 없다. CDBGA는 더 복잡한 회로층(11)과, 상기 회로층(11)에 더 많은 본딩 패드(11b)를 포함해야만 한다. 그러나, 한정된 회로 면적을 가지고 있는 회로층(11)의 회로 밀도와 본딩 패드(11b)의 수를 증가하기 위해서는, 반도체 소자(121, 122)를 수용하기 위해 사용되는 회로 기판(10)은 회로 기판(10)의 면적 감소에 덜 기여하는 얇은 회로를 사용하여야만 한다. 또한, 반도체 소자(121, 122)를 적층하기 위한 전술한 방법으로는 제한된 수의 반도체 소자만이 상기 회로 기판(10)에 적층될 수 있다. CDBGA는 낮은 전기적 기능성을 얻는다.CDBGA may not have good electrical and modular properties unless it includes many layers of stacked structures. The CDBGA must include a more complicated circuit layer 11 and more bonding pads 11b in the circuit layer 11. However, in order to increase the circuit density of the circuit layer 11 and the number of the bonding pads 11b having a limited circuit area, the circuit board 10 used to accommodate the semiconductor elements 121 and 122 is a circuit board. Thin circuits must be used which contribute less to the area reduction in (10). In addition, in the above-described method for stacking the semiconductor devices 121 and 122, only a limited number of semiconductor devices may be stacked on the circuit board 10. CDBGA achieves low electrical functionality.

따라서, 다층 회로 기판에서 MCM의 밀도를 증가시키고, 반도체 소자가 상기 다층 회로 기판에 배치되는 면적을 감소시키고, 반도체 소자의 면적을 감소시키고, 반도체 소자의 제조 공정을 단순화하고, 생산된 반도체 소자의 비용을 감소시킬 수 있는 방법이 본 발명이 속하는 기술분야에서 가장 중요한 목적 중에 하나이다.Thus, increasing the density of MCM in a multilayer circuit board, reducing the area in which the semiconductor device is disposed on the multilayer circuit board, reducing the area of the semiconductor device, simplifying the manufacturing process of the semiconductor device, A method of reducing costs is one of the most important objects in the art.

종래 기술의 전술한 문제점을 고려하여, 본 발명의 주된 목적은, 반도체 소자를 지지 기판에 매립함으로써 모듈화된 구조체를 형성하는 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법을 제공하는 데 있다.In view of the above-described problems of the prior art, a main object of the present invention is to provide a supporting substrate laminate structure in which a semiconductor element is embedded, which forms a modular structure by embedding the semiconductor element in a supporting substrate, and a method of manufacturing the same.

본 발명의 다른 목적은, 적층 구조체가 실질적인 요구사항에 따라 다수의 반도체 소자를 포함할 수 있도록 설계되는 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a supporting substrate laminate structure in which a semiconductor device is embedded, and a manufacturing method thereof, wherein the laminate structure is designed to include a plurality of semiconductor elements according to practical requirements.

본 발명의 또 다른 목적은, 지지 기판의 공간을 효율적으로 사용할 수 있고, 모듈화된 구조체의 크기를 감소시킬 수 있는 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법을 제공하는 데 있다.It is still another object of the present invention to provide a supporting substrate laminate structure in which semiconductor elements are embedded, which can efficiently use the space of the supporting substrate, and reduce the size of the modular structure, and a method of manufacturing the same.

본 발명의 다른 목적은, 반도체 패키지 공정을 단순화하고, 생산비를 절감할 수 있는 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a supporting substrate laminate structure in which semiconductor elements are embedded, which can simplify the semiconductor package process and reduce production costs, and a method of manufacturing the same.

전술한 목적 및 기타 목적을 달성하기 위하여, 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법이 본 발명에 따라 제공된다. 그 제조방법은, 관통공을 각각 갖는 제1 지지 기판과 제2 지지 기판을 제공하고, 상기 제1 및 제2 지지 기판의 관통공을 덮기 위하여 상기 제1 및 제2 지지 기판 상에 적층된 제1 층 및 제2 층을 형성하며, 활성면과 상기 활성면의 반대편에 있는 비활성면을 각각 갖는 제1 반도체 소자 및 제2 반도체 소자를 상기 제1 및 제2 지지 기판의 관통공 내에 각각 배치하는 단계와, 상기 제1 및 제2 층이 형성되지 않은 상기 제1 및 제2 지지 기판과 상기 제1 및 제2 반도체 소자의 활성면 상에, 제1 및 제2 보호층을 각각 형성하 는 단계와, 상기 제1 반도체 소자가 매립된 제1 지지 구조체(carry structure)를 형성하기 위하여 상기 제1 층, 상기 제1 지지 기판 및 상기 제1 보호층을 적층하고, 상기 제2 반도체 소자가 매립된 제2 지지 구조체를 형성하기 위하여 상기 제2 층, 상기 제2 지지 기판 및 상기 제2 보호층을 적층하는 단계 및 서로 맞대어 배치된 상기 제1 및 제2 지지 구조체로 본딩층을 클램핑하고 ,상기 제1 및 제2 지지 구조체를 적층하는 단계를 포함한다.In order to achieve the above and other objects, a method for manufacturing a supporting substrate laminate structure in which semiconductor elements are embedded is provided according to the present invention. The manufacturing method includes a first support substrate and a second support substrate each having a through hole, and the first and second support substrates are laminated on the first and second support substrates to cover the through holes. Forming a first layer and a second layer, and disposing a first semiconductor element and a second semiconductor element each having an active surface and an inactive surface opposite to the active surface in the through-holes of the first and second supporting substrates, respectively. Forming first and second protective layers, respectively, on the active surfaces of the first and second support substrates and the first and second semiconductor devices on which the first and second layers are not formed. And laminating the first layer, the first support substrate, and the first protective layer to form a first support structure in which the first semiconductor element is embedded, and in which the second semiconductor element is embedded. The second layer, the second to form a second support structure Stacking a support substrate and the second protective layer and clamping a bonding layer with the first and second support structures disposed against each other, and stacking the first and second support structures.

바람직한 실시예에 따르면, 상기 제1 및 제2 지지 기판은 절연 기판 또는 회로를 갖는 회로 기판이고; 상기 제1 층은, 제1 유전체층과 제1 제거 가능층(removable layer)을 포함하고; 상기 제1 유전체층은 상기 제1 지지 기판 상에 형성되고; 상기 제2 층은, 제2 유전체층과 제2 제거 가능층을 포함하고; 상기 제2 유전체층은 상기 제2 지지 기판 상에 형성되며; 상기 제2 제거 가능층은 이형 필름(release film) 또는 동박(copper foil)이다.According to a preferred embodiment, the first and second supporting substrates are an insulating substrate or a circuit board having a circuit; The first layer comprises a first dielectric layer and a first removable layer; The first dielectric layer is formed on the first support substrate; The second layer comprises a second dielectric layer and a second removable layer; The second dielectric layer is formed on the second support substrate; The second removable layer is a release film or copper foil.

상기 제조방법은 상기 제1 층, 상기 제1 지지 기판 및 상기 제1 보호층을 적층하는 단계에서, 상기 제1 층의 제1 유전체층은 압착되고 상기 제1 지지 기판과 상기 제1 반도체 소자 사이의 공간에 충진되어, 상기 제1 지지 기판의 관통공 내에 상기 제1 반도체 소자를 배치하고, 상기 제1 제거 가능층이 제거되어 제1 지지 구조체를 형성하는 것을 포함하고, 상기 제2 층, 상기 제2 지지 기판 및 상기 제2 보호층을 적층하는 단계에서, 상기 제2 층의 제2 유전체층은 압착되고 상기 제2 지지 기판과 상기 제1 반도체 소자 사이의 공간에 충진되어, 상기 제2 지지 기판의 관통공 내에 상기 제2 반도체 소자를 배치하고, 상기 제2 제거 가능층이 제거되어 제2 지지 구조체를 형성하는 것을 포함하며, 본딩층이 상기 제1 및 제2 지지 구조체 사이에 클램핑되고, 상기 제1 및 제2 지지 구조체는 압착되어 상기 제1 및 제2 반도체 소자가 매립된 코어층을 형성한다.In the manufacturing method, in the step of stacking the first layer, the first support substrate and the first protective layer, the first dielectric layer of the first layer is compressed and between the first support substrate and the first semiconductor element. Filling the space, placing the first semiconductor element in a through hole of the first support substrate, and removing the first removable layer to form a first support structure; In the stacking of the second support substrate and the second protective layer, the second dielectric layer of the second layer is compressed and filled in a space between the second support substrate and the first semiconductor element, Disposing the second semiconductor element in the through hole, and removing the second removable layer to form a second support structure, wherein a bonding layer is clamped between the first and second support structures, 1 and The support structure 2 is pressed to form the first and the second semiconductor element is embedded in the core layer.

상기 제조방법은, 상기 제1 및 제2 보호층을 제거하는 단계와, 유전체층, 상기 유전체층에 적층된 회로층 및 상기 회로층을 상기 제1 및 제2 반도체 소자에 전기적으로 연결하기 위하여 상기 유전체층에 형성되는 전도 구조체(conductive structure)를 각각 포함하는 제1 빌드업 구조체(build-up structure) 및 제2 빌드업 구조체를 상기 코어층의 양면에 각각 형성하는 단계를 더 포함한다. 상기 제조방법은, 상기 코어층과 상기 제1 및 제2 빌드업 구조체를 관통하여, 상기 제1 및 제2 빌드업 구조체에 전기적으로 연결되는 복수의 도금된 관통공을 형성하는 단계를 더 포함한다. 상기 제조방법은, 상기 제1 및 제2 빌드업 구조체의 외부면에 제1 및 제2 솔더 마스크를 각각 형성하는 단계를 더 포함한다.The manufacturing method includes removing the first and second passivation layers, a dielectric layer, a circuit layer stacked on the dielectric layer, and the circuit layer to electrically connect the circuit layer to the first and second semiconductor devices. And forming a first build-up structure and a second build-up structure each having a conductive structure formed on both sides of the core layer, respectively. The manufacturing method further includes forming a plurality of plated through holes electrically connected to the first and second buildup structures through the core layer and the first and second buildup structures. . The manufacturing method further includes forming first and second solder masks on outer surfaces of the first and second buildup structures, respectively.

전술한 방법에 따라 제조되는 반도체 소자가 매립된 지지 기판 적층 구조체는, 관통공을 갖는 제1 지지 기판 및 제2 지지 기판과, 상기 제1 및 제2 지지 기판의 관통공 내에 배치되고, 비활성면과 상기 비활성면의 반대편에 있고 복수의 전극 패드가 형성된 활성면을 각각 갖는 제1 반도체 소자 및 제2 반도체 소자와, 상기 제1 지지 기판 및 상기 제1 반도체 소자의 비활성면 상에 형성되고 상기 제1 지지 기판과 상기 제1 반도체 소자 사이의 공간에 충진되는 제1 유전체층과, 상기 제2 지지 기판 및 상기 제2 반도체 소자의 비활성면 상에 형성되고 상기 제2 지지 기판과 상기 제2 반도체 소자 사이의 공간에 충진되는 제2 유전체층과, 상기 제1 유전 체층와 상기 제2 유전체층 사이에 클램핑되는 본딩층(bonding layer)을 포함하고, 상기 제1 지지 기판과 상기 제2 지지 기판 사이에 클램핑된 유전체층 구조체를 포함한다.The support substrate laminate structure in which the semiconductor element manufactured according to the above-described method is embedded is disposed in the first support substrate and the second support substrate having through holes, and the through holes of the first and second support substrates. And a first semiconductor device and a second semiconductor device opposite to the non-active surface and each having an active surface having a plurality of electrode pads formed thereon, and formed on the non-active surface of the first supporting substrate and the first semiconductor device. A first dielectric layer filled in a space between the first supporting substrate and the first semiconductor element, and formed on an inactive surface of the second supporting substrate and the second semiconductor element, and between the second supporting substrate and the second semiconductor element And a bonding layer clamped between the first dielectric layer and the second dielectric layer, the second dielectric layer being filled in a space of the first dielectric substrate and the second support layer. And a dielectric layer structure clamped between the substrates.

상기 적층 구조체는, 상기 제1 및 제2 지지 기판의 외부면에 각각 형성되는 제1 빌드업 구조체와 제2 빌드업 구조체를 포함한다. 상기 제1 및 제2 빌드업 구조체 각각은, 유전체층, 상기 유전체층에 적층된 회로층, 상기 회로층을 상기 반도체 소자의 전극 패드에 전기적으로 연결하기 위하여 상기 유전체층에 형성되는 복수의 전도 구조체를 포함한다. 상기 적층 구조체는, 상기 제1 및 제2 지지 기판, 상기 제1 및 제2 빌드업 구조체 및 상기 유전체층 구조체를 관통하고, 상기 제1 및 제2 빌드업 구조체에 전기적으로 연결되는 복수의 도금된 관통공을 더 포함한다. 상기 적층 구조체는, 상기 제1 및 제2 빌드업 구조체의 외부면에 형성된 제1 솔더 마스크 및 제2 솔더 마스크를 더 포함한다.The laminate structure includes a first build-up structure and a second build-up structure respectively formed on outer surfaces of the first and second support substrates. Each of the first and second build-up structures includes a dielectric layer, a circuit layer stacked on the dielectric layer, and a plurality of conductive structures formed on the dielectric layer to electrically connect the circuit layer to electrode pads of the semiconductor device. . The laminated structure includes a plurality of plated through penetrating through the first and second support substrates, the first and second buildup structures and the dielectric layer structure, and electrically connected to the first and second buildup structures. Includes more balls. The laminate structure further includes a first solder mask and a second solder mask formed on outer surfaces of the first and second buildup structures.

상기 반도체 소자는 상기 제1 및 제2 지지 기판에 매립되고, 상기 제1 및 제2 지지 기판 사이에 본딩층을 클램핑하는 것에 의하여 코어층이 형성되기 때문에, 모듈화된 구조체가 형성되며, 지지 기판의 공간을 효율적으로 이용할 수 있으며, 모듈화된 구조체의 크기를 감소시킬 수 있다. 또한, 상기 모듈화된 구조체는 실질적인 요구사항에 따라 다양한 조합을 가질 수 있다. 결론적으러, 종래 기술과 비교하여, 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법은 반도체 패키지 공정을 단순화하며, 생산비를 절감할 수 있다.The semiconductor device is embedded in the first and second support substrates, and since a core layer is formed by clamping a bonding layer between the first and second support substrates, a modular structure is formed, thereby forming a support substrate. Space can be used efficiently and the size of the modular structure can be reduced. In addition, the modular structure may have various combinations according to practical requirements. In conclusion, compared with the prior art, the supporting substrate stack structure in which the semiconductor device is embedded and the manufacturing method thereof can simplify the semiconductor package process and reduce the production cost.

다음의 예시적인 실시예는 본 발명의 개시하기 위하여 제공되며, 이들의 이 점과 다른 이점 및 효과는 본 명세서를 참조하여 당업자에게 자명하게 이해될 수 있다. 또한, 본 발명은 기타 다른 실시예에 의해 실시되거나 적용될 수 있다. 본 발명의 상세는 상이한 관점과 응용의 기본이 될 수 있으며, 본 발명의 사상을 벗어나지 않는 다양한 수정이나 변형이 가능하다.The following illustrative examples are provided to disclose the present invention, and their advantages and other advantages and effects will be apparent to those skilled in the art with reference to the specification. In addition, the present invention may be implemented or applied by other embodiments. The details of the invention can be the basis of different aspects and applications, and various modifications and variations can be made without departing from the spirit of the invention.

도 2A 내지 도 2G는 본 발명에 따른 반도체 소자가 매립된 지지 기판 적층 구조체를 제조하는 방법을 설명하기 위하여 사용된다.2A to 2G are used to explain a method of manufacturing a supporting substrate stacked structure in which a semiconductor device is embedded according to the present invention.

본 발명에 따른 제1 지지 기판(21a)과 제2 지지 기판(21b)을 도시하는 도 2A를 참조하면, 2개의 관통공(211a, 211b)이 상기 제1 및 제2 지지 기판(21a, 21b)에 각각 형성된다. 상기 제1 및 제2 지지 기판(21a, 21b)은 절연 보드 또는 회로가 형성된 회로 기판이다. 제1 층(22a) 및 제2 층(22b)은 상기 관통공(211a, 211b)의 일단을 밀폐하기 위하여 상기 제1 및 제2 지지 기판(21a, 21b)에 각각 적층된다.Referring to FIG. 2A showing the first support substrate 21a and the second support substrate 21b according to the present invention, two through holes 211a and 211b are formed on the first and second support substrates 21a and 21b. Are respectively formed. The first and second support substrates 21a and 21b are insulation boards or circuit boards on which circuits are formed. The first layer 22a and the second layer 22b are stacked on the first and second support substrates 21a and 21b, respectively, to seal one end of the through holes 211a and 211b.

상기 제1 층(22a)은 제1 유전체층(221a) 및 제1 제거 가능층(removable layer)(222a)을 포함한다. 상기 제1 유전체층(221a)은 상기 제1 지지 기판(21a)에 형성된다. 상기 제2 층(22b)은 제2 유전체층(221b) 및 제2 제거 가능층(222b)을 포함한다. 상기 제2 유전체층(221b)은 상기 제2 지지 기판(21b)에 형성된다. 상기 제1 및 제2 유전체층(221a, 221b) 중 적어도 하나는 에폭시 수지, 폴리이미드(polyimide), 시아네이트 에스테르(cyanate ester), 유리 섬유, BT(bismaleimide triazine) 또는 유리 섬유와 에폭시 수지의 조합으로 이루어지며, 고온 환경에서 액체 상태에 있다. 상기 제1 및 제2 제거 가능층(222a, 222b) 중 적어도 하나는 이형 필름(release film) 또는 동박(copper foil)을 포함한다.The first layer 22a includes a first dielectric layer 221a and a first removable layer 222a. The first dielectric layer 221a is formed on the first support substrate 21a. The second layer 22b includes a second dielectric layer 221b and a second removable layer 222b. The second dielectric layer 221b is formed on the second support substrate 21b. At least one of the first and second dielectric layers 221a and 221b may be an epoxy resin, polyimide, cyanate ester, glass fiber, bismaleimide triazine (BT) or a combination of glass fiber and epoxy resin. In a liquid state in a high temperature environment. At least one of the first and second removable layers 222a and 222b includes a release film or a copper foil.

적어도 제1 반도체 소자(23a) 및 제2 반도체 소자(23b)는 상기 관통공(211a, 211b) 내에 각각 배치된다. 상기 제1 반도체 소자(23a)는 활성면(231a)과 상기 활성면(231a)의 반대편에 있는 비활성면(232a)을 포함한다. 상기 제2 반도체 소자(23b)는 활성면(231b)과 상기 활성면(231b)의 반대편에 있는 비활성면(232b)을 포함한다. 상기 비활성면(232a, 232b)은 모두 접착 재료에 의하여 상기 관통공(211a, 211b)에 배치된다.At least the first semiconductor element 23a and the second semiconductor element 23b are disposed in the through holes 211a and 211b, respectively. The first semiconductor element 23a includes an active surface 231a and an inactive surface 232a opposite to the active surface 231a. The second semiconductor element 23b includes an active surface 231b and an inactive surface 232b opposite to the active surface 231b. The inactive surfaces 232a and 232b are both disposed in the through holes 211a and 211b by an adhesive material.

도 2B를 참조하면, 본딩 테이프와 같은 제1 보호층(24a)이 제1 층(22a)이 형성되지 않은 제1 지지 기판(21a) 및 상기 제1 반도체 소자(23a)의 활성면(231a)에 형성된다. 제2 보호층(24b)이 제2 층(22b)이 형성되지 않은 제2 지지 기판(21b) 및 상기 제2 반도체 소자(23b)의 활성면(231b)에 형성된다. 상기 제1 및 제2 보호층(24a, 24b)은 손상이나 오염으로부터 상기 제1 및 제2 반도체 소자(23a, 23b)의 활성면(231a, 231b)을 보호하기 위해 사용된다.Referring to FIG. 2B, the first protective layer 24a, such as a bonding tape, may have a first support substrate 21a on which the first layer 22a is not formed and an active surface 231a of the first semiconductor element 23a. Is formed. The second protective layer 24b is formed on the second support substrate 21b on which the second layer 22b is not formed and on the active surface 231b of the second semiconductor element 23b. The first and second protective layers 24a and 24b are used to protect the active surfaces 231a and 231b of the first and second semiconductor devices 23a and 23b from damage or contamination.

도 2C를 참조하면, 제1 층(22a), 제1 지지 기판(21a) 및 제1 보호층(24a)이 가열되고, 상기 제1 층(22a)의 제1 유전체층(221a)은 도 2C에 도시된 방향으로 상기 제1 지지 기판(21a)과 상기 제1 반도체 소자(23a) 사이의 공간 사이에 충진된다. 제2 층(22b), 제2 지지 기판(21b) 및 제2 보호층(24b)이 가열되고, 상기 제2 층(22b)의 제2 유전체층(221b)은 도 2C에 도시된 방향으로 상기 제2 지지 기판(21b)과 상기 제2 반도체 소자(23b) 사이의 공간 사이에 충진된다. 상기 제1 및 제2 층(22a, 22b)이 경화된 후, 상기 제1 층(22a)의 외부면에 형성된 제1 제거 가능층(222a)과 상기 제2 층(22b)의 외부면에 형성된 제2 제거 가능층(222b)은 모두 제거되어, 도 2D에 도시된 바와 같은 제1 반도체 소자(23a)가 매립된 제1 지지 구조체(carry structure)(2a)와 제2 반도체 소자(23b)가 매립된 제2 지지 구조체(2b)를 형성한다.Referring to FIG. 2C, the first layer 22a, the first support substrate 21a, and the first protective layer 24a are heated, and the first dielectric layer 221a of the first layer 22a is formed in FIG. 2C. The gap between the first support substrate 21a and the first semiconductor element 23a is filled in the direction shown. The second layer 22b, the second support substrate 21b and the second protective layer 24b are heated, and the second dielectric layer 221b of the second layer 22b is formed in the direction shown in FIG. 2C. 2 is filled between the space between the supporting substrate 21b and the second semiconductor element 23b. After the first and second layers 22a and 22b are cured, the first and second removable layers 222a formed on the outer surface of the first layer 22a and the outer surfaces of the second layer 22b are formed. All of the second removable layers 222b are removed, so that the first support structure 2a and the second semiconductor element 23b in which the first semiconductor element 23a is embedded as shown in FIG. 2D are formed. A buried second support structure 2b is formed.

상기 제1 및 제2 제거 가능층(222a, 222b)은, 이형 필름을 포함하는 경우 물리적인 방법으로 제거되어야 하며, 동막을 포함하는 경우 화학적인 에칭 방법으로 제거되어야 한다는 것을 유의해야 한다. 에칭 공정에서, 제1 및 제2 유전체층(221a, 221b)도 동시에 거칠게 된다. 따라서, 상기 제1 지지 구조체(2a)는 이어지는 본딩 공정에서 제2 지지 구조체(2b)에 용이하게 접합될 수 있다.It should be noted that the first and second removable layers 222a and 222b should be removed by a physical method when the release film is included, and by a chemical etching method when the copper film is included. In the etching process, the first and second dielectric layers 221a and 221b are also roughened simultaneously. Thus, the first support structure 2a can be easily bonded to the second support structure 2b in the subsequent bonding process.

도 2E를 참조하면, 본딩 레이어(26)를 클램핑하기 위하여, 제1 지지 구조체(2a)와 제2 지지 구조체(2b)는 제1 및 제2 유전체층(221a, 221b)이 각각 형성된 면이 맞대도록 배치되고, 도 2E에 도시된 방향으로 압착된다. 상기 제1 지지 구조체(2a) 상의 제1 보호층(24a)과, 상기 제2 지지 구조체(2b) 상의 제2 보호층(24b)이 제거되고, 도 2F에 도시된 바와 같이, 제1 및 제2 반도체 소자(23a, 23b)가 매립된 코어층(core layer)(2)을 형성한다. 전술한 바와 같이, 제1 및 제2 제거가능층(222a, 222b)이 동박을 포함하면, 제1 및 제2 유전체층(221a, 221b)은 에칭 공정에서 거칠어진다. 따라서, 상기 제1 및 제2 유전체층(221a, 221b)과 코어층(2)의 본딩층(26)은 서로 용이하게 접합된다.Referring to FIG. 2E, in order to clamp the bonding layer 26, the first support structure 2a and the second support structure 2b may face each other on which the first and second dielectric layers 221a and 221b are formed. It is arranged and pressed in the direction shown in Fig. 2E. The first protective layer 24a on the first support structure 2a and the second protective layer 24b on the second support structure 2b are removed and, as shown in FIG. 2F, the first and the second The core layer 2 in which the semiconductor elements 23a and 23b are embedded is formed. As described above, when the first and second removable layers 222a and 222b include copper foil, the first and second dielectric layers 221a and 221b become rough in the etching process. Accordingly, the first and second dielectric layers 221a and 221b and the bonding layer 26 of the core layer 2 are easily bonded to each other.

도 2G를 참조하면, 제1 빌드업 구조체(build-up structure)(27a)와 제2 빌드업 구조체(27b)가 상기 코어층(2)의 양면에 각각 형성된다. 상기 제1 빌드업 구조체(27a)는 유전체층(271a), 상기 유전체층(271a)에 적층된 회로층(272a), 상기 유 전체층(271a)에 형성된 전도 구조체(273a)를 포함한다. 상기 전도 구조체(273a)는 제1 반도체 소자(23a)의 전극 패드(233a)에 전기적으로 연결된다. 상기 제2 빌드업 구조체(27b)는 유전체층(271b), 상기 유전체층(271b)에 적층된 회로층(272b), 상기 유전체층(271b)에 형성된 전도 구조체(273b)를 포함한다. 상기 전도 구조체(273b)는 제2 반도체 소자(23b)의 전극 패드(233b)에 전기적으로 연결된다. 복수의 도금된 관통공(plated through hole, PTH)(28)이 상기 코어층(2), 제1 빌드업 구조체(27a) 및 제2 빌드업 구조체(27b)를 관통하여 형성되어, 상기 제1 빌드업 구조체(27a)를 상기 제2 빌드업 구조체(27b)에 전기적으로 연결한다. 또한, 제1 솔더 마스크(29a)와 제2 솔더 마스크(29b)가 제1 빌드업 구조체(27a)와 제2 빌드업 구조체(27b)의 외부면에 각각 형성된다.Referring to FIG. 2G, a first build-up structure 27a and a second build-up structure 27b are formed on both sides of the core layer 2, respectively. The first build-up structure 27a includes a dielectric layer 271a, a circuit layer 272a stacked on the dielectric layer 271a, and a conductive structure 273a formed on the dielectric layer 271a. The conductive structure 273a is electrically connected to the electrode pad 233a of the first semiconductor element 23a. The second build-up structure 27b includes a dielectric layer 271b, a circuit layer 272b stacked on the dielectric layer 271b, and a conductive structure 273b formed on the dielectric layer 271b. The conductive structure 273b is electrically connected to the electrode pad 233b of the second semiconductor element 23b. A plurality of plated through holes (PTH) 28 are formed through the core layer 2, the first buildup structure 27a, and the second buildup structure 27b to form the first layer. The buildup structure 27a is electrically connected to the second buildup structure 27b. Further, the first solder mask 29a and the second solder mask 29b are formed on the outer surfaces of the first buildup structure 27a and the second buildup structure 27b, respectively.

본 발명은 단지 2개의 빌드업 구조체, 즉, 제1 및 제2 빌드업 구조체(27a, 27b)를 포함하는 것으로 한정되지 않으며, 실질적인 요구사항에 따라 어떠한 개수의 빌드업 구조체도 포함될 수 있다는 것에 유의해야 한다.Note that the present invention is not limited to including only two buildup structures, i.e., the first and second buildup structures 27a, 27b, and any number of buildup structures may be included according to practical requirements. Should be.

도 2F에 도시된 바와 같이, 전술한 방법에 따라 제조될 때, 본 발명의 반도체 소자가 매립된 지지 기판 적층 구조체는 제1 지지 기판(21a), 제2 지지 기판(21b), 상기 제1 및 제2 지지 기판(21a, 21b)에 각각 형성된 관통공(211a, 211b) 및 상기 관통공(211a, 211b) 내에 각각 배치되는 제1 및 제2 반도체 소자(23a, 23b)를 포함한다. 제1 및 제2 반도체 소자(23a, 23b)는 비활성면(233a, 233b)와 상기 비활성면(232a, 232b)의 반대편에 있으며 전극 패드(233a, 233b)가 제공되는 활성면(231a, 231b)을 포함한다. 지지 기판 적층 구조체는 제1 지지 기판(21a)과 제2 지지 기판(21b) 사이에 배치되는 유전체층 구조체를 더 포함한다. 상기 유전체층 구조체는 제1 유전체층(221a), 제2 유전체층(221b) 및 본딩층(26)을 포함한다. 상기 제1 유전체층(221a)은 제1 지지 기판(21a)과 제1 반도체 소자(23a)의 비활성면(232a) 상에 형성되고, 제1 지지 기판(21a)과 제1 반도체 소자(23a) 사이의 공간에 충진된다. 상기 제2 유전체층(221b)은 제2 지지 기판(21b)과 제2 반도체 소자(23b)의 비활성면(232b) 상에 형성되고, 제2 지지 기판(21b)과 제2 반도체 소자(23b) 사이의 공간에 충진된다. 상기 본딩층(26)은 상기 제1 유전체층(221a)과 상기 제2 유전체층(221b) 사이에 결합된다.As shown in Fig. 2F, when manufactured according to the method described above, the supporting substrate stack structure in which the semiconductor element of the present invention is embedded includes a first supporting substrate 21a, a second supporting substrate 21b, the first and The through holes 211a and 211b formed in the second support substrates 21a and 21b and the first and second semiconductor elements 23a and 23b respectively disposed in the through holes 211a and 211b are included. The first and second semiconductor devices 23a and 23b are opposite to the non-active surfaces 233a and 233b and the non-active surfaces 232a and 232b, and the active surfaces 231a and 231b provided with the electrode pads 233a and 233b. It includes. The support substrate stack structure further includes a dielectric layer structure disposed between the first support substrate 21a and the second support substrate 21b. The dielectric layer structure includes a first dielectric layer 221a, a second dielectric layer 221b, and a bonding layer 26. The first dielectric layer 221a is formed on the inactive surface 232a of the first support substrate 21a and the first semiconductor element 23a and is disposed between the first support substrate 21a and the first semiconductor element 23a. Is filled in space. The second dielectric layer 221b is formed on the inactive surface 232b of the second support substrate 21b and the second semiconductor element 23b, and between the second support substrate 21b and the second semiconductor element 23b. Is filled in space. The bonding layer 26 is coupled between the first dielectric layer 221a and the second dielectric layer 221b.

도 2G에 도시된 바와 같이, 전술한 지지 기판 적층 구조체는, 제1 및 제2 지지 기판(21a, 21b)의 외부면에 형성된 제1 빌드업 구조체(27a)와 제2 빌드업 구조체(27b)를 더 포함한다. 상기 제1 및 제2 빌드업 구조체(27a, 27b)는 유전체층(271a, 271b), 상기 유전체층(271a, 271b)에 적층된 회로층(272a, 272b) 및 상기 회로층(272a, 272b)을 제1 및 제2 반도체 소자(23a, 23b)에 전기적으로 연결하기 위한 전도 구조체(273a, 273b)를 포함하고, 제1 및 제2 지지 기판(21a, 21b), 제1 및 제2 빌드업 구조체(27a, 27b)와 유전체층(271a, 271b)을 관통하는 도금된 관통공(28)은, 제1 및 제2 회로층(272a, 272b)과 제1 및 제2 빌드업 구조체(27a, 27b)의 외부면에 각각 형성된 제1 및 제2 솔더 마스크(29a, 29b)에 전기적으로 연결된다.As shown in FIG. 2G, the aforementioned support substrate stack structure includes a first buildup structure 27a and a second buildup structure 27b formed on outer surfaces of the first and second support substrates 21a and 21b. It further includes. The first and second build-up structures 27a and 27b may include dielectric layers 271a and 271b, circuit layers 272a and 272b stacked on the dielectric layers 271a and 271b, and the circuit layers 272a and 272b. A conductive structure 273a, 273b for electrically connecting to the first and second semiconductor elements 23a, 23b, the first and second supporting substrates 21a, 21b, the first and second build-up structures ( The plated through hole 28 penetrating 27a and 27b and the dielectric layers 271a and 271b is formed of the first and second circuit layers 272a and 272b and the first and second buildup structures 27a and 27b. It is electrically connected to the first and second solder masks 29a and 29b formed on the outer surface, respectively.

제1 및 제2 지지 기판(21a, 21b)에 복수의 반도체 소자가 매립되어 있기 때문에, 반도체 소자가 메모리 칩이라면, 제1 및 제2 지지 기판(21a, 21b)을 포함하는 메모리 소자는 더 많은 데이터 저장 용량을 가질 수 있다. 또한, 제1 및 제2 반도체 소자(23a, 23b)가 제1 및 제2 지지 기판(21a, 21b)의 관통공(211a, 211b)에 매립되기 때문에, 제1 지지 기판(21a)은 제2 지지 기판(21b)에 적층되어, 모듈화된 구조체를 형성하며, 제1 및 제2 지지 기판(21a, 21b)의 공간이 효율적으로 사용될 수 있으며, 모듈화된 구조체는 소형의 크기를 가질 수 있다. 더하여, 모듈화된 구조체는 실질적인 요구사항에 따라 다양한 조합을 가질 수 있다. 결론적으로, 종래기술과 비교할 때, 반도체 소자가 매립된 지지 기판 적층 구조체 및 그 제조방법은 반도체 패키지 공정을 단순화하고 생산비를 절감할 수 있다.Since a plurality of semiconductor elements are embedded in the first and second support substrates 21a and 21b, if the semiconductor element is a memory chip, the memory elements including the first and second support substrates 21a and 21b are larger. It may have a data storage capacity. In addition, since the first and second semiconductor elements 23a and 23b are buried in the through holes 211a and 211b of the first and second support substrates 21a and 21b, the first support substrate 21a is the second. Stacked on the support substrate 21b to form a modular structure, the space of the first and second support substrates 21a and 21b can be efficiently used, and the modular structure can have a small size. In addition, the modular structure can have various combinations depending on the practical requirements. In conclusion, compared with the prior art, the supporting substrate stack structure in which the semiconductor device is embedded and the manufacturing method thereof can simplify the semiconductor package process and reduce the production cost.

전술한 실시예에 대한 상세한 설명은 본 발명의 특징과 기능을 예시하기 위한 것이며, 본 발명의 범위를 제한하기 위한 것이 아니다. 본 발명의 기술적 사상 및 원리에 따른 모든 수정 및 변형이 첨부된 특허청구범위의 범위에 포함된다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.The detailed description of the foregoing embodiments is intended to illustrate the features and functions of the present invention and is not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that all modifications and variations according to the spirit and principles of the present invention are included in the scope of the appended claims.

Claims (17)

관통공을 각각 갖는 제1 지지 기판과 제2 지지 기판을 제공하고, 상기 제1 및 제2 지지 기판의 관통공을 덮기 위하여 상기 제1 및 제2 지지 기판 상에 적층된 제1 층 및 제2 층을 형성하며, 활성면과 상기 활성면의 반대편에 있는 비활성면을 각각 갖는 제1 반도체 소자 및 제2 반도체 소자를 상기 제1 및 제2 지지 기판의 관통공 내에 각각 배치하는 단계 - 상기 제1 층은 제1 유전체층을 포함하고, 상기 제2 층은 제2 유전체층을 포함하며, 상기 제1 및 제2 반도체 소자의 비활성면은 각각 상기 제1 및 제2 유전체층을 마주봄 -;A first layer and a second layer stacked on the first and second support substrates to provide first and second support substrates having through holes, respectively, and covering the through holes of the first and second support substrates. Forming a layer and disposing a first semiconductor element and a second semiconductor element, respectively, in the through-holes of the first and second support substrates, each having an active surface and an inactive surface opposite the active surface-the first A layer comprising a first dielectric layer, the second layer comprising a second dielectric layer, wherein the inactive surfaces of the first and second semiconductor devices face the first and second dielectric layers, respectively; 상기 제1 및 제2 층이 형성되지 않은 상기 제1 및 제2 지지 기판과 상기 제1 및 제2 반도체 소자의 활성면 상에, 제1 및 제2 보호층을 각각 형성하는 단계;Forming first and second passivation layers, respectively, on the active surfaces of the first and second support substrates and the first and second semiconductor devices on which the first and second layers are not formed; 상기 제1 반도체 소자가 매립된 제1 지지 구조체(carry structure)를 형성하기 위하여 상기 제1 층, 상기 제1 지지 기판 및 상기 제1 보호층을 적층하고, 상기 제2 반도체 소자가 매립된 제2 지지 구조체를 형성하기 위하여 상기 제2 층, 상기 제2 지지 기판 및 상기 제2 보호층을 적층하는 단계;A second layer in which the first layer, the first support substrate, and the first protective layer are stacked to form a first support structure in which the first semiconductor element is embedded, and in which the second semiconductor element is embedded Stacking the second layer, the second support substrate and the second protective layer to form a support structure; 상기 제1 및 제2 지지 구조체로 본딩층을 클램핑하고 - 상기 본딩층은 상기 제1 및 제2 구조체 사이에 끼워짐 -, 상기 제1 유전체층, 상기 제2 유전체층 및 상기 본딩층을 통해 상기 제1 및 제2 지지 구조체를 적층하는 단계; 및Clamping a bonding layer with the first and second support structures, the bonding layer being sandwiched between the first and second structures, and through the first dielectric layer, the second dielectric layer and the bonding layer; And laminating a second support structure; And 상기 제1 및 제2 보호층을 제거하는 단계Removing the first and second protective layers 를 포함하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.A method for manufacturing a supporting substrate stacked structure in which a semiconductor device is embedded. 제1항에 있어서,The method of claim 1, 상기 제1 층은 상기 제1 지지 기판 상에 형성된 제1 제거 가능층(removable layer) 및 상기 제1 유전체층을 포함하고,The first layer comprises a first removable layer and the first dielectric layer formed on the first support substrate, 상기 제2 층은 상기 제2 지지 기판 상에 형성된 제2 제거 가능층 및 상기 제2 유전체층을 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.And said second layer comprises a second removable layer and said second dielectric layer formed on said second support substrate. 제2항에 있어서,The method of claim 2, 상기 제1 층, 상기 제1 지지 기판 및 상기 제1 보호층을 적층하기 전에, 상기 제1 제거 가능층을 제거하는 단계를 더 포함하고,Removing the first removable layer prior to laminating the first layer, the first support substrate and the first protective layer, 상기 제2 층, 상기 제2 지지 기판 및 상기 제2 보호층을 적층하기 전에, 상기 제2 제거 가능층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.And removing the second removable layer prior to laminating the second layer, the second support substrate, and the second protective layer. . 제2항에 있어서, 상기 제1 및 제2 유전체층 중 적어도 하나는,The method of claim 2, wherein at least one of the first and second dielectric layers is 에폭시 수지, 폴리이미드(polyimide), 시아네이트 에스테르(cyanate ester), 유리 섬유, BT(bismaleimide triazine) 또는 유리 섬유와 에폭시 수지의 조합으로 된 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.A method for manufacturing a supporting substrate laminate structure having a semiconductor device embedded therein, comprising an epoxy resin, polyimide, cyanate ester, glass fiber, bismaleimide triazine (BT) or a combination of glass fiber and epoxy resin . 제2항에 있어서, 상기 제1 및 제2 제거 가능층 중 적어도 하나는,The method of claim 2, wherein at least one of the first and second removable layers is 이형 필름(release film) 및 동박(copper foil)으로 구성되는 그룹 중 선택되는 하나인 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.A method for manufacturing a supporting substrate laminate structure having a semiconductor device embedded therein, wherein the semiconductor device is one selected from the group consisting of a release film and a copper foil. 제5항에 있어서,The method of claim 5, 상기 제1 및 제2 제거 가능층은 모두 동박이며, 상기 동박은 에칭 방법에 의해 제거되어 상기 제1 및 제2 유전체층을 거칠게 하며, 상기 제1 및 제2 유전체층과 상기 본딩층의 연결을 개선시키는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.The first and second removable layers are both copper foils, the copper foils being removed by an etching method to roughen the first and second dielectric layers and to improve the connection of the first and second dielectric layers to the bonding layer. A method for manufacturing a supporting substrate laminate structure having a semiconductor device embedded therein. 제1항에 있어서, 상기 제1 및 제2 지지 기판 중 적어도 하나는,The method of claim 1, wherein at least one of the first and second support substrates is 절연 기판 또는 회로를 구비한 회로 기판인 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.A method for manufacturing a supporting substrate laminate structure having a semiconductor device embedded therein, wherein the substrate is an insulating substrate or a circuit board having a circuit. 삭제delete 제1항에 있어서,The method of claim 1, 유전체층, 상기 유전체층에 적층된 회로층 및 상기 회로층을 상기 제1 및 제2 반도체 소자에 전기적으로 연결하기 위하여 상기 유전체층에 형성되는 전도 구조체(conductive structure)를 각각 포함하는 제1 빌드업 구조체(build-up structure) 및 제2 빌드업 구조체를 상기 제1 및 제2 지지 기판의 외부면에 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.A first build-up structure each comprising a dielectric layer, a circuit layer stacked on the dielectric layer, and a conductive structure formed in the dielectric layer for electrically connecting the circuit layer to the first and second semiconductor devices -up structure) and forming a second build-up structure on the outer surfaces of the first and second support substrates, respectively. 제9항에 있어서,10. The method of claim 9, 상기 코어층과 상기 제1 및 제2 빌드업 구조체를 관통하여, 상기 제1 및 제2 빌드업 구조체에 전기적으로 연결되는 복수의 도금된 관통공을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.And penetrating the core layer and the first and second buildup structures, forming a plurality of plated through holes electrically connected to the first and second buildup structures. A method of manufacturing a supporting substrate laminate structure in which an element is embedded. 제10항에 있어서,The method of claim 10, 상기 제1 및 제2 빌드업 구조체의 외부면에 제1 및 제2 솔더 마스크를 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체 제조방법.And forming first and second solder masks on outer surfaces of the first and second build-up structures, respectively. 관통공을 갖는 제1 지지 기판 및 제2 지지 기판;A first support substrate and a second support substrate having through holes; 상기 제1 및 제2 지지 기판의 관통공 내에 배치되고, 비활성면과 상기 비활성면의 반대편에 있고 복수의 전극 패드가 형성된 활성면을 각각 갖는 제1 반도체 소자 및 제2 반도체 소자; 및First and second semiconductor elements disposed in through-holes of the first and second supporting substrates, respectively, having a non-active surface and an active surface opposite to the non-active surface and having a plurality of electrode pads formed thereon; And 상기 제1 지지 기판 및 상기 제1 반도체 소자의 비활성면 상에 형성되고 상기 제1 지지 기판과 상기 제1 반도체 소자 사이의 공간에 충진되는 제1 유전체층과, 상기 제2 지지 기판 및 상기 제2 반도체 소자의 비활성면 상에 형성되고 상기 제2 지지 기판과 상기 제2 반도체 소자 사이의 공간에 충진되는 제2 유전체층과, 상기 제1 유전체층와 상기 제2 유전체층 사이에 클램핑되는 본딩층(bonding layer)을 포함하고, 상기 제1 지지 기판과 상기 제2 지지 기판 사이에 클램핑된 유전체층 구조체A first dielectric layer formed on the first support substrate and the inactive surface of the first semiconductor element and filled in a space between the first support substrate and the first semiconductor element, the second support substrate and the second semiconductor A second dielectric layer formed on an inactive surface of the device and filled in a space between the second support substrate and the second semiconductor device, and a bonding layer clamped between the first dielectric layer and the second dielectric layer. And a dielectric layer structure clamped between the first support substrate and the second support substrate. 를 포함하고,Including, 상기 제1 및 제2 반도체 소자의 비활성면은 상기 제1 및 제2 유전체층을 각각 마주보는,Inactive surfaces of the first and second semiconductor devices face the first and second dielectric layers, respectively, 반도체 소자가 매립된 지지 기판 적층 구조체.A support substrate laminate structure in which semiconductor elements are embedded. 제12항에 있어서, 상기 제1 및 제2 지지 기판 중 적어도 하나는,The method of claim 12, wherein at least one of the first and second support substrates, 절연 기판 또는 회로를 구비한 회로 기판인 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체.A support substrate laminated structure in which a semiconductor device is embedded, which is an insulated substrate or a circuit board having a circuit. 제12항에 있어서, 상기 제1 및 제2 유전체층은 상기 본딩층의 배치를 위한 거친 표면을 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체.13. The support substrate stack structure of claim 12, wherein the first and second dielectric layers comprise rough surfaces for placement of the bonding layer. 제12항에 있어서,The method of claim 12, 상기 제1 및 제2 지지 기판의 외부면에 각각 형성되고, 유전체층, 상기 유전체층에 적층된 회로층, 상기 회로층을 상기 반도체 소자의 전극 패드에 전기적으로 연결하기 위하여 상기 유전체층에 형성되는 복수의 전도 구조체를 각각 포함하는 제1 빌드업 구조체(build-up structure) 및 제2 빌드업 구조체를 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체.A plurality of conductive layers formed on outer surfaces of the first and second supporting substrates, respectively, and formed on the dielectric layer to electrically connect the dielectric layer, the circuit layer stacked on the dielectric layer, and the circuit layer to electrode pads of the semiconductor device. And a second build-up structure, each of which includes a structure. 제15항에 있어서,The method of claim 15, 상기 제1 및 제2 지지 기판, 상기 유전체층 구조체 및 상기 제1 및 제2 빌드 업 구조체를 관통하고, 상기 제1 및 제2 빌드업 구조체에 전기적으로 연결되는 복수의 도금된 관통공을 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체.And a plurality of plated through holes penetrating the first and second support substrates, the dielectric layer structure and the first and second build up structures and electrically connected to the first and second build up structures. A support substrate laminate structure in which a semiconductor device is embedded. 제16항에 있어서,The method of claim 16, 상기 제1 및 제2 빌드업 구조체의 외부면에 형성된 제1 솔더 마스크 및 제2 솔더 마스크를 더 포함하는 것을 특징으로 하는 반도체 소자가 매립된 지지 기판 적층 구조체.And a first solder mask and a second solder mask formed on outer surfaces of the first and second build-up structures, respectively.
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