KR100986629B1 - Method for manufacturing of high voltage device - Google Patents
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Abstract
본 발명은 소정의 하부 구조가 형성된 반도체 기판에 RF 식각을 통한 세정 공정을 진행하는 단계와; 상기 세정 공정을 진행한 결과물 상에 제 1 티타늄막과 티타늄나이트라이드막을 차례로 증착하는 단계와; 상기 티타늄나이트라이드막을 증착한 결과물에 급속 열처리 공정을 실시하는 단계와; 상기 티타늄나이트라이드막 상부에 제 1 티타늄막 증착한 후 알루미늄 패드를 증착하는 단계를 포함함으로써 안정적인 금속 장벽층으로 인해 고온에서도 실리콘 기판으로의 금속 물질 침투 현상을 방지하고, 갭필 특성을 향상시킬 수 있는 고전압 소자의 제조 방법에 관한 것이다.
The present invention comprises the steps of performing a cleaning process through RF etching on a semiconductor substrate on which a predetermined substructure is formed; Sequentially depositing a first titanium film and a titanium nitride film on the resultant of the cleaning process; Performing a rapid heat treatment process on the result of depositing the titanium nitride film; By depositing a first titanium film on the titanium nitride film and then depositing an aluminum pad, it is possible to prevent the penetration of metal material into the silicon substrate at a high temperature due to the stable metal barrier layer, and to improve the gapfill characteristics. A method of manufacturing a high voltage device.
실리콘, 침투, 알루미늄, 고온, 갭필특성Silicon, Penetration, Aluminum, High Temperature, Gap Fill
Description
도1은 종래 기술에 의해 형성된 고전압 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a high voltage device formed by the prior art.
도2는 종래 기술에 의해 형성된 고전압 소자의 SEM 사진이다.2 is a SEM photograph of a high voltage device formed by the prior art.
도3은 본 발명에 의해 형성된 고전압 소자를 나타낸 단면도이다.3 is a cross-sectional view showing a high voltage device formed by the present invention.
도4는 본 발명에 의해 형성된 고전압 소자의 SEM 사진이다.
4 is an SEM photograph of a high voltage device formed by the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 101 : 웰100
103 : 게이트 산화막 104 : 게이트 폴리실리콘103: gate oxide film 104: gate polysilicon
106 : 소오스 107 : 장벽 금속층106: source 107: barrier metal layer
108 : 알루미늄 패드
108: aluminum pad
본 발명은 고전압 소자의 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 기판과 금속층 사이에 안정적인 금속 장벽층을 형성함으로써 실리콘 기판으로의 금속 물질 침투 현상을 방지하고, 갭필 특성을 향상시킬 수 있는 고전압 소자의 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a high voltage device, and more particularly, by forming a stable metal barrier layer between a silicon substrate and a metal layer, a high voltage device capable of preventing metal material penetration into a silicon substrate and improving gap fill characteristics. It relates to a method for producing.
도1은 종래 기술에 의해 형성된 고전압 소자를 나타낸 단면도로, n형 에피택셜층(100)이 형성된 반도체 기판 상에 p형 불순물 이온 주입 공정에 의해 p-웰(p-well : 101)이 소정의 깊이로 형성되어 있다. 이때, 상기 n형 에피택셜층(100)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 도핑한다. 또한, 도시되지는 않지만, 상기 p-웰에는 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입에 의한 채널 영역(미도시함)이 형성되어 있다.1 is a cross-sectional view showing a high voltage device formed by the prior art, wherein a p-
상기 p-웰이 형성된 결과물 상에 소자간 분리를 위한 필드 산화막이 형성되어 있고, 게이트 전극 및 스페이서(105)가 형성되며, 상기 스페이서의 양측 에지부에 소오스 영역(106)이 형성되어 있다.A field oxide layer for isolation between devices is formed on the resulting p-well, a gate electrode and a
그리고, 상기 결과물 전면에는 장벽 금속층(107)으로 티타늄/티타늄나이트라이드/티타늄막이 증착되며, 그 상부에 알루미늄 패드(108)가 형성되어 있다.In addition, a titanium / titanium nitride / titanium film is deposited on the entire surface of the
상기와 같이 구성된 종래 기술에 의한 고전압 소자 제조 공정은 하기 표와 같이 세정 공정, 가스 배출 공정, 하부 티타늄 증착 공정, 티타늄 나이트라이드 증 착 공정, 상부 티타늄 증착 공정 및 알루미늄 패드 증착 공정으로 실시되며, 그 구체적인 공정 조건은 하기 표1에 나타난 바와 같다. The high-voltage device manufacturing process according to the prior art configured as described above is carried out as a cleaning process, gas discharge process, lower titanium deposition process, titanium nitride deposition process, upper titanium deposition process and aluminum pad deposition process as shown in the table below, Specific process conditions are as shown in Table 1 below.
(표 1)(Table 1)
먼저, 반도체 기판(100) 상에 소정의 공정을 진행하여 게이트 전극 및 소오스를 형성한 후 금속층 증착전 세정 공정을 진행한다. 이때, 상기 세정 공정은 BOE(1:20=HF:NH4F) 용액을 이용하여 실시한다. First, a predetermined process is performed on the
그리고, 210℃의 온도하에서 15초 동안 가스 제거 공정을 진행하고, 상온의 6KW 에너지하에서 6초 동안 증착 공정을 진행함으로써 제 1 티타늄막(Ti)을 300Å의 두께로 형성한다. The first titanium film Ti is formed to have a thickness of 300 kPa by performing a gas removal process for 15 seconds at a temperature of 210 ° C., and performing a deposition process for 6 seconds under 6KW energy at room temperature.
이어서, 상온의 8KW 에너지 하에서 18초 동안 증착 공정을 진행하여 티타늄 나이트라이드막(TiN)을 500Å의 두께로 형성하고, 상부 티타늄막을 상온 3KW 에너지 하에서 4분 동안 알루미늄 증착 공정을 진행함으로써 알루미늄 패드를 형성한다.Subsequently, the deposition process is performed for 18 seconds under 8 KW energy at room temperature to form a titanium nitride film (TiN) with a thickness of 500 kW, and the aluminum layer is formed by performing the aluminum deposition process for 4 minutes under normal temperature 3 KW energy. do.
그런데, 이때 금속층 증착전 세정 공정에 사용되는 BOE(1:20=HF : HN4F) 용액의 플루오린이 실리콘 기판으로 침투되어 실리콘 기판의 본딩(Bonding)을 약화시키게 되어 결국, 마이크로 디펙트(Micro defect)를 유발하게 된다. However, at this time, fluorine in the BOE (1: 20 = HF: HN 4 F) solution used in the cleaning process before the deposition of the metal layer penetrates into the silicon substrate, thereby weakening the bonding of the silicon substrate. cause defects.
도2는 종래 기술에 의해 형성된 고전압 소자의 SEM 사진으로, 여기에 도시된 바와 같이 알루미늄 증착시 고온에 의해 실리콘 기판으로의 금속 침투 현상에 의해 정션과의 스파이킹이 발생할 뿐만 아니라, 금속층의 갭필 특성 저하에 의해 보이드가 발생하는 것을 볼 수 있다.2 is a SEM photograph of a high voltage device formed by the prior art, as shown here, as well as spiking with the junction due to metal penetration into the silicon substrate due to high temperature during aluminum deposition, as well as the gapfill characteristics of the metal layer It can be seen that voids occur due to the degradation.
특히, 세정 용액의 플루오린에 의해 실리콘 기판에 결함(Defect)이 발생하게 되고, 후속 알루미늄 증착시의 온도가 높을수록 결함이 발생한 부위에 금속 물질이 침투되는 문제점이 있다. 그리하여, 알루미늄 증착 온도를 감소시키게 되면, 고 단차 지역에서 갭필 능력이 부족하여 금속층 증착 이후에 보이드가 발생할 수 있게된다. 그로 인해, 고전압 동작시 금속층의 열화로 소자 동작의 페일이 유발된다.
In particular, defects occur in the silicon substrate due to fluorine of the cleaning solution, and a metal material penetrates into a defect-producing region as the temperature during subsequent aluminum deposition increases. Thus, reducing the aluminum deposition temperature results in a lack of gapfill capability in high stepped areas, which can result in voids after metal layer deposition. Therefore, the failure of the device operation is caused by the deterioration of the metal layer during the high voltage operation.
상기와 같은 문제점을 해결하기 위한 본 발명은 열공정에 안정적인 금속 장벽층을 형성하여 고온 열공정시 하부 실리콘 기판으로의 금속 물질 침투 현상을 방지하여 금속층과 실리콘 기판의 정션과 스파이킹을 방지하고, 갭필 특성을 향상시킬 수 있는 고전압 소자의 제조 방법을 제공하기 위한 것이다.
The present invention for solving the above problems is to form a stable metal barrier layer in the thermal process to prevent metal material penetration into the lower silicon substrate during the high temperature thermal process to prevent junction and spikes of the metal layer and silicon substrate, gap fill An object of the present invention is to provide a method for manufacturing a high voltage device capable of improving characteristics.
상기와 같은 목적을 실현하기 위한 본 발명은 게이트, 소오스 영역이 형성된 반도체기판에 RF 식각을 통한 세정 공정을 진행하는 단계와, 상기 세정 공정을 진행한 결과물 상에 제1 티타늄막과 티타늄나이트라이드막을 차례로 증착하는 단계와, 상기 티타늄나이트라이드막을 증착한 결과물에 열처리 공정을 실시하는 단계와, 상기 티타늄나이트라이드막 상부에 제2 티타늄막을 증착한 후 알루미늄 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조 방법을 제공한다.According to an aspect of the present invention, a process of performing a cleaning process through RF etching on a semiconductor substrate having a gate and a source region formed thereon, and forming a first titanium film and a titanium nitride film on a result of the cleaning process. Depositing sequentially, performing a heat treatment process on the result of depositing the titanium nitride film, and depositing a second titanium film on the titanium nitride film, and then forming an aluminum pad. A method of manufacturing a high voltage device is provided.
이와 같은 본 발명에 의한 고전압 소자의 제조 방법에 따르면, 금속층 증착 이전에 RF 식각 공정을 통한 세정 공정을 진행함으로써 플루오린의 침투에 의한 결함을 방지하여 실리콘 기판으로의 금속 침투 현상을 방지할 수 있고, 금속층의 두께를 종래에 비해 상향시키고, 금속층의 티타늄/티타늄나이트라이드막 증착후 급속 열공정을 진행하여 하부 티타늄막을 실리사이드화하여 실리콘 기판과 알루미늄막 사이의 안정된 장벽층을 형성함으로써, 후속 공정에서 증착되는 알루미늄을 고온에서 증착하여 갭필 능력을 향상시켜 고전압 구동에 있어서 배선의 안정성을 증가시키게 된다. According to the manufacturing method of the high voltage device according to the present invention, by performing the cleaning process through the RF etching process before the metal layer deposition to prevent defects due to the penetration of fluorine to prevent metal penetration into the silicon substrate. In the subsequent process, the thickness of the metal layer is increased compared to the prior art, and a rapid thermal process is performed after the deposition of the titanium / titanium nitride film of the metal layer to silicide the lower titanium film to form a stable barrier layer between the silicon substrate and the aluminum film. The deposited aluminum is deposited at a high temperature to improve the gap fill capability, thereby increasing the stability of the wiring in high voltage driving.
본 발명의 고전압 소자의 제조 방법에서는, 상기 제 1 티타늄막은 하부의 실리콘 기판에 가하는 데미지를 감소시키기 위해 3KW 이하의 저 에너지로 증착하는 것이 바람직하다.In the manufacturing method of the high voltage device of the present invention, it is preferable that the first titanium film is deposited at a low energy of 3KW or less in order to reduce the damage to the lower silicon substrate.
본 발명의 고전압 소자의 제조 방법에서는, 제 1 티타늄막 및 티타늄 나이트라이드막의 두께를 상향시키고, 급속 열처리 공정을 진행하여 제 1 티타늄을 실리사이드화함으로써 안정적인 금속 장벽층 구현이 가능하다.In the method of manufacturing the high voltage device of the present invention, the thickness of the first titanium film and the titanium nitride film is increased, and a rapid heat treatment process is performed to silicide the first titanium to realize a stable metal barrier layer.
상기 본 발명의 고전압 소자의 제조 방법에서는, 450~500℃의 고온에서 알루 미늄 패드를 증착함으로써 금속층의 갭필 능력을 향상시킬 수 있다.
In the manufacturing method of the high voltage element of the present invention, the gap fill capability of the metal layer can be improved by depositing an aluminum pad at a high temperature of 450 to 500 ° C.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same symbols and names.
도3은 본 발명에 의해 형성된 고전압 소자의 단면도이다.3 is a cross-sectional view of a high voltage device formed by the present invention.
우선, 본 발명의 공정에 의해 형성된 고저압 소자는, n형 에피택셜층(100)이 형성된 반도체 기판 상에 p형 불순물 이온 주입 공정에 의해 p-웰(p-well: 101)이 소정의 깊이로 형성되어 있다. 이때, 상기 n형 에피택셜층(100)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 도핑한다. 또한, 도시되지는 않지만, 상기 p-웰에는 문턱 전압(Vth)을 조절하기 위한 채널 이온주입에 의한 채널 영역(미도시함)이 형성되어 있다.First, in the high-low voltage device formed by the process of the present invention, a p-
상기 p-웰이 형성된 결과물 상에 소자간 분리를 위한 필드 산화막(102)이 형성되어 있고, 그 일측에 게이트 전극 스페이서(105)가 형성되며, 상기 스페이서의 양측 에지부에 소오스 영역(106)이 형성되어 있다.A
그리고, 상기 결과물 전면에는 장벽 금속층(107)으로 티타늄/티타늄나이트라이드/티타늄막이 증착되며, 그 상부에 알루미늄 패드(108)가 형성되어 있다.
In addition, a titanium / titanium nitride / titanium film is deposited on the entire surface of the
상기와 같이 구성된 본 발명에 의한 고전압 소자 제조 공정은 하기 표2에서와 같이, 세정 공정, 가스 배출 공정, 하부 티타늄 증착 공정, 티타늄 나이트라이드막 증착 공정, 급속 열 공정, 상부 티타늄 증착 공정 및 알루미늄 패드 증착 공정으로 실시되며, 상세한 공정 조건은 하기 표 2에 나타낸 바와 같다. The high voltage device manufacturing process according to the present invention configured as described above, as shown in Table 2, the cleaning process, gas discharge process, lower titanium deposition process, titanium nitride film deposition process, rapid thermal process, upper titanium deposition process and aluminum pad It is carried out by a deposition process, detailed process conditions are as shown in Table 2 below.
(표2)Table 2
먼저, 반도체 기판(100) 상에 소정의 공정을 진행하여 게이트 전극 및 소오스를 형성한 후 금속층 증착전 세정 공정을 100Å 두께를 타겟으로 하여 RF 식각 공정으로 실시한다. 이때, 상기 RF 식각 공정을 통한 세정 공정을 진행함으로써 기존의 습식 용액을 이용한 세정 공정에서 발생하는 실리콘 기판으로의 침투 현상에 의한 정션부와 상부 금속층과의 스파이킹을 방지할 수 있게 된다. First, a predetermined process is performed on the
그리고, 210℃의 온도하에서 15초 동안 가스 제거 공정을 진행하고, 상온의 3KW 에너지하에서 14.6초 동안 증착 공정을 진행함으로써 제 1 티타늄막(Ti)을 700Å의 두께로 형성한다. 이때, 증착 에너지를 3KW 이하로 함으로써 실리콘 기판에 미치는 데미지를 최소화할 수 있다. Then, the gas removal process is performed for 15 seconds at a temperature of 210 ° C., and the deposition process is performed for 14.6 seconds at 3KW energy at room temperature to form the first titanium film Ti to a thickness of 700 kPa. At this time, the damage to the silicon substrate can be minimized by setting the deposition energy to 3KW or less.
이어서, 상온의 8KW 에너지하에서 44초 동안 증착 공정을 진행하여 티타늄 나이트라이드막(TiN)을 1200Å의 두께로 형성한 후 700℃의 온도하에서 30초 동안 급속 열공정을 진행함으로써 실리콘 기판 상에 완벽한 티타늄 실리사이드막을 형성하여 후속 열공정시 실리콘 막에 대한 데미지를 방지할 수 있다.Subsequently, a titanium nitride film (TiN) was formed to a thickness of 1200 44 by performing a deposition process for 44 seconds at 8 KW energy at room temperature, and then a rapid thermal process was performed for 30 seconds at a temperature of 700 ° C., thereby making perfect titanium on the silicon substrate. The silicide film may be formed to prevent damage to the silicon film during subsequent thermal processes.
상기 열공정을 진행한 후 제 2 티타늄막(Ti)을 상온 3KW 에너지하에서 7.5초 동안 증착하여 300Å의 두께로 형성한다. 상기와 같이 금속 장벽층의 높이를 종래에 비해 상향시킴으로써 실리콘 기판과 후속 공정에서 증착되는 알루미늄 패드 사이의 장벽 효과를 향상시켜준다. After the thermal process, the second titanium film Ti is deposited for 7.5 seconds under 3KW energy at room temperature to form a thickness of 300 Å. As described above, the height of the metal barrier layer is increased as compared with the related art, thereby improving the barrier effect between the silicon substrate and the aluminum pad deposited in a subsequent process.
그 후 450℃~500℃의 온도와 12KW의 에너지하에서 4분 동안 알루미늄 증착 공정을 진행함으로써 알루미늄 패드를 형성한다. 이때, 고온에서 알루미늄을 증착함으로써 미세 패턴의 갭필 능력을 향상시킬 수 있게된다.Thereafter, an aluminum pad is formed by performing an aluminum deposition process for 4 minutes at a temperature of 450 ° C to 500 ° C and an energy of 12KW. At this time, by depositing aluminum at a high temperature it is possible to improve the gap fill ability of the fine pattern.
도4는 본 발명에 의해 형성된 고전압 소자의 SEM 사진으로, 안정적인 장벽 금속층 형성으로 인해 고온에서 알루미늄을 증착하여도, 하부의 정션과의 스파이킹이 발생하지 않고, 갭필 특성이 우수하여 보이드가 발생하지 않게되는 것을 볼 수 있다.4 is a SEM photograph of a high voltage device formed by the present invention. Even when aluminum is deposited at a high temperature due to the formation of a stable barrier metal layer, spikes with the bottom junction do not occur and voids are not generated due to excellent gap fill characteristics. You can see that
이와 같이 본원 발명에 의한 고전압 소자의 제조 방법에 의하면, 금속층 증착 이전에 RF 식각 공정을 통한 식각 공정을 진행함으로써 후속 공정에서 증착되는 알루미늄과 실리콘 기판의 정션부와의 스파이킹을 방지할 수 있게된다.As described above, according to the method of manufacturing the high voltage device according to the present invention, by performing an etching process through an RF etching process before depositing a metal layer, it is possible to prevent spiking of the junction portion of the aluminum substrate and the silicon substrate deposited in a subsequent process. .
또한, 금속층의 두께를 종래에 비해 상향시키고, 금속층의 티타늄/티타늄나이트라이드막 증착후 급속 열공정을 진행하여 하부 티타늄막을 실리사이드화하여 실리콘 기판과 알루미늄막 사이의 안정된 장벽층을 형성함으로써, 후속 알루미늄막 증착시 고온 열공정을 진행이 가능하여 갭필 능력을 향상시킬 수 있다.
In addition, by increasing the thickness of the metal layer as compared to the prior art, after the deposition of the titanium / titanium nitride film of the metal layer by rapid thermal process, the lower titanium film is silicided to form a stable barrier layer between the silicon substrate and the aluminum film, the subsequent aluminum The high temperature thermal process can be performed during film deposition, thereby improving the gapfill capability.
상기한 바와 같이 본 발명은 RF 식각 공정을 통한 세정 공정을 실시함으로써 실리콘 기판의 금속 물질 침투 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the present invention has an advantage of improving the reliability of the device by preventing the metal material penetration of the silicon substrate by performing the cleaning process through the RF etching process.
또한, 실리콘 기판 상의 금속 장벽층 높이를 상향시키고, 안정된 금속 장벽층을 형성함으로써 후속 알루미늄 패드를 고온에서 증착하는 것이 가능하여 갭필 능력을 향상시켜 금속 배선의 보이드를 방지할 수 있게된다. 그 결과, 미세 패턴 구현이 가능하게 되어 고집적 소자에서 배선 공정의 안정성을 확보할 수 있다.In addition, by raising the metal barrier layer height on the silicon substrate and forming a stable metal barrier layer, it is possible to deposit subsequent aluminum pads at a high temperature, thereby improving the gap fill capability and preventing voids in the metal wiring. As a result, it is possible to implement a fine pattern to ensure the stability of the wiring process in the highly integrated device.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236868A (en) | 1990-04-20 | 1993-08-17 | Applied Materials, Inc. | Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system |
| KR19980073443A (en) * | 1997-03-14 | 1998-11-05 | 김광호 | Manufacturing method of semiconductor device |
| KR19990054923A (en) * | 1997-12-26 | 1999-07-15 | 김영환 | Barrier layer formation method preventing cracking |
| KR20040043675A (en) * | 2002-11-19 | 2004-05-24 | 삼성전자주식회사 | Method for fabricating a semiconductor device using nickel salicide process |
-
2003
- 2003-03-28 KR KR1020030019493A patent/KR100986629B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236868A (en) | 1990-04-20 | 1993-08-17 | Applied Materials, Inc. | Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system |
| KR19980073443A (en) * | 1997-03-14 | 1998-11-05 | 김광호 | Manufacturing method of semiconductor device |
| KR19990054923A (en) * | 1997-12-26 | 1999-07-15 | 김영환 | Barrier layer formation method preventing cracking |
| KR20040043675A (en) * | 2002-11-19 | 2004-05-24 | 삼성전자주식회사 | Method for fabricating a semiconductor device using nickel salicide process |
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| KR20040084426A (en) | 2004-10-06 |
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