KR100977730B1 - 반도체 메모리 및 그 테스터 방법 - Google Patents

Abstract

본 발명은 반도체 메모리의 테스터 장치 및 테스트 방법에 관한 것으로, 특히 서로 다른 입력 신호(Differential Input Signal)를 가지는 반도체 메모리의 테스터 테스트 장치 및 방법에 관한 것이다.

본 발명에서는 테스터에서 고주파수 신호를 추가로 생성하지 않고 보다 많은 반도체 메모리를 동시에 테스트할 수 있으며, 반도체 메모리의 생산성을 증가시킬 수 있고, 반도체 메모리의 제조 원가를 낮출 수 있는 테스터 장치 및 방법을 제공한다.

본 발명의 일 실시 예에 따른 장치는, 적어도 한 쌍의 차동 신호를 입력으로 가지는 반도체 메모리로, 소정의 패드들로부터 상기 차동 신호를 수신하는 차동 버퍼와, 패드로부터 입력되는 기준 전압을 수신하여 기준 전압 회로와, 상기 반도체 메모리의 테스트 모드 시 상기 차동 버퍼로 입력되는 차동 신호 중 하나를 수신하고, 상기 기준 전압 회로로부터 기준 전압을 수신하여 상기 반도체 메모리로 제공하는 전달부를 포함한다.

차동 입력 신호(Differential Input Signal), 고속 반도체 메모리, 테스트

Description

반도체 메모리 및 그 테스터 방법{A SEMICONDUCTOR MEMORY AND TESTING METHOD THEREFOR}

본 발명은 반도체 메모리 및 그 테스트 방법에 관한 것으로, 특히 서로 다른 입력 신호(Differential Input Signal)를 가지는 반도체 메모리 및 그 테스트 방법에 관한 것이다.

일반적으로 반도체 메모리는 하나의 칩(chip) 형태로 생산되며, 생산 후 제품의 출고 전에 반도체 메모리의 이상 유무를 확인하기 위한 테스트를 수행한다. 이와 같이 반도체 메모리를 테스트함으로써 대량으로 생산된 반도체 메모리의 불량품을 제거할 수 있다.

그런데, 반도체 메모리는 연구 개발 및 제조 공정 시의 경비 뿐 아니라 생산된 반도체 메모리의 테스트에도 시간 및 비용이 상당부분 작용하게 된다. 따라서 반도체 메모리의 테스트에 시간 및 비용 증가는 제조 원가에 많은 영향을 끼친다. 따라서 반도체 메모리를 생산하는 생산자는 반도체 메모리의 테스트에 소요되는 비 용 및 시간을 절감하기 위해 다양한 방법을 사용하고 있다.

반도체 메모리의 테스트 시간 및 비용을 절감하기 위한 방법으로, 한 번에 하나의 반도체 메모리만 테스트하지 않고 한 번에 여러 개의 반도체 메모리를 테스트하고 있다. 예를 들어 하나의 반도체 메모리를 테스트하기 위해 20개의 입력 신호를 필요로 하는 경우 동시에 5개의 반도체 메모리를 테스트하기 위한 테스터 장비(이하 "테스터"라 함)는 100개의 신호를 출력할 수 있도록 구성되어야 한다. 이와 같이 한 번에 여러 개의 반도체 메모리를 테스트하도록 함으로써 반도체 메모리의 테스트 시간을 줄일 수 있게 된다.

도 1은 반도체 메모리와 테스터간 연결되어 테스트되는 예를 설명하기 위한 개념도이다. 도 1은 테스터에서 하나의 반도체 메모리를 테스트하는 경우만을 도시하였다. 이 점에 유의해서 테스터에서 반도체 메모리의 테스트 시 동작에 대하여 살펴보기로 한다.

테스터(110)는 반도체 메모리(120)로 테스트 시에 제공할 테스트 신호를 출력하는 포트(port)들을 가진다. 도 1에서는 H_Channel0 ~ H_Channel3 및 VREF의 5개 포트만을 도시하였다. H_Channel0에서는 CLK 신호가 출력되어 반도체 메모리의 CLK 입력 포트로 제공되며, H_Channel1에서는 CLKB 신호가 출력되어 반도체 메모리의 CLKB 포트로 입력된다. 그러면 반도체 메모리 내부의 제1차동 수신기(121)는 CLK 신호와 CLKB 신호로부터 반도체 메모리 내부에서 사용할 INTETNAL CLK 신호를 생성하여 출력한다. 그리고 H_Channel2는 DQS 신호를 생성하여 출력하며, H_Channel3는 DQSB 신호를 생성하여 출력한다. 그러면 반도체 메모리 내부의 제2차 동 수신기(123)는 DQS 신호와 DQSB 신호를 이용하여 내부에 사용할 INTERNAL DQS 신호를 생성하여 출력한다. 이때 DQS 신호와 DQSB 신호는 반도체 메모리 내부로 입력될 수도 있고, 또한 반도체 메모리로부터 출력될 수도 있는 신호이다. 따라서 반도체 메모리 내부에는 DQS 신호의 출력을 제어할 수 있는 제1출력 드라이버(122)와 제DQSB 신호의 출력을 제어할 수 있는 제2출력 드라이버(124)를 가진다. 상기 제1출력 드라이버(122)와 제2출력 드라이버(124)는 제1출력 활성화 신호(OUTEN0)와 제2출력 활성화 신호(OUTEN1)의 제어에 의해 내부로 입력되거나 또는 외부로 출력된다. 그리고 VREF 단자는 VREF 신호를 생성하여 반도체 메모리로 VREF 신호를 출력한다.

이 외에도 다수의 신호들이 존재하며, 각 신호들은 각각의 반도체 메모리의 해당 포트로 입력되도록 구성된다. 뿐만 아니라 테스터는 다수의 반도체 메모리를 동시에 테스트하므로 하나의 테스터에서 동시에 테스트할 수 있는 반도체 메모리의 수만큼 반도체 메모리를 테스트하기 위해 상기와 같은 구성이 병렬적으로 구비된다.

한편, 테스터는 동일한 반도체 메모리들을 동시에 테스트하기 때문에 함께 테스트되는 반도체 메모리들로 입력되는 신호들 중 일부를 공유하여 사용하는 방식도 사용되고 있다. 즉, 각 반도체 메모리마다 분리되어 입력되는 신호들을 하나의 신호만 생성하고, 각기 다른 반도체 메모리에 공통으로 입력되도록 구성하는 것이다. 예를 들면, 반도체 메모리 중 DRAM에서 테스트 시에 사용되는 RASb 신호와 CASb 신호 같은 제어(control) 신호 혹은 어드레스(Address) 신호들은 동시에 테스 트되는 서로 다른 반도체 메모리라도 모두 동일한 입력 신호를 사용할 수 있다. 따라서 테스터는 상기와 같이 공통으로 사용 가능한 신호들의 신호 특성이 저하되지 않는 범위 내에서 몇 개의 반도체 메모리들로 공통으로 사용 가능한 신호들을 공유하여 테스트할 수 있도록 구성된다.

이를 좀 더 상술하면, 테스터에서 테스트되는 각 반도체 메모리마다 6개의 신호선을 공유해서 사용한다고 가정한다. 이때 테스터가 6개의 반도체 메모리를 동시에 테스트하려면 하나의 반도체 메모리마다 14개의 개별적인 신호 라인을 필요로 한다. 따라서 테스터는 개별적인 신호를 출력하는 84개의 포트를 필요하다. 또한 동시에 테스트되는 반도체 메모리에 공통으로 입력되는 6개의 라인이 필요하다. 따라서 테스터는 추가적으로 서로 다른 반도체 메모리를 동시에 테스트하기 위한 6개의 포트를 필요로 한다. 결과적으로 테스터는 최소 90개의 테스트 포트들만으로 구성할 수 있다. 이때 테스터는 실제로 포트를 90개만 가지고, 공유되는 라인을 외부에서 연결(wired)하여 사용할 수도 있다. 다른 방법으로 테스터의 내부에서 최소 90개의 신호만을 생성하며, 실제로 신호를 출력하는 포트는 공유되는 신호 라인을 내부에서 연결(wired)하여 반도체 메모리로 제공하도록 구성할 수도 있다. 이러한 경우 실제로 포트의 수는 동일하나 생성하는 신호의 종류가 줄어들게 된다. 이하의 설명에서는 설명의 편의를 위하여 생성되는 신호가 줄어드는 것으로 설명하기로 한다.

이상에서 설명한 바와 같이 신호를 공유하게 되면, 적은 수의 신호만을 생성하여도 테스터에서 동시에 테스트할 수 있는 반도체 메모리의 수가 증가하게 된다. 따라서 테스터에서 동시에 테스트할 수 있는 반도체 메모리의 수를 확장할 수 있다.

다른 한편, 테스터에서 다수의 반도체 메모리를 동시에 테스트하기 위해 사용되는 신호는 모두 동일한 신호들이 아니다. 예를 들어 100개의 신호를 생성하여 출력하는 테스터 장비가 있고, 동시에 5개의 반도체 메모리를 테스트한다고 가정한다. 이러한 경우 각 반도체 메모리로 공급되는 20개의 신호들은 서로 다른 주파수를 가지게 된다. 즉, 일부의 신호는 상대적으로 높은 주파수를 가지며, 다른 일부의 신호는 상대적으로 낮은 주파수를 가진다. 즉, 신호가 가지는 동작 조건이 다르게 된다. 보통의 경우 상대적으로 높은 주파수 신호 입력선의 증가는 동시 Test할 수 있는 Chip의 수를 제한하는 경우가 많다. 또한 일반적으로 고주파수 입력 신호인 CLK과 같은 신호는 좋은 품질을 유지해야 하므로 동시에 테스트되는 다른 반도체 메모리들과 신호를 공유하기가 다소 어려움이 있다.

따라서 앞에서 설명한 바와 같이 하나의 테스터에서 동시에 다수의 반도체 메모리를 테스트하려는 경우 만일 테스터가 생성할 수 있는 고주파 신호가 5개로 제약된다면, 다른 신호들을 공유해서 사용한다고 하더라도 동시에 테스트되는 반도체 메모리의 수의 제약이 발생한다. 즉, 하나의 테스터에서 동시에 테스트할 수 있는 반도체 메모리의 수를 원하는 만큼 확장할 수 없게 된다.

또한 산업이 발전하고, 보다 많은 용량의 데이터를 고속(High Speed)으로 처리할 수 있는 시스템들에서는 보다 고속의 반도체 메모리들을 원하고 있다. 이러한 요구에 따라 반도체 메모리에서도 사용되는 신호가 점차적으로 고속화되면서 반도 체 메모리에서 고주파 신호가 증가하고 있다. 그리고 이러한 고주파 신호를 보다 안정적으로 전달하기 위해 고주파 신호들이 차동(Differential) 신호로 입력되도록 반도체 메모리의 표준 사양이 변화하고 있다.

이러한 전반적인 흐름에 따라 테스터에서 고주파 신호를 사용하는 반도체 메모리를 테스트할 경우 종래 보다 많은 고주파수 신호가 사용된다. 그러므로 테스터 장비에서 보다 많은 고주파수 신호를 생성할 수 있도록 변경하지 않는 한 동시 테스트되는 반도체 메모리의 수를 늘리는데 제약이 있다. 이는 반도체 메모리 생산자에게는 생산성의 저하를 가져오며, 아울러 반도체 메모리의 제조 원가를 높이는 결과를 초래하게 된다.

따라서 본 발명에서는 테스터에서 고주파수 신호를 추가로 생성하지 않고 보다 많은 반도체 메모리를 동시에 테스트할 수 있는 장치 및 방법을 제공한다.

본 발명에서는 반도체 메모리의 생산성을 증가시킬 수 있는 테스터 장치 및 방법을 제공한다.

본 발명에서는 반도체 메모리의 제조 원가를 낮출 수 있는 테스터 장치 및 방법을 제공한다.

본 발명의 일 실시 예에 따른 반도체 메모리는, 적어도 한 쌍의 차동 신호를 입력으로 가지는 반도체 메모리로, 소정의 패드들로부터 상기 차동 신호를 수신하는 차동 버퍼와, 패드로부터 입력되는 기준 전압을 수신하여 기준 전압 회로와, 상기 반도체 메모리의 테스트 모드 시 상기 차동 버퍼로 입력되는 차동 신호 중 하나를 수신하고, 상기 기준 전압 회로로부터 기준 전압을 수신하여 상기 반도체 메모리로 제공하는 전달부를 포함한다.

본 발명의 다른 실시 예에 따른 메모리는, 클럭/클럭바(CLK/CLKB) 신호를 한 쌍의 차동 신호로 가지며, 그 외에 적어도 한 쌍 이상의 차동 신호를 입력으로 가지는 반도체 메모리, 상기 클럭/클럭바 신호를 수신하는 차동 신호 버퍼와, 상기 반도체 메모리의 테스트 모드 시 상기 클럭/클럭바 신호 이외의 신호를 수신하는 회로로 상기 클럭/클럭바 신호를 제공하는 차동 신호 전달부를 포함한다.

본 발명의 일 실시 예에 따른 방법은, 적어도 한 쌍의 차동 신호를 입력으로 가지는 반도체 메모리를 테스트하기 위한 방법으로, 차동 신호를 가지는 각 쌍의 포트마다 상기 한 쌍의 차동 신호 중 하나의 신호는 상기 반도체 메모리에서 요구되는 신호를 생성하여 제공하는 과정과, 차동 신호를 가지는 각 쌍의 포트마다 상기 한 쌍의 차동 신호 중 나머지 하나의 신호는 기준 전위 신호가 입력되도록 제공하는 과정을 포함한다.

본 발명의 다른 실시 예에 따른 방법은, CLK 신호와 CLKB 신호를 한 쌍의 차동 신호로 가지며, 그 외에 적어도 한 쌍 이상의 차동 신호를 입력으로 가지는 반도체 메모리를 테스트하기 위한 방법으로, 상기 한 쌍의 차동 신호 중 하나의 신호 를 수신하는 포트로 상기 CLK 신호를 제공하는 과정과, 상기 한 쌍의 나머지 하나의 신호를 수신하는 포트로 상기 CLKB 신호를 상기 제공하는 과정을 포함한다.

본 발명을 적용하면, 테스터에서 다수의 반도체 메모리를 동시에 테스트할 수 있는 수를 증가시킬 수 있으며, 이를 통해 생산성 증대 및 원가 절감을 가질 수 있는 이점이 있다.

이하 첨부된 도면을 참조하여 본 발명을 설명한다. 또한 본 명세서에 첨부된 도면에서 동일한 부분은 비록 다른 도면에 도시되더라도 동일한 참조부호를 사용함에 유의해야 한다. 뿐만 아니라 본 발명을 설명함에 있어 당업자에게 자명한 부분에 대하여는 상세한 설명은 생략하기로 한다. 또한 이하에서 설명되는 각 용어들은 본 발명의 이해를 돕기 위해 사용된 것일 뿐이며, 각 제조 회사 또는 연구 그룹에서는 동일한 용도임에도 불구하고 서로 다른 용어로 사용될 수 있음에 유의해야 한다.

본 발명에서는 반도체 메모리 중 현재 가장 많이 이용되는 DDR3 SDRAM을 이용하여 설명하기로 한다. DDR3 SDRAM의 입출력 신호들에 대하여 살펴보면 아래와 같다.

일반적으로 각종 입력 신호를 동기화하는 기준 신호인 CLK과 CLKB 신호가 있 으며, 데이터(Data) 입출력을 동기화 하는 DQS와 DQSB 신호 등이 있고, SDRAM의 상태를 결정하는 제어(Control) 신호로서 RASb, CASb 등이 있고, 엑세스(Access)하는 셀(Cell)을 결정하는 어드레스(Address) 신호가 있고, 데이터(Data)의 입출력 경로인 DQ 신호들이 있으며, 입력 신호의 High/Low를 판정하기 위한 기준 신호 혹은 전위인 VREF 신호가 있다.

상기한 신호들 중 DDR3 SDRAM에서는 고속 동작의 특성 확보를 위해 CLK/CLKB 신호와 DQS/DQSB 신호는 차동(Differential) 신호로 사용되도록 규정되어 있다. 또한, 종래 기술에서 살펴본 바와 같이 DQS/DQSB 신호는 반도체 메모리에 데이터의 기록(Write) 동작 시에는 외부에서 DRAM으로의 입력으로, 또한 읽기(Read) 동작 시에는 DRAM에서 외부로 출력된다. 즉, DQS/DQSB 신호는 양방향으로 입/출력되는 특징을 가진다.

일반적으로 이러한 입력 신호들은 반도체 메모리 내부로 인가되어 수신기(Receiver)를 통해 입력된다. 따라서 수신기는 차동(Differential) 입력 신호를 받는 수신기와 차동 신호가 아닌 신호를 수신하는 수신기로 구분된다. 차동 수신기가 아닌 수신기에서는 하나의 단자로 입력 신호를 수신하고, 나머지 하나의 단자로는 VREF 신호를 수신한다. 즉, 일반 수신기들은 VREF 신호를 수신하지 않는 다른 단자로는 주소(Address) 혹은 DQ 혹은 제어(Control) 신호의 입력을 받는다.

한편, 테스터에서는 이러한 구성의 DRAM을 동작시키기 위해서는 앞에서 살펴본 각 입력 신호들을 테스트되는 각 반도체 메모리마다 각각 입력하여야 한다. 그리고 종래 기술에서 살펴본 바와 같이 테스트 시 다수의 반도체 메모리들을 동시에 테스트하기 위해서 일부의 신호들을 공유해서 사용하기도 한다. 또한 좋은 품질을 유지하는 고주파수 입력 신호인 CLK 신호와 DQS 신호의 경우는 공유하지 않는다. 따라서 테스터에서는 테스트되는 반도체 메모리마다 CLK 신호 2개와 DQS 신호 2개가 할당되어 사용되고 있다.

< 제 1 실시 예 >

본 발명에서는 이와 같이 차동(Differential) 신호인 CLK 신호와 CLKb 신호와 DQS 신호와 DQSb 신호들 중에서 CLKb와 DQSb의 2개의 신호를 기존에 있는 VREF 신호로 대치하여 구성하는 것을 일 실시 예로 한다. 그러면 본 발명의 일 실시 예를 첨부된 도면을 참조하여 살펴보기로 하자.

도 2는 본 발명의 일 실시 예에 따라 테스터에서 반도체 메모리를 테스트를 설명하기 위한 개념도이다. 도 2에서 예시한 하드웨어 구성은 DDR3 SDRAM의 구성 예로 예시하였으며, 이하의 설명에서도 DDR3 SDRAM의 구성을 이용하여 설명하기로 한다. 또한 본 발명을 설명하기 위해 도 2에서는 고주파수 신호들 중 일부만을 도시하였음에 유의해야 한다.

테스터(210)는 반도체 메모리(220)로 테스트 시에 제공할 테스트 신호를 출력하는 포트(port)들을 가진다. 도 1에서는 H_Channel0 ~ H_Channel3 및 VREF의 5개 포트만을 도시하였다. 이는 고주파 신호 및 본 발명의 설명을 위한 포트만을 도시한 것이다. H_Channel0에서는 CLK 신호가 출력되어 반도체 메모리의 CLK 입력 포트로 제공하며, H_Channel1에서는 CLKB 신호가 출력되지 않는다. 본 발명을 종래 기술에서 설명한 도 1과 대비하여 살펴보면, CLKB 신호가 출력되는 H_Channel1에서 신호를 출력하지 않는다. 대신에 본 발명에서는 테스터의 VREF 포트에서 출력되는 신호를 반도체 메모리의 CLKB 포트로 입력한다. 또한 H_Channel2는 DQS 신호를 생성하여 반도체 메모리의 DQS 포트로 제공하며, H_Channel3는 DQSB 신호를 출력하지 않는다. 이러한 본 발명을 종래 기술에서 설명한 도 1과 대비하여 살펴보면, H_Channel3는 DQSB 신호를 출력하지 않는다. 대신에 본 발명에서는 VREF 포트에서 출력되는 신호를 반도체 메모리의 DQSB 포트로 입력한다. 아울러, 테스터의 VREF 포트에서는 VREF 신호를 반도체 메모리의 VREF 포트로 제공한다.

상기와 같이 구성된 경우에 기존에 CLK 신호와 CLKB 신호를 입력으로 받는 제1차동 수신기(221)는 CLK 신호와 VREF 신호를 입력으로 하는 차동 수신기(Differential Receiver)로 동작하게 될 것이다. 또한 DQS 신호와 DQSB 신호를 받는 제2차동 수신기(223)는 DQS 신호와 VREF 신호를 입력으로 받는 차동 수신기로 동작하게 될 것이다. 따라서 테스터는 반도체 메모리마다 지원해야 하는 고주파수 신호를 4개에서 2개로 축소할 수 있다. 결과적으로 하나의 테스터에서 테스트되는 반도체 메모리의 수를 확장할 수 있다.

본 발명에서와 같이 차동 신호로 동작하는 제1차동 증폭기(221)와 제2차동 증폭기(223)가 VREF 신호를 기준으로 하여 동작하므로 테스트 시 다소 입력 특성에 열화가 생길 수 있다. 그러나 테스터에서 각종 신호의 특성을 적절하게 조정함으로서 정상적인 테스트가 이루어지게 제어 할 수 있다.

여기서 DQS 신호의 입/출력을 제어하는 제1출력 드라이버(222)와 DQSB 신호 의 입/출력을 제어하는 제2출력 드라이버(224)는 3-상태 드라이버로 구성되어 있다. 따라서 제1출력 드라이버(222)의 경우 입력되는 신호가 DQS로 반도체 메모리에서 요구하는 신호이므로 종래 기술에서와 동일하게 제1출력 활성화 신호(OUTEN0)에 의해 구동된다. 그러나, 본 발명에서는 테스터가 테스트를 수행할 경우 DQSB 신호 대신에 VREF 신호를 사용하므로 테스터가 이루어질 경우 제2출력 드라이버(224)는 신호가 출력하면 안된다. 따라서 테스터가 반도체 메모리를 테스트할 경우 제2출력 드라이버(224)는 높은 임피던스(High Impedance) 상태를 유지할 수 있도록 제어되는 것이 필수적일 것이다. 이를 위해 본 발명에서는 제어기(200)를 두어 제2출력 드라이버(224)의 출력을 제어하도록 한다. 즉, 제어기(200)는 제2출력 활성화 신호(OUTEN1)와 본 발명에 따라 테스트 여부를 검출하여 활성화 또는 비활성화를 결정하는 신호의 조합에 의해 제2출력 드라이버(224)를 제어하도록 한다. 이러한 제어기(200)의 구성은 후술되는 도 4에서 살펴보기로 한다.

< 제 2 실시 예 >

본 발명의 다른 실시 예로 고주파 신호로 차동(Differential) 신호의 축소를 위해 테스트되는 반도체 메모리로 인가되는 CLK 신호와 DQS 신호를 공유하고, CLKB 신호와 DQSB 신호를 공유하는 구성을 가진다. 그러면 이를 도 3을 참조하여 살펴보기로 한다.

도 3은 본 발명의 다른 실시 예에 따라 테스터에서 반도체 메모리를 테스트를 설명하기 위한 개념도이다. 도 3에서 예시한 하드웨어 구성 또한 DDR3 SDRAM의 구성 예로 예시하였으며, 이하의 설명에서도 DDR3 SDRAM의 구성을 이용하여 설명하기로 한다. 또한 본 발명을 설명하기 위해 도 3에서도 고주파수 신호들 중 일부만을 도시하였음에 유의해야 한다.

테스터(310)는 반도체 메모리(320)로 테스트 시에 제공할 테스트 신호를 출력하는 포트(port)들을 가진다. 도 1에서는 H_Channel0 ~ H_Channel1 및 VREF의 3개 포트만을 도시하였다. 이는 본 발명에서 사용되는 고주파 신호와 본 발명의 설명을 위한 신호의 출력 포트만을 도시한 것이다. H_Channel0에서는 CLK 신호가 출력된다. 즉, H_Channel0에서 출력되는 CLK 신호는 반도체 메모리의 CLK 입력 포트 및 DQS 입력 포트로 제공된다. 또한 H_Channel1에서는 CLKB 신호가 출력된다. 즉, H_Channel1에서는 출력된 CLKB 신호는 반도체 메모리의 DLKB 입력 포트 및 DQSB 입력 포트로 제공된다. 아울러, 테스터의 VREF 포트에서는 VREF 신호를 반도체 메모리의 VREF 포트로 제공한다.

상기와 같이 구성된 경우에 기존에 CLK 신호와 CLKB 신호를 입력으로 받는 제1차동 수신기(221)는 정상적인 신호를 수신한 경우이므로 정상적으로 내부 클럭(INTERNAL CLK)을 생성하여 출력한다. 그러나 DQS 신호와 DQSB 신호를 수신하도록 구성된 제2차동 수신기(323)는 DQS 신호 및 DQSB 신호 대신에 CLK 신호 및 CLKB 신호를 수신한다. 그러므로 제 2 실시 예에서 또한 테스터가 반도체 메모리를 테스트할 경우 제1출력 드라이버(322) 및 제2출력 드라이버(324)는 높은 임피던스(High Impedance) 상태를 유지할 수 있도록 제어되는 것이 필수적일 것이다. 즉, 3-상태 출력 드라이버들인 제1출력 드라이버(322)와 제2출력 드라이버(324)의 출력을 제어 할 필요가 있다. 따라서 본 발명에서는 제1출력 드라이버(322)와 제2출력 드라이버(324)를 구동하는 제1활성화 신호(OUTEN0)와 제2활성화 신호(OUTEN1)가 테스트 모드의 여부에 따라 제어기들(200A, 200B)을 제어하기 위한 테스트 모드 활성화 신호(TMEN)에 의해 구동되도록 한다. 즉, 테스트 모드 시에는 제2차동 수신기(323)로 제공되는 신호가 DQS 및 DQSB 신호가 아니므로 이러한 출력을 차단해야 한다. 따라서 이를 위해 테스트 모드 활성화 신호(TMEN)에 의거하여 각 출력 드라이버들(322, 324)을 제어할 수 있는 각각의 제어기들(200A, 200B)을 포함한다.

상술한 바와 같이 구성하는 경우 CLK 신호와 CLKB 신호를 이용하여 DQS 신호 및 DQSB 신호를 사용하므로 테스터는 반도체 메모리마다 지원해야 하는 고주파수 신호를 4개에서 2개로 축소할 수 있다. 결과적으로 하나의 테스터에서 테스트되는 반도체 메모리의 수를 확장할 수 있다.

또한 제 2 실시 예의 경우에도 테스터에서 입력되는 신호의 품질이 다소 열화 된다. 그러나 원래 사용되는 제2차동 수신기(323)의 동작 성능이 그대로 유지되므로, 본 발명의 목적에 부합할 수 있다. 뿐만 아니라 본 발명에 따른 테스터 하드웨어의 구성으로 인하여 테스트 품질이 저하되는 것을 방지하기 위해 실제 반도체 메모리 내부의 수신기를 설계자의 의도에 따라 제어되도록 설계할 수도 있을 것이다.

도 4는 본 발명에 따라 도 2 및 도 3에 도시한 제어기의 내부 회로의 구성도이다.

도 4에서는 기존에 사용되던 출력 활성화 신호들(OUTEN0,1)을 대표하여 OUTENx로 표기하였다. 출력 활성화 신호는 낸드게이트(202)의 한 입력으로 제공된다. 또한 테스트 모드 활성화 신호(TMEN)는 반전기(201)를 거쳐 낸드게이트(202)의 다른 한 입력으로 사용된다. 그러면 낸드게이트(202)는 두 입력 신호를 낸드 연산하여 출력한다. 이와 같이 낸드 연산된 출력은 반전되어 실제로 3-상태 드라이버를 구동하기 위한 출력 활성화 신호(OUTENxx)가 된다. 도 4에서는 실제로 3-상태 드라이버(들)를 제어하기 위해 출력되는 출력 활성화 신호와 기존에 직접 사용되던 출력 활성화 신호를 구분하기 위해 서로 다른 표기를 사용하였음에 유의해야 한다.

상기한 구성의 동작을 살펴보면, 정상적으로 반도체 메모리가 동작할 경우 출력 드라이버를 구동하기 위한 출력 활성화 신호들(OUTEN0,1)이 각 출력 드라이버(Driver)가 구동되도록 제어한다. 또한 테스터에 의해 반도체 메모리들이 테스트되는 경우에는 테스트 모드 활성화(TMEN) 신호가 하이(High) 상태로 활성화 되어 출력 드라이버를 구동하는 신호가 비활성화(Disable)되게 할 수 있다. 여기서 테스트 모드 활성화 신호는 일반적인 DRAM에서의 테스트 모드 정의(TEST MODE Define) 회로에 의해 만들어 지는 신호이다.

도 1은 반도체 메모리와 테스터간 연결되어 테스트되는 예를 설명하기 위한 개념도,

도 2는 본 발명의 일 실시 예에 따라 테스터에서 반도체 메모리를 테스트를 설명하기 위한 개념도,

도 3은 본 발명의 다른 실시 예에 따라 테스터에서 반도체 메모리를 테스트를 설명하기 위한 개념도,

도 4는 본 발명에 따라 도 2 및 도 3에 도시한 제어기의 내부 회로의 구성도.

Claims (12)

1. 기준 전압을 입력받기 위한 기준 전압 패드; 및

   노말 모드에서 클럭 신호 및 클럭바 신호를 입력받아 내부 클럭 신호를 출력하고, 테스트 모드에서 상기 클럭 신호 및 상기 클럭바 신호 중 어느 하나의 신호와 상기 기준 전압을 입력받아 상기 내부 클럭 신호를 출력하기 위한 제1 차동 버퍼

   를 구비하는 반도체 메모리.
2. 제 1 항에 있어서, 상기 기준 전압은,

   DDR2 SDRAM 또는 DDR3 SDRAM의 기준 전압을 사용함을 특징으로 하는 반도체 메모리.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 노말 모드에서 데이터 스트로브 신호 및 데이터 스트로브바 신호를 입력받아 내부 데이터 스트로브 신호를 출력하고, 상기 테스트 모드에서 상기 데이터 스트로브 신호 및 상기 데이터 스트로브바 신호 중 어느 하나의 신호와 상기 기준 전압을 입력받아 상기 내부 데이터 스트로브 신호를 출력하기 위한 제2 차동 버퍼;

   상기 제2 차동 버퍼의 차동 입력단 중 상기 데이터 스트로브 신호가 입력되는 제1 입력단에 연결되어, 상기 제1 입력단을 통해 외부로 상기 데이터 스트로브 신호를 출력하기 위한 제1 3-상태 드라이버;

   상기 제2 차동 버퍼의 차동 입력단 중 상기 데이터 스트로브바 신호가 입력되는 제2 입력단에 연결되어, 상기 제2 입력단을 통해 외부로 상기 데이터 스트로브바 신호를 출력하기 위한 제2 3-상태 드라이버; 및

   상기 테스트 모드에서 상기 제2 3-상태 드라이버가 비활성화되도록 제어하기 위한 제어기를 더 구비하는 반도체 메모리.
4. 제 3 항에 있어서, 상기 제어기는,

   테스트 모드를 알리는 테스트 모드 활성화 신호를 반전하여 출력하는 제1반전기와,

   상기 3-상태 드라이버를 활성화하기 위한 출력 활성화 신호와 상기 테스트 모드 활성화 신호를 낸드 연산하는 낸드 연산기와,

   상기 낸드 연산기의 출력을 반전하여 출력하는 제2반전기로 구성됨을 특징으로 하는 반도체 메모리.
5. 노말 모드와 테스트 모드 모두에서 클럭 신호 및 클럭바 신호를 입력받아 내부 클럭 신호를 출력하기 위한 제1 차동 버퍼; 및

   상기 노말 모드에서 데이터 스트로브 신호 및 데이터 스트로브바 신호를 입력받아 내부 데이터 스트로브 신호를 출력하고, 상기 테스트 모드에서 상기 클럭 신호 및 상기 클럭바 신호를 입력받아 상기 내부 데이터 스트로브 신호를 출력하기 위한 제2 차동 버퍼;

   를 구비하는 반도체 메모리.
6. 제 5 항에 있어서,

   상기 제2 차동 버퍼의 차동 입력단 중 제1 입력단에 연결되어, 상기 제1 입력단을 통해 상기 데이터 스트로브 신호를 외부로 출력하기 위한 제1 3-상태 드라이버;

   상기 테스트 모드에서 상기 제1 3-상태 드라이버가 비활성화되도록 제어하기 위한 제1 제어기;

   상기 제2 차동 버퍼의 차동 입력단 중 제2 입력단에 연결되어, 상기 제2 입력단을 통해 상기 데이터 스트로브바 신호를 외부로 출력하기 위한 제2 3-상태 드라이버; 및

   상기 테스트 모드에서 상기 제2 3-상태 드라이버가 비활성화되도록 제어하기 위한 제2 제어기를 더 구비하는 반도체 메모리.
7. 제 6 항에 있어서,

   상기 제1 제어기는 상기 테스트 모드에서 활성화된 테스트 모드 신호를 반전하여 출력하는 제1반전기와, 상기 제1 3-상태 드라이버를 활성화시키기 위한 제1 출력 활성화 신호와 상기 테스트 모드 신호를 낸드 연산하는 제1 낸드 연산기와, 상기 제1 낸드 연산기의 출력을 반전하여 출력하는 제2반전기를 구비하며,

   상기 제2 제어기는 상기 테스트 모드에서 활성화된 테스트 모드 신호를 반전하여 출력하는 제3반전기와, 상기 제2 3-상태 드라이버를 활성화시키기 위한 제2 출력 활성화 신호와 상기 테스트 모드 신호를 낸드 연산하는 제2 낸드 연산기와, 상기 제2 낸드 연산기의 출력을 반전하여 출력하는 제4반전기를는 반도체 메모리.
8. 적어도 한 쌍의 차동 신호를 입력으로 가지는 반도체 메모리를 테스트하기 위한 방법에 있어서,

   차동 신호를 가지는 각 쌍의 포트마다 상기 한 쌍의 차동 신호 중 하나의 신호는 상기 반도체 메모리에서 요구되는 신호를 생성하여 제공하는 과정과,

   차동 신호를 가지는 각 쌍의 포트마다 상기 한 쌍의 차동 신호 중 나머지 하나의 신호는 기준 전압이 입력되도록 제공하는 과정을 포함함을 특징으로 하는 반도체 메모리의 테스트 방법.
9. 제 8 항에 있어서, 상기 기준 전압은,

   DDR2 SDRAM 또는 DDR3 SDRAM의 기준 전압을 사용함을 특징으로 하는 반도체 메모리의 테스트 방법.
10. 제 8 항 또는 제 9 항 중 어느 한 항에 있어서,

    상기 한 쌍의 차동 신호가 상기 반도체 메모리의 입력 및 출력으로 사용되는 신호인 경우 테스트 모드 시 상기 차동 신호 중 기준 신호는 출력되지 않도록 제어하는 과정을 더 포함함을 특징으로 하는 반도체 메모리의 테스트 방법.
11. 클럭 신호와 클럭바 신호를 한 쌍의 차동 신호로 가지며, 그 외에 적어도 한 쌍 이상의 차동 신호를 입력으로 가지는 반도체 메모리를 테스트하기 위한 방법에 있어서,

    상기 한 쌍의 차동 신호 중 하나의 신호를 수신하는 포트로 상기 클럭 신호를 제공하는 과정과,

    상기 한 쌍의 나머지 하나의 신호를 수신하는 포트로 상기 클럭바 신호를 제공하는 과정을 포함함을 특징으로 하는 반도체 메모리의 테스트 방법.
12. 제 11 항에 있어서,

    상기 한 쌍의 차동 신호가 상기 반도체 메모리의 입력 및 출력으로 사용되는 신호인 경우 상기 반도체 메모리는, 테스트 모드 시 입력 신호가 출력되지 않도록 제어하는 과정을 더 포함함을 특징으로 하는 반도체 메모리의 테스트 방법.

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