KR100972675B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치의 표면을 포함하는 반도체 기판의 전체 표면상에 제1 절연막을 형성하는 단계, 제1 절연막의 표면에 산소가 포함된 실리콘막을 형성하는 단계, 트렌치의 내부에 형성된 실리콘막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
큐어링, 실리콘막, 산소, 치밀화, 열처리, N₂O, NO, 소자 분리막, SOD, PSZ

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming isolation layer in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자 분리막의 제조 공정 시 큐어링 공정에 의한 손상을 방지하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자는 전기적 절연을 위한 절연막을 포함한다.
반도체 소자 중에서 전기적으로 절연되어야 하는 영역은 매우 많으나, 예를 들면, 소자 분리막, 층간 절연막 및 스페이서들을 들 수 있다. 특히, 소자 분리막은 이웃하는 활성영역 간을 전기적으로 절연시키기 위하여 형성하는데, 반도체 소자의 집적도가 증가함에 따라 형성 공정이 점차 어려워지고 있다. 구체적으로 설명하면, 소자 분리막을 형성하기 위해서는 반도체 기판에 트렌치(tranch)를 형성한다. 이때, 동일한 깊이에서 트렌치의 폭이 좁아지게 되면 트렌치의 종횡비(aspect ratio)가 증가하기 때문에, 트렌치의 내부를 채우는 갭필(gap-fill) 공정 시 보이 드(void) 또는 심(seam)과 같은 문제가 발생할 수 있다. 이러한 보이드(void) 또는 심(seam)은 후속 식각 공정시 소자 분리막의 내부의 손상을 초래할 수 있으며, 반도체 소자의 전기적 특성 열화를 발생하기도 한다.
이에 따라, 갭필 특성을 향상시키기 위하여 소자 분리막용 절연막으로 유동성의 SOD(spin on dielectric)막을 사용하게 되었다.
한편, SOD막은 유동성 물질이므로, SOD막을 형성한 후에는 막질을 치밀화하기 위한 큐어링(curing) 공정을 실시한다. 큐어링 공정은 열처리 공정으로 실시할 수 있는데, 이때, SOD막 내에 함유된 불순물들이 빠져나가게(out gassing) 된다.
특히, SOD막 중에서 불순물들이 다량으로 빠져나가는 부분이 발생할 수 있는데, 이에 따라 SOD막의 일부 높이가 낮아지는 디펙(defect)이 발생할 수 있다. 이러한 디펙은 반도체 소자의 전기적 특성을 열화시킬 수 있으므로 신뢰도의 저하를 유발할 수 있다.
본 발명이 해결하고자 하는 과제는, 트렌치의 표면에 불순물을 포함하는 보호막을 형성함으로써, 후속 유동성 절연막을 형성한 이후에 실시하는 큐어링 공정 시 불순물의 부족 현상을 보상하여 식각 공정 시 소자 분리막에 발생할 수 있는 디펙(defect)을 억제할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치가 형성된 반도체 기판이 제공된다. 트렌치의 표면을 포함하는 반도체 기판의 전체 표면상에 제1 절연막을 형성한다. 제1 절연막의 표면에 산소가 포함된 실리콘막을 형성한다. 트렌치의 내부에 형성된 보호막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
트렌치의 표면을 따라 월 절연막을 형성하는 단계를 더 포함하며, 월 절연막은 습식, 건식, 라디컬(radical), 플라즈마 또는 라디컬 보조 산화공정을 실시하여 형성한다.
제1 절연막은 산화막으로 형성하며, 산화막은 고밀도 플라즈마(high density plasma; HDP) 증착법 또는 저압 화학적 기상 증착법(low pressure chemical vapor deposition; LPCVD)을 실시하여 형성한다.
실리콘막은 퍼니스(furnace) 또는 매엽식으로 형성하며, 퍼니스를 사용하는 경우, 상기 실리콘막은 400℃ 내지 600℃의 온도 및 0.05Torr 내지 10Torr의 압력을 가하여 형성하며, 매엽식을 사용할 경우, 상기 실리콘막은 500℃ 내지 800℃의 온도 및 1Torr 내지 500Torr의 압력을 가하여 형성한다.
산소가 도핑(doping)된 실리콘막은 실리콘 소스 가스, 산소가 포함된 가스 및 반송 가스를 공급하여 형성한다. 이때, 산소가 포함된 가스는 N2O 가스 또는 NO 가스를 사용하며, 실리콘 소스 가스는 SiH4, DCS(Dichlorosilane), TCS(Triclouro Silane) 또는 TCA(Trichloroethane)를 사용한다. 그리고, 반송 가스는 불활성 가스를 사용하며, 불활성 가스는 N2 가스 또는 Ar 가스를 사용한다.
제2 절연막은 SOD(spin on dielectric)막으로 형성하며, 트렌치들 사이의 상기 반도체 기판 상부에 제1 및 제2 패드막이 적층된다.
SOD막을 형성한 후, SOD막의 막질을 치밀화시키는 단계를 포함하며, SOD막을 치밀화시킬 때, 실리콘막이 산화된다.
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본 발명은, 트렌치의 표면에 불순물을 포함하는 보호막을 형성함으로써, 후속 유동성 절연막을 형성한 이후에 실시하는 큐어링 공정 시 불순물의 부족 현상을 보상하여 식각 공정에 의한 소자 분리막의 디펙 발생을 방지할 수 있다. 이로써, 반도체 소자의 전기적 특성 열화를 억제하여 신뢰도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 반도체 기판(100)의 표면을 보호하기 위한 제1 패드막(102) 및 제2 패드막(104)을 순차적으로 적층한다. 제1 패드막(102)은 산화막으로 형성할 수 있다. 제2 패드막(104)은 패드막 뿐만 아니라 하 드 마스크막용으로도 사용할 수 있다. 이에 따라, 제2 패드막(104)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제2 패드막(104)의 상부에 소자 분리 영역이 개방된 포토레지스트 패턴(106)을 형성하고, 포토레지스트 패턴(106)에 따라 제2 패드막(104), 제1 패드막(102) 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(107)를 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 106)을 제거한 후에, 식각 공정에 의한 트렌치(107) 내부의 표면 손상을 보상하기 위하여 월(wall) 절연막용 제1 절연막(108)을 형성한다. 제1 절연막(108)은 사이드 월 산화(side wall oxidation)공정을 실시하여 형성하는 것이 바람직하다. 구체적으로 설명하면, 사이드 월 산화공정은 트렌치(107)의 측면 및 저면의 표면을 산화시켜 식각 손상을 보상하는 공정이다. 예를 들어 설명하면, 사이드 월 산화공정은 습식, 건식, 라디컬(radical), 플라즈마 또는 라디컬 보조 산화공정으로 실시할 수 있다.
이어서, 트렌치(107)의 표면을 따라 라이너(liner)막용 제2 절연막(110)을 형성한다. 제2 절연막(110)은 후속 형성할 유동성막으로부터 반도체 기판(100)으로의 불순물 침투를 방지하기 위하여 형성할 수 있다. 이를 위하여, 제2 절연막(110)은 산화막으로 형성하는 것이 바람직하다. 구체적으로 설명하면, 제2 절연막(110)은 고밀도 플라즈마(high density plasma; HDP) 증착법 또는 저압 화학적 기상 증착법(low pressure chemical vapor deposition; LPCVD)을 실시하여 형성할 수 있다.
도 1d를 참조하면, 제2 절연막(110)의 표면을 따라 후속 형성할 유동성막의 큐어링 공정 시 불순물(예컨대, O2)의 아웃개싱(out gassing)으로 인한 디펙(defect; 예컨대, 함몰) 발생을 방지하기 위하여 보호막(112)을 형성한다.
보호막(112)은 산소를 포함하는 실리콘(silicon)막으로 형성하는 것이 바람직하며, 퍼니스(furnace) 또는 매엽식으로 형성할 수 있다.
퍼니스를 사용할 경우에 보호막(112)은 실리콘 소스 가스, 산소가 포함된 가스 및 반송 가스를 주입하여 형성한다. 특히, 산화가 발생하는 온도보다 낮은 온도(예를 들면, 400℃ 내지 600℃)에서 형성하는데, 이에 따라 보호막(112)은 산화가 되지 않고 산소를 포함하게 된다. 또한, 보호막(112)은 0.05Torr 내지 10Torr의 압력 하에서 형성할 수 있다. 이때, 실리콘 소스 가스는 SiH4, DCS(Dichlorosilane), TCS(Triclouro Silane) 또는 TCA(Trichloroethane)를 사용할 수 있다. 산소가 포함된 가스는 N2O 또는 NO 가스를 사용할 수 있고, 반송 가스는 불활성 가스(예컨대, N2 가스 또는 Ar 가스)를 사용할 수 있다.
매엽식을 사용할 경우에 보호막(112)은 실리콘 소스 가스, 산소가 포함된 가스 및 반송 가스를 주입하며, 산화가 발생하는 온도보다 낮은 온도(예를 들면, 500℃ 내지 800℃) 및 1Torr 내지 500Torr의 압력 하에서 형성할 수 있다. 이때, 실리콘 소스 가스는 SiH4, DCS(Dichlorosilane), TCS(Triclouro Silane) 또는 TCA(Trichloroethane)를 사용할 수 있다. 산소가 포함된 가스는 N2O 가스 또는 NO 가스를 사용할 수 있다. 반송 가스는 불활성 가스(예컨대, N2 가스 또는 Ar 가스)를 사용할 수 있다.
도 2는 산소가 포함된 가스(예를 들면, N2O 가스)의 공급량에 따른 산소 농도를 설명하기 위한 그래프로써, 보호막(112)을 형성할 시, 공급(flow)하는 산소가 포함된 가스의 량이 많을수록 보호막(112)에 포함되는 산소의 농도가 증가함을 알 수 있다.
만약, 산소를 주입하지 않은 실리콘막으로 보호막(112)을 형성하면, 큐어링 공정 시 산화량이 부족할 수 있다. 또한, 실리콘막의 잔류물을 감소시키기 위하여 보호막을 얇게(예컨대, 10Å 내지 50Å의 두께) 형성해야 하므로 공정이 어려워질 수 있다. 하지만, 본 발명처럼 보호막(112)을 형성할 시에 산소가 포함된 가스(예를 들면, N2O 가스 또는 No 가스)를 동시에 공급함에 따라 산소 농도를 증가시켜 부족한 산소를 보충할 수 있다. 또한, 실리콘막의 보호막(112)이 산화되기가 쉬워지므로 보호막(112)을 두껍게(예컨대, 50Å 내지 100Å의 두께) 형성할 수 있다.
도 1e를 참조하면, 보호막(112)의 상부에 트렌치(107)의 내부가 채워지도록 소자 분리막용 제3 절연막(114)을 형성한다. 제3 절연막(114)은 산화막으로 형성할 수 있으며, 바람직하게는 SOD(spin on dielectric)막으로 형성할 수 있다. SOD막은 유동성 물질로써, 반도체 소자의 집적도 증가로 인하여 트렌치(107)의 폭이 좁아지더라도 트렌치(107)의 내부를 용이하게 채울 수 있다. SOD막은 예를 들면, PSZ(perhydro-polysilazne)막으로 형성할 수 있다.
도 1f를 참조하면, 유동성의 제3 절연막(114)을 형성한 이후에는 막질의 치밀화를 위하여 큐어링(curing) 공정을 실시한다. 큐어링 공정은 열처리 공정으로 실시할 수 있다. 제3 절연막(114)을 PSZ막으로 형성할 경우, 열처리 공정은 H2O 또는 O2 분위기에서 실시할 수 있으며, 열처리 공정 시 불순물들(예컨대, N2, NH3 또는 NO)이 발생하여 배출된다. 특히, 큐어링 공정 시 보호막(도 1e의 112)은 산화되어 산화 보호막(112a)으로 변형된다. 이때, 제3 절연막(114)으로부터 불순물들이 빠져나가면서, 부족한 불순물들을 산화 보호막(112a)에서 보상할 수 있으므로, 치밀화를 균일하게 개선할 수 있다.
도 1g를 참조하면, 제2 패드막(104)이 드러나도록 평탄화 공정을 실시한다. 구체적으로, 평탄화 공정은 제3 절연막(114)에 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하되, 제2 패드막(104)이 노출되도록 실시하는 것이 바람직하다. 이로써, 소자 분리막(115)을 형성할 수 있다.
이어서, 식각 공정(예컨대, 습식 식각 공저으)을 실시하여 소자 분리막(115)의 높이를 조절한다. 이때, 소자 분리막(115)의 치밀화가 균일하게 개선되었기 때문에 평탄화 공정 또는 높이 조절 공정 시 디펙(defect; 예컨대, 함몰) 현상을 방지할 수 있다. 이에 따라, 소자 분리막(115)을 균일한 높이로 조절할 수 있으므로 반도체 소자의 전기적 특성 열화를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 2는 산소가 포함된 가스의 공급량에 따른 산소 농도를 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 패드막
104 : 제2 패드막 106 : 포토레지스트 패턴
108 : 제1 절연막 110 : 제2 절연막
112 : 보호막 114 : 제3 절연막

Claims (24)

  1. 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치가 형성된 상기 반도체 기판의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 표면에, 산소가 포함된 가스를 공급하면서 실리콘막을 형성하되, 상기 실리콘막이 산화되지 않도록 하는 단계; 및
    상기 트렌치의 내부에 형성된 상기 실리콘막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 제1 절연막을 형성하는 단계 이전에,
    상기 트렌치의 표면을 따라 월 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 월 절연막은 습식, 건식, 라디컬(radical), 플라즈마 또는 라디컬 보조 산화공정을 실시하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 절연막은 산화막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 산화막은 고밀도 플라즈마(high density plasma; HDP) 증착법 또는 저압 화학적 기상 증착법(low pressure chemical vapor deposition; LPCVD)을 실시하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 실리콘막은 퍼니스(furnace) 또는 매엽식으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 퍼니스를 사용하는 경우, 상기 실리콘막이 산화되지 않도록 400℃ 내지 600℃의 온도 및 0.05Torr 내지 10Torr의 압력 하에서 상기 실리콘막을 형성하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 6 항에 있어서,
    상기 매엽식을 사용할 경우, 상기 실리콘막이 산화되지 않도록 500℃ 내지 800℃의 온도 및 1Torr 내지 500Torr의 압력 하에서 상기 실리콘막을 형성하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 실리콘막은 실리콘 소스 가스, 상기 산소가 포함된 가스 및 반송 가스를 공급하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 9 항에 있어서,
    상기 산소가 포함된 가스는 N2O 가스 또는 NO 가스를 사용하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 9 항에 있어서,
    상기 실리콘 소스 가스는 SiH4, DCS(Dichlorosilane), TCS(Triclouro Silane) 또는 TCA(Trichloroethane)를 사용하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 9 항에 있어서,
    상기 반송 가스는 불활성 가스를 사용하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 12 항에 있어서,
    상기 불활성 가스는 N2 가스 또는 Ar 가스를 사용하는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 1 항에 있어서,
    상기 제2 절연막은 SOD(spin on dielectric)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 1 항에 있어서,
    상기 트렌치들 사이의 상기 반도체 기판 상부에 제1 및 제2 패드막이 적층된 반도체 소자의 소자 분리막 형성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제14항에 있어서,
    상기 SOD막을 형성한 후, 상기 SOD막의 막질을 치밀화시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  24. 제23항에 있어서,
    상기 SOD막을 치밀화시킬 때, 상기 실리콘막이 산화되는 반도체 소자의 소자 분리막 형성 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069437B1 (ko) 2009-07-31 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US9406544B1 (en) * 2015-06-12 2016-08-02 Lam Research Corporation Systems and methods for eliminating seams in atomic layer deposition of silicon dioxide film in gap fill applications
US10741638B2 (en) * 2018-08-08 2020-08-11 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced substrate dopant outdiffusion in power devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980069990A (ko) * 1997-01-28 1998-10-26 포만제프리엘 집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법
US20040005781A1 (en) 2002-07-02 2004-01-08 Chartered Semiconductor Manufacturing Ltd. HDP SRO liner for beyond 0.18 um STI gap-fill
KR20060075517A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체 장치의 소자분리막 및 그 형성방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6699799B2 (en) * 2001-05-09 2004-03-02 Samsung Electronics Co., Ltd. Method of forming a semiconductor device
US6737333B2 (en) * 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
US6706635B2 (en) * 2002-06-05 2004-03-16 Texas Instruments Incorporated Innovative method to build a high precision analog capacitor with low voltage coefficient and hysteresis
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
US7148154B2 (en) * 2003-08-20 2006-12-12 Asm Japan K.K. Method of forming silicon-containing insulation film having low dielectric constant and low film stress
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
TWI299519B (en) * 2005-09-28 2008-08-01 Promos Technologies Inc Method of fabricating shallow trench isolation structure
US7763522B2 (en) * 2007-08-01 2010-07-27 United Microelectronic Corp. Method of high density plasma gap-filling with minimization of gas phase nucleation
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980069990A (ko) * 1997-01-28 1998-10-26 포만제프리엘 집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법
US20040005781A1 (en) 2002-07-02 2004-01-08 Chartered Semiconductor Manufacturing Ltd. HDP SRO liner for beyond 0.18 um STI gap-fill
KR20060075517A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체 장치의 소자분리막 및 그 형성방법

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