KR100969205B1 - Method for formation nanowire, laminated structure formed nanowire and method for manufacturing vertical semiconductor device and interconnect structure using thereof and vertical semiconductor device and interconnect structure comprising thereof - Google Patents

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Abstract

나노선 형성방법과 나노선이 형성되어 있는 적층구조물 및 이를 이용한 수직형 반도체 소자와 인터커넥트 적층구조물 제조방법과 수직형 반도체 소자와 인터커넥트 적층구조물이 개시된다. 본 발명에 따른 나노선 형성방법은 기판 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극을 형성하고, 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 기판 상에 공급하여 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(nanodot)을 형성한다. 그리고 하부전극의 융점 및 제1온도보다 낮은 제2온도에서 소스가스를 공급하여 나노점과 하부전극 사이에 상기 기판과 수직한 나노선(nanowire)을 성장시킨다. 본 발명에 따르면, 접촉저항이 우수한 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극 상에 간단한 공정으로 하부전극과 결정방향이 동일한 나노선을 형성시킬 수 있어 별도의 하부전극이 필요하지 않게 된다. 그리고 나노선의 상부가 금속 실리사이드 또는 금속 저마노실리사이드로 이루어져 후속 금속 공정시 접촉저항을 위한 별도의 박막이 필요하지 않게 된다. 이러한 특성을 이용하면 고밀도로 집적된 수직형 반도체 소자를 간단한 공정으로 제조할 수 있다. 또한 비아 콘택홀을 채우는 인터커넥트 공정시 접촉저항을 개선시키기 위한 별도의 공정이 필요하지 않게 된다.Disclosed are a nanowire forming method and a stacked structure in which nanowires are formed, a method of manufacturing a vertical semiconductor device and interconnect laminated structure using the same, and a vertical semiconductor device and interconnect stacked structure. The nanowire forming method according to the present invention forms a lower electrode made of metal silicide or metal germano-silicide on a substrate, and source gas at a first temperature within a predetermined range of melting point of the lower electrode. Is supplied on a substrate to form a nanodot made of a metal silicide or a metal low silicide on the lower electrode. The source gas is supplied at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a nanowire perpendicular to the substrate between the nanopoint and the lower electrode. According to the present invention, a nanowire having the same crystal direction as the lower electrode can be formed on a lower electrode made of a metal silicide or a metal low anosilicide having excellent contact resistance, thereby eliminating the need for a separate lower electrode. In addition, the upper portion of the nanowire is made of metal silicide or metal low anosilicide, so that a separate thin film for contact resistance is not required in a subsequent metal process. By using these characteristics, a high density integrated vertical semiconductor device can be manufactured in a simple process. In addition, during the interconnect process of filling the via contact hole, a separate process for improving contact resistance is not required.

Description

나노선 형성방법과 나노선이 형성되어 있는 적층구조물 및 이를 이용한 수직형 반도체 소자와 인터커넥트 적층구조물 제조방법과 수직형 반도체 소자와 인터커넥트 적층구조물{Method for formation nanowire, laminated structure formed nanowire and method for manufacturing vertical semiconductor device and interconnect structure using thereof and vertical semiconductor device and interconnect structure comprising thereof}Method for forming nanowires, laminated structure formed nanowires and interconnects for manufacturing vertical structure and method for manufacturing vertical semiconductor device and interconnect laminated structure using same semiconductor device and interconnect structure using approximately and vertical semiconductor device and interconnect structure comprising

본 발명은 나노기술에 관한 것으로, 보다 상세하게는, 나노선 및 이의 제조방법과 이를 포함하는 반도체 소자에 관한 것이다.The present invention relates to nanotechnology, and more particularly, to a nanowire and a manufacturing method thereof and a semiconductor device including the same.

현재의 반도체 제조 공정에 있어서 극소 패턴을 얼마나 신뢰성 있게 형성하느냐에 반도체 소자의 미세화 및 집적화가 좌우된다. 물론 현재의 기술은 앞으로 발전하여 패턴의 선폭이 약 50 내지 70nm급의 소자를 직접화 할 수 있을 것으로 예상된다. 하지만, 기존의 반도체 제조 공정은 공정 특성상 수 나노미터 이하의 소자의 제조에 있어서는 그 한계가 있고, 반도체 패터닝 및 식각기술에 의존하는 액티브 영역의 분할 또한 그 한계가 있어, 현재는 대략 50nm 이하의 폭을 절개하는 것이 어려운 것으로 알려지고 있다. 또한, 종래의 CMOS 소자로서 채널이 기판 표면에 만 형성되어 구동 전하 농도가 낮게 되는 문제점이 있다. 이에 따라 수 나노미터 이하의 소자 소위 나노소자라 불리는 반도체 소자를 제조하기 위한 많은 연구가 진행되고 있다.In the present semiconductor manufacturing process, the miniaturization and integration of semiconductor devices depend on how reliably the micro patterns are formed. Of course, the current technology is expected to evolve in the future, and it is expected that the line width of the pattern can directly direct devices of about 50 to 70 nm. However, the conventional semiconductor manufacturing process has a limitation in the fabrication of devices of several nanometers or less due to the process characteristics, and also has a limitation in the division of active regions depending on semiconductor patterning and etching techniques. It is known to be difficult to incision. In addition, as a conventional CMOS device, there is a problem in that a channel is formed only on the surface of a substrate, so that the driving charge concentration is low. Accordingly, many studies have been conducted to fabricate semiconductor devices called nanodevices of several nanometers or less.

나노선은 그 형성 과정에서 크기, 계면 특성 및 전자적 특성을 조절할 수 있고, 이렇게 합성된 나노선을 이용하여 다량의 병렬조립이 가능하다. 따라서 나노선은 나노소자를 구현하기에 적합하다. 그러나 현재 나노입자(nanoparticle) 및 나노점(nanodot)의 물성 및 제조방법에 관하여는 상당히 많은 연구가 이루어져 있는데 반하여, 나노선(nanowire)의 제조방법에 대한 연구는 미비한 실정이다. Nanowires can control the size, interfacial properties and electronic properties in the formation process, and a large amount of parallel assembly is possible using the synthesized nanowires. Therefore, nanowires are suitable for implementing nanodevices. However, the current research on the properties and manufacturing method of nanoparticles (nanoparticle) and nanodot (nanodot), while the research on the manufacturing method of nanowire (nanowire) is insufficient.

종래에는, 금(Au)과 같은 금속 촉매입자를 기판 상에 위치시킨 후, 고온에서 반도체 소스가스를 공급하여 나노선을 성장시키거나 리쏘그라피(lithography) 공정을 통해 금속박막을 패터닝한 후 나노선을 성장시키는 방법으로 나노선을 형성시켰다.Conventionally, after placing a metal catalyst particles such as gold (Au) on the substrate, and then supplying a semiconductor source gas at a high temperature to grow nanowires or patterning the metal thin film through a lithography process nanowires The nanowires were formed by growing the nanowires.

그러나 이와 같은 방법은 다음과 같은 문제점이 있다. 우선 나노선을 성장시킬 때 사용되는 금은 나노선 성장시 표면 또는 벌크로 확산이 일어나게 되어 반도체 나노선에 딥 레벨(deep level)의 결함을 형성시켜 나노소자 특성을 악화시키는 문제점이 있다. 그리고 나노선을 단결정 기판 상에서 성장시키지 않으면 나노선이 결정성 있게 성장하지 못한다는 문제점이 있다.However, this method has the following problems. First, gold used for growing nanowires has a problem of diffusing into a surface or bulk during nanowire growth, thereby forming a deep level defect in semiconductor nanowires, thereby deteriorating nanodevice characteristics. In addition, there is a problem that nanowires cannot grow crystalline without growing nanowires on a single crystal substrate.

본 발명이 해결하고자 하는 기술적 과제는 소자 특성을 악화시키는 촉매를 이용하지 않으면서 실리사이드와 같이 하부 전극으로 이용될 수 있는 물질 상에서 나노선을 결정성 있게 성장시키는 나노선 형성방법 및 나노선이 형성되어 있는 적층구조물을 제공하는 데 있다. 그리고 이러한 나노선을 이용한 수직형 반도체 소자 및 그 제조방법을 제공하는 데 있다.The technical problem to be solved by the present invention is a method for forming nanowires and nanowires for crystalline growth of nanowires on a material that can be used as a lower electrode, such as silicide, without using a catalyst that deteriorates device characteristics. To provide a laminate structure. The present invention also provides a vertical semiconductor device using the nanowires and a method of manufacturing the same.

본 발명이 해결하고자 하는 다른 기술적 과제는 간단한 공정으로 전도성 물질로 이루어진 나노선을 형성하는 방법 및 이러한 나노선이 형성되어 있는 적층구조물을 제공하는 데 있다. 그리고 이러한 나노선을 이용하여 하부 전극과 상부 전극을 전기적으로 연결하는 인터커넥트 적층구조물 및 그 제조방법을 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a method for forming a nanowire made of a conductive material in a simple process and a laminated structure in which such a nanowire is formed. In addition, the present invention provides an interconnect laminate structure for electrically connecting the lower electrode and the upper electrode using the nanowires and a method of manufacturing the same.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선 형성방법은 기판 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극을 형성하는 단계; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 기판 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(nanodot)을 형성하는 단계; 및 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선(nanowire)을 성장시키는 단계;를 갖는다.In order to solve the above technical problem, the nanowire forming method according to the present invention comprises the steps of forming a lower electrode made of a metal silicide (silicide) or a metal germano-silicide on the substrate; Supplying a source gas to the substrate at a first temperature within a predetermined range of a melting point of the lower electrode to form a nanodot of metal silicide or metal low anosilicide on the lower electrode; And growing the nanowire perpendicular to the substrate between the nano dot and the lower electrode by supplying the source gas at a melting point of the lower electrode and a second temperature lower than the first temperature.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선이 형성되어 있는 적층구조물은 기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 상기 하부전극 상에 상기 기판과 수직하게 형성된 반도체 나노선; 및 상기 반도체 나노선의 상단부에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁;을 구비한다.In order to solve the above technical problem, the laminate structure in which the nanowires according to the present invention is formed is a substrate; A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; A semiconductor nanowire formed on the lower electrode and perpendicular to the substrate; And an upper tip formed at an upper end portion of the semiconductor nanowire and made of metal silicide or metal low anosilicide.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선을 이용한 수직형 반도체 소자 제조방법은 기판 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 기판 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성하는 단계; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판에 수직한 반도체 나노선을 성장시키는 단계; 상기 반도체 나노선의 표면을 감싸도록 게이트 절연막을 형성하는 단계; 및 상기 하부전극 상의 상기 반도체 나노선 사이의 영역에 제1층간 절연막, 도전성 박막 및 제2층간 절연막을 순차적으로 형성하여, 게이트 전극, 소스 및 드레인을 형성하는 단계;를 갖는다.In order to solve the above technical problem, a vertical semiconductor device manufacturing method using a nanowire according to the present invention comprises the steps of forming a lower electrode made of a metal silicide or a metal low agate silicide on a substrate; Supplying a source gas to the substrate at a first temperature within a predetermined range of a melting point of the lower electrode to form a nanopoint made of metal silicide or metal low anosilicide on the lower electrode; Supplying the source gas at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a semiconductor nanowire perpendicular to the substrate between the nanopoint and the lower electrode; Forming a gate insulating film to surround a surface of the semiconductor nanowire; And sequentially forming a first interlayer insulating film, a conductive thin film, and a second interlayer insulating film in a region between the semiconductor nanowires on the lower electrode to form a gate electrode, a source, and a drain.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선을 이용한 수직형 반도체 소자는 기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 상기 하부전극 상에 상기 기판과 수직하게 형성된 반도체 나노선; 상기 반도체 나노선의 상단부에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁; 상기 반도체 나노선의 표면을 감싸도록 형성된 게이트 절연막; 상기 하부전극 상에 상기 게이트 절연막이 형성된 반도체 나노선의 하단부를 감싸도록 형성된 제1층간 절연막; 상기 제1층간 절연막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 중앙부를 감싸도록 형성된 도전성 박막; 및 상기 도전성 박막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 상단부를 감싸도록 형성된 제2층간 절연막;을 구비한다.In order to solve the above technical problem, a vertical semiconductor device using a nanowire according to the present invention is a substrate; A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; A semiconductor nanowire formed on the lower electrode and perpendicular to the substrate; An upper tip formed at an upper end of the semiconductor nanowire and made of metal silicide or metal low anosilicide; A gate insulating film formed to surround a surface of the semiconductor nanowire; A first interlayer insulating layer formed to surround a lower end of the semiconductor nanowire on which the gate insulating layer is formed; A conductive thin film formed on the first interlayer insulating film to surround a central portion of the semiconductor nanowire having the gate insulating film formed thereon; And a second interlayer insulating film formed on the conductive thin film to surround an upper end portion of the semiconductor nanowire having the gate insulating film formed thereon.

상기의 다른 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선 형성방법은 기판 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극을 형성하는 단계; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 기판 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(nanodot)을 형성하는 단계; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선(nanowire)을 성장시키는 단계; 및 상기 나노선이 형성된 기판을 열처리하여 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 형성하는 단계;를 갖는다.According to another aspect of the present invention, there is provided a method of forming a nanowire, the method including: forming a lower electrode formed of a metal silicide or a metal germano-silicide on a substrate; Supplying a source gas to the substrate at a first temperature within a predetermined range of a melting point of the lower electrode to form a nanodot of metal silicide or metal low anosilicide on the lower electrode; Supplying the source gas at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a nanowire perpendicular to the substrate between the nanopoint and the lower electrode; And heat treating the substrate on which the nanowires are formed to form nanowires made of metal silicide or metal low anosilicide.

상기의 다른 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선이 형성되어 있는 적층구조물은 기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 및 상기 하부전극 상에 상기 기판과 수직 하게 상기 하부전극과 일체로 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선;을 구비한다.In order to solve the above other technical problem, the laminate structure in which the nanowires are formed is a substrate; A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; And a nanowire formed integrally with the lower electrode on the lower electrode and perpendicular to the substrate, and formed of a metal silicide or a metal low agate silicide.

상기의 다른 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선을 이용한 인터커넥트 적층구조물 제조방법은 기판 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계; 상기 하부전극 상에 절연막을 형성하고 패터닝하여 비아(via) 콘택홀(contact hole)을 형성하는 단계; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 기판 상에 공급하여 상기 비아 콘택홀 내부의 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성하는 단계; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선을 성장시키는 단계; 상기 나노선이 형성된 기판을 열처리하여 상기 비아 콘택홀 내부에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 형성하는 단계; 및 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선과 상기 패터닝된 절연막 상에 금속 배선을 형성하는 단계;를 갖는다.In order to solve the above other technical problem, a method of manufacturing an interconnect laminate structure using a nanowire according to the present invention comprises the steps of forming a lower electrode made of metal silicide or metal low anosilicide on a substrate; Forming and patterning an insulating layer on the lower electrode to form a via contact hole; Supplying a source gas to the substrate at a first temperature within a predetermined range of the melting point of the lower electrode to form a nano dot made of metal silicide or metal low anosilicide on the lower electrode in the via contact hole; Supplying the source gas at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a nanowire perpendicular to the substrate between the nanopoint and the lower electrode; Heat-treating the substrate on which the nanowires are formed to form nanowires made of metal silicide or metal low anosilicide in the via contact hole; And forming a metal wire on the nanowire formed of the metal silicide or the metal low anosilicide and the patterned insulating layer.

상기의 다른 기술적 과제를 해결하기 위한, 본 발명에 따른 나노선을 이용한 인터커넥트 적층구조물은 기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 상기 기판 상에 형성되고, 비아 콘택홀이 패터닝 되어 있는 절연막; 상기 비아 콘택홀 내부의 상기 하부전극 상에 상기 기판과 수직하게 상기 하부전극과 일체로 형성되며, 금속 실리사이드 또는 금속 저 마노실리사이드로 이루어진 나노선; 및 상기 절연막과 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선 상에 상기 절연막과 상기 나노선을 함께 덮도록 형성된 금속 배선;을 구비한다.In order to solve the above other technical problem, the interconnect laminate structure using a nanowire according to the present invention is a substrate; A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; An insulating layer formed on the substrate and having a via contact hole patterned thereon; A nanowire formed integrally with the lower electrode on the lower electrode in the via contact hole and perpendicular to the substrate and formed of metal silicide or metal low agate silicide; And a metal wire formed to cover the insulating film and the nanowire together on a nanowire formed of the insulating film and the metal silicide or the metal low anosilicide.

본 발명에 따르면, 접촉저항이 우수한 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극 상에 간단한 공정으로 하부전극과 결정방향이 동일한 나노선을 형성시킬 수 있어 별도의 하부전극이 필요하지 않게 된다. 그리고 후속 열처리를 통하여 반도체 액티브 영역을 제어하는 것이 가능하다. 또한, 다수의 나노 기공이 형성된 나노템플레이트를 이용하여 나노선이 형성되는 위치를 제어할 수 있다. 또한, 나노선의 상부가 금속 실리사이드 또는 금속 저마노실리사이드로 이루어져 후속 금속 공정시 접촉저항을 위한 별도의 박막이 필요하지 않게 된다. 이러한 특성을 이용하면 고밀도로 집적된 수직형 반도체 소자를 간단한 공정으로 제조할 수 있다. 또한 비아 콘택홀을 채우는 인터커넥트 공정시 접촉저항을 개선시키기 위한 별도의 공정이 필요하지 않게 된다.According to the present invention, a nanowire having the same crystal direction as the lower electrode can be formed on a lower electrode made of a metal silicide or a metal low anosilicide having excellent contact resistance, thereby eliminating the need for a separate lower electrode. And it is possible to control the semiconductor active region through subsequent heat treatment. In addition, it is possible to control the position where the nanowires are formed by using a nano template on which a plurality of nano pores are formed. In addition, the upper portion of the nanowires is made of metal silicide or metal low anosilicide, so that a separate thin film for contact resistance is not required in subsequent metal processing. By using these characteristics, a high density integrated vertical semiconductor device can be manufactured in a simple process. In addition, during the interconnect process of filling the via contact hole, a separate process for improving contact resistance is not required.

이하에서 첨부된 도면들을 참조하여 본 발명에 따른 나노선 형성방법과 나노선이 형성되어 있는 적층구조물 및 이를 이용한 수직형 반도체 소자와 인터커넥트 적층구조물 제조방법과 수직형 반도체 소자와 인터커넥트 적층구조물의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings, a nanowire forming method and a stacked structure in which nanowires are formed, a method of manufacturing a vertical semiconductor device and interconnect laminated structure using the same, and a preferred implementation of a vertical semiconductor device and interconnect stacked structure according to the present invention. An example is explained in full detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 1은 본 발명에 따른 나노선 형성방법에 대한 바람직한 일 실시예의 수행과정을 나타내는 흐름도이고, 도 2(a) 내지 도 2(d)는 본 발명에 따른 나노선 형성방법에 대한 일 실시예를 설명하기 위한 단면 개념도들이다.1 is a flowchart showing a process of performing a preferred embodiment of the nanowire forming method according to the present invention, Figure 2 (a) to Figure 2 (d) is an embodiment of the nanowire forming method according to the present invention Cross-sectional conceptual diagrams for explanation.

도 1 및 도 2를 참조하면, 우선 기판(210) 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극(220)을 형성한다(S110). 기판(210)은 Si, Ge, C, Ga, As, P, B, Zn, Se, S, Cd, Sn, Al, In, SiGe, GaAs, AlGaAs, GaAsP, InAs, Sn, InAsP, InGaAs, AlAs, InP, GaP, ZnSe, CdS, ZnCdS, CdSe 및 이들의 조합으로 이루어진 군에서 선택된 1종을 포함하며, 바람직하게는 단결정 실리콘 기판이 이용된다. 하부전극(220)을 이루는 금속 실리사이드 또는 금속 저마노실리사이드에 이용되는 금속은 니켈(Ni), 코발트(Co), 티타늄(Ti) 및 이들의 조합으로 이루어진 군에서 선택된 1종이 이용될 수 있다. 그리고 금속 실리사이드 또는 금속 저마노실리사이드는 에피택셜(epitaxial) 성장시킨다. 금속 실리사이드는 실리콘과 계면의 접촉저항을 줄이는 물질로 널리 이용되고 있으며 금속 저마노실리사이드는 실리사이드와 더 낮은 접촉저항을 갖는 물질이다.1 and 2, first, a lower electrode 220 formed of a metal silicide or a metal germano-silicide is formed on a substrate 210 (S110). Substrate 210 is Si, Ge, C, Ga, As, P, B, Zn, Se, S, Cd, Sn, Al, In, SiGe, GaAs, AlGaAs, GaAsP, InAs, Sn, InAsP, InGaAs, AlAs , InP, GaP, ZnSe, CdS, ZnCdS, CdSe and one selected from the group consisting of a combination thereof, preferably a single crystal silicon substrate is used. The metal used for the metal silicide or the metal low anosilicide constituting the lower electrode 220 may be one selected from the group consisting of nickel (Ni), cobalt (Co), titanium (Ti), and combinations thereof. The metal silicide or metal low anosilicide is epitaxially grown. Metal silicide is widely used as a material for reducing contact resistance between silicon and an interface, and metal low anosilicide is a material having lower contact resistance with silicide.

금속 실리사이드 에피층을 형성시키는 방법은 다음과 같다. 우선 실리콘 기판 상에 금속층을 형성한다. 금속층을 형성하는 방법은 특별히 한정되지 않으며, 통상적인 방법을 이용한다. 즉, 스퍼터링(sputtering), 열기상증착법(thermal evaporation) 또는 화학기상증착법(chemical vapor deposition ; CVD) 등의 방법 이 이용될 수 있다. 금속층은 니켈, 코발트 및 티타늄 중 어느 하나로 증착한다. 니켈 실리사이드(NiSi2)와 코발트 실리사이드(CoSi2)는 실리콘과 격자 부정합(lattice mismatch)이 각각 0.4%, 1.2%로 매우 작아서 에피택셜 금속 실리사이드로 성장시키기에 용이하다. 그리고 금속층은 1 내지 200nm의 범위에서 설정된 두께로 증착한다. 금속층을 1nm보다 작은 두께로 증착하면 연속적인 박막 형태가 아닌 아일랜드(island) 형태의 박막이 되므로 바람직하지 않다. 그리고 금속층을 200nm보다 두꺼운 두께로 증착하면 후술할 열처리 공정에 의해 금속층 표면까지 금속 실리사이드로 변태되기 어렵게 된다.The method for forming the metal silicide epi layer is as follows. First, a metal layer is formed on a silicon substrate. The method of forming a metal layer is not specifically limited, A conventional method is used. That is, a method such as sputtering, thermal evaporation, or chemical vapor deposition (CVD) may be used. The metal layer is deposited with any one of nickel, cobalt and titanium. Nickel silicide (NiSi 2 ) and cobalt silicide (CoSi 2 ) have very small silicon and lattice mismatches of 0.4% and 1.2%, respectively, to facilitate growth into epitaxial metal silicides. The metal layer is deposited to a thickness set in the range of 1 to 200 nm. Deposition of the metal layer with a thickness of less than 1 nm is not preferable because it becomes an island-like thin film rather than a continuous thin film form. When the metal layer is deposited to a thickness greater than 200 nm, it becomes difficult to transform the metal silicide to the metal layer surface by the heat treatment process described later.

다음으로, 금속층이 형성된 실리콘 기판을 열처리하여 금속층을 금속 실리사이드를 형성시킨다. 열처리는 고온 퍼니스(furnace)나 급속 열처리(rapid thermal processing) 장치를 이용하여 수행한다. 실리콘 기판 상에 형성된 니켈 박막을 열처리하여 니켈 실리사이드를 형성시키기 위해서 1000℃에서 열처리를 수행한다. 이때 니켈 박막의 두께가 50nm 이하인 경우에는 1000℃까지 온도를 상승시키는 과정에서 모두 니켈 실리사이드가 형성된다. 그리고 니켈 박막의 두께가 100nm 이상인 경우에는 1000℃까지 온도를 상승시켜도 니켈 박막 표면까지 완전한 NiSi2 상이 형성되지 않으므로 1000℃까지 온도를 상승시킨 후 20 내지 30분 동안 어닐링하여, 니켈 박막 표면까지 완전한 NiSi2 상을 형성시킨다. 이러한 방식으로 금속 실리사이드를 형성하면 실리콘 기판의 결정방향에 따라 금속 실리사이드의 결정방향이 형성된다.Next, the silicon substrate on which the metal layer is formed is heat treated to form the metal silicide. The heat treatment is carried out using a high temperature furnace or rapid thermal processing apparatus. The nickel thin film formed on the silicon substrate is thermally treated at 1000 ° C. to form nickel silicide. In this case, when the thickness of the nickel thin film is 50 nm or less, all nickel silicide is formed in the process of raising the temperature to 1000 ° C. When the thickness of the nickel thin film is 100 nm or more, even if the temperature is raised to 1000 ° C., no complete NiSi 2 phase is formed to the surface of the nickel thin film. Thus, after the temperature is raised to 1000 ° C., the annealing is performed for 20 to 30 minutes. Form two phases. When the metal silicide is formed in this manner, the crystal direction of the metal silicide is formed according to the crystal direction of the silicon substrate.

금속 저마노실리사이드 에피층을 형성시키는 방법은 다음과 같다. 금속 저마노실리사이드 에피층을 형성시키기 위해서는 기판 상에 실리콘-저머늄 에피층을 형성한다. 이때 기판은 실리콘 기판을 이용할 수 있다. 실리콘-저머늄 에피층은 저압화학기상증착법(low pressure CVD ; LPCVD), 고진공화학기상증착법(ultra high vacuum CVD ; UHVCVD) 또는 분자선에피택시법(molecular beam epitaxy ; MBE)을 잉용하여 형성시킬 수 있다. The method for forming the metal low anosilicide epi layer is as follows. In order to form the metal low anosilicide epi layer, a silicon-germanium epi layer is formed on the substrate. At this time, the substrate may be a silicon substrate. The silicon-germanium epi layer can be formed by using low pressure CVD (LPCVD), ultra high vacuum CVD (UHVCVD), or molecular beam epitaxy (MBE). .

그리고 실리콘-저머늄 에피층 상에 금속층을 형성한다. 금속층은 상술한 방법과 동일하게 형성할 수 있다. 이 경우의 금속층도 금속 실리사이드를 형성하는 경우와 마찬가지로 니켈, 코발트 및 티타늄 중 어느 하나로 증착될 수 있다. 니켈 저마노실리사이드(NiSi1-xGex)와 코발트 저마노실리사이드(CoSi1-xGex)의 경우에도 니켈 실리사이드와 코발트 실리사이드와 마찬가지로 격자 부정합이 작아서 후술할 열처리를 통해 에피택셜 금속 저마노실리사이드로 성장시키기에 용이하다. 그리고 금속 저마노실리사이드를 형성시키는 경우에도 금속층은 1 내지 200nm의 범위로 설정된 두께를 형성한다. 이는 상술한 바와 마찬가지로 연속적이며 완전한 금속 저마노실리사이드를 형성시키기 위함이다.And a metal layer is formed on a silicon-germanium epi layer. The metal layer can be formed in the same manner as described above. In this case, the metal layer may be deposited with any one of nickel, cobalt, and titanium as in the case of forming the metal silicide. Nickel low ano silicide (NiSi 1-x Ge x ) and cobalt low mano silicide (CoSi 1-x Ge x ) also has a small lattice mismatch, similar to nickel silicide and cobalt silicide, the epitaxial metal low ano silicide through heat treatment to be described later It is easy to grow. In the case of forming the metal low anosilicide, the metal layer forms a thickness set in the range of 1 to 200 nm. This is to form a continuous and complete metal low anosilicide as described above.

이상에서 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극이 금속층을 형성하고 열처리하는 방식으로 형성되는 경우에 대해서 설명하였으나, 이에 한정되는 것은 아니고, LPCVD, UHVCVD 또는 MBE와 같은 일반적인 증착법을 통해 금속 실리사이드 또는 금속 저마노실리사이드를 증착할 수 있다. 다만 일반적인 증착법을 통하는 경우라도 에피층을 성장시키는 것이 바람직하다.In the above, the case in which the lower electrode formed of the metal silicide or the metal low anosilicide is formed by forming and heat-treating the metal layer has been described, but is not limited thereto. The metal silicide or Metallic low anosilicide can be deposited. However, it is preferable to grow an epitaxial layer even through a general vapor deposition method.

다음으로, 실리콘-저머늄 에피층과 금속층이 순차적으로 형성된 기판을 열처리하여 에피택셜 금속 저마노실리사이드를 형성한다. 열처리 과정은 상술한 금속 실리사이드를 형성하는 방법과 동일하다.Next, the substrate on which the silicon-germanium epitaxial layer and the metal layer are sequentially formed is heat-treated to form epitaxial metal low anosilicide. The heat treatment process is the same as the method for forming the metal silicide described above.

도 1로 돌아가서, 하부전극(220)의 융점(melting point)과 일정 범위 내에 있는 제1온도에서 소스가스를 하부전극(220) 상에 공급하여 하부전극(220) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(230)을 형성한다(S120). 하부전극(220)의 융점 근방의 온도를 유지하면서 후술할 나노선(240)의 소스가 되는 소스가스를 공급하면, 도 2(c)에 도시된 바와 같이 하부전극(220) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(230)이 형성된다. 이와 같은 방법으로 형성되는 나노점(230)은 하부전극(220)의 결정방향을 따라 형성된다. 이때 하부전극(220)이 금속 실리사이드인 경우에는 나노점(230) 역시 금속 실리사이드로 형성되고, 하부전극(220)이 금속 저마노실리사이드인 경우에는 나노점(230) 역시 금속 저마노실리사이드로 형성된다. Returning to FIG. 1, the source gas is supplied onto the lower electrode 220 at a melting point of the lower electrode 220 and at a first temperature within a predetermined range, so that the metal silicide or the metal low agate is deposited on the lower electrode 220. A nano dot 230 formed of silicide is formed (S120). When supplying a source gas that is a source of the nanowire 240 to be described later while maintaining the temperature near the melting point of the lower electrode 220, as shown in Figure 2 (c) the metal silicide or on the lower electrode 220 Nano dots 230 made of metal low anosilicide are formed. The nano dot 230 formed in this manner is formed along the crystal direction of the lower electrode 220. In this case, when the lower electrode 220 is a metal silicide, the nano dot 230 is also formed of a metal silicide, and when the lower electrode 220 is a metal low agate silicide, the nano dot 230 is also formed of a metal low agate silicide. .

후술할 나노선(240)의 성분은 Si, Ge, C, O, Ga, As, As, P, B, Zn, Se, S, Cd, Sn, Al, In 및 이들의 화합물일 수 있다. 이들의 화합물은 SiO2, SiGe, GaAs, AlGaAs, GaAsP, InAs, InAsP, InGaAs, AlAs, InP, GaP, ZnO, ZnSe, CdS, ZnCdS 및 CdSe일 수 있다. 즉 소스가스는 이러한 성분들이 함유되어 있는 가스이다. 바람직하게는 소스가스로 실리콘을 함유하는 가스나 실리콘을 함유하는 가스와 저머늄을 함유하는 가스의 혼합가스를 이용하여 실리콘 또는 실리콘-저머늄으로 이루어진 나노선(240)을 형성할 수 있다. 실리콘을 함유하는 가스는 SiCl4, SiH4 및 Si2H6 중에서 선택된 1종 이상의 가스일 수 있고, 저머늄을 함유하는 가스는 GeCl4 및 GeH4 중에서 선택된 1종 이상의 가스일 수 있다. Components of the nanowire 240 to be described later may be Si, Ge, C, O, Ga, As, As, P, B, Zn, Se, S, Cd, Sn, Al, In, and compounds thereof. These compounds may be SiO 2 , SiGe, GaAs, AlGaAs, GaAsP, InAs, InAsP, InGaAs, AlAs, InP, GaP, ZnO, ZnSe, CdS, ZnCdS and CdSe. In other words, the source gas is a gas containing these components. Preferably, the nanowire 240 made of silicon or silicon-germanium may be formed using a gas containing silicon or a mixed gas of silicon containing gas and germanium containing gas as the source gas. The gas containing silicon may be at least one gas selected from SiCl 4 , SiH 4 and Si 2 H 6 , and the gas containing germanium may be at least one gas selected from GeCl 4 and GeH 4 .

다음으로, 하부전극(220)의 융점 및 제1온도보다 낮은 제2온도에서 소스가스를 하부전극(220) 상에 공급하여 나노점(230)과 하부전극(220) 사이에 기판(210)과 수직한 나노선(240)을 성장시킨다(S130). 하부전극(220)의 융점과 제1온도보다 낮은 제2온도에서 소스가스를 계속하여 공급하여 주면, 소스가스가 나노점(230) 상에서 해리되어 나노선(240)의 성분이 되는 소스가 나노점(230)의 내부로 확산한다. 그리고 소스가 나노점(230) 내부에서 과포화되면, 도 2(d)에 도시된 바와 같이 나노점(230)과 하부전극(220) 사이의 계면에 소스가 석출되어 나노선(240)이 성장하게 된다. 이때 성장하는 나노선(240)은 단결정이며, 하부전극(220) 및 나노점(230)의 결정방향과 동일한 결정방향을 가질 수 있다. Next, the source gas is supplied onto the lower electrode 220 at the melting point of the lower electrode 220 and at a second temperature lower than the first temperature, so that the substrate 210 and the substrate 210 are interposed between the nano point 230 and the lower electrode 220. The vertical nanowires 240 are grown (S130). When the source gas is continuously supplied at the melting point of the lower electrode 220 and the second temperature lower than the first temperature, the source gas dissociates on the nano point 230 and the source that is a component of the nanowire 240 is the nano point. It spreads inside of 230. When the source is supersaturated inside the nano dot 230, as shown in FIG. 2 (d), the source is deposited at the interface between the nano dot 230 and the lower electrode 220 to grow the nanowire 240. do. In this case, the growing nanowire 240 may be a single crystal and have the same crystal direction as that of the lower electrode 220 and the nano dot 230.

이와 같은 방법으로 제조된 나노선이 형성되어 있는 적층구조물(200)은 기판(210), 하부전극(220), 나노선(240) 및 상부 팁(230)이 적층되어 있는 구조이다. 이때 상부 팁(230)은 상술한 나노점(230)에 해당된다. 상부 팁(230)의 크기는 나노선(240)의 직경보다 크게 형성되며, 도 2(d)에 도시된 바와 같이 퍼셋(facet)이 발달된 형상으로 형성된다.The stacked structure 200 in which the nanowires manufactured by the above method is formed is a structure in which the substrate 210, the lower electrode 220, the nanowire 240, and the upper tip 230 are stacked. In this case, the upper tip 230 corresponds to the nano dot 230 described above. The size of the upper tip 230 is larger than the diameter of the nanowire 240, and as shown in Figure 2 (d) is formed in the shape (facet) is developed.

이와 같이 형성된 나노선이 형성되어 있는 적층구조물(200)은 나노선(230)의 양 끝단이 모두 금속 실리사이드 또는 금속 저마노실리사이드와 접합되어 있으면서 모두 동일한 결정방향으로 형성될 수 있어 접촉저항을 크게 줄일 수 있게 된다.In the stacked structure 200 in which the nanowires are formed as described above, both ends of the nanowires 230 may be formed in the same crystal direction while both ends of the nanowires 230 are bonded to the metal silicide or the metal low amino silicide, thereby greatly reducing the contact resistance. It becomes possible.

하부전극(220)이 니켈 실리사이드(NiSi2)로 이루어지고 소스가스로 실리콘을 함유하는 가스를 공급하여 실리콘 나노선을 성장시키는 경우를 살펴본다. 니켈 실리사이드의 융점은 993℃이다. 이때 제1온도를 950 내지 1000℃로 설정하고 5 내지 10분간 실리콘을 함유하는 가스를 퍼니스 내부로 공급하여, 니켈 실리사이드 나노점(230)을 형성할 수 있다. 제1온도를 융점보다 높은 온도로 하면, 하부전극(220) 상에 액상의 니켈 실리사이드 나노점(230)을 형성할 수 있고, 제1온도를 융점보다 낮은 온도로 하면, 하부전극(220) 상에 고상의 니켈 실리사이드 나노점(230)을 형성할 수 있다. 그리고 공급된 실리콘을 함유하는 가스는 니켈 실리사이드 나노점(230) 상에서 해리되어 실리콘이 니켈 실리사이드 나노점(230) 내부로 확산한다. 니켈 실리사이드 나노점(230) 내부로 확산된 실리콘이 과포화되면, 니켈 실리사이드 나노점(230)과 니켈 실리사이드 하부전극(220) 사이의 계면에서 실리콘이 석출되어 실리콘 나노선(240)이 성장된다.The case in which the lower electrode 220 is made of nickel silicide (NiSi 2 ) and the silicon nanowires are grown by supplying a gas containing silicon as the source gas is described. The melting point of nickel silicide is 993 ° C. In this case, the first temperature may be set to 950 to 1000 ° C., and the silicon silicide nano dot 230 may be formed by supplying a gas containing silicon into the furnace for 5 to 10 minutes. When the first temperature is higher than the melting point, a liquid nickel silicide nanopoint 230 may be formed on the lower electrode 220. When the first temperature is lower than the melting point, the liquid phase may be formed on the lower electrode 220. The solid nickel silicide nano dot 230 may be formed on the solid phase. The gas containing the supplied silicon is dissociated on the nickel silicide nano dots 230 to diffuse the silicon into the nickel silicide nano dots 230. When silicon diffused into the nickel silicide nano dot 230 is supersaturated, silicon is deposited at the interface between the nickel silicide nano dot 230 and the nickel silicide lower electrode 220 to grow the silicon nanowire 240.

이와 같이 형성된 실리콘 나노선(240)의 직경은 니켈 실리사이드 나노점(230)의 크기에 좌우되며 대략 10 내지 500nm의 범위를 갖도록 성장시킬 수 있다. 그리고 실리콘 나노선(240)의 길이는 성장시간에 좌우되며, 수백 마이크로미터까지 직진성을 유지하며 성장시킬 수 있다.The diameter of the silicon nanowires 240 formed as described above depends on the size of the nickel silicide nano dot 230 and may be grown to have a range of about 10 to 500 nm. The length of the silicon nanowires 240 depends on the growth time, and can be grown while maintaining straightness up to several hundred micrometers.

도 3은 본 발명에 따른 나노선 형성방법에 있어서, 니켈 실리사이드가 형성 된 실리콘 기판 위에서 성장한 실리콘 나노선의 초기성장 상태를 나타내는 SEM(scanning electron microscopy) 사진이고, 도 4는 본 발명에 따른 나노선 형성방법에 있어서, 니켈 실리사이드가 형성된 실리콘 기판 위에서 일정 시간 성장한 후의 SEM 사진이다.3 is a scanning electron microscopy (SEM) photograph showing an initial growth state of silicon nanowires grown on a silicon substrate on which nickel silicide is formed in the method of forming a nanowire according to the present invention, and FIG. 4 is a nanowire formation according to the present invention. In the method, it is an SEM photograph after growing for a predetermined time on the silicon substrate on which nickel silicide was formed.

도 3 및 도 4의 사진에서와 같이 실리콘 나노선(240)은 니켈 실리사이드 나노점(230)과 니켈 실리사이드 하부전극(220)의 사이에서 성장되며, 상당한 길이를 가질 때까지 곧바르게 성장함을 알 수 있다. 그리고 실리콘 나노선(240)의 상단부에 위치하는 상부 팁(230)은 상술한 니켈 실리사이드 나노점에 해당하며 실리콘 나노선(240)의 직경보다 크며 퍼셋이 발달한 형상임을 알 수 있다.3 and 4, the silicon nanowire 240 is grown between the nickel silicide nano dot 230 and the nickel silicide lower electrode 220, and grows straight until it has a considerable length. have. In addition, the upper tip 230 positioned at the upper end of the silicon nanowire 240 corresponds to the nickel silicide nano dot described above, and is larger than the diameter of the silicon nanowire 240 and has a shape in which a facet is developed.

상기의 방법으로 나노선(240)을 형성하고자 할 때에 각 단계(S110, S120, S130)는 모두 수소(H2) 분위기에서 수행될 수 있다. 금속 실리사이드 및 금속 저마노실리사이드는 모두 산화되기 쉬운 물질이므로 수소 분위기에서 각 단계(S110, S120, S130)를 수행하지 않으면 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(220)이 산화되어 나노선(240)이 성장하지 않게 된다. 이를 도 5에 나타내었다. 도 5는 금속 실리사이드 위에 산화 실리콘을 형성시키고 수소 어닐링 한 후, 본 발명에 따른 방법으로 나노선을 성장시킨 결과를 나타내는 SEM 사진이다.When the nanowire 240 is to be formed by the above method, each step (S110, S120, S130) may be all performed in a hydrogen (H 2 ) atmosphere. Since the metal silicide and the metal low anosilicide are both susceptible to oxidation, unless the steps S110, S120, and S130 are performed in a hydrogen atmosphere, the lower electrode 220 made of the metal silicide or the metal low anosilicide is oxidized to form a nanowire ( 240) will not grow. This is shown in FIG. 5. 5 is a SEM photograph showing the result of growing a nanowire by the method according to the present invention after forming silicon oxide on the metal silicide and hydrogen annealing.

도 5에 나타낸 사진에서와 같이, 수소 어닐링을 수행하여 일부 영역이 환원되어 금속 실리사이드의 표면이 노출된 영역(510)에는 나노선이 성장하였으나, 환 원되지 않고 산화 실리콘이 형성되어 있는 영역(520)에는 나노선이 성장하지 않음을 알 수 있다. 수소 어닐링 시간을 길게 하거나 흘려주는 수소 유량을 증가하여 나노선이 성장하는 영역을 증가시킬 수 있다. 즉 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(220)에 균일하게 나노선(240)을 형성하고자 하는 경우에는 하부전극(220)이 산화되지 않도록 각 단계(S110, S120, S130)를 수소 분위기에서 수행하는 것이 바람직하다. 다만, 나노선(240)을 형성하고자 하지 않는 영역이 존재한다면 해당 영역의 하부전극(220) 표면을 산화시키면 간단하게 나노선(240)이 형성되는 영역을 제어하는 것이 가능하다.As shown in the photograph shown in FIG. 5, although the nanowires are grown in the region 510 where the partial surface of the metal silicide is exposed by performing hydrogen annealing, the region in which silicon oxide is formed without reduction is formed 520. It can be seen that the nanowires do not grow at). By increasing the hydrogen annealing time or increasing the flow rate of hydrogen, the area where the nanowires grow can be increased. That is, when the nanowire 240 is uniformly formed on the lower electrode 220 made of the metal silicide or the metal low anosilicide, the steps S110, S120, and S130 are performed in a hydrogen atmosphere so that the lower electrode 220 is not oxidized. Preference is given to performing at. However, if there is a region that does not intend to form the nanowire 240, it is possible to simply control the region where the nanowire 240 is formed by oxidizing the surface of the lower electrode 220 of the corresponding region.

상술한 방법으로 양 끝단에 금속 실리사이드 또는 금속 저마노실리사이드가 형성된 나노선(240)을 형성할 수 있다. 다만 상술한 방법으로는 성장된 나노선(240)의 밀도 및 분포를 제어하는 것이 용이치 않다. 따라서 도 1의 S110 단계와 S120 단계 사이에 하부전극(220) 상에 기판(210)에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성시키고 나노점(230)을 나노 기공 내부에 형성시킴으로써 나노선(240)의 밀도 및 분포를 제어할 수 있다.In the above-described method, nanowires 240 having metal silicides or metal low anosilicides formed on both ends may be formed. However, in the above-described method, it is not easy to control the density and distribution of the grown nanowires 240. Therefore, between the steps S110 and S120 of FIG. 1, a nano-template in which a plurality of nanopores perpendicular to the substrate 210 are formed on the lower electrode 220 is formed, and the nano-dots 230 are formed inside the nanopores. Control density and distribution.

도 6(a) 내지 도 6(f)는 양극산화를 이용한 기판에 수직한 다수의 나노 기공이 형성된 나노템플레이트의 제조방법을 설명하기 위한 단면 개념도들이다.6 (a) to 6 (f) are cross-sectional conceptual views illustrating a method of manufacturing a nano template in which a plurality of nano pores perpendicular to a substrate using anodization are formed.

도 6(a) 내지 도 6(f)를 참조하면, 우선 도 6(a)에 도시된 바와 같이 기판(210) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(220)을 형성한다. 기판(210) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(220)을 형성하는 방법은 상술한 도 1의 S110 단계와 동일하 다. Referring to FIGS. 6A to 6F, first, as shown in FIG. 6A, a lower electrode 220 made of metal silicide or metal low anosilicide is formed on a substrate 210. The method of forming the lower electrode 220 made of the metal silicide or the metal low anosilicide on the substrate 210 is the same as the step S110 of FIG. 1.

그리고 도 6(b)에 도시된 바와 같이 하부전극(220) 상에 양극층(610)을 형성한다. 양극층(610)은 전도성 물질로 형성하며 바람직하게는 알루미늄(Al)으로 형성한다. 이때 알루미늄 박막(610)은 스퍼터링법으로 2μm 정도 증착할 수 있다.6B, the anode layer 610 is formed on the lower electrode 220. The anode layer 610 is formed of a conductive material, preferably aluminum (Al). In this case, the aluminum thin film 610 may be deposited by about 2 μm by the sputtering method.

그런 다음, 적절한 산성용액에서 제1양극화처리(anodization)를 실시한다. 제1양극화처리는 인산, 옥살산, 황산 등을 포함하는 전해질 용액에 알루미늄 박막(610)이 형성된 기판을 담그고, 침전된 기판에 전압을 인가하여 양극화가 발생되도록 하는 것이다. 인산, 황산, 옥살산등의 전해질 용액 내에서 알루미늄 박막(610)에 전압을 인가하면 양이온인 알루미늄이온(Al3 +)은 용액으로, 음이온인 산소이온(O2-)은 산화가 진행되는 알루미늄층(620)과 알루미늄 산화층(630) 사이의 경계면으로 이동하려한다. 이때 알루미늄 산화층(630) 형성으로 인한 알루미늄층(620)의 압축 응력을 완화시키기 위해 규칙적인 곡률을 갖는 계면이 형성된다. 곡률 반경은 인가된 전압에 의존한다. 나노템플레이트의 나노 기공의 크기 및 간격은 곡률 반경에 의해 좌우된다. Then, the first anodization is carried out in a suitable acid solution. The first anodization treatment is to immerse the substrate on which the aluminum thin film 610 is formed in an electrolyte solution containing phosphoric acid, oxalic acid, sulfuric acid, and the like, and apply a voltage to the precipitated substrate to cause anodization. When voltage is applied to the aluminum film 610 in an electrolyte solution such as phosphoric acid, sulfuric acid, oxalic acid cationic aluminum ions (Al + 3) is the solution to the anion of an oxygen ion (O 2-) is an aluminum oxide layer which is in progress Attempts to move to the interface between 620 and the aluminum oxide layer 630. At this time, the interface having a regular curvature is formed to relieve the compressive stress of the aluminum layer 620 due to the aluminum oxide layer 630 formed. The radius of curvature depends on the applied voltage. The size and spacing of the nanopores of the nanotemplate are governed by the radius of curvature.

이와 같은 제1양극화처리를 하게 되면, 도 6(c)에 도시된 바와 같이 알루미늄 박막(610)의 상단부는 알루미늄 산화층(630)으로 변태되고 하단부는 알루미늄층(620)이 잔존하게 된다. 제1양극화처리를 통해 양극층(610) 높이의 10 내지 50% 정도가 산화되어 다공성 알루미늄 산화층(630)이 형성된다. 알루미늄 산화층(630)은 알루미늄층(620) 상에 하단부의 물결무늬와 같이 소정의 곡률을 갖는 영역과 상 단부의 기판(210)에 수직하게 돌출된 영역으로 구분된다. 알루미늄 산화층(630) 중에서 하단부의 물결무늬와 같이 소정의 곡률을 갖는 영역은 정렬된영역(ordered part)에 해당하고, 상단부의 기판(210)에 수직하게 돌출된 영역은 무질서하게 돌출 형성된 불규칙영역(disordered part)에 해당한다.When the first anodization treatment is performed, as illustrated in FIG. 6C, the upper end of the aluminum thin film 610 is transformed into the aluminum oxide layer 630, and the lower end of the aluminum layer 620 remains. About 10 to 50% of the height of the anode layer 610 is oxidized through the first anodization to form a porous aluminum oxide layer 630. The aluminum oxide layer 630 is divided into a region having a predetermined curvature such as a wavy pattern at the lower end on the aluminum layer 620 and a region protruding perpendicular to the substrate 210 at the upper end. In the aluminum oxide layer 630, a region having a predetermined curvature, such as a wavy pattern at a lower end, corresponds to an ordered part, and an area protruding perpendicular to the substrate 210 at the upper end is an irregular region protruding randomly. disordered part).

그리고 도 6(d)에 도시된 바와 같이, 제1양극화처리를 통해 형성된 알루미늄 산화층(630) 중에서 상단부분의 불규칙영역을 제거한다. 이때 습식식각방법으로 돌출된 영역을 제거하는 것이 바람직하다. 물론 이외의 건식 방법 및 습식과 건식의 혼합 방법을 사용할 수도 있다. 즉, 알루미늄 산화층(630) 중에서 상단부분의 불규칙영역만을 제거하여 하단부분의 정렬된영역만을 잔류시킨다. As shown in FIG. 6 (d), the irregular region of the upper portion of the aluminum oxide layer 630 formed through the first anodization process is removed. At this time, it is preferable to remove the protruding region by the wet etching method. Of course, other dry methods and mixing methods of wet and dry can also be used. That is, only the irregular region of the upper portion of the aluminum oxide layer 630 is removed, thereby leaving only the aligned region of the lower portion.

그리고 도 6(e)에 도시된 바와 같이 잔존하는 알루미늄층(620)과 알루미늄 산화층(630)에 대한 제2양극화처리를 실시하고, 곡률이 형성된 부분의 알루미늄 산화층(640)을 제거하여 도 6(f)에 도시된 바와 같이 다수의 나노 기공(660)이 형성된 나노템플레이트(650)를 형성한다. 이러한 2번의 양극화처리와 한 번의 식각공정을 통해 균일성 및 규칙성이 향상되고, 깨끗한 나노템플레이트(650)를 형성할 수 있다.As shown in FIG. 6E, a second anodization treatment is performed on the remaining aluminum layer 620 and the aluminum oxide layer 630, and the aluminum oxide layer 640 of the curvature is removed to remove the aluminum oxide layer 640. As shown in f), the nano-template 650 in which the plurality of nano-pores 660 are formed is formed. Through the two anodization and one etching process, uniformity and regularity may be improved and a clean nano template 650 may be formed.

본 실시예에서는 양극화처리 공정의 조건을 조절하여 2 내지 300nm의 직경과 3 내지 10000nm 높이의 수직 기공을 갖는 나노템플레이트(650)를 형성할 수 있다. 즉, 전압을 조절함으로 인해 목표로 하는 직경과 높이의 나노 기공(660)을 갖는 나노템플레이트(650)를 형성할 수 있다. 양극화처리 공정 조건에서 전압을 낮추어 주면 형성되는 나노 기공(660)의 크기를 감소시킬 수 있다. 본 실시예에서는 0.1 내 지 500V의 전압을 기판에 인가하여 목표로 하는 직경의 나노 기공(660)을 갖는 나노템플레이트(650)를 형성한다. 만일 10 nm 미만의 극미세 나노기공(660)을 균일하게 형성하기 위해서는 1V 미만의 미세한 전압조절과 아울러, 전해질의 농도와 반응온도 등을 미세히 조절해야 한다. 그리고 큰 사이즈의 나노 기공(660)이 형성된 나노템플레이트(650)를 형성한 후, 나노 기공(660) 내부에 소정의 물질을 증착하여 작은 사이즈의 나노 기공을 형성할 수 있다.In this embodiment, the conditions of the anodization process may be adjusted to form a nano template 650 having a diameter of 2 to 300 nm and vertical pores of 3 to 10000 nm in height. That is, by adjusting the voltage, it is possible to form the nano-template 650 having the nano-pores 660 of the target diameter and height. When the voltage is lowered under the anodization process conditions, the size of the nano-pores 660 formed may be reduced. In this embodiment, a voltage of 0.1 to 500V is applied to the substrate to form a nano template 650 having nano pores 660 of a target diameter. In order to uniformly form the ultrafine nanopores 660 of less than 10 nm, it is necessary to finely control the concentration of the electrolyte, the reaction temperature, and the like, together with the minute voltage control of less than 1V. After forming the nano-template 650 in which the large size nano pores 660 are formed, a predetermined material may be deposited inside the nano pores 660 to form the small size nano pores.

이와 같이 도 1의 S110 단계와 S120 단계 사이에 하부전극(220) 상에 기판(210)에 수직한 나노 기공(660)이 다수 형성된 나노템플레이트(650)를 형성시킨 후, 나노점(230)을 나노 기공(660) 내부에 형성시킴으로써 나노선(240)의 밀도 및 분포를 용이하게 제어할 수 있게 된다.As such, after forming the nano template 650 in which a plurality of nano pores 660 perpendicular to the substrate 210 are formed on the lower electrode 220 between steps S110 and S120 of FIG. 1, the nano dots 230 are formed. By forming inside the nano-pores 660 it is possible to easily control the density and distribution of the nanowires 240.

이상에서 양극산화를 이용한 나노템플레이트(650)를 형성하는 방법에 대해서 도시하고 설명하였으나 이에 한정되는 것은 아니고, 하부전극(220) 상에 기판(210)에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성시킬 수 있는 다른 방법을 이용할 수 있다. 예컨대, 리쏘그라피 공정을 통해 패터닝된 박막을 증착하는 방법으로 나노템플레이트를 형성시킬 수 있다. 또한, 폴리스티렌-폴리메틸메타크릴레이트(PS-PMMA) 블록공중합체(diblock copolymer)나 폴리에틸렌옥사이드-폴리메틸메타크릴레이트-폴리스티렌(PEO-b-PMMA-PS) 삼중블록공중합체(triblock copolymer)를 형성한 후 상분리시켜 나노템플레이트를 형성시킬 수 있다.The method of forming the nano-template 650 using anodization has been shown and described, but the present invention is not limited thereto, and the nano-template having a plurality of nano pores perpendicular to the substrate 210 is formed on the lower electrode 220. There are other ways to do this. For example, the nanotemplate may be formed by depositing a patterned thin film through a lithography process. Also, polystyrene-polymethyl methacrylate (PS-PMMA) block copolymer (diblock copolymer) or polyethylene oxide-polymethyl methacrylate-polystyrene (PEO-b-PMMA-PS) triblock copolymer may be used. After forming, phase separation may be performed to form nano-templates.

도 7a 및 도 7b는 본 발명에 따른 나노선이 형성되어 있는 적층구조물에 있어서, 반도체 액티브 영역이 조절된 것을 설명하기 위한 단면 개념도이다. 도 7c는 본 발명에 따른 나노선이 형성되어 있는 적층구조물의 바람직한 다른 실시예로서 나노선이 금속 실리사이드로 이루어진 것을 개략적으로 나타내는 단면 개념도이다.7A and 7B are cross-sectional conceptual views for explaining that a semiconductor active region is controlled in a stacked structure in which nanowires are formed according to the present invention. 7C is a schematic cross-sectional view schematically showing that the nanowires are made of metal silicide as another preferred embodiment of the laminate structure in which the nanowires are formed according to the present invention.

도 7a는 도 1의 방법으로 형성된 나노선이 형성되어 잇는 적층구조물을 나타낸 도면이다. 이 적층구조물은 기판(210) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(220)이 형성되어 있으며, 하부전극(220) 상에 상단부에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁(230)이 구비된 나노선(240)이 형성된 구조이다. 이때 나노선(240)은 도 6에서 설명한 나노템플레이트(650)를 이용하여 형성된 것일 수 있다. FIG. 7A is a view illustrating a laminated structure in which nanowires formed by the method of FIG. 1 are formed. The stacked structure has a lower electrode 220 made of metal silicide or metal low anosilicide formed on the substrate 210, and an upper tip made of metal silicide or metal low agate silicide formed on the lower electrode 220 at an upper end thereof. The nanowire 240 having the 230 is formed. In this case, the nanowire 240 may be formed using the nano template 650 described with reference to FIG. 6.

이와 같이 도 1의 방법으로 형성된 나노선이 형성되어 있는 적층구조물을 열처리하면, 도 7b에 도시된 바와 같이 하부전극(220)과 나노선(240) 사이의 계면(710)과 하부전극(220)과 상부 팁(230) 사이의 계면(720)이 나노선(240) 방향으로 이동된다. 열처리는 도 1의 S120 단계 및 S130 단계를 수행한 퍼니스 내부에서 인-시튜(in-situ)로 수행할 수 있다. 도 1에서 설명한 바와 같이 하부전극(220), 나노선(240) 및 상부 팁(230)이 모두 동일한 결정방향으로 형성될 수 있으므로, 하부전극(220)과 상부 팁(230)에 존재하는 금속의 확산을 통해 각각의 계면(710, 720)이 이동하기가 용이하다. 이와 같이 하부전극(220)과 나노선(240) 사이의 계면(710)과 하부전극(220)과 상부 팁(230) 사이의 계면(720)이 이동하게 되면 나노선(240) 영역이 줄어들게 되어 반도체 액티브 영역을 제어할 수 있다. 따라서, 도 7b에 도시한 나노선이 형성되어 있는 적층구조물(300)은 수직형 FET(field effect transistor)를 형성할 때 유용하다. 열처리 온도는 하부전극(220)을 구성하는 금속 에 따라 다양하게 조절될 수 있으며, 열처리 온도에 따라 동일한 금속이라도 다양한 조성을 갖는 금속 실리사이드 또는 금속 저마노실리사이드가 형성될 수 있다.As such, when the stacked structure in which the nanowires formed by the method of FIG. 1 are formed is heat-treated, the interface 710 and the lower electrode 220 between the lower electrode 220 and the nanowire 240 are shown in FIG. 7B. And the interface 720 between the upper tip 230 and the nanowire 240 is moved. The heat treatment may be performed in-situ in the furnace where the steps S120 and S130 of FIG. 1 are performed. As described in FIG. 1, since the lower electrode 220, the nanowire 240, and the upper tip 230 may all be formed in the same crystal direction, the metals present in the lower electrode 220 and the upper tip 230 may be formed. Each interface 710, 720 is easily moved through diffusion. As such, when the interface 710 between the lower electrode 220 and the nanowire 240 and the interface 720 between the lower electrode 220 and the upper tip 230 move, the area of the nanowire 240 is reduced. The semiconductor active region can be controlled. Therefore, the stacked structure 300 in which the nanowires shown in FIG. 7B are formed is useful when forming a vertical field effect transistor (FET). The heat treatment temperature may be variously adjusted according to the metal constituting the lower electrode 220, and metal silicide or metal low anosilicide having various compositions may be formed even with the same metal according to the heat treatment temperature.

이러한 열처리를 계속하여 진행하게 되면 두 계면(710, 720)이 만나게 되어 도 7c에 도시된 바와 같이 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(730)이 형성된 적층구조물(400)을 형성할 수 있다. 이 적층구조물(400)은 하부전극(220), 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(730) 및 상부 팁(230)이 동일한 결정방향으로 일체로 형성된다. 이는 열처리하기 전에 하부전극(220), 나노선(240) 및 상부 팁(230)의 결정방향이 모두 동일하기 때문이다. 금속 실리사이드 및 금속 저마노실리사이드는 접촉저항이 작은 물질이므로, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(730)이 형성된 적층구조물(400)은 금속 배선공정에서 인터커넥트로 이용되기에 유용하다. 그리고 열처리를 통해 계면(710, 720)을 이동시키기 위해서는 격자 부정합이 적어야 하므로, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것이 바람직하다.If the heat treatment is continued, two interfaces 710 and 720 may meet each other to form the stacked structure 400 in which the nanowires 730 formed of metal silicide or metal low anosilicide are formed, as shown in FIG. 7C. have. The stacked structure 400 is formed of the lower electrode 220, the metal silicide or the nanowire 910 made of metal silanosilicide and the upper tip 230 integrally formed in the same crystal direction. This is because the crystal directions of the lower electrode 220, the nanowire 240, and the upper tip 230 are all the same before the heat treatment. Since the metal silicide and the metal low agate silicide are materials having a small contact resistance, the stacked structure 400 in which the nanowire 730 made of the metal silicide or the metal low agate silicide is formed may be useful as an interconnect in a metal wiring process. In order to move the interfaces 710 and 720 through heat treatment, the lattice mismatch should be small, and therefore, the metal is preferably any one of nickel, cobalt, and titanium.

도 8(a) 내지 도 8(d)는 본 발명에 따른 나노선을 이용한 수직형 반도체 제조방법에 대한 바람직한 일 실시예의 수행과정을 설명하기 위한 단면 개념도들이다.8 (a) to 8 (d) are cross-sectional conceptual views illustrating a process of performing a preferred embodiment of the vertical semiconductor manufacturing method using nanowires according to the present invention.

도 8(a) 내지 도 8(d)를 참조하면, 우선 도 1의 방법으로 도 8(a)에 도시된 바와 같이 하부전극(220) 상에 반도체 나노선(240)을 성장시킨다. 이 반도체 나노선(240)은 도 6에 도시된 나노템플레이트(650)를 이용하여 형성된 것일 수 있다. 또한 이 나노선(230)은 도 7b에 도시된 바와 같이, 열처리를 통해 하부전극(220)과 반도체 나노선(240) 사이의 계면(710)과 하부전극(220)과 상부 팁(230) 사이의 계면(720)이 이동되어 반도체 액티브 영역이 줄어든 반도체 나노선(230)일 수 있다.8A to 8D, first, the semiconductor nanowire 240 is grown on the lower electrode 220 as shown in FIG. 8A by the method of FIG. 1. The semiconductor nanowire 240 may be formed using the nano template 650 shown in FIG. 6. In addition, as shown in FIG. 7B, the nanowires 230 are subjected to a heat treatment to form an interface 710 between the lower electrode 220 and the semiconductor nanowire 240, and between the lower electrode 220 and the upper tip 230. The interface 720 of the semiconductor nanowire 230 may be moved to reduce the semiconductor active region.

그리고 도 8(b)에 도시된 바와 같이, 반도체 나노선(230)의 표면을 감싸도록 게이트 절연막(810)을 형성한다. 이때 게이트 절연막(810)은 도 8(b)에 도시된 바와 같이 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁(230)을 반도체 나노선(240)과 함께 감싸도록 형성할 수 있다. 게이트 절연막(810)은 다양한 절연성 물질막을 이용하여 형성할 수 있으나, 본 실시예에서는 고온 산화분위기로 열처리하여 형성되는 실리콘 산화막이나 ALD 또는 CVD 방법을 통해 증착되는 고유전율 산화막이 이용될 수 있다. 그리고 게이트 절연막(810) 형성 전에 세정공정을 통해 반도체 나노선(240) 표면에 생성된 자연산화막을 제거할 수 있다. 세정공정은 불산(HF)을 이용한다. As shown in FIG. 8B, the gate insulating layer 810 is formed to surround the surface of the semiconductor nanowire 230. In this case, as illustrated in FIG. 8B, the gate insulating layer 810 may be formed to surround the upper tip 230 made of the metal silicide or the metal low agate silicide together with the semiconductor nanowire 240. The gate insulating film 810 may be formed using various insulating material films. However, in the present embodiment, a silicon oxide film formed by heat treatment at a high temperature oxidation atmosphere or a high dielectric constant oxide film deposited through an ALD or CVD method may be used. Before the gate insulating layer 810 is formed, a natural oxide layer formed on the surface of the semiconductor nanowire 240 may be removed by a cleaning process. The cleaning process uses hydrofluoric acid (HF).

실리콘 열산화막은 산소나 H2O 분위기의 퍼니스에서 500 내지 1000℃ 범위의 온도하에서 30 내지 90분간 열처리하여 형성할 수 있다. 그리고 고유전율 산화막은 Hf, Zr, La, Al 등의 산화막이나 이들의 실리케이트를 원자층증착법(Atomic layer deposition ; ALD)이나 화학기상증착법을 이용하여 형성할 수 있다. 본 실시예와 같이 높은 종횡비(aspect ratio)를 갖는 형상에 박막을 증착하기 위해서는 단차도포성(step coverage)이우수한 원자층증착법이 이용될 수 있다.The silicon thermal oxide film may be formed by heat treatment for 30 to 90 minutes at a temperature in the range of 500 to 1000 ° C. in a furnace of oxygen or H 2 O atmosphere. The high dielectric constant oxide film may be formed of oxide films such as Hf, Zr, La, and Al, or silicates thereof using atomic layer deposition (ALD) or chemical vapor deposition. In order to deposit a thin film in a shape having a high aspect ratio as in the present embodiment, an atomic layer deposition method having excellent step coverage may be used.

원자층증착법이나 화학기상증착법을 이용하여 고유전율 산화막을 형성하기 위해서는 Hf, Zr, La, Al 등을 함유한 소스가스를 산소분위기에 노출시킴으로서 형 성시킬 수 있다. 이때, 실리콘을 함유하는 소스가스를 함께 넣어주면 HFSiOx, ZrSiOx, LaSiOx, AlSiOx 등과 같은 실리케이트 박막이 형성된다. 실리케이트는 일반적으로 산화막보다 유전율은 감소하지만, 열안정성이 다소 우수하여 선호될 수 있다. In order to form a high-k oxide film using atomic layer deposition or chemical vapor deposition, source gases containing Hf, Zr, La, and Al can be formed by exposing them to an oxygen atmosphere. In this case, when the source gas containing silicon is put together, a silicate thin film such as HFSiO x , ZrSiO x , LaSiO x , AlSiO x, or the like is formed. Silicates generally have a lower dielectric constant than oxide films, but may be preferred because of their superior thermal stability.

그리고 도 8(c)에 도시된 바와 같이, 반도체 나노선(240) 사이에 제1층간 절연막(820), 도전성 박막(830) 및 제2층간 절연막(840)을 순차적으로 형성하여 게이트 전극, 소스 및 드레인을 형성한다. 제1층간 절연막(820)은 하부전극(220) 상에 게이트 절연막(810)이 형성된 반도체 나노선(240)의 하단부를 감싸도록 형성하며, 도전성 박막(830)은 제1층간 절연막(820) 상에 게이트 절연막(810)이 형성된 반도체 나노선(240)의 중앙부분을 감싸도록 형성하다. 그리고 제2층간 절연막(840)은 도전성 박막(830) 상에 게이트 절연막(810)이 형성된 반도체 나노선(240)의 상단부를 감싸도록 형성한다. As shown in FIG. 8C, the first interlayer insulating film 820, the conductive thin film 830, and the second interlayer insulating film 840 are sequentially formed between the semiconductor nanowires 240 to form a gate electrode and a source. And a drain. The first interlayer insulating film 820 is formed to surround the lower end of the semiconductor nanowire 240 having the gate insulating film 810 formed on the lower electrode 220, and the conductive thin film 830 is formed on the first interlayer insulating film 820. The gate insulating film 810 is formed so as to surround the central portion of the semiconductor nanowire 240. The second interlayer insulating layer 840 is formed to surround the upper end portion of the semiconductor nanowire 240 in which the gate insulating layer 810 is formed on the conductive thin film 830.

그리고 제1층간 절연막(820)과 제2층간 절연막(840)은 불순물로 도핑되도록 형성하며, 제2층간 절연막(840) 형성 이후에 도핑된 불순물이 반도체 나노선(240)으로 확산되도록 열처리한다. 이를 위해 제1층간 절연막(820)과 제2층간 절연막(840)은 TEOS (tetraethyl orthosilicate), BSG (borosilicate glass), PSG(phosporosilicate glass), BPSG(borophosporosilicate glass)등을 이용하여 형성할 수 있다. 특히, BSG, PSG 및 BPSG는 B 또는/및 P 원소를 함유하므로 이들을 이용하여 제1층간 절연막(820)과 제2층간 절연막(840)을 형성하면 별도의 도핑이 필요없다. 즉, BSG, PSG 및 BPSG를 이용하여 제1층간 절연막(820)과 제2층간 절연막(840)을 형성하고 열처리를 하면 열처리시 BSG, PSG 또는 BPSG로부터 B 또는/및 P 원소가 반도체 나노선(240)으로 확산되어 반도체 나노선(240)이 도핑된다. 이때 반도체 나노선(240)의 도핑레벨은 반도체 나노선(240)의 직경, 후속열처리 온도 및 사용되는 BSG, PSG 또는 BPSG의 도핑원소 함유량에 의해 결정될 수 있다. pMOS 소자제작시 BSG를 제1층간 절연막(820)과 제2층간 절연막(840)으로 형성하고, nMOS제조시 PSG를 제1층간 절연막(820)과 제2층간 절연막(840)으로 형성함으로서 자발적으로 도핑된 수직형 반도체 소자를 얻을 수 있다.The first interlayer insulating film 820 and the second interlayer insulating film 840 are formed to be doped with an impurity, and after the second interlayer insulating film 840 is formed, the doped impurities are heat-treated to diffuse into the semiconductor nanowire 240. To this end, the first interlayer insulating film 820 and the second interlayer insulating film 840 may be formed using tetraethyl orthosilicate (TEOS), borosilicate glass (BSG), phosporosilicate glass (PSG), or borophosporosilicate glass (BPSG). In particular, since BSG, PSG, and BPSG contain B or / and P elements, when the first interlayer insulating film 820 and the second interlayer insulating film 840 are formed using the BSG, PSG, and BPSG, no doping is required. That is, when the first interlayer insulating film 820 and the second interlayer insulating film 840 are formed using BSG, PSG, and BPSG, and subjected to heat treatment, the B or / and P elements may be formed from the BSG, PSG, or BPSG during the heat treatment. The semiconductor nanowire 240 is doped to diffuse into 240. At this time, the doping level of the semiconductor nanowire 240 may be determined by the diameter of the semiconductor nanowire 240, the subsequent heat treatment temperature and the doping element content of the BSG, PSG or BPSG used. When the pMOS device is fabricated, the BSG is formed of the first interlayer insulating film 820 and the second interlayer insulating film 840, and the PSG is formed of the first interlayer insulating film 820 and the second interlayer insulating film 840 during nMOS manufacturing. A doped vertical semiconductor device can be obtained.

도전성 박막(830)은 게이트 전극물질을 지칭하는 것으로, 반도체 소자의 게이트 전극이 될 물질을 사용한다. 즉, 도전성 박막(830)으로 Al, W, Pt, Au, Mo, Cu, C, Ti, TiN, WN 및 AlN 중 어느 하나의 물질을 사용한다. 아울러 NiSix, CoSix, TiSix, MoSix, WSix 등과 같은 이들 금속의 실리사이드도 사용이 가능하며, 폴리 실리콘(poly-Si)도 높은 농도로 도핑원소를 함유한다면 금속과 비슷한 전도도를 가질 수 있으므로 사용이 가능하다. 이러한 도전성 물질의 증착은 CVD 나 PVD등에 의한 증착법을 사용할 수 있고, 알루미늄 리플로우(Al reflow)와 같은 열처리후에 금속의 낮은 점도(viscosity)를 이용하여 간격을 채우는 방법을 사용할 수 있다. 또한 금속을 함유한 금속 알콕사이드(metal alkoxide)와 같은 화학용액을 채운 후 금속의 침전을 유도시키는 형태로 증착하는 방법이 가능하다. The conductive thin film 830 refers to a gate electrode material, and uses a material to be a gate electrode of a semiconductor device. That is, any one of Al, W, Pt, Au, Mo, Cu, C, Ti, TiN, WN and AlN is used as the conductive thin film 830. In addition, silicides of these metals such as NiSix, CoSix, TiSix, MoSix, WSix, etc. can be used, and polysilicon can also be used because it can have similar conductivity as metals if it contains a high concentration of doping elements. . The conductive material may be deposited by CVD, PVD, or the like, and may be used to fill a gap using a low viscosity of a metal after heat treatment such as aluminum reflow. In addition, a method of depositing a metal solution containing metal alkoxide (metal alkoxide) and then depositing the metal to induce precipitation is possible.

제1층간 절연막(820)과 제2층간 절연막(840)은 각각 소스와 드레인이 형성될 정도의 두께를 갖도록 형성한다. 그리고 도전성 박막(830)은 게이트 전극이 형성될 정도의 두께를 갖도록 형성한다. 즉, 소스의 두께만큼 제1층간 절연막(820)을 겝필링(Gapfilling)하고, 게이트 전극의 두께만큼 도전성 박막(830)을 겝필링하고, 드레인의 두께만큼 제2층간 절연막(840)을 겝필링한다. 그리고 열처리 공정을 통해 제1층간 절연막(820)과 제2층간 절연막(840)에 도핑된 불순물을 반도체 나노선(240)내부로 확산시켜 소스와 드레인을 형성한다. The first interlayer insulating film 820 and the second interlayer insulating film 840 are formed to have a thickness such that a source and a drain are formed, respectively. The conductive thin film 830 is formed to have a thickness enough to form a gate electrode. That is, the first interlayer insulating film 820 is filled by the thickness of the source, the conductive thin film 830 is filled by the thickness of the gate electrode, and the second interlayer insulating film 840 is filled by the thickness of the drain. do. The impurities doped in the first interlayer insulating layer 820 and the second interlayer insulating layer 840 are diffused into the semiconductor nanowires 240 to form a source and a drain.

또한, 제1층간 절연막(820)과 제2층간 절연막(840)으로 BSG, PSG 또는 BPSG를 사용하는 경우, 게이트 전극과 소스/드레인 영역 사이의 오버랩 커패시턴스(overlap capacitance)가 부담될 정도로 상승되면 제1층간 절연막(820)과 도전성 박막(830) 사이에 제1절연막 스페이스를 형성하고, 도전성 박막(830)과 제2층간 절연막(840) 사이에 제2절연막 스페이스를 형성한다. 본 실시예에서는 제1층간 절연막(820)과 제2층간 절연막(840)은 1 내지 200nm 정도의 두께로 형성하고, 게이트 전극용 도전성 박막(830)은 1 내지 50nm 정도의 두께로 형성한다. 또한, 절연막 스페이스를 형성할 경우, 절연막 스페이스로 SiO2, Si3N4, SiON 등과 같은 물질을 사용하여 1 내지 30nm 정도의 두께로 형성한다. In addition, when BSG, PSG, or BPSG is used as the first interlayer insulating film 820 and the second interlayer insulating film 840, when the overlap capacitance between the gate electrode and the source / drain regions is increased enough to impose a burden, A first insulating film space is formed between the first interlayer insulating film 820 and the conductive thin film 830, and a second insulating film space is formed between the conductive thin film 830 and the second interlayer insulating film 840. In this embodiment, the first interlayer insulating film 820 and the second interlayer insulating film 840 are formed to have a thickness of about 1 to 200 nm, and the conductive thin film for gate electrode 830 is formed to have a thickness of about 1 to 50 nm. In addition, when forming the insulating film space, it is formed to a thickness of about 1 to 30nm using a material such as SiO 2 , Si 3 N 4 , SiON and the like as the insulating film space.

제1층간 절연막(820), 도전성 박막(830) 및 제2층간 절연막(840)을 통해 반도체 나노선(240) 사이의 공간을 완전히 매립하거나 상부 팁(230)의 상부까지 덮도록 제2층간 절연막(840)을 형성할 수 있다. 제1층간 절연막(820), 도전성 박막(830) 및 제2층간 절연막(840)을 형성하여 게이트 전극 및 소스/드레인을 형성한 다음, 화학적 기계적 연마(chemical mechanical polishing)를 통해 상부 팁(230)이 표면에 노출되도록 평탄화하고, 상부 팁(230)과 제2층간 절연막(840)을 함께 덮도록 상부 팁(230)과 제2층간 절연막(840) 상에 금속 배선을 형성한다. 상부 팁(230)은 접촉저항이 낮은 금속 실리사이드 또는 금속 저마노실리사이드로 형성되므로, 금속 배선 형성시 접촉저항을 낮추기 위한 별도의 박막을 증착할 필요 없다.The second interlayer insulating layer is formed to completely fill the space between the semiconductor nanowires 240 or cover the upper portion of the upper tip 230 through the first interlayer insulating layer 820, the conductive thin film 830, and the second interlayer insulating layer 840. 840 may be formed. The first interlayer insulating layer 820, the conductive thin film 830, and the second interlayer insulating layer 840 are formed to form a gate electrode and a source / drain, and then the upper tip 230 is formed through chemical mechanical polishing. The metal wires are formed on the upper tip 230 and the second interlayer insulating layer 840 so as to be planarized to be exposed to the surface, and to cover the upper tip 230 and the second interlayer insulating layer 840 together. Since the upper tip 230 is formed of a metal silicide or a metal low agate silicide having a low contact resistance, it is not necessary to deposit a separate thin film to lower the contact resistance when forming a metal wire.

본 실시예에서 언급한 바와 같이 도핑되지 않은(undoped) 반도체 나노선(240)을 성장시킨 후 후속의 층간 절연막(820, 840)을 이용한 확산 도핑에 의해 p 혹은 n형의 수직형 반도체 소자의 제조가 가능하다. 또한, 다른 방법으로는 반도체 나노선(230) 성장시 도핑가스를 함께 넣어주는 방법이 있을 수 있지만, 이 경우에는 한가지 타입의 소자만 형성되므로 CMOS를 만들어 주기 위해서는 패터닝을 통한 두 번에 걸친 p와 n형의 반도체 나노선(240) 성장이 요구되어 공정을 매우 복잡하게 함으로 생산성 향상 측면에서 바람직하지 못하다. As mentioned in the present embodiment, a p- or n-type vertical semiconductor device is manufactured by growing an undoped semiconductor nanowire 240 and then diffusing doping using subsequent interlayer insulating films 820 and 840. Is possible. In addition, another method may be a method of injecting a doping gas together when growing the semiconductor nanowire 230, but in this case, only one type of device is formed, so that p and two times through patterning may be used to create a CMOS. Growth of the n-type semiconductor nanowire 240 is required, which makes the process very complicated, which is undesirable in terms of productivity improvement.

본 실시예에서 설명한 바와 같은 방법에 의해 형성되는 채널은 실린더 형상의 반도체 나노선(240) 중 도전성 박막(830) 하단에 위치하는 반도체 나노선(240) 내부가 된다. 반도체 나노선(240)이 좁은 면적에서 매우 높은 밀도로 성장되므로 웨이퍼의 표면만을 채널로 사용하는 평판형 소자(Planar Device)에 비해 동일 면적에서 매우 높은 전류 구동력을 얻을 수 있게 된다. 또한, 채널의 길이가 매립되는 도전성 박막(830)의 두께에 의해 결정되므로 고가의 장비가 필요한 사진 식각(photo lithography)에 의존하지 않고 채널길이를 축소시키는 것이 가능하게 된다. 또한, 반도체 나노선(240)의 내부는 매우 작은 부피를 가지므로 완전한 공핍(fully depletion) 상태가 구현되며, 고밀도 집적을 할수록 소자의 효과를 향상 시킬 수 있다. The channel formed by the method described in the present embodiment is inside the semiconductor nanowire 240 positioned at the lower end of the conductive thin film 830 among the cylindrical semiconductor nanowires 240. Since the semiconductor nanowire 240 is grown at a very high density in a small area, a very high current driving force can be obtained in the same area compared to a planar device using only the surface of the wafer as a channel. In addition, since the length of the channel is determined by the thickness of the conductive thin film 830 to be embedded, it is possible to reduce the channel length without relying on photo lithography, which requires expensive equipment. In addition, since the inside of the semiconductor nanowire 240 has a very small volume, a fully depletion state is realized, and the higher density integration can improve the effect of the device.

도 9a 및 도 9b는 본 발명에 따른 나노선을 이용한 수직형 반도체의 바람직한 실시예들의 개략적인 구성을 나타내는 개념도이다.9A and 9B are conceptual views illustrating a schematic configuration of preferred embodiments of a vertical semiconductor using nanowires according to the present invention.

도 9a를 참조하면, 본 발명에 따른 나노선을 이용한 수직형 반도체 소자(900)는 기판, 하부전극, 반도체 나노선(240), 상부 팁, 게이트 절연막(810), 제1층간 절연막(820), 도전성 박막(830) 및 제2층간 절연막(840)을 구비한다. 기판, 하부전극, 반도체 나노선(240) 및 상부 팁은 도 7a에서 설명한 기판(210), 하부전극(220), 나노선(240) 및 상부 팁(230)에 대응된다. 게이트 절연막(810)은 반도체 나노선(240)의 표면을 감싸도록 형성된다. 제1층간 절연막(820)은 하부전극 상에 게이트 절연막(810)이 형성된 반도체 나노선(240)의 하단부를 감싸도록 형성된다. 도전성 박막(830)은 제1층간 절연막(830) 상에 게이트 절연막(810)이 형성된 반도체 나노선(240)의 중앙부를 감싸도록 형성된다. 제2층간 절연막(840)은 도전성 박막(830) 상에 게이트 절연막(810)이 형성된 반도체 나노선(240)의 상단부를 감싸도록 형성된다. Referring to FIG. 9A, a vertical semiconductor device 900 using nanowires according to the present invention may include a substrate, a lower electrode, a semiconductor nanowire 240, an upper tip, a gate insulating film 810, and a first interlayer insulating film 820. And a conductive thin film 830 and a second interlayer insulating film 840. The substrate, the lower electrode, the semiconductor nanowire 240, and the upper tip correspond to the substrate 210, the lower electrode 220, the nanowire 240, and the upper tip 230 described with reference to FIG. 7A. The gate insulating layer 810 is formed to surround the surface of the semiconductor nanowire 240. The first interlayer insulating layer 820 is formed to surround the lower end of the semiconductor nanowire 240 in which the gate insulating layer 810 is formed on the lower electrode. The conductive thin film 830 is formed to surround the center portion of the semiconductor nanowire 240 in which the gate insulating film 810 is formed on the first interlayer insulating film 830. The second interlayer insulating film 840 is formed to surround the upper end portion of the semiconductor nanowire 240 having the gate insulating film 810 formed on the conductive thin film 830.

이때 제1층간 절연막(820)과 도전성 박막(830) 사이에 형성된 제1절연막 스페이스(860) 및 도전성 박막(830)과 제2층간 절연막(840) 사이에 형성된 제2절연막 스페이스(870)를 더 구비한 나노선을 이용한 수직형 나노선 소자(920)를 도 9b에 나타내었다. At this time, the first insulating film space 860 formed between the first interlayer insulating film 820 and the conductive thin film 830 and the second insulating film space 870 formed between the conductive thin film 830 and the second interlayer insulating film 840 are further added. The vertical nanowire device 920 using the provided nanowires is illustrated in FIG. 9B.

반도체 나노선(240)은 도 6에 도시한 나노템플레이트(650)의 나노기공(660) 내부에 반도체 물질을 성장시켜 형성될 수 있다. 그리고 하부금속과 반도체 나노 선(240)은 기판의 결정방향을 따라 형성될 수 있다. 금속은 격자 부정합이 적게 발생하도록 니켈, 코발트 및 티타늄 중 어느 하나를 이용할 수 있다. 그리고 제2층간 절연막(840)은 게이트 절연막(810)이 형성된 반도체 나노선(810)의 상단부 둘레와 상부 팁의 둘레를 함께 감싸도록 형성될 수 있고, 제2층간 절연막(840)과 상부 팁을 함께 덮도록 금속배선이 형성될 수 있다. 따라서 본 발명에 따른 나노선을 이용한 수직형 반도체 소자(900, 920)에 구비된 상부 팁은 접촉저항이 좋은 금속 실리사이드 또는 금속 저마노실리사이드로 형성되므로 금속배선과 상부 팁 사이에 접촉저항을 낮추기 위한 물질을 형성시킬 필요가 없게 된다.The semiconductor nanowire 240 may be formed by growing a semiconductor material in the nanopores 660 of the nano template 650 shown in FIG. 6. The lower metal and the semiconductor nanowire 240 may be formed along the crystal direction of the substrate. The metal may use any one of nickel, cobalt and titanium to produce less lattice mismatch. The second interlayer insulating layer 840 may be formed to surround the upper end of the semiconductor nanowire 810 and the upper tip of the semiconductor nanowire 810 on which the gate insulating layer 810 is formed. Metallization may be formed to cover together. Therefore, the upper tips provided in the vertical semiconductor devices 900 and 920 using the nanowires according to the present invention are formed of metal silicide or metal low anosilicide with good contact resistance, so as to lower contact resistance between the metal wiring and the upper tip. There is no need to form the material.

본 실시예는 나노선을 이용한 수직형 반도체 소자(900, 920)를 고밀도로 집적하여 반도체 나노선(240) 하나 하나가 각각의 CMOS 소자로 동작하게 하는 것이다. 소자의 작동은 기존의 반도체 소자(CMOS 소자)와 동일하여, 패드로 연결되는 드레인과 게이트에 전압을 별도로 인가하여 소자의 턴온 /턴오프(on/off)를 조절하는 것이 가능하고 몸체(body) 두께가 극히 얇게 정의되므로 소자의 동작 특성이 기존 소자 대비 현저히 개선될 수 있다. 또한, 반도체의 수축율(shrink ratio)을 결정하는 채널 길이가 매립되는 도전성 박막(830)의 두께에 의해 결정되므로 매립되는 도전성 박막(830)의 두께만 얇게 하면 소자의 미세화가 가능하다. In this embodiment, the vertical semiconductor devices 900 and 920 using nanowires are integrated at high density so that each semiconductor nanowire 240 operates as a CMOS device. The operation of the device is the same as that of a conventional semiconductor device (CMOS device), and it is possible to adjust the turn on / off of the device by applying a voltage to the drain and the gate connected to the pad separately. Since the thickness is defined to be extremely thin, the device's operating characteristics can be significantly improved over existing devices. In addition, since the channel length for determining the shrink ratio of the semiconductor is determined by the thickness of the conductive thin film 830 to be embedded, the thickness of the conductive thin film 830 to be embedded may be reduced to reduce the size of the device.

도 10(a) 내지 도 10(f)는 본 발명에 따른 나노선을 이용한 인터커넥트 적층구조물 제조방법에 대한 바람직한 일 실시예의 수행과정을 설명하기 위한 단면 개념도들이다.10 (a) to 10 (f) are cross-sectional conceptual views illustrating a process of carrying out an embodiment of a method for manufacturing an interconnect laminate structure using nanowires according to the present invention.

도 10(a) 내지 도 10(f)를 참조하면, 우선 도 10(b)에 도시된 바와 같이 기 판(1010) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(1020)을 형성한다. 기판(1010) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극(1020)을 형성하는 방법은 도 1의 S110 단계와 동일하다.Referring to FIGS. 10A to 10F, first, as shown in FIG. 10B, a lower electrode 1020 made of metal silicide or metal low anosilicide is formed on a substrate 1010. . The method of forming the lower electrode 1020 made of the metal silicide or the metal low anosilicide on the substrate 1010 is the same as the step S110 of FIG. 1.

다음으로 도 10(c)에 도시된 바와 같이, 하부전극(1020) 상에 절연막(1030)을 형성한다. 그리고 절연막(1030)을 패터닝하여 도 10(d)에 도시된 바와 같이 비아 콘택홀(via contact hole)(1050)을 형성한다. 이러한 비아 콘택홀을 형성하기 위해서 사진 식각공정을 이용할 수 있다. Next, as shown in FIG. 10C, an insulating film 1030 is formed on the lower electrode 1020. The insulating film 1030 is patterned to form a via contact hole 1050 as shown in FIG. 10 (d). In order to form such a via contact hole, a photolithography process may be used.

다음으로, 하부전극(1020)의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 하부전극(1020) 상에 공급하여 비아 콘택홀(1050) 내부의 하부전극(1020) 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성한다. 나노점을 형성하는 방법은 도 1의 S120 단계에 대응된다. 그리고 하부전극(1020)의 융점 및 제1온도보다 낮은 제2온도에서 소스가스를 하부전극(1020) 상에 공급하여 나노점과 하부전극(220) 사이에 기판(1010)과 수직한 나노선을 성장시킨다. 나노선을 성장시키는 단계는 도 1의 S130 단계에 대응된다. 그리고 나노선이 형성된 기판(1010)을 열처리하여 도 10(e)에 도시된 바와 같이, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(1060)을 비아 콘택홀(1050) 내부에 형성한다. 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(1060)을 형성하는 방법은 도 7c에서 설명한 방법과 동일하다. Next, the metal silicide or the metal on the lower electrode 1020 in the via contact hole 1050 by supplying the source gas to the lower electrode 1020 at a first temperature within a melting range and a predetermined range of the lower electrode 1020. To form nanodots consisting of low manosilicide. The method of forming the nanodots corresponds to step S120 of FIG. 1. In addition, the source gas is supplied onto the lower electrode 1020 at a melting point of the lower electrode 1020 and a second temperature lower than the first temperature to form a nanowire perpendicular to the substrate 1010 between the nanopoint and the lower electrode 220. To grow. Growing the nanowires corresponds to step S130 of FIG. 1. The substrate 1010 on which the nanowires are formed is heat-treated to form nanowires 1060 made of metal silicide or metal low anosilicide in the via contact hole 1050, as shown in FIG. 10 (e). The method of forming the nanowire 1060 made of metal silicide or metal low anosilicide is the same as the method described with reference to FIG. 7C.

다음으로 도 10(f)에 도시된 바와 같이 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(1060)과 상기 패터닝된 절연막(1040) 상에 금속 배 선(1070)을 형성하여, 인터커넥트 적층구조물을 형성한다.Next, as shown in FIG. 10 (f), the interconnection structure is formed by forming a metal wire 1070 on the nanowire 1060 made of metal silicide or metal low anosilicide and the patterned insulating film 1040. Form.

이러한 인터커넥트 적층구조물에 구비된 하부전극(1020)과 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선(1060)은 기판(1010)의 결정방향을 따라 형성된다. 이를 위해 금속은 격자 부정합이 적은 니켈, 코발트 및 티타늄 중 어느 하나일 수 있다.The nanowire 1060 formed of the lower electrode 1020 and the metal silicide or the metal low agate silicide provided in the interconnect stack structure is formed along the crystal direction of the substrate 1010. For this purpose, the metal can be any one of nickel, cobalt and titanium with less lattice mismatch.

이와 같이 형성된 인터커넥트 적층구조물은 하부전극(1020)이 금속 실리사이드 또는 금속 저마노실리사이드로 형성되므로 별도의 하부전극(1020)을 형성할 필요가 없다. 또한 인터커넥트하는 나노선(1060) 역시 접촉저항이 낮은 금속 실리사이드 또는 금속 저마노실리사이드로 형성되므로 금속 배선(1070) 형성시 접촉저항을 낮추는 물질을 형성할 필요가 없다.The interconnect stack structure formed as described above does not need to form a separate lower electrode 1020 because the lower electrode 1020 is formed of a metal silicide or a metal low agate silicide. In addition, since the interconnecting nanowire 1060 is also formed of a metal silicide or a metal low anosilicide having a low contact resistance, it is not necessary to form a material that lowers the contact resistance when forming the metal wire 1070.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific preferred embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and such changes are within the scope of the claims.

도 1은 본 발명에 따른 나노선 형성방법에 대한 바람직한 일 실시예의 수행과정을 나타내는 흐름도이다.1 is a flowchart illustrating a process of performing a preferred embodiment of the method for forming a nanowire according to the present invention.

도 2(a) 내지 도 2(d)는 본 발명에 따른 나노선 형성방법에 대한 일 실시예를 설명하기 위한 단면 개념도들이다.2 (a) to 2 (d) are cross-sectional conceptual views for explaining an embodiment of a method for forming a nanowire according to the present invention.

도 3은 본 발명에 따른 나노선 형성방법에 있어서, 니켈 실리사이드가 형성된 실리콘 기판 위에서 성장한 실리콘 나노선의 초기성장 상태를 나타내는 SEM(scanning electron microscopy) 사진이다.3 is a scanning electron microscopy (SEM) photograph showing an initial growth state of silicon nanowires grown on a silicon substrate on which nickel silicide is formed in the method for forming nanowires according to the present invention.

도 4는 본 발명에 따른 나노선 형성방법에 있어서, 니켈 실리사이드가 형성된 실리콘 기판 위에서 일정 시간 성장한 후의 SEM 사진이다.4 is a SEM photograph after growth for a predetermined time on the silicon substrate in which the nickel silicide is formed in the method for forming a nanowire according to the present invention.

도 5는 금속 실리사이드 위에 산화 실리콘을 형성시키고 수소 어닐링 한 후 본 발명에 따른 방법으로 나노선을 성장시킨 결과를 나타내는 SEM 사진이다.5 is a SEM photograph showing the result of growing a nanowire by the method according to the present invention after forming silicon oxide on the metal silicide and hydrogen annealing.

도 6(a) 내지 도 6(f)는 양극산화를 이용한 기판에 수직한 다수의 나노 기공이 형성된 나노템플레이트의 제조방법을 설명하기 위한 단면 개념도들이다.6 (a) to 6 (f) are cross-sectional conceptual views illustrating a method of manufacturing a nano template in which a plurality of nano pores perpendicular to a substrate using anodization are formed.

도 7a 및 도 7b는 본 발명에 따른 나노선이 형성되어 있는 적층구조물에 있어서, 반도체 액티브 영역이 조절된 것을 설명하기 위한 단면 개념도이다.7A and 7B are cross-sectional conceptual views for explaining that a semiconductor active region is controlled in a stacked structure in which nanowires are formed according to the present invention.

도 7c는 본 발명에 따른 나노선이 형성되어 있는 적층구조물의 바람직한 다른 실시예로서 나노선이 금속 실리사이드로 이루어진 것을 개략적으로 나타내는 단면 개념도이다.7C is a schematic cross-sectional view schematically showing that the nanowires are made of metal silicide as another preferred embodiment of the laminate structure in which the nanowires are formed according to the present invention.

도 8(a) 내지 도 8(d)는 본 발명에 따른 나노선을 이용한 수직형 반도체 제 조방법에 대한 바람직한 일 실시예의 수행과정을 설명하기 위한 단면 개념도들이다.8 (a) to 8 (d) are cross-sectional conceptual views illustrating a process of performing a preferred embodiment of the vertical semiconductor manufacturing method using nanowires according to the present invention.

도 9a 및 도 9b는 본 발명에 따른 나노선을 이용한 수직형 반도체의 바람직한 실시예들의 개략적인 구성을 나타내는 개념도이다.9A and 9B are conceptual views illustrating a schematic configuration of preferred embodiments of a vertical semiconductor using nanowires according to the present invention.

도 10(a) 내지 도 10(f)는 본 발명에 따른 나노선을 이용한 인터커넥트 적층구조물 제조방법에 대한 바람직한 일 실시예의 수행과정을 설명하기 위한 단면 개념도들이다.10 (a) to 10 (f) are cross-sectional conceptual views illustrating a process of carrying out an embodiment of a method for manufacturing an interconnect laminate structure using nanowires according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

210, 1010.....기판 220, 1020.....하부전극210, 1010 ..... Substrate 220, 1020 ..... Bottom electrode

230.....나노점 240, 1040.....나노선230 ..... Nano Store 240, 1040 ..... Nano Line

610, 620.....알루미늄 640, 640, 650.....알루미늄 산화막610, 620 ... aluminum aluminum 640, 640, 650 aluminum oxide

810.....게이트 절연막 820, 840.....층간 절연막810 ..... gate insulating film 820, 840..interlayer insulating film

830.....도전성 박막 850, 1070 금속 배선 830 ..... Conductive thin film 850, 1070 metal wiring

860, 870.....절연막 스페이스860, 870 ..... insulation space

Claims (45)

기판 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극을 형성하는 단계;Forming a lower electrode made of metal silicide or metal germano-silicide on the substrate; 상기 하부전극의 융점(melting point)과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 하부전극 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(nanodot)을 형성하는 단계; 및Supplying a source gas to the lower electrode at a first temperature within a melting point and a predetermined range of the lower electrode to form nanodots of metal silicide or metal low anosilicide on the lower electrode; step; And 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 상기 하부전극 상에 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선(nanowire)을 성장시키는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법.Supplying the source gas onto the lower electrode at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a nanowire perpendicular to the substrate between the nano dot and the lower electrode; Nanowire forming method comprising a. 제1항에 있어서,The method of claim 1, 상기 금속 실리사이드로 이루어진 하부전극을 형성하는 단계는,Forming the lower electrode made of the metal silicide, 상기 기판은 실리콘 기판이고,The substrate is a silicon substrate, 상기 기판 상에 금속층을 형성하는 단계; 및Forming a metal layer on the substrate; And 상기 금속층이 형성된 기판을 열처리하여 에피택셜(epitaxial) 금속 실리사이드로 이루어진 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법.And heat-treating the substrate on which the metal layer is formed to form a lower electrode made of epitaxial metal silicide. 제1항에 있어서,The method of claim 1, 상기 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계는,Forming a lower electrode made of the metal low anosilicide, 상기 기판 상에 실리콘-저머늄(SiGe) 에피층(epi layer)을 형성하는 단계;Forming a silicon-germanium (SiGe) epi layer on the substrate; 상기 실리콘-저머늄 에피층 상에 금속층을 형성하는 단계; 및Forming a metal layer on the silicon-germanium epi layer; And 상기 실리콘-저머늄 에피층과 금속층이 순차적으로 형성된 기판을 열처리하여 에피택셜 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법.And heat-treating the substrate on which the silicon-germanium epitaxial layer and the metal layer are sequentially formed to form a lower electrode formed of epitaxial metal low anosilicide. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 금속층은 니켈(Ni), 코발트(Co) 및 티타늄(Ti) 중 어느 하나로 이루어진 것을 특징으로 하는 나노선 형성방법.The metal layer is formed of any one of nickel (Ni), cobalt (Co) and titanium (Ti). 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 금속층은 1 내지 200nm의 범위에서 설정된 두께로 형성되는 것을 특징으로 하는 나노선 형성방법.The metal layer is a nanowire forming method, characterized in that formed in a thickness set in the range of 1 to 200nm. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 나노점 및 상기 나노선은 상기 하부전극의 결정방향을 따라 성장하는 것을 특징으로 하는 나노선 형성방법.The nano dot and the nano wire is nanowire forming method characterized in that the growth along the crystal direction of the lower electrode. 제1항에 있어서,The method of claim 1, 상기 소스가스는 실리콘을 함유하는 가스이고, The source gas is a gas containing silicon, 상기 나노선은 실리콘으로 형성되는 것을 특징으로 하는 나노선 형성방법.The nanowires are nanowires forming method, characterized in that formed of silicon. 제7항에 있어서, The method of claim 7, wherein 상기 실리콘을 함유하는 가스는 SiCl4, SiH4 및 Si2H6 중에서 선택된 1종 이상의 가스인 것을 특징으로 하는 나노선 형성방법.The silicon-containing gas is one or more gases selected from SiCl 4 , SiH 4 and Si 2 H 6 The nanowire forming method. 제1항에 있어서,The method of claim 1, 상기 소스가스는 실리콘을 함유하는 가스와 저머늄을 함유하는 가스의 혼합가스이고, The source gas is a mixed gas of a gas containing silicon and a gas containing germanium, 상기 나노선은 실리콘-저머늄으로 형성되는 것을 특징으로 하는 나노선 형성방법.The nanowires are formed of silicon-germanium. 제9항에 있어서,10. The method of claim 9, 상기 실리콘을 함유하는 가스는 SiCl4, SiH4 및 Si2H6 중에서 선택된 1종 이상의 가스이고,The gas containing silicon is at least one gas selected from SiCl 4 , SiH 4 and Si 2 H 6 , 상기 저머늄을 함유하는 가스는 GeCl4 및 GeH4 중에서 선택된 1종 이상의 가스인 것을 특징으로 하는 나노선 형성방법.The germanium-containing gas is a nanowire forming method, characterized in that at least one gas selected from GeCl 4 and GeH 4 . 제1항에 있어서,The method of claim 1, 상기 하부전극 형성단계, 상기 나노점 형성단계 및 상기 나노선 형성단계는 수소 분위기에서 수행되는 것을 특징으로 하는 나노선 형성방법.The method of forming the lower electrode, the nano dot forming step and the nano-wire forming step is performed in a hydrogen atmosphere. 제1항에 있어서,The method of claim 1, 상기 하부전극을 형성하는 단계와 상기 나노점을 형성하는 단계 사이에,Between forming the lower electrode and the step of forming the nano-dots, 상기 하부전극 상에 상기 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하는 단계;를 더 포함하고,Forming a nano-template on which the plurality of nanopores perpendicular to the substrate are formed on the lower electrode; 상기 나노점은 상기 나노 기공 내부의 상기 하부전극 상에 형성되는 것을 특징으로 하는 나노선 형성방법.The nano dot is formed on the lower electrode inside the nano-pores. 제12항에 있어서,The method of claim 12, 상기 나노템플레이트를 형성하는 단계는,Forming the nano template, 상기 하부전극 상에 양극층을 형성하는 단계;Forming an anode layer on the lower electrode; 상기 양극층이 형성된 기판을 전해질 용액에 담그는 단계;Dipping the substrate on which the anode layer is formed in an electrolyte solution; 상기 양극층이 양극산화되도록 상기 기판에 전압을 인가하여 상기 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법.And applying a voltage to the substrate so that the anode layer is anodized to form a nano template in which a plurality of nano pores perpendicular to the substrate are formed. 제13항에 있어서,The method of claim 13, 상기 양극층은 알루미늄(Al)으로 형성되는 것을 특징으로 하는 나노선 형성방법.The anode layer is nanowire forming method, characterized in that formed of aluminum (Al). 제12항에 있어서,The method of claim 12, 상기 나노선을 성장시키는 단계 이후에,After growing the nanowires, 상기 나노템플레이트를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 나노선 형성방법.Removing the nano template; Nanowire forming method further comprising. 제1항에 있어서,The method of claim 1, 상기 나노선을 성장시키는 단계 이후에,After growing the nanowires, 상기 나노선이 형성된 기판을 열처리하여 상기 하부전극과 상기 나노점에 존재하는 금속의 확산을 통해 상기 나노선과 상기 하부전극 사이의 계면과 상기 나노선과 상기 나노점 사이의 계면을 상기 나노선 방향으로 각각 이동시키는 단계;를 더 포함하는 것을 특징으로 하는 나노선 형성방법.Heat-treating the substrate having the nanowires formed thereon, and the interface between the nanowires and the lower electrodes and the interface between the nanowires and the nanodots in the direction of the nanowires through diffusion of metal present in the lower electrode and the nanodots; Nanowire forming method further comprising; moving. 제1항에 있어서,The method of claim 1, 상기 나노선을 성장시키는 단계 이후에,After growing the nanowires, 상기 나노선이 형성된 기판을 열처리하여 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 형성하는 단계;를 더 포함하는 것을 특징으로 하 는 나노선 형성방법.Heat-treating the substrate on which the nanowires are formed to form a nanowire made of metal silicide or metal low anosilicide; and further comprising nanowires. 제16항 또는 제17항에 있어서,The method according to claim 16 or 17, 상기 열처리는 수소 분위기에서 수행되는 것을 특징으로 하는 나노선 형성방법.The heat treatment is a nanowire forming method, characterized in that carried out in a hydrogen atmosphere. 기판;Board; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극;A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; 상기 하부전극 상에 상기 기판과 수직하게 형성된 반도체 나노선; 및A semiconductor nanowire formed on the lower electrode and perpendicular to the substrate; And 상기 반도체 나노선의 상단부에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁;을 포함하는 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.Is formed on the upper end of the semiconductor nanowire, the upper structure consisting of a metal silicide or a metal low anosilicide; stacked structure comprising a nanowire is formed. 제19항에 있어서,The method of claim 19, 상기 하부전극은 에피층으로 이루어진 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The lower electrode is a laminated structure having a nanowire is formed, characterized in that consisting of an epi layer. 제20항에 있어서,The method of claim 20, 상기 반도체 나노선은 상기 하부전극의 결정방향에 따라 형성된 것을 특징으 로 하는 나노선이 형성되어 있는 적층구조물.The semiconductor nanowire is a laminated structure formed with a nanowire, characterized in that formed in accordance with the crystal direction of the lower electrode. 제19항에 있어서,The method of claim 19, 상기 반도체 나노선은 상기 하부전극 상에 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하고, 상기 나노템플레이트의 나노 기공 내부에 반도체 물질을 성장시켜 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The semiconductor nanowires are formed by forming a nano template in which a plurality of nano pores perpendicular to the substrate are formed on the lower electrode, and growing a semiconductor material inside the nano pores of the nano template, wherein the nano wires are stacked. structure. 제19항에 있어서,The method of claim 19, 상기 반도체 물질은 실리콘 또는 실리콘-저머늄인 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.And the semiconductor material is silicon or silicon-germanium. 제19항에 있어서,The method of claim 19, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The metal structure is a laminated structure is formed nanowires, characterized in that any one of nickel, cobalt and titanium. 제19항에 있어서,The method of claim 19, 상기 상부 팁은 퍼셋(facet)이 발달한 형상이며, 상기 나노선의 직경보다 더 크게 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The upper tip has a shape in which a facet is developed and is formed larger than the diameter of the nanowires. 기판;Board; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 및A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; And 상기 하부전극 상에 상기 기판과 수직하게 상기 하부전극과 일체로 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선;을 포함하는 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.And a nanowire formed integrally with the lower electrode on the lower electrode and perpendicular to the substrate, the nanowire formed of a metal silicide or a metal low amino silicide. 제26항에 있어서,The method of claim 26, 상기 하부전극과 상기 나노선은 상기 기판의 결정방향에 따라 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The lower electrode and the nanowires are stacked structure formed nanowires, characterized in that formed in accordance with the crystal direction of the substrate. 제26항에 있어서,The method of claim 26, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The metal structure is a laminated structure is formed nanowires, characterized in that any one of nickel, cobalt and titanium. 제26항에 있어서,The method of claim 26, 상기 나노선의 상단부는 퍼셋이 발달한 형상이며, 상기 나노선의 중앙부의 직경보다 더 크게 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물.The upper end portion of the nanowire is a shape of the development of the development, the laminated structure is formed nanowire, characterized in that formed larger than the diameter of the center portion of the nanowire. 기판 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전 극을 형성하는 단계;Forming a lower electrode made of metal silicide or metal low anosilicide on the substrate; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 하부전극 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성하는 단계;Supplying a source gas onto the lower electrode at a first temperature within a predetermined range of a melting point of the lower electrode to form a nanopoint made of metal silicide or metal low anosilicide on the lower electrode; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 상기 하부전극 상에 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판에 수직한 반도체 나노선을 성장시키는 단계;Supplying the source gas onto the lower electrode at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a semiconductor nanowire perpendicular to the substrate between the nanopoint and the lower electrode; 상기 반도체 나노선의 표면을 감싸도록 게이트 절연막을 형성하는 단계; 및Forming a gate insulating film to surround a surface of the semiconductor nanowire; And 상기 하부전극 상의 상기 반도체 나노선 사이의 영역에 제1층간 절연막, 도전성 박막 및 제2층간 절연막을 순차적으로 형성하여, 게이트 전극, 소스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법.And sequentially forming a first interlayer insulating film, a conductive thin film, and a second interlayer insulating film in a region between the semiconductor nanowires on the lower electrode to form a gate electrode, a source, and a drain. Method for manufacturing a vertical semiconductor device using. 제30항에 있어서,31. The method of claim 30, 상기 하부전극을 형성하는 단계와 상기 나노점을 형성하는 단계 사이에,Between forming the lower electrode and the step of forming the nano-dots, 상기 하부전극 상에 상기 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하는 단계;를 더 포함하고,Forming a nano-template on which the plurality of nanopores perpendicular to the substrate are formed on the lower electrode; 상기 반도체 나노선을 성장시키는 단계와 상기 게이트 절연막을 형성하는 단계 사이에,Between growing the semiconductor nanowires and forming the gate insulating film, 상기 나노템플레이트를 제거하는 단계;를 더 포함하며,Removing the nanotemplate; 상기 나노점은 상기 하부전극 상의 상기 나노 기공 내부에 형성되는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법.The nano dot is a manufacturing method of a vertical semiconductor device using a nanowire, characterized in that formed in the nano-pores on the lower electrode. 제30항에 있어서,31. The method of claim 30, 상기 반도체 나노선을 성장시키는 단계 이후에,After growing the semiconductor nanowires, 상기 반도체 나노선이 형성된 기판을 열처리하여 상기 하부전극과 상기 나노점에 존재하는 금속의 확산을 통해 상기 반도체 나노선과 상기 하부전극 사이의 계면과 상기 반도체 나노선과 상기 나노점 사이의 계면을 상기 반도체 나노선 방향으로 각각 이동시키는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법.Heat-treating the substrate on which the semiconductor nanowires are formed to form an interface between the semiconductor nanowire and the lower electrode and an interface between the semiconductor nanowire and the nanopoint through diffusion of a metal present in the lower electrode and the nanopoint; The method of manufacturing a vertical semiconductor device using a nanowire further comprises; 제30항에 있어서,31. The method of claim 30, 상기 게이트 전극, 소스 및 드레인을 형성하는 단계는,Forming the gate electrode, the source and the drain, 상기 하부전극 상에 상기 게이트 절연막이 형성된 반도체 나노선의 하단부를 감싸도록 불순물로 도핑된 제1층간 절연막을 형성하는 단계;Forming a first interlayer insulating layer doped with an impurity so as to surround a lower end portion of the semiconductor nanowire on which the gate insulating layer is formed; 상기 제1층간 절연막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 중앙부분을 감싸도록 도전성 박막을 형성하는 단계;Forming a conductive thin film on the first interlayer insulating film to surround a central portion of the semiconductor nanowire having the gate insulating film formed thereon; 상기 도전성 박막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 상단부를 감싸도록 불순물로 도핑된 제2층간 절연막을 형성하는 단계; 및Forming a second interlayer insulating layer doped with an impurity so as to surround an upper end portion of the semiconductor nanowire on which the gate insulating layer is formed; And 상기 제1층간 절연막 및 상기 제2층간 절연막에 도핑된 불순물이 상기 반도 체 나노선으로 확산되도록 열처리하는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법.And heat-treating the impurities doped in the first interlayer insulating film and the second interlayer insulating film to diffuse into the semiconductor nanowires. 제33항에 있어서,34. The method of claim 33, 상기 제1층간 절연막을 형성하는 단계와 상기 도전성 박막을 형성하는 단계의 사이에, 제1절연막 스페이스를 형성하는 단계;를 더 포함하고,And forming a first insulating film space between the step of forming the first interlayer insulating film and the step of forming the conductive thin film. 상기 도전성 박막을 형성하는 단계와 상기 제2층간 절연막을 형성하는 단계의 사이에, 제2절연막 스페이스를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법.Forming a second insulating film space between the step of forming the conductive thin film and the step of forming the second interlayer insulating film; and manufacturing a vertical semiconductor device using nanowires. 제33항에 있어서,34. The method of claim 33, 상기 제2층간 절연막은 상기 반도체 나노선의 상단부 및 상기 나노점을 함께 덮도록 형성하며,The second interlayer insulating film is formed to cover the upper end of the semiconductor nanowire and the nano dot together, 상기 열처리하는 단계 이후에,After the heat treatment step, 화학적 기계적 연마(chemical mechanical polishing)를 통해 상기 나노점이 표면에 노출되도록 평탄화하는 단계; 및Planarizing the nanopoints to expose the surface via chemical mechanical polishing; And 상기 나노점과 상기 제2층간 절연막을 함께 덮도록 상기 나노점과 상기 제2층간 절연막 상에 금속 배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법.Forming a metal wiring on the nano-dot and the second interlayer insulating film to cover the nano-dot and the second interlayer insulating film together; manufacturing method of a vertical semiconductor device using a nanowire further comprises . 기판;Board; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극;A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; 상기 하부전극 상에 상기 기판과 수직하게 형성된 반도체 나노선;A semiconductor nanowire formed on the lower electrode and perpendicular to the substrate; 상기 반도체 나노선의 상단부에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁;An upper tip formed at an upper end of the semiconductor nanowire and made of metal silicide or metal low anosilicide; 상기 반도체 나노선의 표면을 감싸도록 형성된 게이트 절연막;A gate insulating film formed to surround a surface of the semiconductor nanowire; 상기 하부전극 상에 상기 게이트 절연막이 형성된 반도체 나노선의 하단부를 감싸도록 형성된 제1층간 절연막;A first interlayer insulating layer formed to surround a lower end of the semiconductor nanowire on which the gate insulating layer is formed; 상기 제1층간 절연막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 중앙부를 감싸도록 형성된 도전성 박막; 및A conductive thin film formed on the first interlayer insulating film to surround a central portion of the semiconductor nanowire having the gate insulating film formed thereon; And 상기 도전성 박막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 상단부를 감싸도록 형성된 제2층간 절연막;을 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자.And a second interlayer insulating film formed to surround an upper end portion of the semiconductor nanowire having the gate insulating film formed on the conductive thin film. 제36항에 있어서,The method of claim 36, 상기 반도체 나노선은 상기 하부전극 상에 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하고, 상기 나노템플레이트의 나노 기공 내부에 반도체 물질을 성장시켜 형성된 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자.The semiconductor nanowires are formed by forming a nano template in which a plurality of nano pores perpendicular to the substrate are formed on the lower electrode, and growing a semiconductor material inside the nano pores of the nano template. device. 제36항에 있어서,The method of claim 36, 상기 하부전극과 상기 반도체 나노선은 상기 기판의 결정방향을 따라 형성된 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자.The lower electrode and the semiconductor nanowire is a vertical semiconductor device using a nanowire, characterized in that formed along the crystal direction of the substrate. 제36항에 있어서,The method of claim 36, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자.The metal is a vertical semiconductor device using a nanowire, characterized in that any one of nickel, cobalt and titanium. 제36항에 있어서,The method of claim 36, 상기 제2층간 절연막은 상기 게이트 절연막이 형성된 반도체 나노선의 상단부 둘레와 상기 상부 팁의 둘레를 함께 감싸도록 형성되며,The second interlayer insulating layer is formed to surround the upper end of the semiconductor nanowire on which the gate insulating film is formed and the circumference of the upper tip. 상기 제2층간 절연막과 상기 상부 팁 상에 상기 제2층간 절연막과 상기 상부 팁을 함께 덮도록 형성된 금속 배선;을 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자.And a metal wire formed on the second interlayer insulating film and the upper tip to cover the second interlayer insulating film and the upper tip together. 2. 제36항에 있어서,The method of claim 36, 상기 제1층간 절연막과 상기 도전성 박막 사이에 형성된 제1절연막 스페이스; 및 A first insulating film space formed between the first interlayer insulating film and the conductive thin film; And 상기 도전성 박막과 상기 제2층간 절연막 사이에 형성된 제2절연막 스페이 스;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자.And a second insulating film space formed between the conductive thin film and the second interlayer insulating film. 기판 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계;Forming a lower electrode made of metal silicide or metal low anosilicide on the substrate; 상기 하부전극 상에 절연막을 형성하고 패터닝하여 비아(via) 콘택홀(contact hole)을 형성하는 단계;Forming and patterning an insulating layer on the lower electrode to form a via contact hole; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 하부전극 상에 공급하여 상기 비아 콘택홀 내부의 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성하는 단계; Supplying a source gas to the lower electrode at a first temperature within a predetermined range of the melting point of the lower electrode to form a nano dot made of metal silicide or metal low anosilicide on the lower electrode in the via contact hole; ; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 상기 하부전극 상에 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선을 성장시키는 단계;Supplying the source gas onto the lower electrode at a melting point of the lower electrode and a second temperature lower than the first temperature to grow a nanowire perpendicular to the substrate between the nano dot and the lower electrode; 상기 나노선이 형성된 기판을 열처리하여 상기 비아 콘택홀 내부에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 형성하는 단계; 및Heat-treating the substrate on which the nanowires are formed to form nanowires made of metal silicide or metal low anosilicide in the via contact hole; And 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선과 상기 패터닝된 절연막 상에 금속 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물 제조방법.Forming a metal wire on the nanowire and the patterned insulating layer formed of the metal silicide or the metal low anosilicide; and a method for manufacturing interconnect laminate structure using the nanowire. 기판;Board; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극;A lower electrode formed on the substrate and formed of metal silicide or metal low anosilicide; 상기 기판 상에 형성되고, 비아 콘택홀이 패터닝 되어 있는 절연막;An insulating layer formed on the substrate and having a via contact hole patterned thereon; 상기 비아 콘택홀 내부의 상기 하부전극 상에 상기 기판과 수직하게 상기 하부전극과 일체로 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선; 및A nanowire formed integrally with the lower electrode on the lower electrode in the via contact hole and perpendicular to the substrate, and formed of metal silicide or metal low anosilicide; And 상기 절연막과 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선 상에 상기 절연막과 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 함께 덮도록 형성된 금속 배선;을 포함하는 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물.And a metal wire formed on the insulating film and the nanowire made of the metal silicide or the metal low anosilicide to cover the nanowire made of the insulating film and the metal silicide or the metal low anosilicide together. Interconnect laminate structure. 제43항에 있어서,The method of claim 43, 상기 하부전극 및 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선은 상기 기판의 결정방향을 따라 형성된 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물.And the nanowires formed of the lower electrode and the metal silicide or metal low anosilicide are formed along a crystal direction of the substrate. 제43항에 있어서,The method of claim 43, 상기 하부전극 및 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선에 함유된 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물.The interconnect layered structure using the nanowires, wherein the metal contained in the nanowires formed of the lower electrode and the metal silicide or the metal low anosilicide is any one of nickel, cobalt, and titanium.
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