KR100960923B1 - Method for forming dual poly gate of semiconductor device - Google Patents
Method for forming dual poly gate of semiconductor device Download PDFInfo
- Publication number
- KR100960923B1 KR100960923B1 KR1020060137263A KR20060137263A KR100960923B1 KR 100960923 B1 KR100960923 B1 KR 100960923B1 KR 1020060137263 A KR1020060137263 A KR 1020060137263A KR 20060137263 A KR20060137263 A KR 20060137263A KR 100960923 B1 KR100960923 B1 KR 100960923B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- polysilicon
- sog
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000009977 dual effect Effects 0.000 title claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 97
- 229920005591 polysilicon Polymers 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000011521 glass Substances 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000004380 ashing Methods 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- -1 TaSi 2 Inorganic materials 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910019001 CoSi Inorganic materials 0.000 claims description 5
- 229910004140 HfO Inorganic materials 0.000 claims description 5
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 5
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 5
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- 229910008484 TiSi Inorganic materials 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 110
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910014311 BxHy Inorganic materials 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 229910008764 WNx Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000013557 residual solvent Substances 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 소자의 듀얼 폴리 게이트 형성방법은, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 N+ 폴리실리콘막을 형성하는 단계; 상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계; 상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계; 상기 SOG막을 제거하는 단계; 상기 N+ 폴리실리콘막과 P+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, N+ 폴리실리콘막과 P+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.A method for forming a dual poly gate of a semiconductor device includes forming a gate insulating film on a semiconductor substrate having a PMOS and an NMOS forming region; Forming an N + polysilicon film on the gate insulating film; Forming a spin-on glass (SOG) film exposing the PMOS formation region on the N + polysilicon film; Selectively converting an N + polysilicon film portion exposed by the SOG film into a P + polysilicon film; Removing the SOG film; Sequentially forming a metal-based film and a hard mask film on the N + polysilicon film and the P + polysilicon film; And etching the hard mask layer, the metal layer, the N + polysilicon layer, the P + polysilicon layer, and the gate insulating layer.
Description
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1G are cross-sectional views illustrating processes for forming a dual poly gate in a semiconductor device according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 반도체 기판 110 : 소자분리막100
112 : 게이트절연막 114 : N+ 폴리실리콘막112: gate insulating film 114: N + polysilicon film
116 : SOG막 118 : P+ 폴리실리콘막116: SOG film 118: P + polysilicon film
120 : 금속계막 122 : 하드마스크막120: metal film 122: hard mask film
130 : P+ 폴리 게이트 140 : N+ 폴리 게이트130: P + polygate 140: N + polygate
본 발명은 반도체 소자의 듀얼 폴리 게이트(Dual Poly Gate) 형성방법에 관한 것으로, 보다 상세하게는, 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법에 관한 것이다.The present invention relates to a method of forming a dual poly gate of a semiconductor device, and more particularly, to a method of forming a dual poly gate of a semiconductor device capable of improving device characteristics and reliability and improving manufacturing yield. .
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다. As is well known, a gate of a MOSFET device has usually used a polysilicon film as the conductive film. This is because the polysilicon film satisfies physical properties required as a gate such as high melting point, ease of thin film formation, ease of line pattern, stability to an oxidizing atmosphere, and flat surface formation. In addition, in the MOSFET, the polysilicon gate contains a dopant such as phosphorus (P), arsenic (As), and boron (B), thereby realizing a low resistance value.
그리고, 씨모스(CMOS) 소자는 셀 영역 및 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 N+ 폴리실리콘 게이트를 형성하여 왔는데, 이 경우, 엔모스 소자는 표면 채널(Surface Channel) 특성을 갖는 반면, 피모스 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel) 특성을 갖는다.In addition, CMOS devices have formed N + polysilicon gates in both the cell region and the NMOS and PMOS regions. In this case, the NMOS device has a surface channel characteristic. On the other hand, the PMOS device has a buried channel characteristic by count doping.
한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭, 예컨대, 게이트의 반-피치(Half-Pitch)가 100nm 이하로 좁아지게 되면, 표면 채널 특성을 갖는 엔모스 소자와 달리 피모스 소자는 매몰 채널 특성에 의해 단채널효과(Short Channel Effect)가 심화된다는 단점이 있다.Meanwhile, when the width of the gate electrode, for example, the half-pitch of the gate is narrowed to 100 nm or less according to the trend of higher integration of semiconductor devices, unlike the NMOS device having the surface channel characteristic, the PMOS device is a buried channel. There is a disadvantage in that the short channel effect is intensified by the characteristics.
이에 따라, 근래에는 엔모스 영역에는 인(P)이 도핑된 N+ 폴리 게이트를, 그리고, 피모스 영역에는 보론(B)이 도핑된 P+ 폴리 게이트를 형성하는 듀얼 폴리 게이트 형성방법이 이용되고 있으며, 이러한 듀얼 폴리 게이트 형성방법의 경우, 엔모스 및 피모스 소자 모두 표면 채널 특성을 가지므로 상기 매몰 채널로 인한 단점이 해결된다. Accordingly, in recent years, a dual poly gate forming method of forming an N + poly gate doped with phosphorus (P) in the NMOS region and a P + poly gate doped with boron (B) in the PMOS region has been used. In the dual poly gate forming method, since the NMOS and PMOS devices have surface channel characteristics, the shortcomings due to the buried channel are solved.
이하에서는, 종래 기술에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 간략하게 설명하도록 한다.Hereinafter, the dual poly gate forming method of the semiconductor device according to the prior art will be briefly described.
먼저, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 내에 셀 영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막을 포함한 기판 전면 상에 게이트절연막을 증착한다. First, a device isolation film defining a cell region is formed in a semiconductor substrate having PMOS and NMOS formation regions, and then a gate insulating film is deposited on the entire surface of the substrate including the device isolation film.
이어서, 상기 게이트절연막 상에 N+ 폴리실리콘막을 증착한 다음, 상기 N+ 폴리실리콘막 상에 피모스 형성 영역을 선택적으로 노출시키는 마스크패턴을 형성한다. 그리고 나서, 상기 마스크패턴에 의해 노출된 N+ 폴리실리콘막에 대해 선택적으로 P형 이온주입을 수행하여 피모스 형성 영역에 형성된 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시킨다. Subsequently, an N + polysilicon film is deposited on the gate insulating film, and then a mask pattern for selectively exposing a PMOS formation region is formed on the N + polysilicon film. Thereafter, P type ion implantation is selectively performed on the N + polysilicon film exposed by the mask pattern to convert the N + polysilicon film formed in the PMOS formation region into a P + polysilicon film.
이때, 상기 피모스 형성 영역의 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시키기 위해 이온주입 대신 플라즈마 도핑법을 사용해도 무방하다.In this case, a plasma doping method may be used instead of ion implantation to convert the N + polysilicon film in the PMOS formation region into a P + polysilicon film.
다음으로, 산소 플라즈마 애슁(Ashing) 공정을 통해 상기 마스크패턴을 제거하고 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크를 형성한 후, 상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트절연막을 패터닝하여 상기 피모스 형성 영역에 P+ 폴리 게이트를 형성함과 아울러 엔모스 영역에 N+ 폴리 게이트를 형성한다.Next, the mask pattern is removed through an oxygen plasma ashing process to form a metal layer and a hard mask on the P + polysilicon layer and the N + polysilicon layer, and then the hard mask layer, the metal layer, and P + poly to form a silicone film and the N + polysilicon layer and the N + poly gate and also to pattern the gate insulating film to form a P + poly gate on the PMOS forming region as well as the yen MOS region.
그러나, 전술한 종래 기술의 경우에는, 상기 피모스 형성 영역의 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시키기 위한 이온주입시 1×1020이온/cm2 이상의 높은 도우즈로 수행하게 되는데, 이렇게 높은 도우즈로 이온주입을 수행하면 마스크패턴이 급격하게 경화되기 때문에, 후속 산소 플라즈마 애슁 공정시 상기 마스크패턴이 완전히 제거되지 않는다.However, in the above-described prior art, the ion implantation for converting the N + polysilicon film in the PMOS formation region into a P + polysilicon film is performed with a high dose of 1 × 10 20 ions / cm 2 or more. When ion implantation is performed at such a high dose, the mask pattern is rapidly cured, and thus, the mask pattern is not completely removed in a subsequent oxygen plasma ashing process.
상기 마스크패턴이 완전히 제거되지 않아 폴리실리콘막 상에 마스크패턴이 잔류되면, 후속 열공정시 잔류된 마스크패턴이 연소되는 현상이 발생하여 기판이 오염되고, 이러한 현상이 심화되면 후속 공정 진행 자체가 어렵게 된다. 또한, 상기 기판의 오염은 반도체 소자 제조 수율을 저하시킨다.If the mask pattern is not completely removed and the mask pattern remains on the polysilicon film, the remaining mask pattern may be burned during the subsequent thermal process, resulting in contamination of the substrate, and when such a phenomenon is intensified, it is difficult to proceed with the subsequent process itself. . In addition, contamination of the substrate lowers the yield of semiconductor device manufacturing.
한편, 상기 마스크패턴을 잔류시키지 않고 완전히 제거하기 위해, 산소 플라즈마 애슁 공정과 습식 식각 공정을 수회 반복 수행하는 방법에 제안된 바 있다. 하지만, 이 경우에는, 폴리실리콘막 내에 주입된 불순물들이 다시 배출되는 현상이 유발되어 상기 폴리실리콘막 내의 불순물 농도가 감소하게 되며, 이 때문에, 트랜지스터의 문턱 전압 감소, 구동 전류 감소, 게이트의 저항 증가 등이 야기되어 소자 특성 및 신뢰성이 열화된다.On the other hand, in order to completely remove the mask pattern without remaining, it has been proposed in a method of repeatedly performing the oxygen plasma ashing process and the wet etching process several times. However, in this case, the impurities injected into the polysilicon film are discharged again, thereby reducing the impurity concentration in the polysilicon film. Thus, the threshold voltage of the transistor, the driving current, and the resistance of the gate are increased. And the like deteriorate device characteristics and reliability.
따라서, 본 발명은 듀얼 폴리 게이트(Dual Poly Gate)의 형성시 이온주입 마스크패턴의 잔류를 방지하여 소자 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공한다.Accordingly, the present invention provides a method for forming a dual poly gate of a semiconductor device capable of improving device characteristics and reliability by preventing the remaining of the ion implantation mask pattern when forming the dual poly gate.
또한, 본 발명은 듀얼 폴리 게이트의 형성시 이온주입 마스크패턴의 잔류를 방지하여 제조 수율을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공한다.In addition, the present invention provides a method for forming a dual poly gate of a semiconductor device capable of improving the manufacturing yield by preventing the remaining of the ion implantation mask pattern when forming the dual poly gate.
일 실시예에 있어서, 반도체 소자의 듀얼 폴리 게이트 형성방법은, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 N+ 폴리실리콘막을 형성하는 단계; 상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계; 상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계; 상기 SOG막을 제거하는 단계; 상기 N+ 폴리실리콘막과 P+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, N+ 폴리실리콘막과 P+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.In an embodiment, a method of forming a dual poly gate of a semiconductor device may include forming a gate insulating film on a semiconductor substrate having a PMOS and an NMOS forming region; Forming an N + polysilicon film on the gate insulating film; Forming a spin-on glass (SOG) film exposing the PMOS formation region on the N + polysilicon film; Selectively converting an N + polysilicon film portion exposed by the SOG film into a P + polysilicon film; Removing the SOG film; Sequentially forming a metal-based film and a hard mask film on the N + polysilicon film and the P + polysilicon film; And etching the hard mask layer, the metal layer, the N + polysilicon layer, the P + polysilicon layer, and the gate insulating layer.
여기서, 상기 게이트절연막은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 어느 하나 이상의 막으로 형성한다.The gate insulating layer may be formed of at least one of SiO 2 , SiON, Al 2 O 3 , HfO 2 , ZrO 2 , TiO 2, and Ta 2 O 5 .
상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG막을 형성하는 단계는, 상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 가리는 마스크 패턴을 형성하는 단계; 상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계; 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.Forming SOG films to expose the N + polysilicon film on the PMOS forming region, forming a mask pattern that covers the PMOS forming region on the N + polysilicon layer; Depositing an SOG film on a substrate resultant including the mask pattern; Etching the entire SOG layer to expose the mask pattern; And removing the mask pattern.
상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계 후, 그리고, 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계 전, 상기 SOG막을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃의 온도로 베이킹하는 단계;를 더 포함한다.After depositing the SOG film on the substrate resultant including the mask pattern, and before the entire etching of the SOG film to expose the mask pattern, the SOG film in a hot plate or oven. Baking at a temperature of 50 ~ 150 ℃; further includes.
상기 마스크패턴을 제거하는 단계는, 산소 플라즈마 애슁(Ashing) 방식으로 수행한다.Removing the mask pattern is performed by an oxygen plasma ashing method.
상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계는, 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식으로 수행한다.The step of selectively converting the N + polysilicon film portion exposed by the SOG film to the P + polysilicon film is performed by a counter doping or plasma doping method.
상기 카운터 도핑 방식은, B, BF2 및 BxHy 이온 중 적어도 어느 하나 이상의 불순물을 사용하여 3×1015∼3×1016이온/cm2의 도우즈로 수행한다.The counter doping method is performed with a dose of 3 × 10 15 to 3 × 10 16 ions / cm 2 using at least one impurity of B, BF 2 and BxHy ions.
상기 플라즈마 도핑 방식은, BxHy, 또는, BF3 가스 중 적어도 어느 하나 이상의 불순물을 사용하여 5×1015∼2×1017이온/cm2의 도우즈로 수행한다.The plasma doping method is carried out with a dose of 5 × 10 15 to 2 × 10 17 ions / cm 2 using at least one impurity of BxHy or BF3 gas.
상기 SOG막을 제거하는 단계는, 희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식으로 수행한다.Removing the SOG film is performed by a wet etching method using diluted HF solution or diluted NH 4 F + HF solution.
상기 금속계막은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성한다.The metal based film is formed of at least one of WSi 2 , W, WNx, amorphous-Si, CoSi 2 , NiSi 2 , TaSi 2 , TiSi 2 , Ti, TaN, and TiN.
상기 하드마스크막은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성한다.The hard mask film is formed of at least one of SiO 2 , Si 3 N 4, and SiON.
다른 실시예에 있어서, 반도체 소자의 듀얼 폴리 게이트 형성방법은, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 P+ 폴리실리콘막을 형성하는 단계; 상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계; 상기 SOG막에 의해 노출된 P+ 폴리실리콘막 부분을 선택적으로 N+ 폴리실리콘막으로 변환하는 단계; 상기 SOG막을 제거하는 단계; 상기 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.In another embodiment, a method of forming a dual poly gate of a semiconductor device may include forming a gate insulating film on a semiconductor substrate having a PMOS and an NMOS forming region; Forming a P + polysilicon film on the gate insulating film; Forming a spin-on glass (SOG) film exposing the NMOS forming region on the P + polysilicon film; Selectively converting the P + polysilicon film portion exposed by the SOG film into an N + polysilicon film; Removing the SOG film; Sequentially forming a metal-based film and a hard mask film on the P + polysilicon film and the N + polysilicon film; And etching the hard mask layer, the metal layer, the P + polysilicon layer, the N + polysilicon layer, and the gate insulating layer.
여기서, 상기 게이트절연막은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 어느 하나 이상의 막으로 형성한다.The gate insulating layer may be formed of at least one of SiO 2 , SiON, Al 2 O 3 , HfO 2 , ZrO 2 , TiO 2, and Ta 2 O 5 .
상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 노출시키는 SOG막을 형성하는 단계는, 상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 가리는 마스크 패턴을 형성하는 단계; 상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계; 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.Forming on said P + polysilicon film of the SOG film exposure yen the MOS forming region, forming a mask pattern on the P + polysilicon film covering the MOS region to form the ene; Depositing an SOG film on a substrate resultant including the mask pattern; Etching the entire SOG layer to expose the mask pattern; And removing the mask pattern.
상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계 후, 그리고, 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계 전, 상기 SOG막을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃의 온도로 베이킹하는 단계;를 더 포함한다.After depositing the SOG film on the substrate resultant including the mask pattern, and before the entire etching of the SOG film to expose the mask pattern, the SOG film in a hot plate or oven. Baking at a temperature of 50 ~ 150 ℃; further includes.
상기 마스크패턴을 제거하는 단계는, 산소 플라즈마 애슁(Ashing) 방식으로 수행한다.Removing the mask pattern is performed by an oxygen plasma ashing method.
상기 SOG막에 의해 노출된 P+ 폴리실리콘막 부분을 선택적으로 N+ 폴리실리콘막으로 변환하는 단계는, 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식으로 수행한다.The step of selectively converting the P + polysilicon film portion exposed by the SOG film to the N + polysilicon film is performed by counter doping or plasma doping.
상기 카운터 도핑 방식은, P 이온 사용하여 3×1015∼3×1016이온/cm2의 도우즈로 수행한다.The counter doping method is carried out with a dose of 3 × 10 15 to 3 × 10 16 ions / cm 2 using P ions.
상기 플라즈마 도핑 방식은, PH3를 사용하여 5×1015∼2×1017이온/cm2의 도우즈로 수행한다.The plasma doping method is performed using a dose of 5 × 10 15 to 2 × 10 17 ions / cm 2 using PH 3 .
상기 SOG막을 제거하는 단계는, 희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식으로 수행한다.Removing the SOG film is performed by a wet etching method using diluted HF solution or diluted NH 4 F + HF solution.
상기 금속계막은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성한다.The metal based film is formed of at least one of WSi 2 , W, WNx, amorphous-Si, CoSi 2 , NiSi 2 , TaSi 2 , TiSi 2 , Ti, TaN, and TiN.
상기 하드마스크막은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성한다.The hard mask film is formed of at least one of SiO 2 , Si 3 N 4, and SiON.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은, 듀얼 폴리 게이트의 형성방법에 있어서, 피모스 형성 영역에 형성된 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시키기 위한 고농도 이온주입시 종래의 마스크패턴 대신 SOG(Spin-On Glass)막을 이온주입 마스크로서 사용한다.According to the present invention, in the method of forming a dual poly gate, an SOG (Spin-On Glass) film is used instead of a conventional mask pattern when a high concentration of ions are implanted to convert an N + polysilicon film formed in a PMOS formation region into a P + polysilicon film. It is used as an ion implantation mask.
이렇게 하면, 상기 고농도 이온주입으로 인해 마스크패턴이 경화되어 이온주입 후에도 마스크패턴이 잔류되는 것을 억제할 수 있으므로, 상기 마스크패턴의 잔류됨으로써 유발되는 반도체 기판의 오염을 방지하여 제조 수율을 향상시킬 수 있다.In this case, since the mask pattern is cured due to the high concentration of ion implantation, and the mask pattern remains even after ion implantation, it is possible to prevent the contamination of the semiconductor substrate caused by the residue of the mask pattern, thereby improving the manufacturing yield. .
또한, 본 발명은 상기 이온주입 후에도 마스크패턴이 잔류되지 않기 때문에, 마스크패턴을 완전히 제거하기 위해 산소 플라즈마 애슁(Ashing) 및 습식 식각 공정을 반복 수행할 필요가 없으므로 소자 특성 및 신뢰성을 향상시킬 수 있다.In addition, since the mask pattern does not remain after the ion implantation, it is not necessary to repeat the oxygen plasma ashing and wet etching processes to completely remove the mask pattern, thereby improving device characteristics and reliability. .
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 설명하기 위한 공정별 단면도이다.1A through 1G are cross-sectional views illustrating processes of forming a dual poly gate of a semiconductor device according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판(100) 내에 셀 영역을 정의하는 소자분리막(110)을 형성한 다음, 상기 소자분리막(110)을 포함한 기판(100) 전면 상에 게이트절연막(112)을 형성한다. 상기 게이트절연막(112)은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 하나 이상의 막으로 형성한다.Referring to FIG. 1A, an
도 1b를 참조하면, 상기 피모스 및 엔모스 형성 영역에 형성된 게이트절연막(112) 상에 N+ 폴리실리콘막(114)을 형성한다.Referring to FIG. 1B, an N + polysilicon film 114 is formed on the
도 1c를 참조하면, 상기 N+ 폴리실리콘막(114) 상에 상기 피모스 형성 영역을 가리는 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴을 포함한 기판(100) 결과물 상에 상기 마스크패턴을 덮도록 SOG(Spin-On Glass)막(120)을 증착한다. 그리고 나서, 상기 SOG막(116)을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃ 정도의 온도로 베이킹하여 상기 SOG막(116) 내에 잔류 용매(Solvent)를 제거한다.Referring to FIG. 1C, after forming a mask pattern (not shown) covering the PMOS formation region on the N + polysilicon layer 114, the mask pattern is formed on a
그리고 나서, 상기 SOG막(116)을 상기 마스크패턴이 노출되도록 건식 방식으로 전면 식각(Blanket Etch)한 다음, 산소 플라즈마 애슁(Ashing) 방식을 통해 상기 마스크패턴을 제거하여 상기 피모스 형성 영역을 노출시킨다.The
도 1d를 참조하면, 상기 SOG막(116)에 의해 노출된 N+ 폴리실리콘막(114) 부분에 대해 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping)을 수행하여 상기 노출된 N+ 폴리실리콘막(114) 부분을 선택적으로 P+ 폴리실리콘막(118)으로 변환한다.Referring to FIG. 1D, a portion of the N + polysilicon film 114 exposed by the
상기 P+ 폴리실리콘막(118)으로의 변환을 카운터 도핑 방식으로 수행하는 경우에는, B, BF2 및 BxHy 이온 중 적어도 어느 하나 이상의 불순물을 사용하여 3×1015∼3×1016이온/cm2 정도의 도우즈로 수행하며, 플라즈마 도핑 방식으로 수행하는 경우에는, BxHy, 또는, BF3 가스 중 적어도 하나 이상의 불순물을 사용하여 5×1015∼2×1017이온/cm2 정도의 도우즈로 수행한다.When the conversion to the P + polysilicon film 118 is performed in a counter-doped manner, at least one of at least one of B, BF 2 and BxHy ions may be used to provide 3 × 10 15 to 3 × 10 16 ions / cm. In the case of a plasma doping method, and when the plasma doping method, using a dopant of about 5 × 10 15 ~ 2 × 10 17 ions / cm 2 using at least one impurity of BxHy, or BF3 gas Perform.
도 1e를 참조하면, 희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식을 통해 상기 SOG막을 제거한다.Referring to FIG. 1E, the SOG film is removed by a wet etching method using diluted HF solution or diluted NH 4 F + HF solution.
도 1f를 참조하면, 상기 N+ 폴리실리콘막(114)과 P+ 폴리실리콘막(118) 상에 금속계막(120) 및 하드마스크막(122)을 차례로 증착한다. 상기 금속계막(120)은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성하며, 상기 하드마스크막(122)은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성한다.Referring to FIG. 1F, the
도 1g를 참조하면, 상기 하드마스크막(112), 금속계막(120), N+ 폴리실리콘막(114)과 P+ 폴리실리콘막(118) 및 게이트절연막(112)을 식각하여 상기 반도체 기 판(100)의 피모스 형성 영역에 P+ 폴리 게이트(130)를 형성함과 아울러 엔모스 영역에 N+ 폴리 게이트(140)를 형성한다.Referring to FIG. 1G, the
여기서, 본 발명은 듀얼 폴리 게이트를 형성하기 위한 고농도 이온주입시 종래의 마스크패턴 대신에 SOG막을 사용함으로써, 상기 마스크패턴이 경화되어 이온주입 후에도 상기 마스크패턴이 잔류되는 것을 방지할 수 있으며, 이를 통해, 상기 상기 잔류된 마스크패턴으로 인한 기판의 오염을 방지하여 반도체 소자 제조 수율을 향상시킬 수 있다.Here, the present invention by using a SOG film in place of the conventional mask pattern when implanting high concentration ions to form a dual poly gate, it is possible to prevent the mask pattern to remain even after the ion implantation, through this, By preventing contamination of the substrate due to the remaining mask pattern, the semiconductor device manufacturing yield may be improved.
또한, 본 발명은 상기 고농도 이온주입 후에도 마스크패턴이 잔류되지 않으므로 상기 마스크패턴을 제거하기 위한 산소 플라즈마 애슁(Ashing) 및 습식 식각 공정을 반복 수행할 필요가 없으며, 따라서, 반도체 소자 특성 및 신뢰성을 개선할 수 있다.In addition, since the mask pattern does not remain after the high concentration ion implantation, the present invention does not need to repeat the oxygen plasma ashing and wet etching processes to remove the mask pattern, thereby improving semiconductor device characteristics and reliability. can do.
한편, 전술한 본 발명의 일 실시예의 경우에는 게이트절연막 상에 N+ 폴리실리콘막을 증착하고 나서 SOG막에 의해 노출된 피모스 형성 영역에 형성된 N+ 폴리실리콘막 부분을 P+ 폴리실리콘막으로 변환시켜 듀얼 폴리 게이트를 형성하였지만, 본 발명의 다른 실시예로서 게이트절연막 상에 P+ 폴리실리콘막을 증착하고 나서 SOG막에 의해 노출된 엔모스 형성 영역에 형성된 P+ 폴리실리콘막 부분을 N+ 폴리실리콘막으로 변환시켜 듀얼 폴리 게이트를 형성하는 방법도 가능하다.Meanwhile, in the above-described embodiment of the present invention, the N + polysilicon film portion formed on the PMOS formation region exposed by the SOG film after the deposition of the N + polysilicon film on the gate insulating film is converted into the P + polysilicon film. To form a dual poly gate, but as another embodiment of the present invention, after depositing a P + polysilicon film on the gate insulating film, a portion of the P + polysilicon film formed in the NMOS formation region exposed by the SOG film is N + polysilicon. It is also possible to convert to a film to form a dual poly gate.
이때, 상기 엔모스 형성 영역에 형성된 P+ 폴리실리콘막 부분을 N+ 폴리실리콘막으로 변환시키기 위해 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식을 수행하는데, 상기 카운터 도핑 방식은, P 이온 사용하여 3×1015∼3×1016이온/cm2 정도의 도우즈로 수행하며, 상기 플라즈마 도핑 방식은, PH3를 사용하여 5×1015∼2×1017이온/cm2 정도의 도우즈로 수행한다.In this case, a counter doping or plasma doping method is performed to convert the P + polysilicon film portion formed in the NMOS forming region into an N + polysilicon film. , P ions using a 3 × 10 15 ~ 3 × 10 16 ions / cm 2 Dose, the plasma doping method, using a PH 3 5 × 10 15 ~ 2 × 10 17 ions / cm 2 Perform with a degree of dose.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 듀얼 폴리 게이트(Dual Poly Gate)의 형성방법에 있어서 고농도 이온주입시 마스크패턴 대신 SOG(Spin-On Glass)막을 사용함으로써, 반도체 소자 특성 및 신뢰성을 개선할 수 있다.As described above, the present invention can improve the characteristics and reliability of semiconductor devices by using a spin-on glass (SOG) film instead of a mask pattern when implanting high concentrations in a method of forming a dual poly gate.
또한, 본 발명은 듀얼 폴리 게이트의 형성방법에 있어서 고농도 이온주입시 이온주입 마스크패턴 대신 SOG막을 사용함으로써, 반도체 소자의 제조 수율을 향상시킬 수 있다.In addition, the present invention can improve the manufacturing yield of the semiconductor device by using the SOG film instead of the ion implantation mask pattern during the implantation of high concentration ion in the method of forming a dual poly gate.
Claims (22)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137263A KR100960923B1 (en) | 2006-12-28 | 2006-12-28 | Method for forming dual poly gate of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137263A KR100960923B1 (en) | 2006-12-28 | 2006-12-28 | Method for forming dual poly gate of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080062016A KR20080062016A (en) | 2008-07-03 |
| KR100960923B1 true KR100960923B1 (en) | 2010-06-04 |
Family
ID=39814202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137263A KR100960923B1 (en) | 2006-12-28 | 2006-12-28 | Method for forming dual poly gate of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100960923B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024255B1 (en) * | 2008-09-24 | 2011-03-29 | 주식회사 하이닉스반도체 | Method for fabricating dual polysilicon gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427032B1 (en) | 1996-06-25 | 2004-07-30 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device using one time high concentration ion-implantation |
-
2006
- 2006-12-28 KR KR1020060137263A patent/KR100960923B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427032B1 (en) | 1996-06-25 | 2004-07-30 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device using one time high concentration ion-implantation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080062016A (en) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6136636A (en) | Method of manufacturing deep sub-micron CMOS transistors | |
| JP2007243003A (en) | Method of manufacturing semiconductor device | |
| US20100081246A1 (en) | Method of manufacturing a semiconductor | |
| US6972222B2 (en) | Temporary self-aligned stop layer is applied on silicon sidewall | |
| JP2000332237A (en) | Manufacture of semiconductor device | |
| US7098120B2 (en) | Method of manufacturing semiconductor devices | |
| WO2009026403A2 (en) | Semiconductor device formed with source/drain nitrogen implant | |
| TW574746B (en) | Method for manufacturing MOSFET with recessed channel | |
| JP4505349B2 (en) | Manufacturing method of semiconductor device | |
| KR100818433B1 (en) | Mos transistor with fully silicide gate structure and method for manufacturing thereof | |
| US7172936B2 (en) | Method to selectively strain NMOS devices using a cap poly layer | |
| KR100960923B1 (en) | Method for forming dual poly gate of semiconductor device | |
| US6720225B1 (en) | Reactive pre-clean using reducing gas during nickel silicide process | |
| TW201214575A (en) | Metal gate transistor and method for fabricating the same | |
| KR20060076447A (en) | Method for manufacturing of semiconductor device | |
| KR100685904B1 (en) | Method for fabricating fully silicided gate and semiconductor device having it | |
| KR20080020430A (en) | Method for fabricating semiconductor device | |
| KR101102775B1 (en) | Method for manufacturing semiconductor device | |
| KR100723001B1 (en) | Method for fabricating the same of semiconductor device with dual poly gate | |
| KR100753126B1 (en) | Method for manufacturing semiconductor device with dual poly gate | |
| KR100613279B1 (en) | MOS transistor and fabrication method thereof | |
| KR100744652B1 (en) | Method for manufacturing dual gate in semiconductor device | |
| JP2004207613A (en) | Semiconductor device and manufacturing method thereof | |
| KR100546059B1 (en) | Method for manufacturing semiconductor | |
| KR20090109303A (en) | Metal oxide semiconductor field effect transistor and method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |