KR100960012B1 - 온 다이 터미네이션 제어회로 및 제어방법 - Google Patents

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Abstract

본 발명은 온 다이 터미네이션 동작의 온/오프 타이밍을 개선한 온 다이 터미네이션 제어회로에 관한 것으로, 본 발명에 따른 온 다이 터미네이션 제어회로는, 논파워다운시에 온/오프 제어신호를 클럭에 동기해 지연시키고, 파워다운시에는 상기 온/오프 제어신호를 그대로 통과시키는 쉬프트 레지스터부; 파워다운시에 상기 온/오프 제어신호를 지연시키고, 논파워다운시에는 상기 온/오프 제어신호를 지연시키지 않는 파워다운 지연부; 및 상기 쉬프트 레지스터부와 상기 파워다운 지연부를 거친 상기 온/오프 제어신호가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라, 온 다이 터미네이션 동작의 온/오프를 제어하는 제어부를 포함한다.
온 다이 터미네이션, 임피던스 매칭, 메모리장치

Description

온 다이 터미네이션 제어회로 및 제어방법{Controlling Circuit and Method for On Die Termonation}
본 발명은 직접회로에 관한 것으로, 특히 반도체 장치내의 임피던스 제어를 위한 온 다이 터미네이션(ODT: On Die Termination) 동작의 온/오프 타이밍을 개선하여 오동작을 방지하기 위한 것이다.
CPU들, 메모리들, 및 게이트 어레이들 등과 같이 직접회로로 구현되는 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들, 서버들, 또는 워크스테이션들과 같은 다양한 전기적 제품(electrical products) 내로 합체되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)에서 전송되는 각종 신호들을 입력 패드들을 통해 수신하기 위한 수신회로와, 내부의 신호들을 출력 패드들을 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편 전기적 제품의 동작속도가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리 는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙폭이 줄어들수록 외부의 잡음에 의한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismstching 부정합)에 따른 신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스매칭은 외부 잡음이나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 외곡될 수 있다. 따라서 수신측의 반도체 장치가 상기 외곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스등의 문제들이 빈번히 야기될 수 있다.
따라서, 동작속도의 고속화가 요구되는 수신 측의 반도체 장치는 온-칩 터미네이션(on chip termination) 또는 온 다이 터미네이션이라 불리는 임피던스 매칭회로를 상기 직접회로의 칩 내의 패드 근방에 채용하게 된다.
도 1은 종래의 온 다이 터미네이션 회로 및 그 제어회로의 구성을 도시한 도면으로, 온 다이 터미네이션 회로 및 그 제어회로가 DDR2 반도체 메모리장치에 적용된 경우를 도시하였다.
종래의 온 다이 터미네이션 제어회로는, ODT버퍼부(110), 셋업/홀드 딜레이부(120), 쉬프트 레지스터부(130), 제어부(140)를 포함하여 구성되며, 이러한 구성으로 온 다이 터미네이션 회로(150)의 동작을 제어한다.
ODT버퍼부(110)는, 온 다이 터미네이션 동작의 인에이블/디스에이블을 결정하기 위해 외부 컨트롤러로부터 입력되는 신호인 온/오프 제어신호(ODT)를 버퍼링 한다.
셋업/홀드 딜레이부(120)는, ODT버퍼부(110)로부터 입력된 온/오프 제어신호(ODT)의 셋업/홀드 마진(setup/hold margin)을 확보하기 위해 미리 설정된 양의 지연을 추가하기 위한 딜레이부이다.
쉬프트 레지스터부(130)는, 셋업/홀드 딜레이부(120)로부터 출력되는 온/오프 제어신호(ODT_SH)를 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3, DLL의 출력클럭에 의해 생성되는 클럭들로 위상이 각각 다르다)에 동기해 지연시킨다. 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)은 논파워다운 모드 시에는 토글링하지만 파워다운 모드(powerdown mode)에서는 '하이'레벨로 고정되기 때문에 쉬프트 레지스터부(130)는 논파워다운 모드(non powerdown mode)시에만 온/오프 제어신호(ODT_SH)를 클럭에 동기해 지연시키게 된다.
쉬프트 레지스터부(130)에 입력되는 ODT0, ODT1, ODT2 신호는 EMRS(Enhanced Mode Register Set)에 의해 결정되는 세팅값을 나타내는 신호로, ODT0,1,2 중 어느 신호가 인에이블 되는 지에 따라 온 다이 터미네이션 회로(150)의 터미네이션 저항값이 결정되게 된다. 예를 들어, ODT0이 인에이블 되면 온 다이 터미네이션 회로(150)의 터미네이션 저항은 150Ω이 되고, ODT0과 ODT1이 인에이블 되면 온 다이 터미네이션 회로(150)의 터미네이션 저항은 75Ω. ODT0과 ODT1과 ODT2가 모두 인에이블 되면 터미네이션 저항은 50Ω이 된다. 쉬프트 레지스터부(130)는 온/오프 제어신호(ODT_SH)를 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)에 동기해 지연시키고 ODT0, ODT1, ODT2 신호 중 어느 신호가 인에이블 되었는지에 따라 ODTOUT0, ODTOUT1, ODTOUT2 신호를 출력한다. 즉, ODTOUT0, ODTOUT1, ODTOUT2 신호의 인에이블/디스에이블 타이밍은 자신이 지연시킨 온/오프 제어신호(ODT_SH)의 타이밍에 따라서 결정되며, ODTOUT0, ODTOUT1, ODTOUT2 중 어느 신호를 인에이블 시킬지는 입력되는 ODT0, ODT1, ODT2에 의해 결정된다.
제어부(140)는, 쉬프트 레지스터부(130)로부터 출력되는 신호를 디코딩하여 SW0_UP, SW1_UP, SW2_UP, SW0_DN, SW1_DN, SW2_DN 신호 중 전부 또는 일부의 신호를 인에이블 시켜 온 다이 터미네이션 회로(150) 내부의 저항들을 온/오프한다.
도면의 좌측의 회로(160)를 통해 입력되는 ODT0, ODT1, ODT2 신호는 신호들 중 어느 하나만 인에이블 되면 ODTENb 신호를 '로우'로 인에이블시켜, ODT버퍼부(110)와 쉬프트 레지스터부(130)의 동작을 인에이블 하게 된다.
도 1의 동작을 간단하게 정리하면, 외부의 콘트롤러로부터 입력되는 온/오프 제어신호(ODT)가 셋업/홀드 딜레이부(120), 쉬프트 레지스터부(130)를 거치면서 정해지는 지연값에 의해 온 다이 터미네이션 회로(150)의 온/오프 타이밍이 결정된다. 그리고 온 다이 터미네이션 회로(150)가 어떠한 저항값을 가질지는 EMRS 세팅값에 의해 인에이블 되는 ODT0, ODT1, ODT2 신호에 따라 결정된다. 이에 대한 더욱 자세한 동작은 타이밍도와 함께 후술하기로 한다.
도 2는 도 1의 온 다이 터미네이션 회로(150)의 상세 회로도이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 회로(150)는 입/출력노드(DQ)를 풀업 또는 풀다운으로 터미네이션하는 저항들(151~156)을 포함하여 구성되며, 각각의 저항들은 제어부의 출력신호(SW0_UP, SW1_UP, SW2_UP, SW0_DN, SW1_DN, SW2_DN)에 따라 온/오프된다.
예를 들어, 터미네이션 저항값이 150으로 설정되면 SW0_UP, SW0_DN 신호에 의해 저항 151, 152가 턴온되어 150의 값으로 입/출력노드(DQ)를 터미네이션 한다. 또한, 터미네이션 저항값이 75으로 설정되면 저항 151, 152, 153, 154가 턴온되어 75의 값으로 입/출력노드(DQ)를 터미네이션하고, 터미네이션 저항값이 50으로 설정되면 저항 151, 152, 153, 154, 155. 156이 모두 턴온되어 50의 값으로 입/출력노드(DQ)를 터미네이션한다.
도 3은 도 1의 쉬프트 레지스터부(130)의 상세 회로도이다.
도면에 도시된 바와 같이, 쉬프트 레지스터부는 내부클럭(CK0) 또는 클럭(RCLKDLL0, FCLKDLL1, RCLKDLL2, FCLKDLL3: DLL의 출력클럭인 FCLKDLL, RCLKDLL에 의해 생성되는 클럭임 서로 위상이 다름)에 의해 온/오프되는 패스게이트들(PG1, PG2, PG3, PG4, PG5)을 포함하여 구성된다.
먼저 논 파워다운 모드시(클럭 인에이블 신호(CKE)가 '하이'인 구간을 말한다.)의 동작을 보면, 도 1의 회로(160)에 입력되는 ODT0, ODT1, ODT2 중 하나 이상의 신호가 인에이블 되면 ODTENb 신호가 '로우'로 인에이블 되어, 초기값을 잡고 있던 쉬프트 레지스터부(130)는 온/오프 제어신호(ODT_SH)를 입력받을 준비를 하게 된다. 내부클럭(CK0)의 '하이' 구간에 온/오프 제어신호는 ND노드까지 입력되고, 그 이후로는 클럭(RCLKDLL0, FCLKDLL1, RCLKDLL2, FCLKDLL3)에 의해 쉬프트되고, 패스게이트(PG5)의 전단의 신호인 ODTOND 신호와 패스게이트 후단의 신호인 ODTOFFD 신호가 논리 조합되어 ODTS 신호를 인에이블 시킨다. 따라서 ODTS 신호는 쉬프트 레지스터(130)에 의해 쉬프트된 온/오프 제어신호(ODT_SH)가 된다.
그리고 ODTS 신호는 EMRS의 설정에 의해 인에이블 되는 신호인 ODT0, ODT1, ODT2와 논리 조합되어 ODTOUT0, ODTOUT1, ODTOUT2 신호를 인에이블 시키게 된다. 결국 ODTOUT0, ODTOUT1, ODTOUT2 신호는 쉬프트 레지스터부(130)에 의해 쉬프트된 온/오프 제어신호(ODT_SH)에 의한 온 다이 터미네이션 동작의 온/오프 타이밍에 대한 정보와 ODT0, ODT1, ODT2 신호에 의한 저항값 정보를 포함하는 신호가 된다.
파워다운 모드시(클럭 인에이블 신호(CKE)가 '로우'인 구간)에는 전류소모를 줄이기 위해 클럭(RCLKDLL0, FCLKDLL1, RCLKDLL2, FCLKDLL3)이 모두 '하이'레벨로 고정된다. 따라서 패스게이트들(PG2, PG3, PG4, PG5)은 모두 온 되어 온/오프 제어신호(ODT_SH)는 클럭(RCLKDLL0, FCLKDLL1, RCLKDLL2, FCLKDLL3)에 의해 쉬프트되지 못하고 쉬프트 레지스터부(130)를 그냥 통과하게 된다.
도 4는 종래의 온 다이 터미네이션 제어회로(도 1, 도 3)의 논파워다운 모드시 파워다운 모드시의 동작을 도시한 타이밍도이다.
먼저 클럭 인에이블 신호(CKE)가 '하이'레벨을 유지하는 논파워다운시의 동작을 살펴본다. 또한, 설명의 편의를 위해 ODT0,1,2 신호 중 ODT0 신호만 인에이블 된 경우, 즉 EMRS세팅에 의해 터미네이션 저항이 150Ω으로 설정된 경우에 대해 설명한다.
ODT0 신호가 인에이블 되면, 회로(160)에 의해 ODTENb 신호가 '로우'로 인에이블 된다. 따라서 ODT버퍼부(110)와 쉬프트 레지스터부(130)는 인에이블 된다. 외부의 콘트롤러(controller)로부터 온/오프 제어신호(ODT)가 입력되면, 이는 셋업/ 홀드 딜레이를 거친 온/오프 제어신호(ODT_SH)가 된다. 그리고, 온/오프 제어신호(ODT_SH)신호는 쉬프트 레지스터부에 입력되어 내부클럭(CK0)에 의해 온 되는 패스게이트(PG1)을 지나, NC, ND노드로 차례로 이동한다. 그리고 RCLKDLL0, FCLKDLL1, RCLKDLL2에 의해 NF, NH, NI 노드로 차례로 쉬프트된다. 그리고 FCLKDLL3에 의해 온/오프되는 패스게이트(PG5) 전후단의 ODTOND 신호와 ODTOFFD 신호는 각각의 딜레이를 거친 후 논리조합되어, 온/오프 제어신호(ODT_SH)가 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)에 의해 쉬프트된 신호인 ODTS 신호를 인에이블 시킨다.
그리고 ODTS 신호는 EMRS 설정에 의해 미리 인에이블 되어 있던 ODT0 신호와 논리조합되어 ODTOUT0 신호를 인에이블 시킨다. 결국 ODTOUT0 신호는 쉬프트 레지스터부(130)에 의해 쉬프트된 온/오프 제어신호(ODT_SH)가 가지는 온 다이 터미네이션 동작의 온/오프 제어신호에 의한 온 다이 터미네이션 동작의 온/오프 타이밍에 대한 정보와 ODT0, ODT1, ODT2 신호에 의한 저항값 정보를 포함하는 신호가 된다.
클럭 인에이블 신호(CKE)가 '로우'로 떨어지는 파워다운 모드에서는 전류소모를 줄이기 위해 RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3 클럭이 모두 '하이'레벨로 고정된다. 따라서 온/오프 제어신호(ODT_SH)는 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)에 동기되어 지연되지 못하고, 그냥 쉬프트 레지스터부(130)를 통과하게 된다. 따라서 ODTOUT0 신호도 충분한 지연값을 가지지 못하고 인에이블 되었다가 디스에이블 된다.
이와 같이, 파워다운 모드에서는 온/오프 제어신호가 클럭에 의해 지연되지 못하기 때문에, 논파워다운시보다 온 다이 터미네이션 동작의 온/오프 시점이 빨라지게 된다. 따라서 한 쪽 랭크(lank)(PC의 경우를 예를 들면 여러 메모리슬롯 중의 하나의 슬롯에 꼽힌 DRAM을 의미한다)의 메모리 동작 중에 다른 쪽 랭크에 파워다운 상태가 되어 있는 메모리의 온 다이 터미네이션 동작이 잘못 온/오프되어 페일(fail)을 유발하는 문제점을 발생시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 파워다운 모드시에 온 다이 터미네이션 동작의 온/오프 동작이 빨라져 페일이 일어나는 현상을 방지하고자 함에 그 목적이 있다.
본 발명에 따른 온 다이 터미네이션 제어회로는, 온 다이 터미네이션 동작의 온/오프 타이밍을 결정하기 위한 온/오프 제어신호를 파워다운시에 지연시키는 파워다운 지연부를 포함하는 것을 일 특징으로 한다.
상기 온/오프 제어신호는, 논파워다운시에는 쉬프트레지스터부에 의해 클럭에 동기되어 지연되지만, 파워다운시에는 클럭에 동기되어 지연되지 않기 때문에 온/오프 타이밍이 빨라지는 문제점이 있었는데, 이를 대신해 파워다운시에 온/오프 제어신호를 지연시키는 파워다운 지연부를 구비하여 온 다이 터미네이션 동작의 온/오프 타이밍에 문제가 없도록 한다.
본 발명에 따른 온 다이 터미네이션 제어회로는, 논파워다운시에 온/오프 제어신호를 클럭에 동기해 지연시키고, 파워다운시에는 온/오프 제어신호를 그대로 통과시키는 쉬프트 레지스터부; 파워다운시에 상기 온/오프 제어신호를 지연시키고, 논파워다운시에는 상기 온/오프 제어신호를 지연시키지 않는 파워다운 지연부; 및 상기 쉬프트 레지스터부와 상기 파워다운 지연부를 거친 상기 온/오프 제어신호 가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라, 온 다이 터미네이션 동작의 온/오프를 제어하는 제어부를 포함하는 것을 또 다른 특징으로 한다.
상기 온/오프 제어신호는, 외부의 컨트롤러로부터 생성되어 상기 쉬프트 레지스터부로 입력되는 신호를 의미한다.
본 발명에 따른 온 다이 터미네이션 제어방법은, 논파워다운 모드인지 파워다운 모드인지를 판단하여 논파워다운 모드이면, 온/오프 제어신호를 클럭에 동기해 지연시키는 단계; 논파워다운 모드인지 파워다운 모드인지를 판단하여 파워다운 모드이면, 상기 온/오프 제어신호를 지연시키는 단계; 상기 단계들을 거친 상기 온/오프 제어신호가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라 온 다이 터미네이션 동작의 온/오프를 제어하는 단계를 포함하는 것을 특징으로 한다.
즉, 논파워다운시의 동작은 종래의 기술과 동일한 방식으로 이루어지지만, 파워다운시에도 온/오프 제어신호를 따로 지연시키는 방법을 사용함으로써 종래기술의 문제점을 해결한다.
본 발명은, 파워다운시에 온/오프 제어신호를 지연시키는 파워다운 지연부를 구비한다. 따라서 파워다운시에 온/오프 제어신호가 클럭에 의해 지연되지 못하더라도, 추가로 지연을 더 확보하는 것이 가능하기 때문에 온 다이 터미네이션 동작의 온/오프 타이밍이 빨라짐으로써 방생하는 페일을 방지하는 것이 가능하다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 온 다이 터미네이션 제어회로의 핵심적 부분인 파워다운 지연부에 대한 이해를 돕기 위한 도면이다.
본 발명에 따른 온 다이 터미네이션 제어회로는, 온 다이 터미네이션 동작의 온/오프 타이밍을 결정하기 위한 온/오프 제어신호를 파워다운시에 지연시키는 파워다운 지연부(510)를 포함하는 것을 주요 특징으로 한다.
종래의 온 다이 터미네이션 제어회로는 논파워다운시에는 온/오프 제어신호가 쉬프트 레지스터부에 의해 클럭에 동기되어 지연되었으나, 파워다운시에는 클럭이 토글링하지 않아 온/오프 제어신호가 클럭에 동기되어 지연되지 못해 논파워다운시와 파워다운시에 온/오프 제어신호의 지연값이 달라지는 문제가 발생했다. 따라서 본 발명에서는 파워다운시에만 온/오프 제어신호를 지연시키는 파워다운 지연부(510)를 구비하여 논파워다운시와 파워다운시에 온/오프 제어신호의 지연값의 차이를 줄인다.
파워다운 지연부(510)는 온 다이 터미네이션 제어회로 내에서 온/오프 제어신호가 거쳐가는 경로 중 어느 곳이던지 위치할 수 있다. 도 1을 예로 들면, 온/오프 제어신호(ODT)는 ODT버퍼(110)로 입력되어 셋업홀드 딜레이부(120)를 거치고(ODT_SH) 쉬프트 레지스터부(130)를 거쳐 터미네이션 저항값에 대한 정보가 합쳐 진 ODTOUT0, ODTOUT1, ODTOUT2가 되는 경로를 거쳐간다. 파워다운 지연부(510)는 이러한 온/오프 제어신호(ODT, ODT_SH, ODTOUT0, ODTOUT1, ODTOUT2: 모두 원천신호가 같다)를 파워다운시에만 지연시키는데 그 특징이 있는 것으로 어느 위치에서 온/오프 제어신호(ODT, ODT_SH, ODTOUT0, ODTOUT1, ODTOUT2)를 지연시키더라도, 의도하는 목적을 달성시킬 수 있다. 다만, 파워다운 지연부(510)가 저항정보가 포함된 온/오프 제어신호인 ODTOUT0, ODTOUT1, ODTOUT2를 지연시키게 될 경우에는 다른 곳에 위치하는 경우와는 다르게 3개의 신호를 지연시켜야 할 것이다.
파워다운 지연부(510)로 입력되는 클럭 인에이블 신호(CKE)는 파워다운 모드인지 아닌지를 구별하기 위한 것으로, 논파워다운 모드에서는 클럭 인에이블 신호(CKE)가 인에이블 되며, 파워다운 모드에서는 클럭 인에이블 신호(CKE)가 디스에이블 된다.
그리고 테스트모드 신호(TODT)는 파워다운 지연부(510)를 사용할지 말지를 결정하기 위한 신호이다. 예를 들어 테스트모드 신호(TODT)를 인에이블 시키면 파워다운 지연부(510)는 파워다운시 온/오프 제어신호(ODT, ODT_SH, ODTOUT0, ODTOUT1, ODTOUT2)를 지연시키는 동작을 하지만, 테스트모드 신호(TODT)를 디스에이블 시키면 파워다운시에도 온/오프 제어신호(ODT, ODT_SH, ODTOUT0, ODTOUT1, ODTOUT2)를 지연시키지 않는다. 즉, 파워다운 지연부(510)의 사용 여부를 선택 가능하게 하는 신호이다. 잘 알려진 바와 같이, 이러한 테스트모드 신호(TODT)는 퓨즈(fuse)의 컷팅 여부 등에 따라 또는 MRS 세팅 등 여러 방법으로 조절 가능하게 설계할 수 있다.
도 6은 파워다운 지연부가 구비된 본 발명에 따른 온 다이 터미네이션 제어회로의 일실시예 구성도이다.
본 발명에 따른 온 다이 터미네이션 제어회로는, 논파워다운시에 온/오프 제어신호(ODT_SH)를 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)에 동기해 지연시키고, 파워다운시에는 온/오프 제어신호(ODT_SH)를 그대로 통과시키는 쉬프트 레지스터부(630); 파워다운시에 온/오프 제어신호(ODTS: ODT_SH가 쉬프트 레지스터부를 통해 지연된 신호로 이 신호도 온/오프 제어신호임)를 지연시키고, 논파워다운시에는 온/오프 제어신호(ODTS)를 지연시키지 않는 파워다운 지연부(640); 및 쉬프트 레지스터부(630)와 파워다운 지연부(640)를 거친 온/오프 제어신호(ODTOUT0, ODTOUT1, ODTOUT2: 저항값 정보가 포함된 온/오프 제어신호)가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라, 온 다이 터미네이션 동작의 온/오프를 제어하는 제어부(650)를 포함한다.
그리고 온/오프 제어신호(ODT)를 외부(예, 메모리 콘트롤러, 칩셋)로부터 입력받기 위한 ODT버퍼부(610)와, 셋업/홀드 타이밍을 위한 셋업/홀드 딜레이부(620), 인에이블 신호인 ODTENb를 생성하기 위한 회로(670)를 포함한다.
쉬프트 레지스터부(630)는, 종래와 마찬가지로 논파워다운시에 온/오프 제어신호(ODT_SH)를 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)에 동기해 지연시킨다. 하지만 파워다운시에는 전류소모를 줄이기 위해 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)이 토글링(toggling)하지 않고 '하이'로 고정되기 때문에 온/오프 제어신호를 클럭(ODT_SH)에 동기해 지연시키지 못한다.
도 6의 쉬프트 레지스터부(630)는 종래의 도 1의 쉬프트 레지스터부(130)와 다르게 그 출력신호가 ODTS(쉬프트 레지스터를 통과한 온/오프 제어신호)이다. 그것은 종래에는 쉬프트 레지스터부(130)에서 온/오프 제어신호에 저항값 정보(ODT0, ODT1, ODT2)를 포함시켰지만, 본 실시예에서는 파워다운 지연부(640)에서 저항값 정보(ODT0, ODT1, ODT2)를 포함시키도록 구성하였기 때문이다. 온/오프 제어신호(ODT_SH)에 저항값 정보(ODT0, ODT1, ODT2)를 포함시키는 것을 쉬프트 레지스터부(630)에서 담당할지 파워다운 지연부(640)에서 담당할지는 선택적인 사항에 해당한다. 다만, 여기서의 실시예에서는 파워다운 지연부(640)에서 온/오프 제어신호(ODTS)에 저항값 정보(ODT0, ODT1, ODT2)를 포함시키게 설계하였다.(저항값 정보를 나타내는 ODT0, ODT1, ODT2 등에 대해서는 종래기술에 대한 설명 참조)
파워다운 지연부(640)는 파워다운시(CKE '로우')에 온/오프 제어신호(ODTS)를 지연시키고, 논파워다운시에는 온/오프 제어신호(ODTS)를 지연시키지 않아 출력한다. 따라서 파워다운시에 부족해지는 온/오프 제어신호(ODTS)의 지연값을 보충한다. 앞서 설명한 바와 같이, 여기서는 파워다운 지연부(640)가 온/오프 제어신호(ODTS)에 저항값 정보(ODT0, ODT1, ODT2)도 포함시켜 출력하도록 하였다(ODTS에 저항값 정보를 포함시켜 ODTOUT0, ODTOUT1, ODTOUT2로 출력). 테스트모드 신호(TODT)는 파워다운 지연부(640)의 사용 여부를 결정하기 위한 신호이다.
제어부(650)는, 쉬프트 레지스터부(630)와 파워다운 지연부(640)를 거친 온/오프 제어신호(ODTOUT0, ODTOUT1, ODTOUT2: 저항값 정보가 포함된 온/오프 제어신호)의 인에이블/디스에이블 타이밍에 따라 온 다이 터미네이션 동작의 온/오프(즉, 온 다이 터미네이션 회로(660)의 온/오프)를 제어하며, 파워다운 지연부를 통해 더해진 저항값 정보(ODT0, ODT1, ODT2)에 따라 온 다이 터미네이션 회로의 저항값을 제어한다. 제어부(650)는 상술한 종래기술의 제어부(도 1의 140)와 동일하므로 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
도 6의 실시예에서는 파워다운 지연부(640)가 쉬프트 레지스터부(630)의 후단에 위치한 것을 도시하고 있지만, 파워다운 지연부(640)는 온/오프 제어신호(ODT~ODTOUT0, ODTOUT1, ODTOUT2)가 전달되는 경로의 어디든지 위치할 수 있다. 예를 들어, 파워다운 지연부(640)는 쉬프트 레지스터부(630)의 전단에 위치하여 쉬프트 레지스터부에 입력되는 온/오프 제어신호의 타이밍을 조절하도록 사용될 수도 있으며, 제어부의 후단에 위치하여 SW0_UP, SW1_UP, SW2_UP, SW0_DN, SW1_DN, SW2_DN의 타이밍을 조절하기 위해 사용될 수도 있다.
도 7은 도 6의 쉬프트 레지스터부(630)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 쉬프트 레지스터부(630)는 기본적으로 종래의 쉬프트 레지스터부(도 1 130, 도 3)와 동일하게 구성된다. 다만 도 6에서는 쉬프트 레지스터부(630)가 온 다이 터미네이션 저항값정보(ODT0, ODT1, ODT2)를 온/오프 제어신호(ODT_SH 또는 ODTS)에 포함시키는 역할을 담당하지 않기 때문에 이를 위한 부분이 삭제 되었다. 따라서 도 3의 ODTS 오른쪽 부분의 회로가 삭제된 구성을 가진다.
도 7에 도시한 쉬프트 레지스터부(630)는 터미네이션 저항값 정보(ODT0, ODT1, ODT2)를 온/오프 제어신호(ODTS)에 포함시키는 부분이 제외되었다는 것 이외 에는 종래의 쉬프트 레지스터부(도 3)와 그 구성 및 동작이 동일하므로 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
도 8은 도 6의 파워다운 지연부(640)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 파워다운 지연부(640)는 온/오프 제어신호(ODTS)를 통과시키는 하나 이상의 인버터(810, 820)를 포함하여 구성되며, 인버터(810, 820)의 지연값은 클럭 인에이블 신호(CKE)의 논리값에 따라 결정되는 것을 특징으로 한다.
상세하게, 인버터(810, 820) 각각은 풀업 트랜지스터(P3, P4), 풀다운 트랜지스터(N3, N4), 및 풀업 트랜지스터(P3, P4)와 풀다운 트랜지스터(N3, N4) 사이에 연결된 저항들(811, 812, 821, 822)을 포함하는데, 저항들의 패스(pass) 바이패스(bypass) 여부가 클럭 인에이블 신호(CKE)의 논리값에 따라 결정되게 함으로써 인버터(810, 820)의 지연값을 조정하게 된다.
그리고 인버터(810, 820)의 후단에는 터미네이션 저항값 정보(ODT0, ODT1, ODT2)를 추가하기 위한 회로(830)가 위치하게 된다. 이 회로(830)는 종래의 쉬프트 레지스터부(도 3) 후단에 있던 회로로 인버터(810, 820)를 통해 지연 또는 지연되지 않은 온/오프 제어신호(ODTSD)에 터미네이션 저항값 정보(ODT0, ODT1, ODT2)를 추가한다. 즉, 인버터(810, 820)를 통과한 제어신호(ODTSD)는 EMRS 설정에 의해 미리 인에이블 되어있던 저항값 정보(ODT0, ODT1, ODT2)와 논리조합되어 저항값 정보(ODT0, ODT1, ODT2)에 따라 ODTOUT0, ODTOUT1, ODTOUT2를 인에이블 시키게 된다.
도면의 테스트모드 신호(TODT)는 파워다운 지연부(640)의 사용여부를 결정하 기 위한 일종의 인에이블 신호이다.
먼저 테스트모드 신호(TODT)가 인에이블 된 경우의 동작을 살펴본다. 테스트모드 신호(TODT)가 '하이'로 인에이블 된 상태에서 클럭 인에이블 신호(CKE)가 '로우'로 입력되면(파워다운 모드), 노아게이트(802)의 출력 TODTCKE는 '하이'가 된다. 따라서 트랜지스터 P1, P2, N1, N2는 오프된다. 따라서 인버터(810, 820) 내의 저항들(811, 812, 821, 822)이 온 되고 인버터(810, 820)에 흐르는 전류도 저항들(811, 812, 821, 822)을 통과(패스)하게 된다. 따라서 인버터(810, 820)는 자신을 통과하는 온/오프 제어신호(ODTS)를 지연시키게 된다. 그리고 지연된 온/오프 제어신호(ODTSD)는 후단(830)에서 저항값 정보(ODT0, ODT1, ODT2)와 논리조합된다.
테스트모드 신호(TODT)가 '하이'로 인에이블 된 상태에서 클럭 인에이블 신호(CKE)가 '하이'로 입력되면(논파워다운 모드), 노아게이트(802)의 출력 TODTCKE는 '로우'가 된다. 따라서 트랜지스터 P1, P2, N1, N2는 온 된다. 따라서 인버터(810, 820) 내의 저항들(811, 812, 821, 822)이 오프되고 인버터(810, 820)에 흐르는 전류는 저항들(811, 812, 821, 822)을 통과하지 않는다(바이패스). 따라서 인버터(810, 820)에서 지연이 발생하지 않아 온/오프 제어신호(ODTS)도 지연되지 않는다(물론 인버터 내의 트랜지스터 등에 의한 피할 수 없는 지연은 거친다). 그리고 온/오프 제어신호(ODTSD)는 저항값 정보(ODT0, ODT1, ODT2)와 논리조합된다.
테스트모드 신호(TODT)가 디스에이블 된 경우에는, 클럭 인에이블 신호(CKE)의 논리 레벨과 상관없이(파워다운 모드인지 논파워다운 모드인지에 상관없이), 노아게이트(802)의 출력 TODTCKE는 '로우'가 된다. 따라서 온/오프 제어신호(ODTS)는 항상 지연되지 않는다. 즉, 온 다이 터미네이션 제어회로는 파워다운 지연부(640)가 없던 종래와 동일하게 동작한다.
인버터 후단의 회로(830)는 도 6의 실시예에서 파워다운 지연부(640)가 터미네이션 저항값 정보(ODT0, ODT1, ODT2)도 온/오프 제어신호(ODTS)에 포함시키는 역할을 하게 구성한 결과 필요한 회로이기 때문에, 파워다운 지연부(640)가 온 다이 터미네이션 제어회로의 다른 부분에 위치한다거나, 저항값 정보(ODT0, ODT1, ODT2)를 온/오프 제어신호(ODTS)에 포함시키는 역할을 다른 부분이 담당할 경우에는 파워다운 제어부(640)에 포함되지 않는다.
또한, 파워다운 지연부(640)는 파워다운 모드이냐 논파워다운 모드이냐에 따라 온/오프 제어신호(ODTS)를 지연시키거나 지연시키지 않는 역할을 하는 회로로써, 도 8과는 다르게 다른 논리회로들의 조합으로도 구성될 수 있음은 자명하다.
도 9는 본 발명에 따른 온 다이 터미네이션 제어회로의 논파워다운 파워다운모드시의 동작을 도시한 타이밍도이다.
설명의 편의를 위해 ODT0,1,2 신호 중 ODT0 신호만 인에이블 된 경우, 즉 EMRS세팅에 의해 터미네이션 저항이 150Ω으로 설정된 경우에 대해 설명한다.
클럭 인에이블 신호(CKE)가 인에이블된 논파워다운 모드시의 동작은 기본적으로 도 4의 타이밍도에 도시된 바와 같다. 그러나 클럭 인에이블 신호(CKE)가 디스에이블된 파워다운시의 동작을 보면, 파워다운 지연부(640)에 의해 온/오프 제어신호(ODTS)가 지연되어 ODTOUT0 신호가 온/오프 제어신호(ODTS)로부터 일정시간 후에 인에이블 되는 것을 확인할 수 있다.
따라서 파워다운 모드시 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)이 토글링하지 않고 '하이'로 고정되어, 쉬프트 레지스터부(630)에서 온/오프 제어신호(ODT_SH: ODTS 전단의 신호임)를 지연시키지 못하더라도, 파워다운 지연부(640)가 이를 대신해 온/오프 제어신호(ODTS)를 지연시키는 동작을 하기 때문에, 종래와 같이 파워다운시 온 다이 터미네이션 동작이 빠르게 온/오프 됨으로써 발생하는 문제점을 해결할 수 있다.
도 5와 도 6을 다시 참조하여 본 발명에 따른 온 다이 터미네이션 제어방법을 살펴본다.
본 발명에 따른 온 다이 터미네이션 제어방법은, 논파워다운 모드인지 파워다운 모드인지를 판단하여 논파워다운 모드이면, 온/오프 제어신호(ODT, ODT_SH, ODTS, ODTOUT0~2 등의 흐름으로 이어지는 신호로 온 다이 터미네이션 동작의 타이밍 정보를 가진 신호를 의미함)를 클럭(RCKDLL0, FCKDLL1, RCKDLL2, FCKDLL3)에 동기해 지연시키는 단계; 논파워다운 모드인지 파워다운 모드인지를 판단하여 파워다운 모드이면, 온/오프 제어신호(ODT, ODT_SH, ODTS 등의 흐름의 신호)를 지연시키는 단계; 및 상기 단계들을 거친 온/오프 제어신호(ODTOUT0~2)가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라 온 다이 터미네이션 동작의 온/오프를 제어하는 단계를 포함한다.
여기서 논파워다운 모드인지 파워다운 모드인지의 판단은 클럭 인에이블 신호(CKE)의 논리레벨을 판단함으로써 가능하다.
논파워다운 모드인지 파워다운 모드인지에 따라 온/오프 제어신호(ODT, ODT_SH, ODTS 흐름의 신호)를 지연시키는 상기 두 단계는, 두 단계 중 어느 단계가 먼저 이루어지더라도 본 발명의 목적은 달성되는 것이 가능하다. 또한, 상기 두 단계를 통해 온/오프 제어신호(ODT, ODT_SH ODTS)에 터미네이션 저항정보(ODT0, ODT1, ODT2)가 포함될 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 온 다이 터미네이션 회로 및 그 제어회로의 구성을 도시한 도면.
도 2는 도 1의 온 다이 터미네이션 회로(150)의 상세 회로도.
도 3은 도 1의 쉬프트 레지스터부(130)의 상세 회로도.
도 4는 종래의 온 다이 터미네이션 제어회로(도 1, 도 3)의 논파워다운 모드시 파워다운 모드시의 동작을 도시한 타이밍도.
도 5는 본 발명에 따른 온 다이 터미네이션 제어회로의 핵심적 부분인 파워다운 지연부에 대한 이해를 돕기 위한 도면.
도 6은 파워다운 지연부가 구비된 본 발명에 따른 온 다이 터미네이션 제어회로의 일실시예 구성도.
도 7은 도 6의 쉬프트 레지스터부(630)의 일실시예 구성도.
도 8은 도 6의 파워다운 지연부(640)의 일실시예 구성도.
도 9는 본 발명에 따른 온 다이 터미네이션 제어회로의 논파워다운 파워다운모드시의 동작을 도시한 타이밍도.

Claims (19)

  1. 삭제
  2. 온 다이 터미네이션 동작의 온/오프 타이밍을 결정하기 위한 온/오프 제어신호를 파워다운시에 지연시키는 파워다운 지연부를 포함하고,
    상기 온/오프 제어신호는,
    논파워다운시에는 쉬프트 래지스터부에 의해 클럭에 동기되어 지연되지만, 파워다운시에는 클럭에 동기되어 지연되지 않는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  3. 제 2항에 있어서,
    상기 온/오프 제어신호는,
    외부 컨트롤러로부터 입력되는 신호인 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  4. 온 다이 터미네이션 동작의 온/오프 타이밍을 결정하기 위한 온/오프 제어신호를 파워다운시에 지연시키는 파워다운 지연부를 포함하고,
    상기 파워다운 지연부는,
    테스트모드 신호에 의해 그 사용의 여부가 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  5. 온 다이 터미네이션 동작의 온/오프 타이밍을 결정하기 위한 온/오프 제어신호를 파워다운시에 지연시키는 파워다운 지연부를 포함하고,
    상기 파워다운 지연부는,
    상기 온/오프 제어신호를 통과시키는 하나 이상의 인버터를 포함하며,
    상기 인버터의 지연값은 클럭 인에이블 신호의 논리값에 따라 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  6. 제 5항에 있어서,
    상기 인버터는,
    풀업 트랜지스터; 풀다운 트랜지스터; 및 풀업 트랜지스터와 풀다운 트랜지스터 사이에 연결된 저항들을 포함하며,
    상기 저항들의 패스 바이패스 여부는 상기 클럭 인에이블 신호의 논리값에 따라 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  7. 제 5항에 있어서,
    상기 파워다운 지연부는 테스트모드 신호에 의해 그 사용의 여부가 결정되며,
    상기 테스트모드 신호가 디스에이블 되면 상기 클럭 인에이블 신호의 논리값에 상관없이 상기 인버터의 지연값은 고정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  8. 제 7항에 있어서,
    상기 테스트모드 신호는,
    퓨즈의 컷팅 여부에 따라 그 논리값이 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  9. 논파워다운시에 온/오프 제어신호를 클럭에 동기해 지연시키고, 파워다운시에는 상기 온/오프 제어신호를 그대로 통과시키는 쉬프트 레지스터부;
    파워다운시에 상기 온/오프 제어신호를 지연시키고, 논파워다운시에는 상기 온/오프 제어신호를 지연시키지 않는 파워다운 지연부; 및
    상기 쉬프트 레지스터부와 상기 파워다운 지연부를 거친 상기 온/오프 제어 신호가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라, 온 다이 터미네이션 동작의 온/오프를 제어하는 제어부
    를 포함하는 온 다이 터미네이션 제어회로.
  10. 제 9항에 있어서,
    상기 온/오프 제어신호는,
    외부의 콘트롤러로부터 생성되어 상기 쉬프트 레지스터부로 입력되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  11. 제 9항에 있어서,
    상기 파워다운 지연부는,
    상기 온/오프 제어신호를 지연 또는 지연하지 않고 출력할 때 모드 레지스터 세팅(EMRS)에 의해 결정되는 저항값 정보를 포함시켜 출력하는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  12. 제 11항에 있어서,
    상기 제어부는,
    상기 쉬프트 레지스터와 상기 파워다운 지연부를 통해 지연된 상기 온/오프 제어신호의 인에이블/디스에이블 타이밍에 따라 온 다이 터미네이션 동작의 온/오프를 제어하며,
    상기 파워다운 지연부를 통해 더해진 상기 저항값 정보에 따라 온 다이 터미네이션 저항값을 제어하는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  13. 제 9항에 있어서,
    상기 파워다운 지연부는,
    테스트모드 신호에 의해 그 사용의 여부가 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  14. 제 9항에 있어서,
    상기 파워다운 지연부는,
    상기 온/오프 제어신호를 통과시키는 하나 이상의 인버터를 포함하며,
    상기 인버터의 지연값은 클럭 인에이블 신호의 논리값에 따라 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  15. 제 14항에 있어서,
    상기 인버터는,
    풀업 트랜지스터; 풀다운 트랜지스터; 및 풀업 트랜지스터와 풀다운 트랜지스터 사이에 연결된 저항들을 포함하며,
    상기 저항들의 패스 바이패스 여부는 상기 클럭 인에이블 신호의 논리값에 따라 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  16. 제 14항에 있어서,
    상기 파워다운 지연부는 사용 여부를 결정하기 위한 테스트모드 신호를 입력받으며,
    상기 테스트모드 신호가 디스에이블 되면 상기 클럭 인에이블 신호의 논리값에 상관없이 상기 인버터의 지연값은 고정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  17. 제 16항에 있어서,
    상기 테스트모드 신호는,
    퓨즈의 컷팅 여부에 따라 논리값이 결정되는 것을 특징으로 하는 온 다이 터미네이션 제어회로.
  18. 삭제
  19. 논파워다운 모드인지 파워다운 모드인지를 판단하여 논파워다운 모드이면, 온/오프 제어신호를 클럭에 동기해 지연시키는 단계;
    논파워다운 모드인지 파워다운 모드인지를 판단하여 파워다운 모드이면, 상기 온/오프 제어신호를 지연시키는 단계; 및
    상기 단계들을 거친 상기 온/오프 제어신호가 갖는 온 다이 터미네이션 동작의 온/오프 타이밍 정보에 따라 온 다이 터미네이션 동작의 온/오프를 제어하는 단계를 포함하고,
    상기 논파워다운 모드인지 파워다운 모드인지의 판단은
    클럭 인에이블 신호의 인에이블/디스에이블 여부에 의해 이루어지는 것을 특징으로 하는 온 다이 터미네이션 제어방법.
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