KR100950201B1

KR100950201B1 - 반도체소자의 비어홀 형성방법

Info

Publication number: KR100950201B1
Application number: KR1020030012404A
Authority: KR
Inventors: 서을규
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-02-27
Filing date: 2003-02-27
Publication date: 2010-03-29
Also published as: KR20040077027A

Abstract

본 발명은, 반도체소자의 비어홀 형성방법에 관한 것으로서, 특히, 반도체기판 상에 상,하부메탈라인을 적층하여 형성한 후, 상부메탈라인을 식각하고 질화막을 적층하고, 그 상부면에 층간절연막을 적층한 후, 상기 질화막을 개방하는 제1비어홀을 형성한 후, 제1비어홀로 노출된 질화막을 재차 식각하여 상부메탈라인을 개방하는 제2비어홀을 식각하여 형성하므로 하부메탈라인의 어택을 방지하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

비어홀 메탈라인 질화막 식각방지막 오버에치

Description

반도체소자의 비어홀 형성방법 { Method For Forming The Via Hole Of Semiconductor Device }

도 1 내지 도 3은 종래의 비어홀 형성방법을 순차적으로 보인 도면이고,

도 4 내지 도 9는 본 발명에 따른 반도체소자의 비어홀 형성방법을 순차적으로 보인 도면이다.

*도면의 주요부분에 대한 부호의 설명*

10 : 반도체기판 12 : 하부메탈라인

14 : 산화막 16 : 상부메탈라인

18 : 반사방지막 20 : 질화막

22 : 층간절연막 24 : 감광막

26 : 개방부위 28 : 제1비어홀

30 : 제2비어홀

본 발명은 비어홀을 형성하는 방법에 관한 것으로, 특히, 반도체기판 상에 상,하부메탈라인을 적층하여 형성한 후, 상부메탈라인을 식각하고 질화막을 적층하고, 그 상부면에 층간절연막을 적층한 후, 상기 질화막을 개방하는 제1비어홀을 형성한 후, 제1비어홀로 노출된 질화막을 재차 식각하여 상부메탈라인을 개방하는 제2비어홀을 식각하여 형성하므로 하부메탈라인의 어택을 방지하도록 하는 반도체소자의 비어홀 형성방법에 관한 것이다.

일반적으로, 반도체장치의 종류에는 여러 가지가 있고, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)와, 실리콘기판에 비하여 전자의 이동속도가 6배나 큰 갈륨아세나이드(GaAs)를 기판으로 사용하여 전계효과를 내는 메스형 전계효과트랜지스터(MESFET; metal semiconductor field effect transistor)와, 그 이외에 절연 게이트형 전계효과 트랜지스터(IGEFT; insulator gate field effect transistor) 등의 다양한 방식의 반도체장치가 사용되고 있다.

이와 같이, 반도체장치에는 배선라인과 배선라인을 서로 연결하기 위하여 텅스텐층을 증착한 후에 식각하여서 상부배선라인과 하부배선라인을 서로 연결시키는 텅스텐 플러그(Plug)를 형성시켜서 사용하게 되는 것으로, 이 플러그를 형성하기 위하여서는 식각공정을 통하여 절연막 상에 일정깊이 함몰된 비어홀(Via Hole)("콘 택홀"이라 칭하기도 함)을 형성하도록 한다.

도 1 내지 도 3은 종래의 비어홀 형성방법을 순차적으로 보인 도면이다.

종래의 비어홀 형성방법을 살펴 보면, 도 1에 도시된 바와 같이, 다양한 적층물이 형성된 반도체기판(1) 상에 하부메탈라인(2)을 형성하도록 한 후, 그 결과물 상에 제1층간절연막(3)과 상부메탈라인(4)을 연속하여 적층하도록 한다.

그리고, 상기 상부메탈라인(4)을 식각한 후, 재차 제2층간절연막(5)을 적층하도록 한다.

그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 감광막(6)을 적층한 후, 상부메탈라인(4)으로 연결되는 개방부위(7)를 형성하도록 한다.

그리고, 도 3에 도시된 바와 같이, 상기 감광막(6)의 개방부위(7)를 통하여 식각하여 비어홀(8)을 형성하도록 한다.

그런데, 상기한 바와 같이, 상기 비어홀(8)을 식각할 때, 상부메탈라인(4)의 측면부분으로 연결되는 보더리스 비아(Borderless Via)홀을 적용하는 경우, 미스얼라인(Mis align)이 발생되고, 비아홀의 식각이 적절하지 않은 경우, 비아 형상에 이상이 발생하며, 이로 인하여 도 3에서와 같이, 하측으로 절개되어 연결되는 단선부위(9)가 형성되어지며, 심한 경우에는 하부메탈라인(2)으로 연결되어 어택(Attack)이 발생되므로 반도체소자의 불량을 유발하는 문제점을 지닌다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 상,하부 메탈라인을 적층하여 형성한 후, 상부메탈라인을 식각하고 질화막을 적층하고, 그 상부면에 층간절연막을 적층한 후, 상기 질화막을 개방하는 제1비어홀을 형성한 후, 제1비어홀로 노출된 질화막을 재차 식각하여 상부메탈라인을 개방하는 제2비어홀을 식각하여 형성하므로 하부메탈라인의 어택을 방지하는 것이 목적이다.

이러한 목적은, 반도체기판 상에 식각공정으로 비어홀을 형성하는 방법에 있어서, 상기 반도체기판 상에 하부메탈라인, 제1층간절연막, 상부메탈라인 및 반사방지막을 순차적으로 적층한 후, 상기 상부메탈라인을 식각하는 단계와; 상기 단계 후에 상기 결과물 상에 질화막을 적층한 후, 그 상부면에 연속하여 층간절연막을 적층하고 평탄화하는 단계와; 상기 단계 후에 상기 층간절연막 상에 감광막을 적층한 후, 노광공정으로 개방부위를 형성하는 단계와; 상기 단계 후에 상기 개방부위를 통하여 상기 제2층간절연막을 식각하여 제1비어홀을 형성하는 단계와; 상기 단계 후에 상기 제1비어홀을 통하여 상기 질화막을 식각하여 상부메탈라인의 측면부분을 개방하도록 하는 단계로 이루어진 반도체소자의 비어홀 형성방법을 제공함으로써 달성된다.

그리고, 상기 질화막의 두께는, 200 ∼ 400Å의 범위에서 형성되는 것이 바람직 하다.

그리고, 상기 제1비어홀 형성시, 질화막을 식각방지막으로 하여 오버 에치(Over Etch)를 하도록 한다.

이하, 첨부한 도면에 의거하여 본 발명에 따른 비어홀 라운딩 형성방법에 대하여 상세히 살펴보도록 한다.

도 4에 도시된 바와 같이, 반도체기판(10) 상에 하부메탈라인(12), 제1층간절연막(14), 상부메탈라인(16) 및 반사방지막(18)을 순차적으로 적층한 후, 상기 상부메탈라인(16)을 식각하도록 한다.

도 5에 도시된 바와 같이, 상기 단계 후에 상기 결과물 상에 질화막(20)을 적층하도록 한다.

상기 질화막(20)의 두께는, 200 ∼ 400Å의 범위에서 형성되는 것이 바람직하고, 특히, 300Å의 두께로 형성하는 것이 가장 바람직 하다.

도 6에 도시된 바와 같이, 상기 단계 후에 상기 질화막(20)의 상부면에 연속하여 층간절연막(22)을 적층한 후, 평탄화하도록 한다.

그리고, 도 7에 도시된 바와 같이, 상기 단계 후에 상기 층간절연막(22) 상에 감광막(24)을 적층한 후, 노광공정으로 개방부위(26)를 형성하도록 한다.

그리고, 도 8에 도시된 바와 같이, 상기 단계 후에 상기 개방부위(26)를 통하여 상기 제2층간절연막(22)을 식각하여 제1비어홀(28)을 형성하도록 한다.

이 때, 상기 제1비어홀(28) 형성시, 질화막(20)을 식각방지막으로 하여 오버 에치(Over Etch)를 하는 것이 바람직 하다.

그리고, 도 9에 도시된 바와 같이, 상기 단계 후에 상기 제1비어홀(28)을 통 하여 상기 질화막(20)을 식각하여 상부메탈라인(16)의 측면부분을 개방하도록 한다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 비어홀 형성방법을 사용하게 되면, 반도체기판 상에 상,하부메탈라인을 적층하여 형성한 후, 상부메탈라인을 식각하고 질화막을 적층하고, 그 상부면에 층간절연막을 적층한 후, 상기 질화막을 개방하는 제1비어홀을 형성한 후, 제1비어홀로 노출된 질화막을 재차 식각하여 상부메탈라인을 개방하는 제2비어홀을 식각하여 형성하므로 하부메탈라인의 어택을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims

반도체기판 상에 식각공정으로 비어홀을 형성하는 방법에 있어서,

상기 반도체기판 상에 하부메탈라인, 제1층간절연막, 상부메탈라인 및 반사방지막을 순차적으로 적층한 후, 상기 상부메탈라인을 식각하는 단계와;

상기 상부메탈라인의 식각 후에 노출되는 상기 제1층간절연막의 표면, 상기 반사 방지막 및 상기 상부메탈라인 측면을 덮는 질화막을 적층하는 단계와;

상기 질화막 상에 제2층간절연막을 적층하고 평탄화하는 단계와;

상기 제2층간절연막 상에 감광막을 적층한 후, 노광공정으로 개방부위를 형성하는 단계와;

상기 질화막을 식각방지막으로 하여 상기 감광막의 개방부위를 통하여 상기 제2층간절연막을 식각하여 비어홀을 형성하는 단계와;

상기 질화막의 상기 비어홀에 노출되는 부분을 식각하여 상기 상부메탈라인의 측면 부분 및 상기 제1층간절연막의 표면 부분이 상기 비어홀에 개방되도록 하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 비어홀 형성방법.
제 1 항에 있어서,

상기 질화막의 두께는, 200 ∼ 400Å의 범위에서 형성되는 것을 특징으로 하는 반도체소자의 비어홀 형성방법.
삭제