KR100948376B1 - 액정 표시 장치 - Google Patents

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Abstract

본 발명은 액정 표시 장치의 구동 장치에 관한 것으로, 더욱 상세하게는 킥백 전압 감소 회로에서 소비 전류를 감소시키는 액정 표시 장치에 관한 것이다. 본 발명의 일 실시예에 따른 액정 표시 장치는 다수의 게이트 라인, 상기 다수의 게이트 라인에 절연되어 교차하는 다수의 데이터 라인, 상기 게이트 라인에 연결되는 게이트 전극과 상기 데이터 라인에 연결되는 소스 전극 및 드레인 전극을 가지는 다수의 박막 트랜지스터, 상기 박막 트랜지스터의 상기 드레인 전극에 연결되는 화소 전극, 및 상기 화소 전극에 대향되어 형성된 공통 전극을 포함하는 액정 패널; 상기 게이트 라인에 상기 박막 트랜지스터를 온/오프 시키기 위한 게이트 온 신호 및 게이트 오프 신호를 인가하는 게이트 구동부; 상기 데이터 라인에 데이터 신호를 인가하는 소스 구동부; 상기 게이트 온 신호 및 게이트 오프 신호를 생성하는 제 1 전압 공급부; 및 상기 게이트 온 신호를 조절하여 킥백 전압을 감소시키는 게이트 온 신호 조절부를 포함한다. 본 발명에 따르면, 액정 표시 장치의 게이트 온 신호의 파형은 종래와 동일하게 얻을 수 있으며, 소비 전류는 대략 10 mA 정도 절감할 수 있다.
게이트 온 전압, 킥백 전압, 액정 표시 장치

Description

액정 표시 장치{Liquid Crystal Display Device}
도 1은 본 발명의 실시예에 따른 액정 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 게이트 온 신호 조절부의 회로도이다.
도 3은 본 발명의 실시예에 따른 게이트 온 신호 조절부를 거친 게이트 온 신호의 파형을 나타내는 도이다.
도 4는 일반적인 액정 표시 장치에서 단위 화소에 대한 등가회로이다.
도 5는 종래 기술에 따른 킥백 보상 회로를 나타내는 도면이다.
도 6은 종래 기술에 따른 킥백 보상 회로를 거친 게이트 온 신호의 파형을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 액정 패널
200: 게이트 구동부
300: 소스 구동부
400: 게이트 전압 발생부
500: 게이트 온 신호 조절부
510: 게이트 온 지연 회로부
520: 킥백 보상 회로부
521: 제 2 전압 공급부
522: 시정수 결정부
본 발명은 액정 표시 장치의 구동 장치에 관한 것으로, 더욱 상세하게는 킥백 전압 감소 회로에서 소비 전류를 감소시키는 액정 표시 장치에 관한 것이다.
일반적으로, 액정 표시 장치는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.
이러한 액정 표시 장치의 기판 위에는 서로 평행한 다수의 게이트 라인과 상기 다수의 게이트 라인에 절연되어 교차하는 다수의 데이터 라인이 형성되며, 상기 다수의 게이트 라인과 데이터 라인에 의해 둘러싸인 영역이 하나의 화소를 규정한다. 각 화소의 게이트 라인과 데이터 라인이 교차하는 부분에는 박막 트랜지스터(Thin Film Transistor;TFT)가 형성된다.
도 4는 일반적인 액정 표시 장치에서 단위 화소에 대한 등가회로이다. 도 4에 도시된 바와 같이, 박막 트랜지스터(10)의 게이트 전극(g), 소스 전극(s), 드레인 전극(d)은 각각 게이트 라인(Gn), 데이터 라인(Dm), 화소 전극(P)에 연결되고, 화소 전극(P)과 공통 전극(Com) 사이에는 액정 물질이 형성되는데 이를 등가적으로 액정 캐패시터(Clc)로 나타낼 수 있다.
그리고, 화소 전극(P)과 전단 게이트 라인(Gn-1) 사이에는 축적 캐패시터(Cst)가 형성되며, 게이트 전극(g)과 드레인 전극(d) 사이에는 오정렬(misalignment) 등에 기인한 기생 캐피시터(Cgd)가 생긴다. 액정 캐패시터(Clc)와 축적 캐패시터(Cst)는 액정 표시 장치가 구동해야 하는 부하로서 작용한다.
이와 같은 액정 표시 장치는 표시하고자 하는 게이트 라인(Gn)에 연결된 게이트 전극에 게이트 온 전압(Von)을 인가하여 박막 트랜지스터(10)를 도통시킨 후에, 화상 신호를 나타내는 데이터 전압을 소스 전극(S)에 인가하여 이 데이터 전압을 드레인 전극(d)에 인가하도록 한다. 그럼으로써, 상기 데이터 전압은 화소 전극(P)을 통해 각각 액정 캐패시터(Clc)와 축적 캐패시터(Cst)에 인가되고, 화소 전극(P)과 공통 전극(Com)의 전위차에 의해 전계가 형성된다.
한편, 박막 트랜지스터가 온 상태로 된 경우에 액정 캐패시터(Clc) 및 축적 캐패시터(Cst)에 인가된 데이터 전압은 박막 트랜지스터가 오프 상태로 된 후에도 계속 지속되어 저장되어야 하나, 게이트 전극과 드레인 전극 사이에 존재하는 기생 캐패시터(Cgd)때문에, 화소 전극에 인가된 데이터 전압은 왜곡이 생기게 된다.
이와 같이 왜곡된 전압을 킥백(kickback) 전압(Vk)이라 하는데, 이 킥백 전압(Vk)은 다음의 수학식 1로 구해진다.
상기 킥백 전압(Vk)이 커지면, 프레임간 화질 변동이 커지게 되므로 화면 떨림 현상(flickering)이 발생하게 된다. 구동 측면에서, 상기 킥백 전압(Vk)을 줄이는 방법으로 게이트 온 신호 전압을 낮추는 방법이 많이 사용되고 있는데, 게이트 온 신호 전압 전체를 낮추면, 박막 트랜지스터의 구동 능력이 떨어지게 되므로, 온에서 오프로의 천이 시간 부근에서만 게이트 온 신호 전압을 낮추는 방법이 많이 사용되고 있다.
종래에는 게이트 온 신호 전압을 낮추기 위해, 도 5에 도시된 바와 같이, 게이트 온 신호를 조절하는 킥백 보상 회로가 포함되었다. 도 5는 종래 기술에 따른 킥백 보상 회로를 나타내는 도면이고, 도 6은 종래 기술에 따른 킥백 보상 회로를 거친 게이트 온 신호의 파형을 나타낸 도면이다.
종래 기술에 따른 킥백 보상 회로는 게이트 선택 신호(CPV)의 인가에 따라 온/오프가 결정되는 제 1 트랜지스터(Q1)와, 제 1 트랜지스터(Q1)가 턴 오프되는 시점에서, 제 1 저항(R1)과 제 1 캐패시터(C1)에 의한 RC 시정수 만큼 지연되어 턴 온되는 제 2 트랜지스터(Q2)를 포함한다.
상기 제 2 트랜지스터(Q2)가 턴 온되는 경우에 상기 제 2 트랜지스터(Q2)와 접지(ground)가 도통하게 되어 게이트 온 신호 전압이 감소하게 되므로, 도 6에 도 시된 바와 같은 파형을 나타내게 된다.
그러나 종래 기술에 따른 킥백 보상 회로는 상기 제 2 트랜지스터(Q2)가 턴 온되는 경우에 상기 제 2 트랜지스터(Q2)와 접지가 직접 도통하게 되어 상기 제 2 트랜지스터(Q2)를 통하여 흐르는 전류를 다소 증가시키는 문제점이 있다.
따라서 본 발명은 게이트 온 신호를 조절하는 킥백 보상 회로에서의 소비 전류를 감소시킬 수 있는 액정 표시 장치를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 액정 표시 장치는 다수의 게이트 라인, 상기 다수의 게이트 라인에 절연되어 교차하는 다수의 데이터 라인, 상기 게이트 라인에 연결되는 게이트 전극과 상기 데이터 라인에 연결되는 소스 전극 및 드레인 전극을 가지는 다수의 박막 트랜지스터, 상기 박막 트랜지스터의 상기 드레인 전극에 연결되는 화소 전극, 및 상기 화소 전극에 대향되어 형성된 공통 전극을 포함하는 액정 패널; 상기 게이트 라인에 상기 박막 트랜지스터를 온/오프 시키기 위한 게이트 온 신호 및 게이트 오프 신호를 인가하는 게이트 구동부; 상기 데이터 라인에 데이터 신호를 인가하는 소스 구동부; 상기 게이트 온 신호 및 게이트 오프 신호를 생성하는 제 1 전압 공급부; 및 상기 게이트 온 신호를 조절하여 킥백 전압을 감소시키는 게이트 온 신호 조절부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치를 설명하기 위한 도면이다. 도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 액정 표시 장치는 액정 패널(100), 게이트 구동부(200), 소스 구동부(300), 게이트 전압 발생부(400), 및 게이트 온 신호 조절부(500)를 포함한다.
액정 패널(100)은 게이트 신호를 전달하기 위한 다수의 게이트 라인(G)과 상기 다수의 게이트 라인(G)과 절연되어 교차되는 다수의 데이터 라인(D)이 형성되어 있다. 하나의 게이트 라인과 하나의 데이터 라인이 교차되어 이루어지는 매트릭스 형태의 화소 영역에 박막 트랜지스터(TFT)가 형성되어 있으며, 도 1에서는 설명의 편의상, 하나의 화소에 대한 등가 회로만을 도시하였다.
상기 박막 트랜지스터(TFT)의 게이트 전극은 상기 게이트 라인(G)에 연결되고, 소스 전극은 상기 데이터 라인(D)에 연결되며, 드레인 전극은 액정 패널(100)의 하부 기판에 형성된 화소 전극(P)에 연결된다.
게이트 구동부(200)는 상기 게이트 라인(G)에 상기 박막 트랜지스터(TFT)를 온/오프 시키기 위한 게이트 신호를 인가한다.
소스 구동부(300)는 타이밍 컨트롤러(도시하지 않음)로부터 출력되는 신호에 의해 구동하여 게이트 구동부(200)의 구동에 따라 데이터 신호를 모든 데이터 라인에 인가한다.
게이트 전압 발생부(400)는 타이밍 컨트롤러(도시하지 않음)로부터 게이트 클럭(CPV)과 게이트 온 인에이블 신호(OE)를 입력받아 이 두 신호에 동기하는 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 상기 게이트 구동부(200)로 공급한다.
게이트 온 신호 조절부(500)는, 상기 게이트 온 전압(Von)을 조절하여 킥백 전압을 보상하기 위한 것으로 도 2를 참조하여, 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 게이트 온 신호 조절부(500)의 회로도이다. 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 게이트 온 신호 조절부(500)는 게이트 온 지연 회로부(510)와 킥백 보상 회로부(520)를 포함한다.
게이트 온 지연 회로부(510)는 게이트 오프 신호(Voff)의 발생 시점보다 일정 시간 지연시키기 위한 것이고, 킥백 보상 회로부(520)는 게이트 선택 신호가 인가되는 제 1 트랜지스터; 상기 제 1 트랜지스터의 컬럭터단에 연결되는 제 2 트랜지스터; 상기 제 1 트랜지스터의 컬럭터단와 상기 제 2 트랜지스터의 베이스단 사이에 연결되어 상기 제 2 트랜지스터의 턴온 시점을 결정하는 시정수 결정부; 및 상기 제 2 트랜지스터의 에미터단에 전압을 공급하는 제 2 전압 공급부를 포함한다.
상기 시정수 결정부(522)는 제 1 캐패시터(C1)와 제 1 저항(R1)을 포함하며, 상기 제 1 트랜지스터(Q1)의 베이스단에 게이트 선택 신호(CPV)가 인가되어 상기 제 1 트랜지스터(Q1)가 턴 오프되는 시점에서, 상기 제 1 캐패시터(C1) 및 상기 제 1 저항(R1)에 의한 RC 시정수 만큼 지연되어 상기 제 2 트랜지스터(Q2)의 베이스단에 전류가 인가되므로 상기 제 2 트랜지스터(Q2)는 RC 시정수 만큼 지연되어 턴 온된다.
상기 제 2 트랜지스터(Q2)의 에미터단에 전압을 공급하는 제 2 전압 공급부(521)는 다수의 저항을 이용하는 전압 분배 방식으로 상기 제 2 전압을 조절 할 수 있다. 도 2에 도시된 것처럼, 상기 제 2 전압 공급부(521)는 제 2 저항(R2)과 제 3 저항(R3)을 직렬로 연결하고 상기 제 2 저항(R2)의 일측을 상기 제 2 트랜지스터(Q2)의 에미터단에 연결하며 상기 제 2 저항(R2)의 타측을 접지와 연결하여 구성함으로써 상기 제 2 저항(R2)과 상기 제 3 저항(R3)의 저항비에 따라서 전압을 분배할 수 있다.
상기 제 2 트랜지스터(Q2)의 에미터단에 상기 제 2 전압을 공급함으로써 상기 제 2 트랜지스터(Q2)를 턴 온시키려면 상기 제 2 트랜지스터(Q2)의 베이스단에 상기 제 2 전압 및 상기 제 2 트랜지스터(Q2)의 에미터단과 베이스단간의 전압(Vbe2)의 합보다 높은 전압을 인가해야 한다.
상기 제 2 트랜지스터(Q2)의 베이스단에 상기 제 2 전압 및 상기 제 2 트랜지스터(Q2)의 에미터단과 베이스단간의 전압(Vbe2)의 합보다 낮은 전압이 인가되는 경우에는 상기 제 2 트랜지스터(Q2)의 베이스에 전류가 공급될 수 없으므로 상기 제 2 트랜지스터(Q2)가 턴 오프된다.
따라서 상기 제 2 트랜지스터(Q2)가 턴 온된다고 할지라도 상기 제 2 트랜지스터(Q2)의 에미터단의 전압이 상기 제 2 전압으로 고정되어 있으므로 게이트 온 신호 전압이 상기 제 2 전압 이하로는 감소되지 않는다.
또한 상기 제 2 트랜지스터(Q2)의 에미터단에 상기 제 2 전압을 공급함으로써 상기 제 2 트랜지스터(Q2)의 베이스단에 공급되는 전류의 양을 줄일 수 있으므로 상기 제 2 트랜지스터(Q2)가 턴 온되는 경우에 상기 제 2 트랜지스터(Q2)에 흐르는 전류의 양을 줄일 수 있게 되어, 결국 상기 킥백 보상 회로에서 소비되는 전 류를 감소시킬 수 있다.
상기 제 2 트랜지스터(Q2)의 에미터단과 접지 사이에 제 2 캐패시터(C2)를 더 포함하는 경우에는 상기 제 2 캐패시터(C2)를 통하여 노이즈를 바이패스시킬 수 있으므로 상기 제 2 트랜지스터(Q2)의 에미터단에 상기 제 2 전압을 안정적으로 공급할 수 있다.
상기 제 2 트랜지스터(Q2)의 베이스단과 상기 시정수 결정부(522) 사이에 제 3 캐패시터를 더 포함하는 경우에는 상기 제 3 캐패시터가 상기 게이트 선택 신호(CPV)에 커플되어 상기 제 2 트랜지스터(Q2)의 베이스단에 과도한 전압이 인가되는 것을 방지할 수 있으므로 바람직하다.
상기 제 2 트랜지스터(Q2)의 베이스단과 상기 제 2 트랜지스터(Q2)의 에미터단에 제 4 저항(R4)을 더 포함함으로써 상기 제 4 저항(R4)을 통해서 전류가 흐를 수 있으므로, 상기 제 2 트랜지스터(Q2)의 베이스단에 과도한 전류가 공급되는 경우에는 상기 제 2 트랜지스터(Q2)의 베이스와 상기 제 4 저항(R4)으로 전류가 분배된다. 따라서 상기 제 2 트랜지스터(Q2)의 베이스에 인가되는 전류의 양을 줄일 수 있어, 상기 제 2 트랜지스터(Q2)에 흐르는 전류의 양을 줄일 수 있다.
도 3은 본 발명의 실시예에 따른 게이트 온 신호 조절부(500)를 거친 게이트 온 신호의 파형을 나타내는 도이다.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 실시예와 같은 회로를 적용하여도 게이트 온 신호의 파형은 종래와 동일하게 얻을 수 있으며, 소비 전류는 대략 10 mA 정도 절감되는 효과를 얻을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자(통상의 지식을 가진 자)는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념(Equivalents)으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상기한 바와 같이 이루어진 본 발명에 따르면, 액정 표시 장치의 게이트 온 신호의 파형은 종래와 동일하게 얻을 수 있으며, 소비 전류는 대략 10 mA 정도 절감할 수 있다.

Claims (5)

  1. 다수의 게이트 라인, 상기 다수의 게이트 라인에 절연되어 교차하는 다수의 데이터 라인, 상기 게이트 라인에 연결되는 게이트 전극과 상기 데이터 라인에 연결되는 소스 전극 및 드레인 전극을 가지는 다수의 박막 트랜지스터, 상기 박막 트랜지스터의 상기 드레인 전극에 연결되는 화소 전극, 및 상기 화소 전극에 대향되어 형성된 공통 전극을 포함하는 액정 패널;
    상기 게이트 라인에 상기 박막 트랜지스터를 온/오프 시키기 위한 게이트 온 신호 및 게이트 오프 신호를 인가하는 게이트 구동부;
    상기 데이터 라인에 데이터 신호를 인가하는 소스 구동부;
    상기 게이트 온 신호 및 게이트 오프 신호를 생성하는 제 1 전압 공급부; 및
    상기 게이트 온 신호를 조절하여 킥백 전압을 감소시키는 게이트 온 신호 조절부를 포함하되,
    상기 게이트 온 신호 조절부는
    게이트 선택 신호가 인가되는 제1 트랜지스터와,
    상기 제1 트랜지스터의 컬럭터단에 연결되는 제2 트랜지스터와,
    다수의 저항을 이용하는 전압 분배 방식으로 전압을 조절하여 상기 제2 트랜지스터의 에미터단에 상기 조절된 전압을 공급하는 제2 전압 공급부를 포함하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 게이트 온 신호 조절부는 상기 제1 트랜지스터의 컬럭터단과 상기 제2 트랜지스터의 베이스단 사이에 연결되어 상기 제2 트랜지스터의 턴온 시점을 결정하는 시정수 결정부를 더 포함하는 액정 표시 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제 2 전압 공급부는 상기 제 2 트랜지스터의 에미터단과 접지에 연결된 제 2 캐패시터를 더 포함하는 액정 표시 장치.
  5. 제2항에 있어서,
    상기 게이트 온 신호 조절부는 상기 제 2 트랜지스터의 베이스단과 상기 시정수 결정부 사이에 제 3 캐패시터를 더 포함하고, 상기 제 2 트랜지스터의 베이스단과 상기 제 2 트랜지스터의 에미터단이 제 4 저항을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101953805B1 (ko) 2012-02-22 2019-06-03 삼성디스플레이 주식회사 표시 장치
CN115331598A (zh) * 2022-08-25 2022-11-11 信利(仁寿)高端显示科技有限公司 一种显示面板实际充电率测试板及测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010111820A (ko) * 2000-06-13 2001-12-20 윤종용 킥백 전압 보상을 위한 박막 트랜지스터 액정 표시 장치구동 회로
KR20030021873A (ko) * 2001-09-08 2003-03-15 삼성전자주식회사 액정 표시 장치의 구동 장치
KR20030035096A (ko) * 2001-10-30 2003-05-09 삼성전자주식회사 액정표시장치의 구동 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010111820A (ko) * 2000-06-13 2001-12-20 윤종용 킥백 전압 보상을 위한 박막 트랜지스터 액정 표시 장치구동 회로
KR20030021873A (ko) * 2001-09-08 2003-03-15 삼성전자주식회사 액정 표시 장치의 구동 장치
KR20030035096A (ko) * 2001-10-30 2003-05-09 삼성전자주식회사 액정표시장치의 구동 장치

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