KR100947567B1

KR100947567B1 - High Voltage Device and Method for the Same

Info

Publication number: KR100947567B1
Application number: KR1020030019494A
Authority: KR
Inventors: 김용국
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2010-03-12
Also published as: KR20040084427A

Abstract

본 발명은 수직 형태의 트랜지스터가 갖는 항복 전압 및 면적의 한계를 극복하기 위하한 고전압 소자 및 이의 제조 방법에 관한 것으로, 액티브 웨이퍼 내에 일정 간격을 두고 형성된 소오스 영역 및 드레인 영역과, 상기 액티브 웨이퍼에 소정의 이격 거리를 갖고 배치되는 제 1 및 제 2 서브 바이어스 탭과, 상기 제 1 서브 바이어스 탭과 제 2 서브 바이어스 탭 사이에 사선 방향으로 형성되는 게이트와, 상기 게이트에 전기적으로 연결되는 금속 배선과, 상기 소오스 영역과 드레인 영역 및 게이트를 관통하는 콘택홀을 포함하여 구성되는 것을 특징으로 한다.
The present invention relates to a high-voltage device and a method of manufacturing the same to overcome the breakdown voltage and area limitations of a vertical transistor, and includes a source region and a drain region formed at regular intervals in the active wafer, and a predetermined region in the active wafer. First and second sub-bias tabs disposed at a distance apart from each other, a gate formed in an oblique direction between the first and second sub-bias tabs, a metal wire electrically connected to the gate, And a contact hole penetrating the source region, the drain region, and the gate.

항복 전압, 사선 방향, 소오스, 드레인Breakdown Voltage, Diagonal, Source, Drain

Description

고전압 소자 및 그 제조 방법{High Voltage Device and Method for the Same} High Voltage Device and Method for Manufacturing the Same {High Voltage Device and Method for the Same}

도1은 종래 기술에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.1 is a layout diagram showing a high voltage device formed by the prior art.

도2a 내지 도2c는 본 발명에 의한 고전압 소자의 제조 방법을 나타낸 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a high voltage device according to the present invention.

도3은 본 발명에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
3 is a layout view showing a high voltage device formed by the present invention.

- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-

300 : 액티브 웨이퍼 301 : 소오스300: active wafer 301: source

302 : 드레인 303 : 게이트302: drain 303: gate

304 : 제 1 서브 바이어스 탭 305 : 제 2 서브바이어스 탭304: First sub-bias tap 305: Second sub-bias tap

306 : 콘택홀
306: contact hole

본 발명은 고전압 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 게이트를 사선 방향으로 배치함으로써 게이트의 길이를 증가시켜 전류 구동 능력을 향상시키고자 하는 고전압 소자 및 그의 제조 방법에 관한 것이다.
The present invention relates to a high voltage device and a method for manufacturing the same, and more particularly, to a high voltage device and a method for manufacturing the same by increasing the length of the gate by increasing the length of the gate by placing the gate in an oblique direction.

일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 항복 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.In general, when an external system using a high voltage is controlled by an integrated circuit, an integrated circuit needs an element for high voltage control therein, and such a device requires a structure having a high breakdown voltage.

즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-Through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 항복 전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.That is, in a drain or source of a transistor to which a high voltage is integrated, a punch-through voltage between the drain and the source and the semiconductor substrate, and a breakdown voltage between the drain and the source and the well or the substrate It must be greater than this high voltage.

일반적으로 고전압용 반도체 소자로 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루(Punch-Through) 전압과 항복 전압(Breakdown Voltage)을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프(Off)시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.In general, a DMOS including a PN diode is used as a high voltage semiconductor device, which forms a drain region as a double impurity diffusion region to increase the punch-through voltage and breakdown voltage of the transistor, and And forming a PN diode between the drain region and the transistor to prevent the device from being destroyed by an excessive voltage when the transistor is turned off.

그런데, 종래 기술에 의한 수직 형태의 고전압 소자의 제조 방법에 의하면, 액티브 영역에서는 기판 바이어스 영역을 제외한 모든 영역에 트랜지스터를 형성할 수 있으나, 수직 구조에 의해 동일 액티브 영역에서 전류 구동 능력을 발휘하는데 한계가 있었다. By the way, according to the manufacturing method of the vertical high voltage device according to the prior art, the transistor can be formed in all regions except the substrate bias region in the active region, but the vertical structure is limited in exerting the current driving capability in the same active region. There was.

이와 같은 종래 기술에 의한 고전압 소자의 문제점을 예시된 도면을 참조하여 상세하게 설명하도록 한다.Problems of the high voltage device according to the prior art will be described in detail with reference to the illustrated drawings.

여기에 도시된 바와 같이 액티브 웨이퍼에 일정 거리를 갖고 소오스 영역(201)과 드레인 영역(202)이 형성되어 있고, 상기 소오스 영역(201)과 드레인 영역(202) 사이의 일정 영역에 게이트(203)가 형성되어 있다. 이때, 게이트는 제 1 서브 바이어스 탭(204)과 제 2 서브 바이어스 탭(205) 사이의 액티브 웨이퍼 상부에 세로 방향으로 형성되며, 이때 길이는 30㎛가 된다. 그리고, 상기 소오스 영역(201)과 드레인 영역(202) 및 게이트(203)를 관통하여 콘택홀(206)이 형성되어 있다.As shown here, the source region 201 and the drain region 202 are formed at a predetermined distance on the active wafer, and the gate 203 is formed at a predetermined region between the source region 201 and the drain region 202. Is formed. At this time, the gate is formed in the vertical direction on the active wafer between the first sub bias tab 204 and the second sub bias tab 205, the length is 30㎛. A contact hole 206 is formed through the source region 201, the drain region 202, and the gate 203.

이와 같은 본 발명에 의하면, 수직 형태의 트랜지스터가 형성되므로, 트랜지스터 설계 시 액티브 영역의 장점을 살리지 못하는 문제점이 있었다. 즉, 액티브 영역에서는 서브 바이어스 영역을 제외한 나머지 모든 영역을 트랜지스터로 형성할 수 있음에도 수직 구조의 트랜지스터만 형성하여 동일 액티브에서 전류 구동 능력이 저하되는 문제점이 있었다.
According to the present invention, since a vertical transistor is formed, there is a problem that the advantage of the active region is not utilized when designing the transistor. That is, in the active region, all the regions except the sub bias region may be formed of transistors, but only the transistor having a vertical structure is formed, thereby degrading the current driving capability in the same active region.

상기와 같은 문제점을 해결하기 위한 본 발명은 액티브 웨이퍼의 서브 바이어스 탭과 서브 바이어스 탭 사이에 게이트를 사선 방향으로 배치함으로써 일반 직선 구조에 비해 게이트의 면적을 증가시킴으로써 전류 구동 능력을 향상시킬 수 있 도록 하는 고전압 소자 및 그 제조 방법을 제공하기 위한 것이다.
In order to solve the above problems, the present invention can improve the current driving capability by increasing the area of the gate compared to a general linear structure by arranging the gate in an oblique direction between the sub bias tab and the sub bias tab of the active wafer. It is to provide a high voltage device and a method of manufacturing the same.

상기와 같은 목적을 실현하기 위한 본 발명은 액티브 웨이퍼 내에 일정 간격을 두고 형성된 소오스 영역 및 드레인 영역과, 상기 액티브 웨이퍼에 소정의 이격거리를 갖고 배치되는 제 1 및 제 2 서브 바이어스 탭과, 상기 제 1 서브 바이어스 탭과 제 2 서브 바이어스 탭 사이에 사선 방향으로 형성되는 게이트와, 상기 게이트에 전기적으로 연결되는 금속 배선과, 상기 소오스 영역과 드레인 영역 및 게이트를 관통하는 콘택홀을 포함하여 구성되는 것을 특징으로 하는 고전압 소자에 관한 것이다.The present invention for realizing the above object is a source region and drain region formed in the active wafer at a predetermined interval, the first and second sub-bias tabs are arranged at a predetermined distance from the active wafer, And a gate formed in an oblique direction between the first sub bias tab and the second sub bias tab, a metal wire electrically connected to the gate, and a contact hole penetrating the source region, the drain region, and the gate. A high voltage device characterized by the above-mentioned.

상기와 같은 목적을 실현하기 위한 본 발명의 또 다른 실시예는 액티브 웨이퍼 상에 게이트 산화막과 폴리실리콘막 형성한 후 소정의 사진 및 식각 공정으로 사선 방향을 갖도록 게이트를 패터닝 하는 단계와, 상기 사선 방향의 게이트 에지부의 액티브 웨이퍼에 LDD 영역을 형성하는 단계와, 상기 사선 방향 게이트의 측벽에 스페이서를 형성한 후 소오스와 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조 방법에 관한 것이다.Another embodiment of the present invention for realizing the above object is to form a gate oxide film and a polysilicon film on the active wafer and patterning the gate to have a diagonal direction by a predetermined photo and etching process, the diagonal direction Forming an LDD region on an active wafer of a gate edge of the gate; and forming a source and a drain region after forming a spacer on the sidewall of the diagonal gate. .

이와 같은 본 발명에 의한 고전압 소자 및 그 제조 방법에 따르면, 액티브 웨이퍼 상에 게이트를 사선 방향으로 배치함으로써 칩의 면적 증가 없이 게이트의 길이를 증가시킬 수 있어 전류 구동능력을 향상시킬 수 있다.
According to the high voltage device and the method of manufacturing the same according to the present invention, the gate length can be increased without increasing the area of the chip by diagonally arranging the gate on the active wafer, thereby improving the current driving capability.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

본 발명에 의한 고전압 소자의 제조 공정을 종래 기술에 예시된 도면을 참조하여 설명하면 다음과 같다.The manufacturing process of the high voltage device according to the present invention will be described with reference to the drawings illustrated in the prior art.

먼저, 도2a에 도시된 바와 같이 액티브 웨이퍼(100) 상에 버퍼 산화막(101)을 형성한 후 문턱 전압을 조절하기 위한 채널 이온 주입을 실시하여 채널 영역(미도시함)을 형성한다. 이때, 채널 이온 주입 공정은 p형 이온을 이용하되, BF 이온을 이용하여 120keV의 에너지하에서 1.0E11의 도즈량으로 진행하는 것이 바람직하다. First, as shown in FIG. 2A, after forming the buffer oxide film 101 on the active wafer 100, channel ion implantation is performed to adjust the threshold voltage to form a channel region (not shown). In this case, the channel ion implantation process uses p-type ions, but it is preferable to proceed with a dose of 1.0E11 under an energy of 120 keV using BF ions.

이어서, 버퍼 선화막(101) 상부에 열산화 공정을 실시하여 게이트 산화막(102)을 형성시키고, 게이트 폴리실리콘막(103)을 5000Å의 두께로 증착한다.Subsequently, a thermal oxidation process is performed on the buffer line film 101 to form a gate oxide film 102, and the gate polysilicon film 103 is deposited to a thickness of 5000 kPa.

그런 다음, 도2b에 도시된 바와 같이 소정의 사진 및 식각 공정을 진행하여 게이트를 패터닝 게이트 에지부 하부의 액티브 웨이퍼에 저농도의 불순물 이온 주입을 진행하여 LDD(lightly Doped Drain : 104) 영역을 형성한다. Next, as shown in FIG. 2B, a predetermined photo and etching process is performed to form a lightly doped drain (LDD) region by implanting a low concentration of impurity ions into the active wafer under the patterned gate edge. .

그리고, 도2c에 도시된 바와 같이 산화막을 증착한 후 건식각 공정을 진행하여 게이트의 측벽에 스페이서(105)를 고농도 불순물 이온 주입을 실시하여 소오스 및 드레인 영역(306)을 형성한다. 이때, 소오스 및 드레인을 형성하기 위한 고농도 불순물 이온 주입 공정은 p형 불순물인 BF₂ 또는 B 이온을 이용하되, BF₂ 이온을 이용할 경우 60keV의 에너지하에서 2.7E15의 도즈량으로 실시하는 것이 바람직하고, B 이온을 이용할 경우 50keV의 에너지 하에서 2.8E15의 도즈량으로 실시한다.As shown in FIG. 2C, after the oxide film is deposited, a dry etching process is performed to form a source and drain region 306 by implanting high concentration impurity ions into the spacer 105 on the sidewall of the gate. At this time, a high concentration impurity ion implantation process for forming the source and drain using a p-type impurity BF ₂ or B ions, when using BF ₂ ions is preferably carried out at a dose of 2.7E15 under 60keV energy, In case of using B ion, it is carried out at a dose of 2.8E15 under an energy of 50 keV.

도3은 본 발명에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.3 is a layout view showing a high voltage device formed by the present invention.

여기에 도시된 바와 같이 액티브 웨이퍼에 일정 거리를 갖고 소오스 영역(301)과 드레인 영역(302)이 형성되어 있고, 상기 소오스 영역(301)과 드레인 영역(302) 사이의 일정 영역에 게이트(303)가 형성되어 있다. 이때, 게이트는 제 1 서브 바이어스 탭(304)과 제 2 서브 바이어스 탭(305) 사이에 사선 방향으로 배치된다. 이에 따라, 게이트가 사선 방향으로 형성되기 때문에 종래의 세로 방향으로 형성된 30um의 게이트 길이 보다 그 길이가 증가하게 되고, 서브 바이어스를 위한 탭 영역(304, 305)이 기존보다 2/3로 줄어들기 때문에 줄어든 영역을 소오스와 드레인으로 확대가 가능하다. 결국, 드레인으로 인가되는 전압의 분산 효과로 항복 전압을 향상시킬 수 있다. As shown here, the source region 301 and the drain region 302 are formed at a predetermined distance on the active wafer, and the gate 303 is formed at a predetermined region between the source region 301 and the drain region 302. Is formed. In this case, the gate is disposed in an oblique direction between the first sub bias tab 304 and the second sub bias tab 305. Accordingly, since the gate is formed in an oblique direction, the length of the gate is increased from the gate length of 30 μm in the conventional longitudinal direction, and since the tab regions 304 and 305 for the sub bias are reduced to 2/3 than before. The reduced area can be expanded to the source and drain. As a result, the breakdown voltage can be improved by the dispersion effect of the voltage applied to the drain.

그리고, 상기 소오스 영역(301)과 드레인 영역(302) 및 게이트(303)를 관통하여 콘택홀(306)이 형성되어 있다. A contact hole 306 is formed through the source region 301, the drain region 302, and the gate 303.

이와 같은 본 발명에 의하면, 액티브 웨이퍼의 서브 바이어스 탭과 서브바이어스 탭 사이에 게이트르 사선 방향으로 배치함으로써 칩의 면적 증가 없이 전류 구동 능력을 향상시킬 수 있으며, SOI 웨이퍼를 이용하기 때문에 게이트를 사선 방향으로 배치하여도 래치 업 등의 문제가 발생하지 않는다.According to the present invention, the current driving capability can be improved without increasing the area of the chip by disposing the gate bias diagonally between the sub bias tab and the sub bias tab of the active wafer, and since the SOI wafer is used, the gate is diagonally Even if it is arranged in the same way, problems such as latch up do not occur.

상기한 바와 같이 본 발명은 채널의 항복 전압을 증가시킴으로써 고전압 소자로의 동작이 가능하고, 공정 결함 요소에 대한 영향을 감소시켜 안정적인 소자를 구현할 수 있는 이점이 있다.As described above, the present invention has the advantage of enabling the operation of a high voltage device by increasing the breakdown voltage of the channel, and realizing a stable device by reducing the influence on process defect elements.

또한, 칩 면적의 증가 없이 게이트의 길이를 증가시켜 구동 전류 및 전압을 증가시킬 수 있어 설계 마진을 증가시킬 수 있는 이점이 있다.In addition, it is possible to increase the driving current and voltage by increasing the length of the gate without increasing the chip area, thereby increasing the design margin.

Claims

액티브 웨이퍼상에서 상기 액티브 웨이퍼의 긴 방향을 따라 사선으로 배치되는 게이트;A gate disposed diagonally along the long direction of the active wafer on the active wafer;

상기 액티브 웨이퍼 내에 상기 게이트의 양 옆에 배치되는 소오스 영역 및 드레인 영역;Source and drain regions disposed on both sides of the gate in the active wafer;

상기 게이트의 상부 및 하부에 각각 인접되게 배치되는 제1 및 제2 서브 바이어스 탭;First and second sub bias tabs disposed adjacent the upper and lower portions of the gate, respectively;

상기 소오스 영역과 드레인 영역을 관통하는 복수개의 콘택홀들 및 상기 게이트를 관통하는 콘택홀을 포함하여 구성되는 것을 특징으로 하는 고전압 소자.And a plurality of contact holes penetrating the source region and the drain region and contact holes penetrating the gate.

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