KR100946823B1 - A device and a operating method of decision repetition pattern with parallel bits - Google Patents

A device and a operating method of decision repetition pattern with parallel bits Download PDF

Info

Publication number
KR100946823B1
KR100946823B1 KR1020020085962A KR20020085962A KR100946823B1 KR 100946823 B1 KR100946823 B1 KR 100946823B1 KR 1020020085962 A KR1020020085962 A KR 1020020085962A KR 20020085962 A KR20020085962 A KR 20020085962A KR 100946823 B1 KR100946823 B1 KR 100946823B1
Authority
KR
South Korea
Prior art keywords
multiplier
signal
value
repetition
error
Prior art date
Application number
KR1020020085962A
Other languages
Korean (ko)
Other versions
KR20040059347A (en
Inventor
박동조
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020020085962A priority Critical patent/KR100946823B1/en
Publication of KR20040059347A publication Critical patent/KR20040059347A/en
Application granted granted Critical
Publication of KR100946823B1 publication Critical patent/KR100946823B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

본 발명은 3GPP 비동기 이동통신 시스템의 수신부에서 레이트 매칭 패턴의 리피티션 패턴을 병렬 처리하여 신속하게 결정하는 것이며, 플러스 에러신호를 입력받아 마이너스 부호를 곱하는 부호변경부와; 상기 부호변경부의 출력신호와 단계별 배수를 곱하여 출력하는 제1 곱셈부와; 마이너스 에러신호를 입력받고 단계별 배수를 곱하여 출력하는 제2 곱셈부와; 상기 제1 곱셈부와 제2 곱셈부의 출력신호를 더하는 덧셈부와; 상기 제1 곱셈부, 제2 곱셈부, 덧셈부의 출력신호를 입력받아 리피티션값과 비교하여 출력하는 비교부와; 상기 비교부의 출력신호에 대해 제어신호를 출력하는 제어부와; 상기 제어부의 제어신호를 저장하는 저장부로 구성된 특징과, 입력되는 리피티션값이 단계별 배수 마이너스에러보다 큰지를 단계별로 판단하는 제1 과정과; 단계별 배수 마이너스에러로부터 플러스에러를 감산하는 제2 과정으로 구성된 특징에 의하여, 리피티션 패턴을 병렬로 처리하여 신속하게 결정하고, 빠르게 수신되는 신호에 의하여 신뢰도가 제고되는 효과가 있다. The present invention provides a fast decision process by parallel processing a repetition pattern of a rate matching pattern at a receiving part of a 3GPP asynchronous mobile communication system, and includes: a code changing part receiving a positive error signal and multiplying a minus code; A first multiplier for multiplying and outputting the output signal of the code change unit by a multiple of each step; A second multiplier configured to receive a negative error signal and multiply and output a multiplier for each step; An adder for adding output signals of the first multiplier and the second multiplier; A comparator which receives the output signals of the first multiplier, the second multiplier, and the adder and compares them with a repetition value; A control unit which outputs a control signal to the output signal of the comparison unit; A first step of determining, in stages, a feature comprising a storage unit for storing a control signal of the controller, and whether an input repetition value is greater than a step multiple negative error; The second step of subtracting the plus error from the stepped negative error is that the repetition pattern is processed in parallel to quickly determine the reliability, and the reliability is improved by the fast received signal.

Description

병렬 리피티션 패턴 결정장치 및 방법{A DEVICE AND A OPERATING METHOD OF DECISION REPETITION PATTERN WITH PARALLEL BITS}A DEVICE AND A OPERATING METHOD OF DECISION REPETITION PATTERN WITH PARALLEL BITS}

도1 은 일반적인 이동통신의 레이트 매칭 구성도 이고, 1 is a rate matching configuration diagram of a general mobile communication,

도2 는 종래 기술에 의한 리피티션 패턴 결정방법 순서도 이며, 2 is a flowchart illustrating a repetition pattern determination method according to the prior art;

도3 은 종래 기술에 의한 리피티션 패턴 결정장치 기능 구성도 이고, 3 is a functional configuration diagram of a repetition pattern determination device according to the prior art,

도4는 본 발명에 의한 병렬 리피티션 패턴 결정장치 운용방법 순서도 이고, 4 is a flowchart illustrating a method for operating a parallel repetition pattern determination device according to the present invention;

도5는 본 발명에 의한 병렬 리피티션 패턴 결정장치 기능 구성도 이다. 5 is a functional configuration diagram of a parallel repetition pattern determination device according to the present invention.

** 도면의 주요 부분에 대한 부호 설명 **          ** Explanation of symbols on the main parts of the drawing **

10 : 리피티션부 20,160 : 제1 저장부10: Repetition unit 20,160: First storage unit

30 : 주소증가부 40,170 : 제2 저장부30: address increase unit 40,170: second storage unit

50 : 패턴부 60,180 : 제3 저장부50: pattern portion 60,180: third storage portion

100 : 부호변경부 110 : 제1 곱셈부100: sign change unit 110: first multiplier

120 : 제2 곱셈부 130 : 덧셈부120: second multiplier 130: adder

140 : 비교부 150 : 제어부140: comparison unit 150: control unit

152 : 제1 해독기 154 : 제2 해독기152: first decoder 154: second decoder

156 : 제3 해독기 156: the third decoder

본 발명은 3GPP 비동기 이동통신 시스템의 수신부에서 레이트 매칭 패턴(RATE MATCHING PATTERN)의 리피티션 패턴(REPETITION PATTERN)을 결정하는 것에 관한 것으로, 특히, 다수 데이터를 병렬(PARALLEL) 처리하여 신속하게 리피티션 패턴을 결정하는 장치 및 그 운용방법에 관한 것이다. The present invention relates to determining a repetition pattern of a rate matching pattern (RATE MATCHING PATTERN) at a receiving unit of a 3GPP asynchronous mobile communication system. The present invention relates to an apparatus for determining a Sean pattern and a method of operating the same.

이동통신 시스템의 영상(IMAGE) 통신이 가능한 것을 3GPP(3rd GENERATION PARTNERSHIP PROJECT) 이동통신 시스템이라고 하며, 상기 시스템의 무선신호 송수신부에는 상위 계층으로부터 인가되는 다양한 종류 신호를 처리하는 멀티플렉싱 체인(MULTIPLEXING CHAIN)이 있으며, 상기 멀티플렉싱 체인에는 각각 할당된 기능을 하는 다수 타스크(TASK)가 구비되어 있다. The image communication of the mobile communication system is called 3GPP (3rd GENERATION PARTNERSHIP PROJECT) mobile communication system, and the multiplexing chain (MULTIPLEXING CHAIN) which processes various kinds of signals applied from the upper layer to the wireless signal transceiver of the system. The multiplexing chain is provided with a number of tasks (TASK) each having an assigned function.

상기 멀티플렉싱 체인은 3GPP 비동기 시스템 규격 25-212(TS 25-212)에 상세하게 정의되어 있으며, 상향링크(UP LINK)와 하향링크(DOWN LINK)의 구성이 약간 다르나, 일 예로, CRC 부가 타스크, 채널 코딩 타스크, 1차 인터리빙 타스크, 라디오 프레임 세그멘테이션 타스크 등등이 있으며, 본 발명은 레이트 매칭(RATE MATCHING) 타스크에 관한 것이다. The multiplexing chain is defined in detail in 3GPP asynchronous system standard 25-212 (TS 25-212), and the configuration of uplink (UP LINK) and downlink (DOWN LINK) is slightly different, for example, CRC additional task, There are channel coding tasks, first order interleaving tasks, radio frame segmentation tasks, and the like, and the present invention relates to rate matching tasks.

상기 레이트 매칭(RATE MATCHING)은 송수신부의 상위 계층으로부터 인가되는 각종 포맷 규격의 신호를 최하위 계층인 물리계층(PHYSICAL LAYER)이 무선전송하기 적합하게 정해진 규격 또는 크기와 일치하도록 늘리거나 줄이어 포맷(FORMAT)하는 것이다. RATE MATCHING is a format that increases or decreases a signal of various format standards applied from an upper layer of a transmitter / receiver so that a physical layer, which is the lowest layer, matches a standard or size suitable for wireless transmission. )                         

즉, 상기 전송되는 데이터는 그 성질 또는 특성에 의하여 각각 다른 포맷의 트랜스포트 채널(TRANSPORT CHANNEL)로 구분되고, 상기 상위 계층의 각 채널을 통하여 인가되는 데이터는 크기와 양이 각각 다르며, 포맷의 형태가 이미 정하여진 최하위 물리채널(PHYSICAL CHANNEL)에 매핑(MAPPING)하기 위하여서는 데이터의 크기를 늘리거나 줄이어서 상기 물리채널의 포맷에 정합 또는 맞추어야(MATCHING) 하고, 상기와 같은 처리를 레이트 매칭(RATE MATCHING)이라 한다. That is, the transmitted data is divided into transport channels of different formats according to their characteristics or characteristics, and data applied through each channel of the upper layer has a different size and quantity, and a format type. In order to map to the lowest physical channel already determined, PHYSICAL CHANNEL must increase or decrease the size of the data to match or match the format of the physical channel. MATCHING).

상기 레이트 매칭은 상위 계층(LAYER)으로부터 인가되는 파라메터에 의하여 상위 계층으로부터 인가된 데이터를 물리채널의 포맷에 적합하게 매핑(MAPPING)하도록 데이터를 늘리거나 또는 줄이게 되고, 상기 데이터의 길이를 늘리는 것이 리피티션(REPETITION)이고 줄이는 것이 펑처링(PUNCTURING)이다. The rate matching is to increase or decrease the data so as to map data applied from the upper layer according to the format of the physical channel according to a parameter applied from the upper layer (LAYER), and to increase the length of the data. It is a replication and the reduction is PUNCTURING.

상기 데이터를 늘이거나 줄이는데 있어서, 어떠한 위치들의 비트를 늘려야 하는지 알려주는 것이 리피티션 패턴(REPETITION PATTERN)이고 어떠한 위치들의 비트를 줄이어야 하는지 알려주는 것이 펑처링 패턴(PUNCTURING PATTERN)이며, 본 발명은 리피티션 패턴을 결정하는 장치 중에서도 병렬(PARALLEL) 처리되는 리피티션 패턴 결정장치에 관한 것이다. In increasing or decreasing the data, it is a repetition pattern (REPETITION PATTERN) that tells which bits of the positions to increase and a puncturing pattern (PUNCTURING PATTERN) that indicates which bits should be reduced. The present invention relates to a repetition pattern determination device that is parallelized among devices for determining a repetition pattern.

이하 종래 기술에 의한 레이트 매칭의 리피티션 패턴 결정장치를 첨부된 도면을 참조하여 설명한다. Hereinafter, a repetition pattern determination apparatus for rate matching according to the related art will be described with reference to the accompanying drawings.

종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 일반적인 이동통신의 레이트 매칭 구성도 이고, 도2 는 종래 기술에 의한 리피티션 패턴 결정방법 순서도 이며, 도3 은 종래 기술에 의한 리피티션 패턴 결정장치 기능 구성도 이다. 1 is a rate matching configuration diagram of a general mobile communication, FIG. 2 is a flowchart illustrating a repetition pattern determination method according to the prior art, and FIG. 3 is a repetition pattern according to the prior art. Determinant function diagram.                         

상기 도1 은 일 예로, 3GPP 이동동신 시스템의 다운링크 기능 구성 상태도 이며, 점선 안에 포함되는 것이 멀티플렉싱 체인(MULTIPLEXING CHAIN)이고, 상기 멀티플렉싱 체인에는 비트 오류를 확인하는 CRC 부가 타스크, 채널 코딩 타스크, 라디오 프레임 세그멘테이션 등이 있으며, 사선 처리되어 있는 부분이 데이터의 비트를 늘이거나 줄이어 물리채널 포맷 크기와 일치시키는 레이트 매칭(RATE MATCHING)이다. 1 is, for example, a downlink function configuration state diagram of a 3GPP mobile communication system, and includes a multiplexing chain (MULTIPLEXING CHAIN) included in a dotted line, and the multiplexing chain includes a CRC additional task for checking a bit error, a channel coding task, There is a radio frame segmentation, and the diagonally processed portion is a rate matching that increases or decreases bits of data to match the physical channel format size.

상기와 같은 레이트 매칭(RATE MATCHING)에는 상위 계층으로부터 짧은 길이로 인가되는 데이터 비트 길이를 일정한 규격으로 늘리어 물리계층의 포맷에 정합시키는 리피티션 패턴 결정 알고리즘(ALGORITHM)이 있고 다음과 같이 표현된다.
In RATE MATCHING, there is a repetition pattern determination algorithm (ALGORITHM) that increases the data bit length applied from a higher layer to a shorter standard to match a format of a physical layer, and is expressed as follows. .

r = Eini ;입력데이터와 출력하고자 하는 데이터 사이의 REPETITION RATIO 초기화 r = Eini; Initialize the replication ratio between the input data and the data to be output

c = 0 ;입력데이터 버퍼의 어드레스 초기화c = 0; address initialization of input data buffer

do while c <= Xi ;입력데이터의 크기do while c <= Xi; size of input data

r = r - Eminus r = r-Eminus

do while r<=0do while r <= 0

repeat bit xi,c ;입력데이터 버퍼어드레스 c 값 반복repeat bit xi, c; Repeat input data buffer address c value

r = r + Eplus r = r + Eplus

end doend do

c = c + 1 ;next bit c = c + 1; next bit                         

end do
end do

상기 리피티션 결정 알고리즘을 수행하기 위하여서는, 상위 계층으로부터 파라메터를 인가받고 해당 처리하여 초기 에러(Eini)와 에러 마이너스(Eminus)와 에러 플러스(Eplus)를 산출하며, 입력되는 데이터의 크기를 표시하는 Xi와 함께 리피티션 패턴 결정장치 입력값으로 사용되는 것으로, 상기 입력되는 상위 계층 데이터의 크기와 출력되는 하위 계층의 물리채널 데이터 크기의 차이에 의하여 정해진다. In order to perform the repetition determination algorithm, parameters are received from a higher layer and processed accordingly to calculate an initial error (Eini), an error minus (Eminus), and an error plus (Eplus), and display the size of the input data. It is used as a repetition pattern determination device input value together with Xi, and is determined by a difference between the size of the input upper layer data and the physical channel data size of the output lower layer.

상기 도2를 참조하면, 종래 기술에 의한 리피티션 패턴 결정방법은, 상기 알고리즘에 의한 순서도 로써, 리피티션값(r)과 주소값(c)을 초기화하고, 리피티션값으로부터 마이너스에러를 빼는 초기화 단계(S10)와, Referring to FIG. 2, the repetition pattern determination method according to the related art is a flowchart of the algorithm, which initializes the repetition value r and the address value c and subtracts a negative error from the repetition value. Initialization step (S10),

상기 단계(S10)에 의한 리피티션값(r)이 0 보다 큰 값인지를 판단하는 단계(S20)와, Determining whether the repetition value r according to the step S10 is greater than zero (S20);

상기 단계(S20)에서 판단하여 리피티션값(r)이 0의 값보다 작은 경우, 해당 비트를 리피티션 처리하고, 리피티션값(r)에 플러스에러(Eplus)를 더하는 단계(S30)와, If the repetition value r is smaller than the value of 0 as determined in the step S20, repetition processing the corresponding bit, and adding a plus error Eplus to the repetition value r (S30) and ,

데이터의 비트 주소(c)를 증가하고, 상기 판단 단계(S20)로 궤환시키는 단계(S40)로 이루어진 구성이다. In step S40, the bit address c of the data is increased and fed back to the determination step S20.

상기 알고리즘에 의한 리피티션 패턴(REPETITION PATTERN) 결정방법을 처리하는 장치 구성은, 초기에러(Eini)와 마이너스에러(Eminus)와 플러스에러(Eplus)와 초기화 제어신호(init)와 리피티션 패턴 처리할 데이터의 크기신호(Xi)를 입력하고 리피티션 패턴 결과의 리피티션값(r)을 출력하는 리피티션부(10)와; 상기 리피티션부(10)로부터 리피티션값(r)을 인가받고 저장하는 동시에 제어신호(en)에 의하여 출력하는 제1 저장부(20)와; 상기 제1 저장부(20)로부터 인가되는 리피티션값(r) 신호와 상기 초기화 제어신호(init) 및 데이터 크기신호(Xi)를 인가받고, 상기 리피티션값(r)이 0의 값보다 큰 경우에 증가된 주소값(c)을 출력하는 주소증가부(30)와; 상기 주소증가부(30)로부터 주소값(c)을 인가받고 저장하는 동시에 제어신호(en)에 의하여 출력하는 제2 저장부(40)와; 상기 제2 저장부(40)로부터 인가되는 주소값(c) 신호와 상기 초기화 제어신호(init) 및 데이터의 비트 신호를 입력하고, 초기화되지 않은 경우 상기 주소값(c)에 해당하는 데이터 비트(o)를 출력하는 패턴부(50)와; 상기 패턴부(50)로부터 데이터 비트(o)를 인가받고 저장하는 동시에 제어신호(en)에 의하여 리피티션 패턴(REPETITION PATTERN) 결정 신호로 출력하는 제3 저장부(60)로 구성된다. An apparatus for processing a repetition pattern determination method according to the algorithm includes an initial error (Eini), a negative error (Eminus), a plus error (Eplus), an initialization control signal (init), and a repetition pattern. A repetition unit 10 for inputting a magnitude signal Xi of data to be processed and outputting a repetition value r of the repetition pattern result; A first storage unit 20 receiving and storing a repetition value r from the repetition unit 10 and outputting the same by a control signal en; The repetition value r signal, the initialization control signal init, and the data magnitude signal Xi are applied from the first storage unit 20, and the repetition value r is greater than zero. An address increasing unit 30 outputting an increased address value c in this case; A second storage unit 40 receiving and storing an address value c from the address increasing unit 30 and outputting the same by a control signal en; Input the address value (c) signal and the initialization control signal (init) and the bit signal of the data applied from the second storage unit 40, the data bit corresponding to the address value (c) if not initialized ( a pattern portion 50 for outputting o); The third storage unit 60 receives the data bit o from the pattern unit 50 and stores the data bit o and outputs the data bit o as a repetition pattern determination signal according to a control signal en.

상기와 같은 종래 기술의 구성을 첨부된 도2 와 도3을 참조하여 상세히 설명한다. The configuration of the prior art as described above will be described in detail with reference to FIGS. 2 and 3.

상위 계층으로부터 인가되는 파라미터를 해당 분석처리하여 초기에러(Eini), 마이너스에러(Eminus), 플러스에러(Eplus)를 산출한다. The parameter applied from the upper layer is analyzed to calculate an initial error (Eini), a negative error (Eminus), and a plus error (Eplus).

상기 리피티션부(10)는 상기와 같이 산출된 초기에러(Eini), 마이너스에러(Eminus), 플러스에러(Eplus)를 입력받는 동시에 초기화 제어신호(init)와 데이터 크기(Xi)를 입력받으며, 리피티션값(r)을 초기에러(Eini)로 설정하고 주소값(c)을 0으로 설정하는 동시에 리피티션값(r)으로부터 마이너스 에러(Eminus)를 뺀다(S10). The repetition unit 10 receives an initial error (Eini), a negative error (Eminus), and a plus error (Eplus) calculated as described above, and receives an initialization control signal (init) and a data size (Xi). The repetition value r is set to an initial error Eini, the address value c is set to 0, and the negative error Eminus is subtracted from the repetition value r (S10).

상기 단계(S10)의 리피티션값(r)이 0의 값보다 작거나 같은지를 판단하고(S20), 상기 판단단계(S20)에서 0의 값보다 작거나 같으면 리피티션 패턴을 설정하는 리피티션값(r)을 제1 저장부(20)에 출력하는 동시에 상기 리피티션값(r)에 플러스에러(Eplus)를 더한다(S30). It is determined whether the repetition value r of the step S10 is less than or equal to a value of 0 (S20), and if the repetition pattern is smaller than or equal to a value of 0 in the determination step S20, the repetition to set a repetition pattern The shunt value r is output to the first storage unit 20 and a plus error Eplus is added to the repetition value r (S30).

상기 리피티션부(10)는 제1 저장부(20)에 제어신호(en)를 출력하여 상기 리피티션값(r)을 주소증가부(30)에 출력하도록 하고, 상기 주소증가부(30)는 현재의 주소값(c)을 증가시켜 제2 저장부(40)에 출력한다(S40).The repetition unit 10 outputs a control signal en to the first storage unit 20 to output the repetition value r to the address increasing unit 30, and the address increasing unit 30. Increases the current address value c and outputs it to the second storage unit 40 (S40).

상기 주소증가부(30)는 상기 제2 저장부(40)에 제어신호(en)를 출력하여 주소값(c)을 패턴부(50)에 출력하도록 하고, 상기 패턴부(50)는 상기 주소값(c)에 해당하는 데이터(Xi)의 해당 비트를 리피티션 패턴으로써 제3 저장부(60)에 출력하고, 상기 제3 저장부(60)는 패턴부(50)의 제어신호(en)에 의하여 상기 리피티션 패턴 신호를 출력하며, 다음 비트를 위하여 상기와 같은 과정을 반복한다. The address increasing unit 30 outputs a control signal en to the second storage unit 40 to output an address value c to the pattern unit 50, and the pattern unit 50 outputs the address. The corresponding bit of the data Xi corresponding to the value c is output to the third storage unit 60 as a repetition pattern, and the third storage unit 60 controls the control signal en of the pattern unit 50. Outputs the repetition pattern signal, and repeats the above process for the next bit.

상기와 같은 구성의 종래 기술에 의한 리피티션 패턴 결정은 한번에 하나의 비트에 대한 리피티션 결과를 출력하므로, 입력되는 데이터 Xi의 모든 비트를 처리하기 위하여 많은 시간이 소요되는 문제가 있다.Since the repetition pattern determination according to the prior art of the above configuration outputs a repetition result for one bit at a time, there is a problem that it takes a long time to process all the bits of the input data Xi.

또한, 리피티션에 많은 시간이 소요되므로, 데이터의 고속처리에 부적합하고, 이동통신 시스템의 신뢰도가 저하되는 문제가 있다. In addition, since a large amount of time is required for repetition, there is a problem that it is unsuitable for high-speed processing of data and the reliability of the mobile communication system is lowered.

본 발명은 레이트 매칭의 리피티션 패턴 결정에 있어서, 소정 단위의 병렬로 신속하게 처리하여 대량의 데이터를 고속처리하기 적합한 장치 및 운용방법을 제공하는 것이 그 목적이다. SUMMARY OF THE INVENTION An object of the present invention is to provide an apparatus and an operation method suitable for rapidly processing a large amount of data by rapidly processing in parallel in predetermined units in determining a rate pattern repetition pattern.

상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 플러스 에러신호를 입력받아 마이너스 부호를 곱하는 부호변경부와; 상기 부호변경부의 출력신호와 단계별 배수를 곱하여 출력하는 제1 곱셈부와; 마이너스 에러신호를 입력받고 단계별 배수를 곱하여 출력하는 제2 곱셈부와; 상기 제1 곱셈부와 제2 곱셈부의 출력신호를 더하는 덧셈부와; 상기 제1 곱셈부, 제2 곱셈부, 덧셈부의 출력신호를 입력받아 리피티션값과 비교하여 출력하는 비교부와; 상기 비교부의 출력신호에 대해 제어신호를 출력하는 제어부와; 상기 제어부의 제어신호를 저장하는 저장부로 구성된 특징이 있다. In order to achieve the above object, the present invention includes a code change unit for receiving a positive error signal and multiplying a negative code; A first multiplier for multiplying and outputting the output signal of the code change unit by a multiple of each step; A second multiplier configured to receive a negative error signal and multiply and output a multiplier for each step; An adder for adding output signals of the first multiplier and the second multiplier; A comparator which receives the output signals of the first multiplier, the second multiplier, and the adder and compares them with a repetition value; A control unit which outputs a control signal to the output signal of the comparison unit; The storage unit may store a control signal of the controller.

또한, 상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 입력되는 리피티션값이 단계별 배수 마이너스에러보다 큰지를 단계별로 판단하는 제1 과정과; 단계별 배수 마이너스에러로부터 플러스에러를 감산하는 제2 과정으로 구성된 특징이 있다. In addition, the present invention devised to achieve the above object comprises: a first step of judging step by step whether an input repetition value is greater than a step multiple negative error; There is a feature consisting of a second process of subtracting the plus error from the step-by-step negative error.

이하 본 발명에 의한 병렬 리피티션 패턴 결정장치 및 그 운용방법을 첨부된 도면을 참조하여 설명한다. Hereinafter, an apparatus for determining a parallel repetition pattern and an operation method thereof according to the present invention will be described with reference to the accompanying drawings.

본 발명을 설명하기 위하여 첨부된 것으로, 도4는 본 발명에 의한 병렬 리피티션 패턴 결정장치 운용방법 순서도 이고, 도5 는 본 발명에 의한 병렬 리피티션 패턴 결정장치 기능 구성도 이고, 4 is a flowchart illustrating a method for operating a parallel repetition pattern determination device according to the present invention, and FIG. 5 is a functional configuration diagram of a parallel repetition pattern determination device according to the present invention.                     

상기 도5를 참조하면, 본 발명에 의한 병렬 리피티션 패턴 결정장치는, 상위 계층으로부터 입력되는 플러스 에러(P) 신호에 마이너스 부호(-)를 곱하는 부호변경부(100)와,Referring to FIG. 5, the parallel repetition pattern determining apparatus according to the present invention includes a code change unit 100 for multiplying a plus error P signal input from a higher layer by a minus sign (-),

상기 부호변경부(100)의 신호를 단계별 배수와 각각 곱하여 각각 출력하는 것으로써, 입력되는 신호를 1배수로 출력하는 1배수 곱셈기(111); 입력되는 신호를 2배수로 출력하는 2배수 곱셈기(112); 입력되는 신호를 3배수로 출력하는 3배수 곱셈기(113); 입력되는 신호를 4배수로 출력하는 4배수 곱셈기(114); 입력되는 신호를 5배수로 출력하는 5배수 곱셈기(115)로 이루어진 제1 곱셈부(110)와, A multiplier multiplier 111 for multiplying a signal of the code change unit 100 by a multiplier for each step and outputting the multiplied signal by a multiplier; A multiplier multiplier 112 for outputting an input signal in a double multiple; A triple multiplier 113 for outputting an input signal in triple times; A quadruple multiplier 114 for outputting an input signal in quadruple; A first multiplier 110 formed of a multiplier multiplier 115 for outputting a 5 times multiplier signal;

상위 계층으로부터 입력되는 마이너스 에러(M) 신호를 단계별 배수와 각각 곱하여 각각 출력하는 것으로써, 입력되는 신호를 1배수로 출력하는 1배수 곱셈기(121); 입력되는 신호를 2배수로 출력하는 2배수 곱셈기(122); 입력되는 신호를 3배수로 출력하는 3배수 곱셈기(123); 입력되는 신호를 4배수로 출력하는 4배수 곱셈기(124); 입력되는 신호를 5배수로 출력하는 5배수 곱셈기(125)로 이루어진 제2 곱셈부(120)와, A multiplier multiplier 121 for multiplying a negative error M signal input from an upper layer by multiplying the multiplied step by step and outputting the multiplied multiplier respectively; A multiplier multiplier 122 for outputting an input signal in a double multiple; A triple multiplier 123 for outputting an input signal in triple times; A quadruple multiplier 124 for outputting an input signal in quadruple; A second multiplier 120 including a 5-fold multiplier 125 for outputting a 5-fold multiplier signal;

상기 제1 곱셈부(110)와 제2 곱셈부(120)의 해당 신호를 각각 더하여 각각 출력하는 것으로써, 제1 곱셈부(110)의 1배수 곱셈기(111)와 제2 곱셈부(120)의 1배수 곱셈기(121) 신호를 더하여 출력하는 제1 덧셈기(131); 제1 곱셈부의 1배수 곱셈기(111)와 제2 곱셈부의 2배수 곱셈기(122) 신호를 더하여 출력하는 제2 덧셈기(132); 제1 곱셈부의 1배수 곱셈기(111)와 제2 곱셈부의 3배수 곱셈기(123) 신호를 더하여 출력하는 제3 덧셈기(133); 제1 곱셈부의 1배수 곱셈기(111)와 제2 곱셈 부의 4배수 곱셈기(124) 신호를 더하여 출력하는 제4 덧셈기(134); 제1 곱셈부(110)의 2배수 곱셈기(112)와 제2 곱셈부(120)의 1배수 곱셈기(121) 신호를 더하여 출력하는 제5 덧셈기(135); 제1 곱셈부의 2배수 곱셈기(112)와 제2 곱셈부의 2배수 곱셈기(122) 신호를 더하여 출력하는 제6 덧셈기(136); 제1 곱셈부의 2배수 곱셈기(112)와 제2 곱셈부의 3배수 곱셈기(123) 신호를 더하여 출력하는 제7 덧셈기(137); 제1 곱셈부(110)의 3배수 곱셈기(113)와 제2 곱셈부(120)의 1배수 곱셈기(121) 신호를 더하여 출력하는 제8 덧셈기(138); 제1 곱셈부의 3배수 곱셈기(113)와 제2 곱셈부의 2배수 곱셈기(122) 신호를 더하여 출력하는 제9 덧셈기(139); 제1 곱셈부(110)의 4배수 곱셈기(114)와 제2 곱셈부(120)의 1배수 곱셈기(121) 신호를 더하여 출력하는 제10 덧셈기(141)로 이루어진 덧셈부(130)와, By adding the respective signals of the first multiplier 110 and the second multiplier 120 and outputting the signals, respectively, the multiplier 111 and the second multiplier 120 of the first multiplier 110. A first adder 131 that adds and outputs a multiple of multiplier 121 signal; A second adder 132 that adds and outputs a multiplier multiplier 111 of the first multiplier 111 and a multiplier multiplier 122 of the second multiplier; A third adder 133 which adds and outputs a multiplier multiplier 111 of the first multiplier 111 and a multiplier multiplier 123 of the second multiplier; A fourth adder 134 for adding and outputting a multiplier multiplier 111 of the first multiplier 111 and a multiplier multiplier 124 of the second multiplier; A fifth adder 135 which adds and outputs a double multiplier 112 of the first multiplier 110 and a multiplier multiplier 121 signal of the second multiplier 120; A sixth adder 136 for adding and outputting a double multiplier 112 of the first multiplier and a double multiplier 122 of the second multiplier; A seventh adder 137 for adding and outputting a multiplier multiplier 112 of the first multiplier and a multiplier multiplier 123 of the second multiplier; An eighth adder 138 that adds and outputs a triple multiplier 113 of the first multiplier 110 and a multiplier multiplier 121 signal of the second multiplier 120; A ninth adder 139 for adding and outputting a triple multiplier 113 of the first multiplier and a double multiplier 122 of the second multiplier; An adder 130 including a tenth adder 141 that adds and outputs a quadruple multiplier 114 of the first multiplier 110 and a multiplier multiplier 121 signal of the second multiplier 120, and

상기 제1 곱셈부(110), 제2 곱셈부(120), 덧셈부(130)로부터 인가되는 각각의 신호를 후술하는 제1 저장부(160)의 리피티션값(r)과 각각 비교하여 출력하는 것으로써, 상기 제1 곱셈부의 각 배수곱셈기(111 내지 115) 신호와, 상기 제2 곱셈부의 각 배수곱셈기(121 내지 125) 신호와, 상기 덧셈부(130)의 각 덧셈기(131 내지 139, 141) 신호와 0의 신호를 각각 입력하고, 상기 제1 저장부(160)로부터 인가되는 리피티션값(r)보다 작으면 1의 값을 각각 출력하고, 상기 리피티션값보다 크면 0의 값을 각각 출력하는 다수 비교기(145)로 이루어진 비교부(140)와, The respective signals applied from the first multiplier 110, the second multiplier 120, and the adder 130 are compared with the repetition values r of the first storage unit 160 to be described later. By doing so, each multiplier (111 to 115) signal of the first multiplier, each multiplier (121 to 125) signal of the second multiplier, and each adder (131 to 139) of the adder 130, 141) Input a signal and a signal of 0, respectively, and output a value of 1 when the signal is smaller than the repetition value r applied from the first storage unit 160, and output a value of 0 when the signal is greater than the repetition value. A comparator 140 composed of a plurality of comparators 145 respectively outputting the same;

상기 비교부(140) 신호에 의하여 리피티션값(r), 주소값(c), 병렬 리피티션 패턴 결정 신호(o[5:0])를 출력하는 것으로써, 초기화 제어신호(init)와 주소값(c)과 데이터 크기(Xi)를 입력하고, 상기 비교부(140)의 신호를 분석하여 다음 순서의 리피티션값(r)을 출력하는 제1 해독기(152); 상기 비교부(140)의 신호를 분석하여 다음 순서의 주소값(c)을 출력하는 제2 해독기(154); 상기 비교부(140)의 신호를 분석하여 소정 단위의 병렬신호에 대한 리피티션 패턴 결정신호(o[5:0])를 출력하는 제3 해독기(156)로 이루어진 제어부(150)와, The repetition value r, the address value c, and the parallel repetition pattern determination signal o [5: 0] are output by the comparator 140 signal, thereby generating an initialization control signal initial. A first decoder 152 that inputs an address value c and a data size Xi and analyzes the signal of the comparator 140 and outputs a repetition value r in a next order; A second decoder 154 analyzing the signal of the comparator 140 and outputting an address value c in the following order; A control unit 150 including a third decoder 156 analyzing the signal of the comparison unit 140 and outputting a repetition pattern determination signal o [5: 0] for a parallel signal of a predetermined unit;

상기 제어부(150)의 리피티션값(r)을 일시 저장한 후 출력하는 제1 저장부(160)와, A first storage unit 160 for temporarily storing the repetition value r of the controller 150 and outputting the temporary value r;

상기 제어부(150)의 주소값(c)을 일시 저장한 후 출력하는 제2 저장부(170)와, A second storage unit 170 for temporarily storing and outputting the address value c of the controller 150;

상기 제어부(150)의 병렬 리피티션 패턴 결정값(o[5:0])을 일시 저장한 후 출력하는 제3 저장부(180)로 이루어진 구성이다. A third storage unit 180 temporarily stores the parallel repetition pattern determination value o [5: 0] of the controller 150 and outputs the temporary storage pattern 180.

또한, 상기 도4를 참조하면, 본 발명에 의한 병렬 리피티션 패턴 결정장치 운용방법은, 입력되는 리피티션값이 단계별 배수 마이너스에러보다 큰지를 단계별로 판단하는 것으로써, 입력되는 리피티션값(R)이 0의 값보다 큰지를 판단하고 작은 경우는 제2 과정으로 진행하는 단계; 상기 단계의 판단에서 큰 경우는 상기 리피티션값(R)이 마이너스에러(m)보다 큰지를 판단하고 작은 경우는 제2 과정으로 진행하는 단계; 상기 단계의 판단에서 큰 경우는 상기 리피티션값(r)이 2배수한 마이너스에러(2m)보다 큰지를 판단하고 작은 경우는 제2 과정으로 진행하는 단계; 상기 단계의 판단에서 큰 경우는 상기 리피티션값(r)이 3배수한 마이너스에러(3m)보다 큰지를 판단하고 작은 경우는 제2 과정으로 진행하는 단계; 상기 단계의 판단에서 큰 경우는 상기 리피티션값(r)이 4배수한 마이너스에러(4m)보다 큰지를 판단하고 작은 경우는 제2 과정으로 진행하는 단계; 상기 단계의 판단에서 큰 경우는 상기 리피티션값이 5배수한 마이너스에러(5m)보다 큰지를 판단하고 작은 경우는 제2 과정으로 진행하며 큰 경우는 해당 리피티션값(r-6m)을 다음 순서의 리피티션값(r)으로 설정하는 단계로 이루어지는 제1 과정과, In addition, referring to FIG. 4, in the parallel repetition pattern determination device operating method according to the present invention, it is determined in step by step whether the input repetition value is larger than the step-by-step multiple negative error, thereby the input repetition value ( Determining whether R) is greater than a value of 0 and proceeding to a second process if small; Determining whether the repetition value R is greater than the negative error m when the determination is large in the determination of the step; and when the size is small, proceeding to the second process; Judging whether the repetition value r is greater than 2 times the negative error 2m when the determination of the step is large and proceeding to the second process if the determination is small; Judging whether the repetition value r is greater than a tripled negative error 3m when the determination of the step is large and proceeding to the second process when the determination is small; Judging whether the repetition value r is greater than 4 times the negative error 4m if it is large in the determination of the step, and if it is small, proceeding to the second process; In the judgment of the step, if it is large, it is determined whether the repetition value is greater than 5 times the negative error (5m), and if it is small, it proceeds to the second process, and if it is large, the corresponding repetition value (r-6m) A first process comprising the step of setting a repetition value r of

상기 제1 과정에서 판단하여 각 단계별로 크지 않은 경우, 해당 단계별 배수 마이너스에러로부터 플러스에러를 한번 감산 또는 뺀 값보다 큰지를 판단하는 것으로써, 상기 제1 과정에서 판단하여 리피티션값(r)이 0의 값보다 작을 경우 마이너스 한 플러스에러(-p)보다 큰지를 판단하고 작은 경우는 제3 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제1 과정에서 마이너스에러(m) 보다 작은 것으로 판단하는 경우, 마이너스에러(m)로부터 프러스에러(p)를 뺀 것(m-p)보다 큰지를 판단하고 작은 경우는 제3 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제1 과정에서 2배수 마이너스에러(2m) 보다 작은 것으로 판단하는 경우, 2배수 마이너스에러로부터 프러스에러를 감산 또는 뺀 것(2m-p)보다 큰지를 판단하고 작은 경우는 제3 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제1 과정에서 3배수 마이너스에러(3m) 보다 작은 것으로 판단하는 경우, 3배수 마이너스에러로부터 프러스에러를 감산 또는 뺀 것(3m-p)보다 큰지를 판단하고 작은 경우는 제3 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제1 과정에서 4배수 마이너스에러(4m) 보다 작은 것으로 판단하는 경우, 4배수 마이너스에러로부터 프러스에러를 감산 또는 뺀 것(4m-p)보다 큰지를 판단하고 작은 경우는 제3 과정으로 진행하며 큰 경우는 해당 리피티션값(r+p-5m)을 다음 순서의 리피티 션값(r)으로 설정하는 단계로 이루어지는 제2 과정과, If it is determined in the first step is not large in each step, by determining whether the plus error is greater than the value once subtracted or subtracted from the step multiple negative error, the determination value (r) is determined in the first step Determining whether the value is greater than the negative plus error (-p) when the value is smaller than 0, and proceeding to the third process if the value is smaller than the value of 0; In the case of judging in the above step and in case of determining that the case is large and smaller than the negative error (m) in the first process, it is determined whether or not it is larger than the minus error (m) minus the prus error (p). Proceeding to step 3; In the case of judging from the above step and in case of judging that it is smaller than 2 times negative error (2m) in the first process, judging whether it is larger than subtracting or subtracting the frus error from 2 times negative error (2m-p) Proceeding to a third process; In the case of judging from the above step and in the case of being large and in the first process, it is determined to be smaller than 3 times negative error (3m). Proceeding to a third process; In the case of judging from the above step and in case of judging that it is smaller than 4 times negative error (4m) in the first process, judging whether it is larger than subtracting or subtracting the frus error from 4 times negative error (4m-p) The second process proceeds to the third process, in the case of large, the second process comprising the step of setting the corresponding repetition value r + p-5m to the next repetition value r;

상기 과정에서 판단하여 각 단계별로 크지 않은 경우, 해당 단계별 배수 마이너스에러로부터 플러스에러를 두 번 감산 또는 뺀 값보다 큰지를 판단하는 것으로써, 상기 제2 과정에서 판단하여 리피티션값(r)이 마이너스 한 플러스에러(-p)보다 작은 경우 마이너스 한 2배수 플러스에러(-2p)보다 큰지를 판단하고 작은 경우는 제4 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제2 과정에서 마이너스에러로부터 프러스에러를 감산 또는 뺀 것(m-p) 보다 작은 것으로 판단하는 경우, 마이너스에러로부터 2배수 프러스에러를 감산 또는 뺀 것(m-2p)보다 큰지를 판단하고 작은 경우는 제4 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제2 과정에서 2배수 마이너스에러(2m)로부터 프러스에러(p)를 감산 또는 뺀 것(2m-p) 보다 작은 것으로 판단하는 경우, 2배수 마이너스에러로부터 2배수 프러스에러를 뺀 것(2m-2p)보다 큰지를 판단하고 작은 경우는 제4 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제2 과정에서 3배수 마이너스에러(3m)로부터 프러스에러(p)를 뺀 것(3m-p) 보다 작은 것으로 판단하는 경우, 3배수 마이너스에러로부터 2배수 프러스에러를 뺀 것(3m-2p)보다 큰지를 판단하고 작은 경우는 제4 과정으로 진행하며 큰 경우는 해당 리피티션값(r+2p-4m)을 다음 순서의 리피티션값(r)으로 설정하는 단계로 이루어지는 제3 과정과, If it is determined in the above process and is not large in each step, it is determined whether the positive error is greater than the subtracted or subtracted plus error twice from the corresponding step multiple negative errors, and the repetition value r is determined in the second process. Determining whether it is greater than a minus one-times multiple plus error (-2p) if less than one plus error (-p), and proceeding to the fourth process if less than one plus error (-p); In case of judging at the above step and being larger than subtracting or subtracting the frus error from the minus error in the second process (mp), than subtracting or subtracting the double thru prus error from the minus error (m-2p) Determining whether it is large and, if small, proceeding to a fourth process; In the case of judging in the above step, and in the second process, judging from the doubled negative error (2m) to be smaller than the subtracted or subtracted prus error (p) from the doubled negative error (2m-p) Determining whether the error is greater than the subtraction of the error (2m-2p) and proceeding to the fourth process if the error is small; When judging in the above step and determined to be larger than the triplet negative error (3m) minus the prus error (p) in the second process (3m-p), the triplex negative error is determined from the triplex negative error. It is determined whether it is larger than the subtracted (3m-2p), and if it is small, the process proceeds to step 4. If the size is large, the corresponding repetition value (r + 2p-4m) is set to the repetition value r in the following order. The third process takes place,

상기 제3 과정에서 판단하여 각 단계별로 크지 않은 경우, 해당 단계별 배수 마이너스에러로부터 플러스에러를 세 번 뺀 값보다 큰지를 판단하는 것으로써, 상기 제3 과정에서 판단하여 리피티션값(r)이 마이너스 한 2배수 플러스에러(-2p)보 다 작은 경우 마이너스 한 3배수 플러스에러(-3p)보다 큰지를 판단하고 작은 경우는 제5 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제3 과정에서 마이너스에러로부터 2배수 프러스에러를 감산 또는 뺀 것(m-2p) 보다 작은 것으로 판단하는 경우, 마이너스에러로부터 3배수 프러스에러를 감산 또는 뺀 것(m-3p)보다 큰지를 판단하고 작은 경우는 제5 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제3 과정에서 2배수 마이너스에러로부터 2배수 프러스에러를 감산 또는 뺀 것(2m-2p) 보다 작은 것으로 판단하는 경우, 2배수 마이너스에러로부터 3배수 프러스에러를 감산 또는 뺀 것(2m-3p)보다 큰지를 판단하고 작은 경우는 제5 과정으로 진행하며 큰 경우는 해당 리피티션값(r+3p-3m)을 다음 순서의 리피티션값(r)으로 설정하는 단계로 이루어지는 제4 과정과, If it is determined in the third process that is not large in each step, it is determined whether it is greater than the value obtained by subtracting the positive error three times from the corresponding multiple of the step multiple times, and the repetition value (r) is determined by the third process. If smaller than one double multiple plus error (-2p) is determined to be greater than the negative one triple multiple plus error (-3p), and if small, proceed to the fifth process; Subtracting or subtracting triplex prus error from minus error if it is judged in the above step and is judged to be smaller than subtracting or subtracting double multiples prus error from minus error in third process (m-2p) Determining whether it is greater than -3p) and proceeding to a fifth process if it is smaller; If it is judged in the above step that it is large and less than 2 times negative thrust error subtracted or subtracted from 2 times negative error in the third process (2m-2p), then 3 times double thrust error is reduced from 2 times negative error or It is determined whether it is larger than the subtracted (2m-3p), and if it is small, the process proceeds to step 5, and if it is large, the corresponding repetition value (r + 3p-3m) is set to the repetition value r in the following order. The fourth process,

상기 제4 과정에서 판단하여 각 단계별로 크지 않은 경우, 해당 단계별 배수 마이너스에러로부터 플러스에러를 네 번 감산 또는 뺀 값보다 큰지를 판단하는 것으로써, 상기 제4 과정에서 판단하여 리피티션값(r)이 마이너스 한 3배수 플러스에러(-3p)보다 작은 경우 마이너스 한 4배수 플러스에러(-4p)보다 큰지를 판단하고 작은 경우는 제6 과정으로 진행하는 단계; 상기 단계에서 판단하여 큰 경우와 제4 과정에서 마이너스에러로부터 3배수 프러스에러를 감산 또는 뺀 것(m-3p) 보다 작은 것으로 판단하는 경우, 마이너스에러로부터 4배수 프러스에러를 감산 또는 뺀 것(m-4p)보다 큰지를 판단하고 작은 경우는 제6 과정으로 진행하며, 큰 경우는 해당 리피티션값(r+4p-2m)을 다음 순서의 리피티션값으로 설정하는 단계로 이루어지는 제5 과정과, If it is determined in the fourth step is not large in each step, it is determined by the fourth step to determine whether the plus error is greater than the subtracted or subtracted four times the error, the repetition value (r) If it is less than the negative triplet plus error (-3p), determining whether it is greater than the negative quadruple plus error (-4p); If it is judged in the above step that it is large and if it is judged to be smaller than subtracting or subtracting the triplex prus error from the minus error in the fourth process (m-3p), subtracting or subtracting the quadruplet prus error from the minus error (m Determining whether it is greater than -4p), and if it is small, proceeds to a sixth process, and if it is large, a fifth process consisting of setting the corresponding repetition value (r + 4p-2m) to the next repetition value;                     

상기 제5 과정에서 판단하여 각 단계별로 크지 않은 경우, 해당 단계별 배수 마이너스에러로부터 플러스에러를 다섯 번 감산 또는 뺀 값보다 큰지를 판단하는 것으로써, 상기 제5 과정에서 판단하여 리피티션값(r)이 마이너스 한 4배수 플러스에러(-4p)보다 작은 경우 마이너스 한 5배수 플러스에러(-5p)보다 큰지를 판단하고 큰 경우는 해당 리피티션값(r+5p-m)을 다음 순서의 리피티션값(r)으로 설정하고, 작은 경우는 해당 리피티션값(r+6p)을 다음 순서의 리피티션값(r)으로 각각 설정하는 단계로 이루어지는 제6 과정으로 구성된다. If it is determined in the fifth process is not large in each step, by determining whether the positive error is greater than the value of subtracted or subtracted five times plus or minus the error error, the repetition value (r) If it is smaller than the negative quadruple plus error (-4p), it is determined whether it is greater than the negative five-fold plus error (-5p), and if it is large, the corresponding repetition value (r + 5p-m) is the repetition value in the following order. If it is set to (r), and it is small, it consists of a 6th process which consists of setting the said repetition value r + 6p to the repetition value r of the following procedure, respectively.

이하, 상기와 같은 구성의 본 발명을 상기 첨부된 도4 및 도5를 참조하여 상세히 설명한다. Hereinafter, the present invention having the above configuration will be described in detail with reference to FIGS. 4 and 5.

상기 도4 및 도5는, 일 실시 예로써, 6 비트를 병렬로 처리하는 리피티션 패턴에 관한 것이고, 마이너스에러(Eminus)는 간단하게 m으로 표시하고, 플러스에러(Eplus)는 간단하게 p로 표시하며, 초기상태에서 리피티션값(r)을 저장하는 제1 저장부(160)에는 Eini - m 값을 저장한다. 4 and 5 illustrate, as an embodiment, a repetition pattern for processing 6 bits in parallel, a minus error (Eminus) is simply indicated by m, and a plus error (Eplus) is simply p. In the initial state, the first storage unit 160 storing the repetition value r stores the value Eini-m.

상기 도4에서, 각 조건문을 따라가며 오른쪽 방향의 화살표를 따라서는 m을 한번씩 더한 값과 비교하고, 아래쪽 방향의 화살표를 따라 p를 한번씩 뺀 값과 비교하며, 아래쪽으로 갈 때마다 리피티션 패턴(REPETITION PATTERN)이 수행된다. In FIG. 4, each conditional sentence is compared with a value obtained by adding m once along an arrow in the right direction, compared with a value obtained by subtracting p once in an arrow in a downward direction, and repeated every time the pattern goes down. (REPETITION PATTERN) is performed.

상기 도4의 조건문은 총 6 비트에 대한 출력 데이터를 만들 수 있는데, 오른쪽에 표시된 값들이 다음상태의 리피티션값(r)이 된다. The conditional sentence of FIG. 4 can generate output data for a total of 6 bits, and the values shown on the right become the repetition value r of the next state.

상기 도5 는 상기 도4를 회로장치로 구성한 것이며, 상기 부호변환기(100)에 의하여 p에 마이너스 부호(-)를 부착하고, 제1 곱셈부(110)에 의하여 각각 해당되 는 배수로 곱하여 각각 출력하며, 상기 입력되는 m을 제2 곱셈부(120)에 의하여 각각 해당되는 배수로 곱하여 각각 출력하고, 상기 각각 출력되는 신호의 일부는 상기 덧셈부(130)에 의하여 각각 더해진 후 출력된다. FIG. 5 is a circuit device of FIG. 4, and a negative sign (-) is attached to p by the code converter 100, and multiplied by a corresponding multiple by the first multiplier 110, respectively. The input m is multiplied by a corresponding multiple by the second multiplier 120, respectively, and output, respectively, and a part of each output signal is added by the adder 130 and then output.

상기와 같이 제1 곱셈부(110), 제2 곱셈부(120), 덧셈부(130)로부터 각각 출력되는 신호는 비교부(140)의 각각 해당되는 비교부(145)에 입력하여 해당 리피티션값(r)과 비교되고, 상기와 같이 비교되는 결과를 인가받는 제어부(150)는 제1 해독기(152)에 의하여 리피티션값(r)을 제1 저장부(160)에 출력하고, 제2 해독기(154)에 의하여 주소값(c)을 제2 저장부(170)에 출력하며, 제3 해독기(156)에 의하여 리피티션 패턴 결정값(o[5:0])을 제3 저장부(180)에 출력한다. As described above, the signals output from the first multiplier 110, the second multiplier 120, and the adder 130 are input to the corresponding comparator 145 of the comparator 140, and the corresponding repeaters are inputted. The controller 150, which is compared with the shunt value r and receives the comparison result as described above, outputs the repetition value r to the first storage unit 160 by the first decoder 152. The decoder 154 outputs the address value c to the second storage unit 170, and the third decoder 156 outputs the repetition pattern determination value o [5: 0] to the third storage unit. Output to 180.

상기와 같은 장치의 운용방법을 베릴로그(VERILOG) HDSL(HARDWARE DESCRIPTION LANGUAGE) 코드로 표현하면 다음과 같다.
The operation method of the above device is expressed as a Verilog HDSL (HARDWARE DESCRIPTION LANGUAGE) code.

if (init) begin if (init) begin

r <= Eini - m;     r <= Eini-m;

c <= 0;     c <= 0;

endend

else if (c < Xi) begin else if (c <Xi) begin

casex ({(r > 0), (r > m ), (r > 2*m ), (r > 3*m ), (r > 4*m ), (r > 5*m),     casex (((r> 0), (r> m), (r> 2 * m), (r> 3 * m), (r> 4 * m), (r> 5 * m),

(r > - p), (r > m - p), (r > 2*m - p), (r > 3*m - p), (r > 4*m - p),            (r>-p), (r> m-p), (r> 2 * m-p), (r> 3 * m-p), (r> 4 * m-p),

(r > - 2*p), (r > m - 2*p), (r > 2*m - 2*p), (r > 3*m - 2*p),            (r>-2 * p), (r> m-2 * p), (r> 2 * m-2 * p), (r> 3 * m-2 * p),

(r > - 3*p), (r > m - 3*p), (r > 2*m - 3*p),            (r>-3 * p), (r> m-3 * p), (r> 2 * m-3 * p),

(r > - 4*p), (r > m - 4*p),            (r>-4 * p), (r> m-4 * p),

(r > - 5*p) })            (r>-5 * p)})

21'b111111_?????_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+4],i[c+5]}; c <= c+6; r <= r - 6*m; end         21'b111111 _ ????? _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c +3], i [c + 4], i [c + 5]}; c <= c + 6; r <= r-6 * m; end

21'b111110_?????_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+4],i[c+5]}; c <= c+5; r <= r + p - 5*m; end
21'b111110 _ ????? _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c +3], i [c + 4], i [c + 5]}; c <= c + 5; r <= r + p-5 * m; end

21'b11110?_????1_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+4],i[c+4]}; c <= c+5; r <= r + p - 5*m; end        21'b11110? _ ???? 1 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [ c + 3], i [c + 4], i [c + 4]}; c <= c + 5; r <= r + p-5 * m; end

21'b11110?_????0_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+4],i[c+4]}; c <= c+4; r <= r + 2*p - 4*m; end
21'b11110? _ ???? 0 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [ c + 3], i [c + 4], i [c + 4]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b1110??_???11_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+3],i[c+4]}; c <= c+5; r <= r + p - 5*m; end        21'b1110 ?? _ ??? 11 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [ c + 3], i [c + 3], i [c + 4]}; c <= c + 5; r <= r + p-5 * m; end

21'b1110??_???10_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+3],i[c+4]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b1110 ?? _ ??? 10 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [ c + 3], i [c + 3], i [c + 4]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b1110??_???0?_???1_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+3],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b1110 ?? _ ??? 0? _ ??? 1 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 3], i [c + 3], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b1110??_???0?_???0_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+3],i[c+3],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end
21'b1110 ?? _ ??? 0? _ ??? 0 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 3], i [c + 3], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b110???_??111_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+3],i[c+4]}; c <= c+5; r <= r + p - 5*m; end        21'b110 ??? _ ?? 111 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [ c + 2], i [c + 3], i [c + 4]}; c <= c + 5; r <= r + p-5 * m; end

21'b110???_??110_????_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+3],i[c+4]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b110 ??? _ ?? 110 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [ c + 2], i [c + 3], i [c + 4]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b110???_??10?_???1_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+3],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b110 ??? _ ?? 10? _ ??? 1 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 3], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b110???_??10?_???0_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+3],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b110 ??? _ ?? 10? _ ??? 0 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 3], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b110???_??0??_??11_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+2],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b110 ??? _ ?? 0 ?? _ ?? 11 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 2], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b110???_??0??_??10_???_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+2],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b110 ??? _ ?? 0 ?? _ ?? 10 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 2], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b110???_??0??_??0?_??1_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+2],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b110 ??? _ ?? 0 ?? _ ?? 0? _ ?? 1 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 2], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b110???_??0??_??0?_??0_??_?: begin o <= {i[c],i[c+1],i[c+2],i[c+2],i[c+2],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end
21'b110 ??? _ ?? 0 ?? _ ?? 0? _ ?? 0 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 2], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b10????_?1111_????_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+3],i[c+4]}; c <= c+5; r <= r + p - 5*m;         21'b10 ???? _? 1111 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [ c + 2], i [c + 3], i [c + 4]}; c <= c + 5; r <= r + p-5 * m;

end end

21'b10????_?1110_????_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+3],i[c+4]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b10 ???? _? 1110 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [ c + 2], i [c + 3], i [c + 4]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b10????_?110?_???1_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+3],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b10 ???? _? 110? _ ??? 1 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 3], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b10????_?110?_???0_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+3],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b10 ???? _? 110? _ ??? 0 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 3], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b10????_?10??_??11_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+2],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b10 ???? _? 10 ?? _ ?? 11 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 2], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b10????_?10??_??10_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+2],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b10 ???? _? 10 ?? _ ?? 10 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 2], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b10????_?10??_??0?_??1_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+2],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b10 ???? _? 10 ?? _ ?? 0? _ ?? 1 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 2], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b10????_?10??_??0?_??0_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+2],i[c+2],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b10 ???? _? 10 ?? _ ?? 0? _ ?? 0 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 2], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b10????_?0???_?111_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+2],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end         21'b10 ???? _? 0 ??? _? 111 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 1], i [c + 2], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end                     

21'b10????_?0???_?110_???_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+2],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b10 ???? _? 0 ??? _? 110 _ ??? _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 1], i [c + 2], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b10????_?0???_?10?_??1_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+2],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b10 ???? _? 0 ??? _? 10? _ ?? 1 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 1], i [c + 2], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b10????_?0???_?10?_??0_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+2],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b10 ???? _? 0 ??? _? 10? _ ?? 0 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 1], i [c + 2], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b10????_?0???_?0??_?11_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+1],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b10 ???? _? 0 ??? _? 0 ?? _? 11 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 1], i [c + 1], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b10????_?0???_?0??_?10_??_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+1],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b10 ???? _? 0 ??? _? 0 ?? _? 10 _ ?? _ ?: begin o <= {i [c], i [c + 1], i [c + 1], i [c + 1], i [c + 1], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b10????_?0???_?0??_?0?_?1_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+1],i[c+1]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b10 ???? _? 0 ??? _? 0 ?? _? 0? _? 1_ ?: begin o <= {i [c], i [c + 1], i [c + 1] , i [c + 1], i [c + 1], i [c + 1]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b10????_?0???_?0??_?0?_?0_?: begin o <= {i[c],i[c+1],i[c+1],i[c+1],i[c+1],i[c+1]}; c <= c+1; r <= r + 5*p - m; end        21'b10 ???? _? 0 ??? _? 0 ?? _? 0? _? 0_ ?: begin o <= {i [c], i [c + 1], i [c + 1] , i [c + 1], i [c + 1], i [c + 1]}; c <= c + 1; r <= r + 5 * p-m; end

21'b0?????_11111_????_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+3],i[c+4]}; c <= c+5; r <= r + p - 5*m; end21'b0 ????? _ 11111 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 2 ], i [c + 3], i [c + 4]}; c <= c + 5; r <= r + p-5 * m; end

21'b0?????_11110_????_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+3],i[c+4]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b0 ????? _ 11110 _ ???? _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 2 ], i [c + 3], i [c + 4]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b0?????_1110?_???1_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+3],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end         21'b0 ????? _ 1110? _ ??? 1 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 2], i [c + 3], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end                     

21'b0?????_1110?_???0_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+3],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 1110? _ ??? 0 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 2], i [c + 3], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_110??_??11_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+2],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b0 ????? _ 110 ?? _ ?? 11 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b0?????_110??_??10_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+2],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 110 ?? _ ?? 10 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 2], i [c + 2], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_110??_??0?_??1_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+2],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 110 ?? _ ?? 0? _ ?? 1 _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c +2], i [c + 2], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_110??_??0?_??0_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+2],i[c+2],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 110 ?? _ ?? 0? _ ?? 0 _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c +2], i [c + 2], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_10???_?111_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+2],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b0 ????? _ 10 ??? _? 111 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b0?????_10???_?110_???_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+2],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 10 ??? _? 110 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c + 1], i [c + 2], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_10???_?10?_??1_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+2],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 10 ??? _? 10? _ ?? 1 _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c +1], i [c + 2], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_10???_?10?_??0_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+2],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 10 ??? _? 10? _ ?? 0 _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c +1], i [c + 2], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_10???_?0??_?11_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+1],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end         21'b0 ????? _ 10 ??? _? 0 ?? _? 11 _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c +1], i [c + 1], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end                     

21'b0?????_10???_?0??_?10_??_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+1],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 10 ??? _? 0 ?? _? 10 _ ?? _ ?: begin o <= {i [c], i [c], i [c + 1], i [c +1], i [c + 1], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_10???_?0??_?0?_?1_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+1],i[c+1]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 10 ??? _? 0 ?? _? 0? _? 1_ ?: begin o <= {i [c], i [c], i [c + 1], i [ c + 1], i [c + 1], i [c + 1]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_10???_?0??_?0?_?0_?: begin o <= {i[c],i[c] ,i[c+1],i[c+1],i[c+1],i[c+1]}; c <= c+1; r <= r + 5*p - m; end        21'b0 ????? _ 10 ??? _? 0 ?? _? 0? _? 0_ ?: begin o <= {i [c], i [c], i [c + 1], i [ c + 1], i [c + 1], i [c + 1]}; c <= c + 1; r <= r + 5 * p-m; end

21'b0?????_0????_1111_???_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+2],i[c+3]}; c <= c+4; r <= r + 2*p - 4*m; end        21'b0 ????? _ 0 ???? _ 1111 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c + 1], i [c + 2], i [c + 3]}; c <= c + 4; r <= r + 2 * p-4 * m; end

21'b0?????_0????_1110_???_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+2],i[c+3]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 0 ???? _ 1110 _ ??? _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c + 1], i [c + 2], i [c + 3]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_0????_110?_??1_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+2],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 0 ???? _ 110? _ ?? 1 _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c + 1] , i [c + 2], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_0????_110?_??0_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+2],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 0 ???? _ 110? _ ?? 0 _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c + 1] , i [c + 2], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_0????_10??_?11_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+1],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 0 ???? _ 10 ?? _? 11 _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c + 1] , i [c + 1], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_0????_10??_?10_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+1],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 0 ???? _ 10 ?? _? 10 _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c + 1] , i [c + 1], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_0????_10??_?0?_?1_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+1],i[c+1]}; c <= c+2; r <= r + 4*p - 2*m; end         21'b0 ????? _ 0 ???? _ 10 ?? _? 0? _? 1_ ?: begin o <= {i [c], i [c], i [c], i [c + 1 ], i [c + 1], i [c + 1]}; c <= c + 2; r <= r + 4 * p-2 * m; end                     

21'b0?????_0????_10??_?0?_?0_?: begin o <= {i[c],i[c] ,i[c] ,i[c+1],i[c+1],i[c+1]}; c <= c+1; r <= r + 5*p - m; end        21'b0 ????? _ 0 ???? _ 10 ?? _? 0? _? 0_ ?: begin o <= {i [c], i [c], i [c], i [c + 1 ], i [c + 1], i [c + 1]}; c <= c + 1; r <= r + 5 * p-m; end

21'b0?????_0????_0???_111_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c+1],i[c+2]}; c <= c+3; r <= r + 3*p - 3*m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 111 _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c], i [ c + 1], i [c + 2]}; c <= c + 3; r <= r + 3 * p-3 * m; end

21'b0?????_0????_0???_110_??_?: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c+1],i[c+2]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 110 _ ?? _ ?: begin o <= {i [c], i [c], i [c], i [c], i [ c + 1], i [c + 2]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_0????_0???_10?_?1_?: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c+1],i[c+1]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 10? _? 1_ ?: begin o <= {i [c], i [c], i [c], i [c], i [c + 1], i [c + 1]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_0????_0???_10?_?0_?: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c+1],i[c+1]}; c <= c+1; r <= r + 5*p - m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 10? _? 0_ ?: begin o <= {i [c], i [c], i [c], i [c], i [c + 1], i [c + 1]}; c <= c + 1; r <= r + 5 * p-m; end

21'b0?????_0????_0???_0??_11_?: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c] ,i[c+1]}; c <= c+2; r <= r + 4*p - 2*m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 0 ?? _ 11_ ?: begin o <= {i [c], i [c], i [c], i [c], i [ c], i [c + 1]}; c <= c + 2; r <= r + 4 * p-2 * m; end

21'b0?????_0????_0???_0??_10_?: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c] ,i[c+1]}; c <= c+1; r <= r + 5*p - m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 0 ?? _ 10_ ?: begin o <= {i [c], i [c], i [c], i [c], i [ c], i [c + 1]}; c <= c + 1; r <= r + 5 * p-m; end

21'b0?????_0????_0???_0??_0?_1: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c] ,i[c] }; c <= c+1; r <= r + 5*p - m; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 0 ?? _ 0? _1: begin o <= {i [c], i [c], i [c], i [c], i [c], i [c]}; c <= c + 1; r <= r + 5 * p-m; end

21'b0?????_0????_0???_0??_0?_0: begin o <= {i[c],i[c] ,i[c] ,i[c] ,i[c] ,i[c] }; c <= c ; r <= r + 6*p ; end        21'b0 ????? _ 0 ???? _ 0 ??? _ 0 ?? _ 0? _0: begin o <= {i [c], i [c], i [c], i [c], i [c], i [c]}; c <= c; r <= r + 6 * p; end

endcase    endcase

end
end

상기 코드에서 CASE 문의 조건은 상기 첨부된 도5의 마이너스에러(m)와 플러스에러(p)를 각각 가감하여 비교기에서 리피티션값(r)과 비교부(140)에서 비교(COMPARE)하는 부분이다. In the code, the condition of the CASE statement is a part of comparing and comparing the repetition value r and the comparison unit 140 in the comparator by adding and subtracting the negative error m and the positive error p of FIG. .

상기 일 예에 의한 본 발명의 구성은, 6 비트의 리피티션 패턴을 병렬로 동시 처리하므로써, 하나의 클럭시간에 신속하게 결정할 수 있는 장점이 있다. The configuration of the present invention according to the above example has the advantage of being able to determine quickly in one clock time by simultaneously processing a 6-bit repetition pattern in parallel.

또한, 병렬 비트의 숫자를 늘리는 경우, 동시에 리피티션 패턴을 결정하는 숫자를 늘릴 수 있으며, 3GPP 이동통신 시스템의 수신신호 처리를 신속하게 한다. In addition, when the number of parallel bits is increased, the number for determining the repetition pattern can be increased at the same time, and the received signal processing of the 3GPP mobile communication system is accelerated.

상기와 같은 구성의 본 발명은 3GPP 이동통신 시스템의 레이트 매칭에 있어서, 리피티션 패턴을 병렬로 처리하여 신속하게 결정하는 공업적 이용효과가 있다. According to the present invention having the above-described configuration, in rate matching of a 3GPP mobile communication system, there is an industrial use effect of quickly determining a repetition pattern in parallel.

또한, 이동통신 시스템을 통하여 수신되는 신호를 신속하게 수신처리하므로, 수신신호의 신뢰도가 제고되는 사용상 편리한 효과가 있다. In addition, since a signal received through a mobile communication system is quickly received and processed, the reliability of the received signal is improved.

Claims (5)

플러스 에러신호를 입력받아 마이너스 부호를 곱하는 부호변경부와,A code changer for receiving a positive error signal and multiplying the negative code; 상기 부호변경부의 출력신호와 단계별 배수를 곱하여 출력하는 제1 곱셈부와, A first multiplier for multiplying an output signal of the code change unit by a multiple of each step; 마이너스 에러신호를 입력받고 단계별 배수를 곱하여 출력하는 제2 곱셈부와, A second multiplier configured to receive a negative error signal and multiply and output a multiplier for each step; 상기 제1 곱셈부와 제2 곱셈부의 출력신호를 더하는 덧셈부와, An adder for adding output signals of the first multiplier and the second multiplier; 상기 제1 곱셈부, 제2 곱셈부, 덧셈부의 출력신호를 입력받아 리피티션값과 비교하여 출력하는 비교부와, A comparator for receiving the output signals of the first multiplier, the second multiplier, and the adder and comparing the output signals with a repetition value; 상기 비교부의 출력신호에 대해 제어신호를 출력하는 제어부와, A control unit which outputs a control signal to the output signal of the comparison unit; 상기 제어부의 제어신호를 저장하는 저장부로 구성된 것을 특징으로 하는 병렬 리피티션 패턴 결정장치. Parallel repetition pattern determination device characterized in that the storage unit for storing the control signal of the control unit. 제1 항에 있어서, 상기 제어신호는, The method of claim 1, wherein the control signal, 초기화 제어신호와 주소값과 데이터 크기를 입력하고, 상기 비교부의 신호를 분석하여 다음 순서를 위한 리피티션값, Inputting an initialization control signal, an address value, and a data size, analyzing a signal of the comparison unit; 상기 비교부의 신호를 분석하여 다음 순서를 위한 주소값, Analyzing the signal of the comparator, the address value for the next order, 상기 비교부의 신호를 분석하여 소정 단위의 병렬신호를 위한 병렬 리피티션 패턴 결정값을 포함하는 것을 특징으로 하는 병렬 리피티션 패턴 결정장치. And a parallel repetition pattern determination value for a parallel signal of a predetermined unit by analyzing the signal of the comparator. 제1 항에 있어서, 상기 비교부는, The method of claim 1, wherein the comparison unit, 상기 제1 곱셈부의 각 배수곱셈기 신호와, 상기 제2 곱셈부의 각 배수곱셈기 신호와, 상기 덧셈부의 각 덧셈기 신호와 0의 신호를 각각 입력하고, 상기 저장부로부터 인가되는 리피티션값보다 작으면 1의 값을 각각 출력하고 상기 리피티션값보다 크면 0의 값을 각각 출력하는 다수 비교기로 이루어진 구성을 특징으로 하는 병렬 리피티션 패턴 결정장치. Each multiplier signal of the first multiplier, each multiplier signal of the second multiplier, each adder signal of the adder, and a signal of 0 are input, respectively, and less than a repetition value applied from the storage unit. And a plurality of comparators, each outputting a value of 0 and outputting a value of 0 when the value is larger than the repetition value, respectively. 제1 항에 있어서, 상기 제어부는, The method of claim 1, wherein the control unit, 초기화 제어신호와 주소값과 데이터 크기를 입력하고, Input initialization control signal, address value and data size, 상기 비교부의 신호를 분석하여 다음 순서의 리피티션값을 출력하는 제1 해독기와, A first decoder for analyzing a signal of the comparator and outputting a repetition value of a next order; 상기 비교부의 신호를 분석하여 다음 순서의 주소값을 출력하는 제2 해독기와, A second decoder configured to analyze a signal of the comparator and output an address value of a next order; 상기 비교부의 신호를 분석하여 소정 단위의 병렬신호에 대한 리피티션 패턴 결정신호를 출력하는 제3 해독기로 이루어진 구성을 특징으로 하는 병렬 리피티션 패턴 결정장치. And a third decoder configured to analyze a signal of the comparator and output a repetition pattern determination signal for a parallel signal of a predetermined unit. 삭제delete
KR1020020085962A 2002-12-28 2002-12-28 A device and a operating method of decision repetition pattern with parallel bits KR100946823B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020085962A KR100946823B1 (en) 2002-12-28 2002-12-28 A device and a operating method of decision repetition pattern with parallel bits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020085962A KR100946823B1 (en) 2002-12-28 2002-12-28 A device and a operating method of decision repetition pattern with parallel bits

Publications (2)

Publication Number Publication Date
KR20040059347A KR20040059347A (en) 2004-07-05
KR100946823B1 true KR100946823B1 (en) 2010-03-09

Family

ID=37351356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020085962A KR100946823B1 (en) 2002-12-28 2002-12-28 A device and a operating method of decision repetition pattern with parallel bits

Country Status (1)

Country Link
KR (1) KR100946823B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999065148A1 (en) 1998-06-05 1999-12-16 Samsung Electronics Co., Ltd. Channel coding device and method for rate matching
KR20020003766A (en) * 2000-07-03 2002-01-15 서평원 Matching Method for Flexible Data Rate in 3GPP2
JP2002199048A (en) 2000-12-27 2002-07-12 Fujitsu Ltd Rate matching/dematching processor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999065148A1 (en) 1998-06-05 1999-12-16 Samsung Electronics Co., Ltd. Channel coding device and method for rate matching
KR20000005958A (en) * 1998-06-05 2000-01-25 윤종용 Channel coding device and method for rate matching
KR20020003766A (en) * 2000-07-03 2002-01-15 서평원 Matching Method for Flexible Data Rate in 3GPP2
JP2002199048A (en) 2000-12-27 2002-07-12 Fujitsu Ltd Rate matching/dematching processor

Also Published As

Publication number Publication date
KR20040059347A (en) 2004-07-05

Similar Documents

Publication Publication Date Title
US10536171B2 (en) Encoding/decoding method, device, and system
US9071275B2 (en) Method and device for implementing cyclic redundancy check codes
KR100508613B1 (en) Encoding/decoding device and encoding/decoding method
US9504042B2 (en) System and method for encoding and decoding of data with channel polarization mechanism
US5327439A (en) Efficiency of the Viterbi algorithm
US10341053B2 (en) Systems and methods for a log-likelihood ratio based dynamic pre-processing selection scheme in a low-density parity-check decoder
US7548175B2 (en) Encoding apparatus, decoding apparatus, encoding method, computer readable medium storing program thereof, and computer data signal
KR100926812B1 (en) Turbo decoder with circular redundancy code signature comparison
US20020122476A1 (en) Apparatus and method for detecting baudrate in a universal asynchronous receiver/transmitter
KR100946823B1 (en) A device and a operating method of decision repetition pattern with parallel bits
US20030026350A1 (en) Apparatus for TFCI mapping in wireless communication mobile station and method thereof
EP1422859A2 (en) Method and apparatus for a transport format combination indicator (TFCI) decoder
JPWO2008078550A1 (en) Apparatus and method for selecting TFC in mobile communication system and program thereof
KR20220128392A (en) Reference signal processing method, apparatus, first communication node and second communication node
US7224724B2 (en) Reduced alphabet equalizer using iterative equalization
Joo A study on the interleaving scheme of LoRa PHY layer
KR100769955B1 (en) Detector of receiver in wireless communication system
CN101151836A (en) Blind transport format detection based on decoder metric
KR20040059373A (en) A device and a method of decision for puncturing pattern with parallel
WO2024057817A1 (en) Wireless signal processing system and wireless signal processing method
US7340498B2 (en) Apparatus and method for determining fixed point in mobile communication system
Kramer Sigma Shift Keying (SSK): Optimized Detector with Increased Data Rate
KR20240077933A (en) Decoding method and apparatus based on polar code algorithm suitable for extremely low-resolution channels
CN107133330B (en) Data binarization processing method and device
KR100444830B1 (en) Apparatus and method for rate matching in data telecommunication system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee