KR100945868B1 - Method for fabricating a semiconductor - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조 방법은, 질화막의 형성 전 공정에서부터 질화막 증착 공정까지의 대기 시간이 기 설정된 시간이 경과한 반도체 기판을 제공하는 단계; 질화막 형성 전에 상기 반도체 기판에 대해 세정 공정을 실시하는 단계; 및 세정 공정을 거친 상기 반도체 기판 상에 질화막을 형성하는 단계를 포함한다.A semiconductor device manufacturing method according to the present invention comprises the steps of: providing a semiconductor substrate having a predetermined time elapsed from the process of forming the nitride film to the nitride film deposition process; Performing a cleaning process on the semiconductor substrate before forming a nitride film; And forming a nitride film on the semiconductor substrate which has been subjected to the cleaning process.

이와 같이, 본 발명은 기 설정된 시간이 경과된 반도체 기판에 질화막을 증착할 경우 파티클을 제거한 후 질화막을 증착하여 반도체 소자의 수율과 신뢰성을 향상시킬 수 있다.As described above, when the nitride film is deposited on a semiconductor substrate having a predetermined time elapsed, particles may be removed and the nitride film may be deposited to improve the yield and reliability of the semiconductor device.

반도체, 질화막, haze Semiconductor, nitride film, haze

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR}Semiconductor device manufacturing method {METHOD FOR FABRICATING A SEMICONDUCTOR}

본 발명은 질화막 형성 시 헤이즈(haze) 성 결함을 최소화하기 위한 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method for minimizing haze defects when forming a nitride film.

일반적으로, 반도체 제조 공정에서 질화막은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정의 완충막(Buffer Film), Si 산화제 확산 방지막으로 사용되거나 커패시터(capacitor) 제조 시 높은 유전율을 이용한 결합 방지 및 누설 전류 감소를 위해 사용된다.In general, in the semiconductor manufacturing process, the nitride film is used as a buffer film of the chemical mechanical polishing (CMP) process, an Si oxidant diffusion preventing film, or a coupling prevention and leakage current using a high dielectric constant when manufacturing a capacitor. Used for reduction.

이러한 질화막의 증착 방법은 700∼800℃에서 SiCl2H2와 4NH3을 반응시켜서 증착하는데, SiCl2H2/NH3 비의 조절을 통해 증착 속도를 조절한다. 즉, SiCl2H2/NH3 비를 증가시키면 증착 속도가 증가되고, 반대로 SiCl2H2/NH3 비를 감소시키면 증착 속도가 감소된다. 증착 속도 증가 시에는 이에 따른 파티클(particle) 문제도 발생될 수 있다. 즉, 질화막 증착 전 표면 상태에 따라 질화막 증착 후 헤이즈(haze) 성 결함(defect)이 발생할 수 있는데, 이는 질화막 증착 전 공정과 질화막 증착 공정과의 대기 시간과 밀접한 관련이 있다.The deposition method of such a nitride film is deposited by reacting SiCl 2 H 2 with 4NH 3 at 700 to 800 ° C., and controlling the deposition rate by controlling the SiCl 2 H 2 / NH 3 ratio. In other words, increasing the SiCl 2 H 2 / NH 3 ratio increases the deposition rate, and conversely, decreasing the SiCl 2 H 2 / NH 3 ratio decreases the deposition rate. Increasing the deposition rate may also cause particle problems. That is, haze defects may occur after nitride deposition depending on the surface state before nitride deposition, which is closely related to the waiting time between the nitride deposition process and the nitride deposition process.

그 원인은 공정을 진행하는 팹(FAB) 내 존재하는 미세한 유기 오염원이나 습기가 웨이퍼에 쌓여 있는 상태에서 질화막을 증착시키면, 미세한 유기 오염원이나 습기가 격렬하게 반응하면서 헤이즈성 결함을 야기시킨다.The reason for this is that when the nitride film is deposited in a state in which fine organic pollutants or moisture existing in the process Fab are accumulated on the wafer, the fine organic pollutants or moisture react violently and cause haze defects.

특히, 반도체 제조 과정의 여러 공정 중 게이트의 보호막으로 사용되는 질화막은 질화막을 증착 전 공정 진행 후부터 질화막 증착 공정까지의 대기 시간이 6시간을 넘기면 웨이퍼 전면에 헤이즈성 결함이 존재한다.In particular, in the nitride film used as a protective film of the gate during various processes of the semiconductor manufacturing process, haze defects exist on the entire surface of the wafer when the nitride film has a waiting time from the progress of the pre-deposition process to the nitride film deposition process over 6 hours.

즉, 도 1에 도시된 바와 같이, 소자 분리막(100)이 형성된 반도체 기판(102) 상에 게이트 전극 패턴(104)과 소스/드레인 영역(108)을 형성한 후 게이트 전극 패턴(104) 및 소스/드레인 영역(108)의 상부에 실리사이드(110)를 형성한다. 그리고 나서, 게이트 전극 패턴(104)을 보호하기 위한 TEOS막(112)을 형성한 다음 기 설정된 시간, 예컨대 6시간을 경과한 후 질화막(미도시됨)을 형성하느데, 6시간이 경과한 후 TESO막(112)의 표면에는 미세한 유기 오염원과 같은 파티클(114)이 쌓이게 된다.That is, as shown in FIG. 1, after the gate electrode pattern 104 and the source / drain region 108 are formed on the semiconductor substrate 102 on which the device isolation layer 100 is formed, the gate electrode pattern 104 and the source are formed. Silicide 110 is formed on top of the drain region 108. Then, after forming the TEOS film 112 to protect the gate electrode pattern 104, a nitride film (not shown) is formed after a predetermined time, for example, 6 hours, and after 6 hours, TESO Particles 114, such as fine organic contaminants, accumulate on the surface of the film 112.

이후, 게이트 전극 패턴(104)을 보호하기 위한 질화막을 형성할 경우에는 파티클(114)에 의해 헤이즈성 결함이 발생된다. 즉, TESO막(112)을 증착한 후 6시간 경과된 다음 질화막 증착 시 웨이퍼의 결함 상태는 도 2a에 도시된 바와 같고, 헤이즈성 결함 상태는 도 2b에 도시된 바와 같다.Subsequently, when a nitride film for protecting the gate electrode pattern 104 is formed, haze defects are generated by the particles 114. That is, after 6 hours have elapsed after the deposition of the TESO film 112, the defect state of the wafer during deposition of the nitride film is as shown in FIG. 2A, and the haze defect state is as shown in FIG. 2B.

긴 대기 시간을 갖고 질화막을 형성하는 종래의 공정에서는 긴 대기 시간으로 인하여 웨이퍼 상에 미세한 유기 오염원이나 습기 등과 같은 파티클이 반도체 기판 상에 쌓이게 되고, 이에 따라 이후 공정인 질화막 형성 공정 시 헤이즈성 결함이 존재하게 되어 반도체 수율과 신뢰성에 치명적인 악영향을 줄 수 있다.In the conventional process of forming the nitride film with a long waiting time, particles such as fine organic contaminants or moisture are accumulated on the semiconductor substrate due to the long waiting time, and thus haze defects are generated in the subsequent nitride film forming process. The presence of these may adversely affect semiconductor yield and reliability.

본 발명은 기 설정된 시간이 경과된 반도체 기판에 질화막을 증착할 경우 파티클을 제거한 후 질화막을 증착한다.According to the present invention, when a nitride film is deposited on a semiconductor substrate having a predetermined time elapsed, particles are removed and a nitride film is deposited.

본 발명은 기 설정된 시간이 경과된 반도체 기판에 질화막을 증착할 경우 파티클을 제거한 후 질화막을 증착하여 반도체 소자의 수율과 신뢰성을 향상시킬 수 있다.According to the present invention, when a nitride film is deposited on a semiconductor substrate in which a predetermined time has elapsed, particles are removed and a nitride film is deposited to improve yield and reliability of a semiconductor device.

본 발명의 제 1 관점으로서 반도체 소자 제조 방법은, 질화막의 형성 전 공정에서부터 상기 질화막 증착 공정까지의 대기 시간이 기 설정된 시간이 경과한 반도체 기판을 제공하는 단계; 상기 질화막 형성 전에 상기 반도체 기판에 대해 세정 공정을 실시하는 단계; 및 상기 세정 공정을 거친 상기 반도체 기판 상에 상기 질화막을 형성하는 단계를 포함하며,상기 세정 공정은, H2SO4와 H2O2가 혼합된 SPM 화학물과 TMH, H2O2 및 초순수가 혼합된 NC-2 화학물을 이용한 습식 세정 공정인 것을 특징으로 한다.According to a first aspect of the present invention, a method of manufacturing a semiconductor device includes: providing a semiconductor substrate having a predetermined time elapsed from a process before forming a nitride film to the nitride film deposition process; Performing a cleaning process on the semiconductor substrate before forming the nitride film; And forming the nitride film on the semiconductor substrate that has undergone the cleaning process, wherein the cleaning process comprises: an SPM chemical mixed with H 2 SO 4 and H 2 O 2 and an NC-2 chemical mixed with TMH, H 2 O 2, and ultrapure water; It is characterized by the wet cleaning process used.

본 발명의 제 2 관점으로서 반도체 소자 제조 방법은, 반도체 기판 상에 게이트 절연막과 폴리실리콘층을 형성한 후 패터닝하여 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 양측 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하고, 상기 스페이서의 양측 기판에 소스/드레인 영역을 형성하는 단계; 상기 게이트 전극 패턴의 상부 및 소스/드레인 영역의 상부 일부에 실리사이드를 형성하는 단계; 상기 실리사이드가 형성된 반도체 기판 상에 TEOS막을 형성하는 단계; 상기 TEOS막이 형성된 반도체 기판에 대해 질화막을 형성하기 전까지 기 설정된 시간이 경과되면, 세정 공정을 실시하는 단계; 및 상기 세정 공정을 거친 상기 TEOS막의 상부에 질화막을 형성하는 단계를 포함하며, 상기 세정 공정은, H2SO4와 H2O2가 혼합된 SPM 화학물과 TMH, H2O2 및 초순수가 혼합된 NC-2 화학물을 이용한 습식 세정 공정인 것을 특징으로 한다.As a second aspect of the present invention, a method of manufacturing a semiconductor device includes forming a gate electrode pattern by forming a gate insulating film and a polysilicon layer on a semiconductor substrate and then patterning the gate electrode pattern; Forming an LDD region on both substrates of the gate electrode pattern; Forming spacers on both sidewalls of the gate electrode pattern, and forming source / drain regions on both substrates of the spacers; Forming silicide on an upper portion of the gate electrode pattern and an upper portion of a source / drain region; Forming a TEOS film on the silicide-formed semiconductor substrate; Performing a cleaning process if a predetermined time elapses before forming a nitride film on the semiconductor substrate on which the TEOS film is formed; And forming a nitride film on the TEOS film that has undergone the cleaning process, wherein the cleaning process uses an SPM chemical mixed with H2SO4 and H2O2 and an NC-2 chemical mixed with TMH, H2O2, and ultrapure water. It is a wet cleaning process, It is characterized by the above-mentioned.

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본 발명에서의 NC-2 화학물의 온도는, 25∼55℃인 것이 바람직하며, 상기 기 설정된 시간은, 6시간 이상이 바람직하다.It is preferable that the temperature of the NC-2 chemical substance in this invention is 25-55 degreeC, and the said preset time is 6 hours or more are preferable.

본 발명에서는 기 설정된 시간이 경과된 반도체 기판에 질화막을 증착할 경우 기 설정된 시간 동안 발생된 파티클을 제거한 후 질화막을 증착하여 반도체 소자의 수율과 신뢰성을 향상시킬 수 있다.In the present invention, when the nitride film is deposited on the semiconductor substrate after a predetermined time has elapsed, particles generated during the predetermined time are removed, and the nitride film is deposited to improve the yield and reliability of the semiconductor device.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명 한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

본 발명의 바람직한 실시 예에서는 기 설정된 시간, 예컨대 6시간이 경과한 반도체 기판 상에 질화막을 증착할 때 반도체 기판 표면에 존재하는 파티클을 제거한 후 질화막을 증착한다는 것으로, 그 예로 게이트를 보호하기 위한 질화막 형성 공정에 대해 설명한다.In the preferred embodiment of the present invention, when the nitride film is deposited on the semiconductor substrate after a predetermined time, for example, 6 hours, the nitride film is deposited after removing particles present on the surface of the semiconductor substrate. The formation process is demonstrated.

도 3a 내지 도 3e는 본 발명의 바람직한 실시 예에 따른 게이트를 보호하기 위한 질화막 형성 과정을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a process of forming a nitride film for protecting a gate according to a preferred embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(300)의 소정 영역 STI(Shallow Trench Isolation, 이하 'STI'라고 한다.) 고정으로 소자간 분리를 위한 소자 분리막(302)을 형성하고, 소자 분리막(302)을 포함한 반도체 기판(300) 전면에 게이트 절연막(304) 및 폴리실리콘층(306)을 차례로 형성한다.As shown in FIG. 3A, a device isolation film 302 is formed to separate devices by fixing a predetermined region STI (Shallow Trench Isolation) of the semiconductor substrate 300. The gate insulating film 304 and the polysilicon layer 306 are sequentially formed on the entire surface of the semiconductor substrate 300 including the semiconductor substrate 300.

도 3b에 도시된 바와 같이, 폴리실리콘층(306) 및 게이트 절연막(304)을 선택적으로 식각하여 게이트 전극 패턴(308)을 형성한다. 게이트 전극 패턴(308)의 양측 기판 상에 저농도 불순물 이온을 주입하여 LDD(Lightly Dpoed Drain) 영역(310)을 형성한다.As shown in FIG. 3B, the polysilicon layer 306 and the gate insulating layer 304 are selectively etched to form the gate electrode pattern 308. Lightly doped drain (LDD) regions 310 are formed by implanting low concentration impurity ions onto both substrates of the gate electrode pattern 308.

이어, 게이트 전극 패턴(308)을 포함한 반도체 기판(300)의 전면에 절연막을 증착하고, 이를 게이트 표면이 노출되도록 블랭킷 식각하여 게이트 전극 패턴(308)의 양측벽에 스페이서(312)를 형성한다.Subsequently, an insulating film is deposited on the entire surface of the semiconductor substrate 300 including the gate electrode pattern 308, and blanket etched to expose the gate surface, thereby forming spacers 312 on both sidewalls of the gate electrode pattern 308.

게이트 전극 패턴(308) 및 스페이서(312)를 마스크로 하여 반도체 기판(300) 상에 고농도 불순물 이온을 주입함으로서, 소스/드레인 영역(314)을 형성한다.Source / drain regions 314 are formed by implanting high concentration impurity ions onto the semiconductor substrate 300 using the gate electrode patterns 308 and the spacers 312 as masks.

도 3c에 도시된 바와 같이, 게이트 전극 패턴(308) 및 스페이서(312)가 형성된 반도체 기판(300)의 전면에 금속막(316)을 증착하는데, 일반적으로 금속막(316)은 Co에 Ti 또는 TiN의 조합으로 증착되면, 증착 방식은 PVD(Physical Vapor Deposition) 공정으로 증착한다.As shown in FIG. 3C, a metal film 316 is deposited on the entire surface of the semiconductor substrate 300 on which the gate electrode pattern 308 and the spacer 312 are formed. In general, the metal film 316 is formed of Ti or Co on Co. When deposited by a combination of TiN, the deposition method is deposited by a PVD (Physical Vapor Deposition) process.

도 3d에 도시된 바와 같이, 열처리 공정을 실시하여 반도체 기판(300), 게이트 전극 패턴(308)의 표면과 금속막(316)과 반응하도록 하여 금속막(316)을 실시사이드(silicide)화 한다. 즉, 소스/드레인 영역(314) 및 게이트 전극 패턴(308)의 상부에 실리사이드(318)가 형성된다. 그런 다음, 실리사이드 형성 시 미반응된 물질은 습식 식각 공정으로 제거한다.As shown in FIG. 3D, a heat treatment process is performed to react with the surface of the semiconductor substrate 300 and the gate electrode pattern 308 and the metal film 316 to silicide the metal film 316. . That is, silicide 318 is formed on the source / drain region 314 and the gate electrode pattern 308. The unreacted material is then removed by wet etching during silicide formation.

이후, 도 3e에 도시된 바와 같이, 실리사이드(318)가 포함된 반도체 기판(300)의 전면에 LP(Low Pressure)-TEOS막(320)을 형성한다. 이때, LP-TEOS막(320)은 게이트 전극 패턴(308)을 보호하기 위해 형성된다.3E, a low pressure (TE) -TEOS film 320 is formed on the entire surface of the semiconductor substrate 300 including the silicide 318. In this case, the LP-TEOS film 320 is formed to protect the gate electrode pattern 308.

그런 다음, 기 설정된 시간이 경과된 후 질화막(322)을 형성한다.Then, the nitride film 322 is formed after a predetermined time elapses.

일반적으로 이러한 게이트 형성 공정에서는 LP-TEOS막(320)을 형성한 후 질화막(322)을 형성하기 위한 공정까지의 대기 시간이 대략 6시간 정도 소요된다. 이런 이유로, 6시간이 경과한 후 종래의 도 2에 도시된 바와 같이, 반도체 기 판(300)의 표면에는 미세 유기 오염원이나 습기 등과 같은 파티클이 발생된다.In general, in the gate forming process, the waiting time from forming the LP-TEOS film 320 to forming the nitride film 322 takes about 6 hours. For this reason, after 6 hours have elapsed, as shown in FIG. 2, particles such as microorganisms, moisture, and the like are generated on the surface of the semiconductor substrate 300.

질화막(322)을 형성하기 전에 상기와 같은 파티클을 제거하기 위한 습식 세정 공정을 실시한다. 이러한 습식 세정 공정에서 사용되는 화학물은 파티클 중 유기 오염원을 제거하는데 탁월한 능력이 있는 SPM(H2SO4:H2O2=6:1, 120∼130℃)을 이용하여 파티클 중 유기 오염원을 제거하고, LP-TEOS막(320)의 수 Å의 식각 능력이 있는 NC-2(TMH :H2O2:초순수(DIW)=1:2.3:36.7, 22∼55℃) 화학물을 사용하여 수 Å정도의 LP-TEOS막(320)을 제거한다.Before the nitride film 322 is formed, a wet cleaning process for removing such particles is performed. The chemicals used in this wet cleaning process remove the organic pollutants in the particles by using SPM (H2SO4: H2O2 = 6: 1, 120-130 ° C), which has excellent ability to remove organic pollutants in the particles, and LP-TEOS. Several films of LP-TEOS film using NC-2 (TMH: H2O2: ultra pure water (DIW) = 1: 2.3: 36.7, 22-55 ° C) chemicals having several Å of etching capability of the film 320 320).

이와 같이, 질화막(322)을 형성하기 전에 SPM 화학물과 NC-2 화학물을 이용하여 파티클을 제거한 후 질화막(322)을 형성함으로서, 질화막(322)을 형성한 후 헤이즈성 결함을 줄일 수 있다.As described above, by forming the nitride film 322 after removing the particles using the SPM chemical and the NC-2 chemical before the nitride film 322 is formed, haze defects may be reduced after the nitride film 322 is formed. .

지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.It has been described so far limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.

도 1은 종래의 질화막 형성 과정에서의 문제점을 설명하기 위한 도면이며,1 is a view for explaining a problem in the conventional nitride film forming process,

도 2a는 종래 기술에 따라 질화막 형성 시 웨이퍼 상의 결함을 촬영한 셈도이며,FIG. 2A is a diagram illustrating defects on a wafer when forming a nitride film according to the related art.

도 2b는 종래 기술에 따라 질화막 형성 시 웨이퍼 상의 헤이즈성 결함을 촬영한 셈도이며,2B is a diagram showing a haze defect on a wafer when a nitride film is formed according to the prior art;

도 3a 내지 도 3e는 본 발명의 바람직한 실시 예에 따른 게이트를 보호하기 위한 질화막 형성 과정을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a process of forming a nitride film for protecting a gate according to a preferred embodiment of the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

300 : 반도체 기판 302 : 소자 분리막300: semiconductor substrate 302: device isolation film

304 : 게이트 절연막 306 : 폴리실리콘층304: gate insulating film 306: polysilicon layer

308 : 게이트 전극 패턴 310 : LDD 영역308: gate electrode pattern 310: LDD region

312 : 스페이서 314 : 소스/드레인 영역312: spacer 314: source / drain region

316 : 금속막 318 : 실리사이드316: metal film 318: silicide

320 : LP-TEOS막 322 : 질화막320: LP-TEOS film 322: nitride film

Claims (5)

질화막의 형성 전 공정에서부터 상기 질화막 증착 공정까지의 대기 시간이 기 설정된 시간이 경과한 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a predetermined time elapsed from a process before forming a nitride film to the nitride film deposition process; 상기 질화막 형성 전에 상기 반도체 기판에 대해 세정 공정을 실시하는 단계; 및Performing a cleaning process on the semiconductor substrate before forming the nitride film; And 상기 세정 공정을 거친 상기 반도체 기판 상에 질화막을 형성하는 단계를 포함하며,Forming a nitride film on the semiconductor substrate subjected to the cleaning process; 상기 세정 공정은, H2SO4와 H2O2가 혼합된 SPM 화학물과 TMH, H2O2 및 초순수가 혼합된 NC-2 화학물을 이용한 습식 세정 공정인 것을 특징으로 하는 반도체 소자 제조 방법.The cleaning process is a semiconductor device manufacturing method characterized in that the wet cleaning process using a SPM chemical mixed with H2SO4 and H2O2 and NC-2 chemical mixed with TMH, H2O2 and ultrapure water. 반도체 기판 상에 게이트 절연막과 폴리실리콘층을 형성한 후 패터닝하여 게이트 전극 패턴을 형성하는 단계;Forming a gate electrode pattern by forming a gate insulating film and a polysilicon layer on the semiconductor substrate and patterning the gate insulating pattern; 상기 게이트 전극 패턴 양측 기판에 LDD 영역을 형성하는 단계;Forming an LDD region on both substrates of the gate electrode pattern; 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하고, 상기 스페이서의 양측 기판에 소스/드레인 영역을 형성하는 단계;Forming spacers on both sidewalls of the gate electrode pattern, and forming source / drain regions on both substrates of the spacers; 상기 게이트 전극 패턴의 상부 및 소스/드레인 영역의 상부 일부에 실리사이드를 형성하는 단계;Forming silicide on an upper portion of the gate electrode pattern and an upper portion of a source / drain region; 상기 실리사이드가 형성된 반도체 기판 상에 TEOS막을 형성하는 단계;Forming a TEOS film on the silicide-formed semiconductor substrate; 상기 TEOS막이 형성된 반도체 기판에 대해 질화막을 형성하기 전까지 기 설정된 시간이 경과되면, 세정 공정을 실시하는 단계; 및 Performing a cleaning process if a predetermined time elapses before forming a nitride film on the semiconductor substrate on which the TEOS film is formed; And 상기 세정 공정을 거친 상기 TEOS막의 상부에 질화막을 형성하는 단계를 포함하며,Forming a nitride film on the TEOS film that has undergone the cleaning process; 상기 세정 공정은, H2SO4와 H2O2가 혼합된 SPM 화학물과 TMH, H2O2 및 초순수가 혼합된 NC-2 화학물을 이용한 습식 세정 공정인 것을 특징으로 하는 반도체 소자 제조 방법.The cleaning process is a semiconductor device manufacturing method characterized in that the wet cleaning process using a SPM chemical mixed with H2SO4 and H2O2 and NC-2 chemical mixed with TMH, H2O2 and ultrapure water. 삭제delete 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 NC-2 화학물의 온도는, 25∼55℃인 것을 특징으로 하는 반도체 소자 제조 방법.The temperature of the said NC-2 chemical substance is 25-55 degreeC, The semiconductor device manufacturing method characterized by the above-mentioned. 삭제delete
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20010049541A (en) * 1999-07-02 2001-06-15 마찌다 가쯔히꼬 Film Forming Method And Film Formed By The Method
KR20020091393A (en) * 2001-05-30 2002-12-06 주식회사 하이닉스반도체 Method for forming semiconductor device
KR20050002065A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 Fabricating method of protecting tungsten contamination in semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010049541A (en) * 1999-07-02 2001-06-15 마찌다 가쯔히꼬 Film Forming Method And Film Formed By The Method
KR20020091393A (en) * 2001-05-30 2002-12-06 주식회사 하이닉스반도체 Method for forming semiconductor device
KR20050002065A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 Fabricating method of protecting tungsten contamination in semiconductor device

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