KR100944708B1 - Single electron transistor having constriction barrier and fabrication method of the same - Google Patents
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Abstract
본 발명은 조임 장벽을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 게이트 양측과 소스/드레인 사이에 자기 정렬로 채널 조임 산화막을 조임 장벽(constriction barrier)으로 형성함으로써, 터널링 장벽을 자연스럽게 구현하고, 상기 채널 조임 산화막 상에 측벽 사이드 게이트를 더 형성함으로써, 터널링 장벽을 전기적으로 조절할 수도 있으며, 상기 채널 조임 산화막은 산화공정시 실리콘의 산화잠식 현상을 적극 이용한 것이어서, 종래 공정을 그대로 이용할 수 있는 장점이 있고, 산화공정시 컨트롤 게이트도 산화잠식되도록 함으로써, 게이트의 유효 길이를 줄여 단전자 트랜지스터의 동작 온도를 상승시킬 수 있는 효과가 있다.The present invention relates to a single-electron transistor having a tightening barrier and a method of manufacturing the same. By forming a channel tightening oxide film as a constriction barrier in a self-alignment between both sides of the gate and the source / drain, a tunneling barrier is naturally realized. By further forming a sidewall side gate on the channel-tightened oxide film, the tunneling barrier may be electrically controlled. The channel-tightened oxide film actively uses the oxidation erosion phenomenon of silicon during the oxidation process, and thus, the conventional process may be used as it is. In addition, the control gate is also oxidized in the oxidation process, thereby reducing the effective length of the gate, thereby increasing the operating temperature of the single-electron transistor.
조임 장벽, 양자 제한 효과, 단전자 트랜지스터, constriction barrier, quantum confinement effect, SET Tightening barrier, quantum confinement effect, SET
Description
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화공정을 통하여 형성된 조임 장벽(constriction barrier)으로 양자 제한 효과(quantum confinement effect)를 기본적으로 갖고 경우에 따라 측벽 사이드 게이트를 더 형성함으로써 터널링 장벽도 조절할 수 있는 단전자 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a single-electron transistor and a method of manufacturing the same, and more particularly, to a constriction barrier formed through an oxidation process, which basically has a quantum confinement effect, and optionally a sidewall side gate. The present invention relates to a single-electron transistor capable of adjusting a tunneling barrier by forming and a method of manufacturing the same.
단전자 트랜지스터(Single Electron Transistor; SET)는 터널링 장벽(tunneling barrier)에 의해 둘러싸인 양자점(quantum dot)의 에너지 준위를 변화시켜 전자의 터널링 현상을 제어함으로써 전류의 ON/OFF 특성을 결정하게 되는 소자이다. Single Electron Transistor (SET) is a device that determines the ON / OFF characteristics of the current by controlling the tunneling phenomenon of electrons by changing the energy level of a quantum dot surrounded by a tunneling barrier. .
따라서, 그 기본 구조는, 도 1과 같이, 소스 단자, 드레인 단자, 양자점(quantum dot), 소스/드레인과 양자점 사이에 형성되는 터널링 장벽, 그리고 영자점의 전위를 독립적으로 조절할 수 있는 게이트 단자로 구성된다.Therefore, the basic structure is a source terminal, a drain terminal, a quantum dot, a tunneling barrier formed between the source / drain and the quantum dot, and a gate terminal capable of independently adjusting the potential of the zero point as shown in FIG. 1. It is composed.
상기와 같은 구조가 단전자 트랜지스터로 동작되기 위해서는 다음 두 가지 조건을 만족하여야 된다.In order to operate the structure as a single-electron transistor, the following two conditions must be satisfied.
첫째는, 전자 1개가 양자점에 들어가는데 필요한 충전 에너지(charging energy) e2/C가 온도 T에서의 열적 에너지 kBT 보다 클 수 있도록 양자점의 총 커패시턴스(C)를 작게 해야 한다(e2/C ≫ kBT). 이를 위해 통상 양자점의 크기는 충분히 작게 하고, 양자점을 둘러싸는 절연막(특히, 게이트 절연막)의 두께는 충분히 크게 한다.First, the total capacitance (C) of the quantum dot must be made small so that the charging energy e 2 / C required for one electron to enter the quantum dot is greater than the thermal energy k B T at temperature T (e 2 / C '' K B T). For this purpose, the size of the quantum dot is usually small enough, and the thickness of the insulating film (particularly the gate insulating film) surrounding the quantum dot is sufficiently large.
둘째는, 소스/드레인과 양자점 사이가 약하게 coupling 되도록 양자점 터널링 장벽의 터널링 저항 RT는 최저 터널링 저항 h/e2 보다 크도록 해야한다(RT ≫ h/e2 ).Secondly, the tunneling resistance R T of the quantum dot tunneling barrier must be greater than the lowest tunneling resistance h / e 2 so that the source / drain and quantum dots are weakly coupled (R T ≫ h / e 2 ).
상기 두 조건이 만족 되면, 컨트롤 게이트의 전압을 연속적으로 증가시킬 경우 컨트롤 게이트와 capacitive coupling만 있는 양자점의 전하량은 일정한 주기를 가지고 계단 모양으로 전자 하나의 전하량만큼씩 증가하게 되고, 그에 따라 주기적으로 conductance 피크가 나타나 Coulomb oscillation이라는 단전자 트랜지스터의 독특한 특성이 나오게 된다.If the above two conditions are satisfied, if the voltage of the control gate is continuously increased, the charge amount of the quantum dot having only the control gate and the capacitive coupling increases by the charge amount of one electron in a staircase shape with a certain period, and thus conductance periodically The peaks reveal the unique characteristics of single-electron transistors called coulomb oscillation.
단전자 트랜지스터에 의하면, 이론적으로 한 개의 전자가 동작에 관여하므로 초저전력 회로 구동이 가능하며, multi-level logic과 multi-functional logic 구현이 가능해서 interconnect의 부담을 줄이는 것이 가능하고, 더 뚜렷한 특성을 얻 기 위해서는 MOSFET과는 다르게 게이트 절연막의 두께가 두꺼워야 하므로 MOSFET이 스켈링 다운되면서 게이트 절연막으로 leakage가 발생하는 문제를 피할 수 있다.According to the single-electron transistor, in theory, one electron is involved in the operation, so that ultra-low-power circuit driving is possible, and multi-level logic and multi-functional logic can be implemented to reduce the burden on the interconnect and provide more distinct characteristics. Unlike the MOSFET, the thickness of the gate insulating layer must be thick so that the leakage of the gate insulating layer can be avoided as the MOSFET is scaled down.
또한, 단전자 트랜지스터의 NDT(Negative Differential Transconductance) 특성을 이용하면 다양한 응용이 가능하다.In addition, various applications are possible by using NDT (Negative Differential Transconductance) characteristics of single-electron transistors.
그러나, 단전자 트랜지스터는 상기에서 언급했듯이 양자점의 충전 에너지가 열적 에너지에 비하여 충분히 커야 상온 동작이 가능하며, 터널링을 이용한 소자이기 때문에 일반 MOSFET 소자에 비하여 전류가 매우 적고 터널링 장벽의 특성에 많은 영향을 받는다.However, as mentioned above, the single-electron transistor can operate at room temperature only when the charging energy of the quantum dot is sufficiently larger than that of thermal energy. Receive.
이러한 특성을 갖는 단전자 트랜지스터를 제작하고자 지금까지 다양한 방법들이 시도되어 왔는데, 그 방법들은 주로 터널링 장벽을 어떻게 형성하는가에 관한 것으로 다음 두 가지로 크게 분류하여 볼 수 있다.Various methods have been tried so far to manufacture single-electron transistors having these characteristics, and these methods are mainly related to how tunneling barriers are formed.
첫 번째 방법은, 도 2a와 같이, 컨트롤 게이트 양측에 자기 정렬된 트랜치를 형성함으로써, 도 2b와 같이, 양자 제한 효과(quantum confinement effect)에 의하여 증가된 밴드갭을 터널링 장벽으로 이용한다. 이에 관한 내용은 동일 출원인에 의하여 대한민국 특허출원번호 제10-2006-0135425호(자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그 제조방법)로 출원되어 있다. 도 2a에서, 도면부호 110은 매몰 산화막(BOX), 122a는 소스 영역, 124a는 드레인 영역, 126a는 채널 영역, 130은 게이트 절연막, 140은 컨트롤 게이트, 160은 LOCOS 절연막, 170은 트랜치이다. The first method uses the bandgap increased by the quantum confinement effect as a tunneling barrier, as shown in FIG. 2A, by forming self-aligned trenches on both sides of the control gate. This information has been filed by Korean Patent Application No. 10-2006-0135425 (single-electron transistor having self-aligned trenches and a method of manufacturing the same) by the same applicant. In FIG. 2A,
두 번째 방법은, 도 3a 내지 도 4b와 같이, 컨트롤 게이트 양 옆에 사이드 게이트를 별도로 형성함으로써, 전기적으로 터널링 장벽을 형성하는 방법이 있다. 이에 대하여도 동일 출원인에 의하여 대한민국 특허출원번호 제10-2006-0135427호(자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법)로 출원되어 있다. 도 3a에서, 도면부호 210은 매몰 산화막(BOX), 222a는 소스 영역, 224b는 드레인 영역, 226은 채널 영역, 240b는 컨트롤 게이트, 270은 게이트 절연막, 280a 및 280b는 측벽 사이드 게이트이다.The second method is a method of electrically forming a tunneling barrier by separately forming side gates on both sides of the control gate, as shown in FIGS. 3A to 4B. This is also filed by Korean Patent Application No. 10-2006-0135427 (self-aligned dual gate single-electron transistor and its manufacturing method) by the same applicant. In FIG. 3A,
상기 두 번째 방법은 사이드 게이트에 적정한 바이어스 전압을 인가함으로써 터널링 장벽을 조절할 수 있는 장점은 있으나, 양자점과 사이드 게이트 간에 coupling이 증가하여 양자점의 커패시턴스를 증가시키는 단점이 있고, 첫 번째 방법은 반대로 양자점과 추가적인 coupling은 발생하지 않으나, 적합한 터널링 장벽의 높이와 두께를 형성하기 쉽지 않은 단점이 있다.The second method has an advantage of controlling the tunneling barrier by applying an appropriate bias voltage to the side gate, but has a disadvantage in that the coupling between the quantum dot and the side gate increases, thereby increasing the capacitance of the quantum dot. No additional coupling occurs, but it is not easy to form a suitable height and thickness of a suitable tunneling barrier.
또한, 상기 두 가지 방법 모두 e-beam lithography에 의하여 정의되는 게이트 길이를 가질 수밖에 없어, 양자점의 총 커패시턴스를 줄여 단전자 트랜지스터의 동작 온도를 상승시키는 데는 일정한 한계가 있다.In addition, since both methods have a gate length defined by e-beam lithography, there is a certain limit in raising the operating temperature of the single-electron transistor by reducing the total capacitance of the quantum dots.
본 발명은 산화공정시 실리콘의 산화잠식 현상을 적극 이용하여 컨트롤 게이트 양단의 액티브 영역에 조임 장벽(constriction barrier)을 형성함으로써, 양자 제한 효과(quantum confinement effect)에 의한 터널링 장벽이 형성되는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 그 목적으로 한다. According to the present invention, a single electron transistor having a tunneling barrier formed by a quantum confinement effect is formed by forming a confinement barrier in the active region across the control gate by actively utilizing the oxidation erosion phenomenon of silicon during the oxidation process. And it aims at providing the manufacturing method.
또한, 상기 조임 장벽(constriction barrier) 상에 측벽 사이드 게이트를 더 형성함으로써, 터널링 장벽을 전기적으로 조절할 수도 있는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.Another object of the present invention is to provide a single-electron transistor capable of electrically adjusting a tunneling barrier by further forming a sidewall side gate on the constriction barrier, and a method of manufacturing the same.
그리고, 산화공정시 컨트롤 게이트도 산화잠식되도록 함으로써, 게이트의 유효 길이를 줄여 단전자 트랜지스터의 동작 온도를 상승시킬 수 있는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 또 다른 목적으로 한다.Another object of the present invention is to provide a single-electron transistor capable of increasing the operating temperature of the single-electron transistor by reducing the effective length of the gate by oxidizing the control gate during the oxidation process.
상기 목적을 달성하기 위하여, 본 발명의 조임 장벽을 갖는 단전자 트랜지스터는 SOI(Silicon-On-Insulator) 기판의 실리콘층에 소정의 미세패턴으로 정의된 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과; 상기 채널 영역 상부에 형성된 게이트 절연막과; 상기 게이트 절연막 상부에 산화잠식되어 형성된 게이트와; 상기 게이트 양측에 자기 정렬되어 상기 채널 영역을 잠식하며 형성된 채널 조임 산화막을 포함하여 구성되되, 상기 채널 조임 산화막 상부에 사이드 게이트가 더 형성된 것을 특징으로 한다.In order to achieve the above object, the single-electron transistor having a tightening barrier of the present invention is a source formed spaced apart a certain distance between the channel region defined by a predetermined fine pattern in the silicon layer of the silicon-on-insulator (SOI) substrate And a drain region; A gate insulating film formed over the channel region; A gate formed by oxidation erosion on the gate insulating layer; And a channel tightening oxide layer self-aligned on both sides of the gate and encroaching on the channel region, wherein a side gate is further formed on the channel tightening oxide layer.
또한, 본 발명의 조임 장벽을 갖는 단전자 트랜지스터의 제조방법은 SOI 기 판의 실리콘층에 액티브 영역을 정의하는 제 1 단계와; 상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 상기 액티브 영역의 윗면이 노출되게 하는 제 2 단계와; 상기 노출된 액티브 영역에 게이트 절연막을 형성하는 제 3 단계와; 상기 구조 전면에 게이트 물질을 증착하고 상기 게이트 물질 및 상기 게이트 절연막을 식각하여 게이트를 형성하는 제 4 단계와; 상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 상기 게이트 주변으로 측벽 스페이서를 형성하는 제 5 단계와; 상기 구조 전면에 제 3 절연 물질을 증착하고 식각하여 상기 측벽 스페이서의 윗부분이 노출되게 하는 제 6 단계와; 상기 측벽 스페이서를 제거하여 트랜치를 형성하는 제 7 단계와; 상기 트랜치를 이용 상기 SOI 기판의 매몰 산화막이 드러나도록 상기 제 1 절연 물질을 식각하는 제 8 단계와; 상기 구조에 산화공정을 수행하는 제 9 단계를 포함하여 구성되거나,In addition, the manufacturing method of the single-electron transistor having a tightening barrier of the present invention comprises a first step of defining an active region in the silicon layer of the SOI substrate; Depositing and etching a first insulating material over the structure to expose the top surface of the active region; Forming a gate insulating film in the exposed active region; Depositing a gate material over the entire structure and etching the gate material and the gate insulating layer to form a gate; Depositing and etching a second insulating material over the entire structure to form sidewall spacers around the gate; Depositing and etching a third insulating material over the entire structure to expose an upper portion of the sidewall spacers; A seventh step of removing the sidewall spacers to form a trench; An eighth step of etching the first insulating material to expose the buried oxide film of the SOI substrate using the trench; Or a ninth step of performing an oxidation process on the structure, or
SOI 기판의 실리콘층에 액티브 영역을 정의하는 제 1 단계와; 상기 액티브 영역을 산화공정에 의하여 선폭을 감소시키는 제 2 단계와; 상기 구조 전면에 TEOS를 덮고 상기 TEOS 및 상기 제 2 단계에 의하여 형성된 산화막을 순차적으로 식각하여 TEOS 측벽 스페이서 형성으로 상기 액티브 영역의 상부를 노출시키는 제 3 단계와; 상기 노출된 액티브 영역 상부에 게이트 절연막을 형성하는 제 4 단계와; 상기 구조 전면에 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 5 단계와; 상기 게이트의 양측으로 상기 액티브 영역을 노출시키는 제 6 단계와; 상기 구조에 산화공정을 수행하는 제 7 단계와; 상기 구조 전면에 게이트 물질을 증착하고 식각하여 상기 게이트 양측으로 사이드 게이트를 형성하는 제 8 단계를 포함하여 구성 된 것을 특징으로 한다.A first step of defining an active region in the silicon layer of the SOI substrate; A second step of reducing the line width by oxidizing the active region; A third step of covering the TEOS over the entire structure and sequentially etching the oxide film formed by the TEOS and the second step to expose the upper portion of the active region by forming a TEOS sidewall spacer; Forming a gate insulating layer on the exposed active region; Depositing and etching a gate material over the structure to form a gate; Exposing the active region to both sides of the gate; A seventh step of performing an oxidation process on the structure; And depositing and etching a gate material on the entire surface of the structure to form side gates on both sides of the gate.
본 발명은 게이트 양측과 소스/드레인 사이에 자기 정렬로 채널 조임 산화막을 조임 장벽(constriction barrier)으로 형성함으로써, 터널링 장벽을 자연스럽게 구현한 효과가 있다.The present invention has the effect of naturally implementing a tunneling barrier by forming a channel-tight oxide as a constriction barrier by self-alignment between both sides of the gate and the source / drain.
또한, 상기 채널 조임 산화막 상에 측벽 사이드 게이트를 더 형성함으로써, 터널링 장벽을 전기적으로 조절할 수도 있는 단전자 트랜지스터를 구현한 효과가 있다.In addition, by further forming a sidewall side gate on the channel-tight oxide layer, there is an effect of implementing a single-electron transistor that can electrically control the tunneling barrier.
그리고, 상기 채널 조임 산화막은 산화공정시 실리콘의 산화잠식 현상을 적극 이용한 것이어서, 종래 공정을 그대로 이용할 수 있으며, 산화공정시 컨트롤 게이트도 산화잠식되도록 함으로써, 게이트의 유효 길이를 줄여 단전자 트랜지스터의 동작 온도를 상승시킬 수 있는 효과가 있다.In addition, the channel-tight oxide film actively uses the oxidation erosion phenomenon of silicon during the oxidation process, and thus the conventional process can be used as it is. There is an effect that can increase the temperature.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
[구조에 관한 제 1 [First about structure 실시예Example ]]
본 발명에 의한 구조는 기본적으로, 도 5, 도 6d 및 도 7b와 같이, SOI 기판의 매몰 산화막(10) 상에 있는 실리콘층(20)에 소정의 미세패턴으로 정의된 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역(24)(26)과; 상기 채널 영역 상부에 형성된 게이트 절연막(32)과; 상기 게이트 절연막(32) 상부 에 형성된 게이트(40a)와; 상기 게이트(40a) 양측에 자기 정렬되어 상기 채널 영역(22a)을 잠식하며 형성된 채널 조임 산화막(72)을 포함하여 구성된다.According to the structure of the present invention, basically, as shown in FIGS. 5, 6D, and 7B, a channel region defined by a predetermined fine pattern is interposed between the
여기서, 상기 채널 영역은 소스 영역(24)과 드레인 영역(26) 사이의 실리콘층(20)을 가리키는 것으로, 도 6i의 트랜치(60a)에 노출된 실리콘층(22)도 포함한다(도 7a 참조). 따라서, 본 실시예는 도 6i의 트랜치(60a)에 노출된 실리콘층(22)이 산화공정시, 도 7b와 같이, 잠식된 채널 영역(22a) 상에 채널 조임 산화막(72)을 갖는 것을 핵심 기술적 사상으로 한다.Here, the channel region refers to the
상기 채널 조임 산화막(72)은, 도 7b와 같이, 상기 채널 영역(22a)을 3면 또는 4면으로 둘러싸며 형성된 것이 바람직하다. 이렇게 함으로써, 양자 제한 효과(quantum confinement effect)에 의하여 증가된 밴드 갭을 터널링 장벽으로 자연스럽게 이용할 수 있는 장점이 있다. 여기서, 양자 제한 효과란 결정의 크기에 따라 밴드 간격의 크기가 달라지는 현상을 말하는 것으로, 입자(결정)의 크기가 작아지면 반도체의 밴드 간격(밴드 갭)이 더 커진다.As shown in FIG. 7B, the channel-tightening
또한, 상기 게이트(40a)는 양자점의 전위를 조절하는 컨트롤 게이트로 산화공정시 잠식 산화막(70)(70a)(70b)에 의하여 둘러싸이도록 함으로써, 게이트의 유효길이를 줄여 양자점에서의 총 커패시턴스를 작게 하여 동작온도를 높이도록 한 것을 본 실시예의 또 다른 특징이다.In addition, the
상기 양자점에서의 총 커패시턴스는, 상기 게이트 절연막(32) 하부에 위치한 채널 영역의 선폭을 inversion이 형성될 영역이 존재할 정도의 크기로 최대한 줄임으로써, 더 작게 하여 단전자 트랜지스터의 동작온도를 더 높일 수 있다.The total capacitance in the quantum dot is made smaller by reducing the line width of the channel region located below the
본 실시예에서는 상기 게이트 절연막(32) 하부에 위치한 채널 영역이 10~30 nm 선폭과 15~20 nm 두께를 갖는 것에 대하여 상기 채널 조임 산화막(72)에 의한 잠식된 채널 영역(22a)은 3~6 nm 정도의 선폭과 두께를 가지도록 하였다.In the present exemplary embodiment, the
[구조에 관한 제 2 [The second about structure 실시예Example ]]
상기 구조에 관한 제 1 실시예에서 상기 게이트(40a) 양측의 상기 채널 조임 산화막(72) 상부에 세 면을 감싸며, 도 5와 같이, 사이드 게이트(side gate)(80)가 더 형성된다.In the first embodiment of the structure, three surfaces are wrapped around the channel-tightening
상기 사이드 게이트(80)는 제 1 실시예에서 절연 물질(예: nitride)로 상기 게이트(40a) 양측의 빈 공간을 채우는 대신 게이트 물질(예: poly silicon)을 채워 형성하게 된다. 그리고, 상기 사이드 게이트에 대한 콘택은 back end 공정시 형성하면 된다. 이렇게 함으로써, 상기 사이드 게이트로 터널링 장벽을 조절할 수 있는 장점이 있다.The
본 실시예에 의한 구조(컨트롤 게이트는 액티브 영역의 윗면만 지나가고, 사이드 게이트는 세 면을 감싸는 구조, 도 5, 이하 'structure 3'라 함)를 종래 구조 1(컨트롤 게이트와 사이드 게이트가 모두 액티브 영역 윗부분만 지나가는 구조, 도 3b, 이하 'structure 1'이라 함) 및 종래 구조 2(컨트롤 게이트와 사이드 게이트가 모두 세 면을 감싸는 구조, 도 4b, 이하 'structure 2'라 함)와 전기적 특성을 비교하기 위해 같은 조건으로 시뮬레이션하여, 다음과 같은 결과를 얻었다.The structure according to the present embodiment (the control gate passes only the top surface of the active region, the side gate surrounds three surfaces, and FIG. 5, hereinafter referred to as 'structure 3') is a conventional structure 1 (both the control gate and the side gate are active) 3b, the structure that passes only the upper portion of the area, and the structure and the conventional structure 2 (the structure in which both the control gate and the side gate surround all three sides, Figure 4b, hereinafter referred to as 'structure 2') and the electrical characteristics Simulation was performed under the same conditions for comparison, and the following results were obtained.
참고적으로, 본 실시예에 의한 구조는 양자 제한 효과(quantum confinement effect)와 사이드 게이트의 바이어스 효과가 통합적으로 나타나지만, 시뮬레이션 툴에서는 밴드 갭 증가 효과를 포함시킬 수 없어 사이드 게이트 바이어스만으로 종래 구조 1, 2와 대비하였다.For reference, the structure according to the present embodiment shows the quantum confinement effect and the side gate bias effect integrally, but the simulation tool cannot include the band gap increase effect. Contrast with 2.
먼저, 도 9a 및 도 9b는 컨트롤 게이트에 3V, 사이드 게이트에 -0.5V를 인가했을 때, conduction band의 에너지 레벨을 표시한 것으로, 도 9a는 액티브의 윗부분에 형성되는 장벽(barrier) 형태이고, 도 9b는 액티브의 아랫부분에 형성되는 장벽 형태이다.First, FIGS. 9A and 9B show an energy level of a conduction band when 3V is applied to the control gate and −0.5V to the side gate. FIG. 9A is a barrier form formed on the upper portion of the active. 9B shows a barrier formed at the bottom of the active.
우선, 도 9a에서 보여지는 바와 같이, 액티브의 윗부분에서는 세 구조가 거의 비슷한 장벽 형태를 가지나(물론, 이때도 본 실시예에 의한 structure 3가 가장 높은 장벽을 형성함), 액티브의 아랫부분에서는, 도 9b와 같이, 형성되는 장벽 형태가 전혀 다름을 알 수 있다.First, as shown in FIG. 9A, the three structures have almost the same barrier type in the upper portion of the active (of course,
즉, 도 9b를 상세히 살펴보면, structure 1은 액티브의 아랫부분에서 베리어(barrier)가 상당히 낮아진 것을 알 수 있는데, 이는 액티브 바닥 영역에서 MOSFET 전류가 많이 흐르게 되어 누설전류가 커지게 된다(터널링 전류로 동작되는 단전자 트랜지스터에서 MOSFET 전류는 누설전류로 작용함).That is, when the detailed description of FIG. 9B shows that
Structure 2는 사이드 게이트가 세 면을 둘러싸고 있어 베리어가 유지되지만 두 베리어 사이에 potential well이 존재하고, 이것이 양자점 바닥까지 존재함을 알 수 있다. 이로 인해 structure 2는 양자점 사이즈가 증가하여 커패시터 증가로 이어져 동작온도 관점에서 단점을 가지게 된다.
반면, 본 실시예인 structure 3는 높은 두 베리어가 존재하고 그 두 베리어 가 합쳐져서 두꺼운 베리어를 형성함을 알 수 있다. 이로 인하여 터널링 전류는 물론 MOSFET 전류도 효과적으로 차단하여 준다. 이러한 사실은 각 구조의 MOSFET 전류를 나타낸 도 10에 의하여도 확인할 수 있었다.On the other hand,
즉, 도 10을 살펴보면, 본 실시예인 structure 3가 다른 구조에 비하여 MOSFET 전류를 효과적으로 막아주는 것을 확인할 수 있는데, 이러한 효과는 사이드 게이트에 보다 큰 마이너스 바이어스를 가해줌에 따라 더 두드러지게 나타남을 알 수 있다.That is, looking at Figure 10, it can be seen that
한편, 컨트롤 게이트에 3V, 사이드 게이트에 -0.5V로 동일하게 인가하고, 컨트롤 게이트 아래 액티브 영역에 형성되는 inversion의 크기를 대비하기 위해 상기 액티브 영역의 단면에서 electron concentration 분포를 나타낸 도 11을 살펴보면, structure 1의 경우는 전체적으로 바닥 영역까지 electron이 많이 존재하게 되고(도 11의 첫 번째 그림), structure 2의 경우는 세 면(밑면도 약간)이 inversion 된 것을 알 수 있고(도 11의 두 번째 그림), 본 실시예인 structure 3는 윗 표면에만 inversion이 일어남을 확인할 수 있다(도 11의 세 번째 그림).Meanwhile, referring to FIG. 11, which is applied equally to 3 V at the control gate and -0.5 V at the side gate, and shows an electron concentration distribution in the cross section of the active region in order to contrast the size of inversion formed in the active region under the control gate. In the case of
따라서, electron concentration 분포가 높은 영역에서 형성되는 양자점의 크기 측면에 있어서도 본 실시예인 structure 3에서 다른 구조에 비하여 훨씬 작아, 상대적으로 동작온도를 높일 수 있음을 알 수 있다.Therefore, in terms of the size of the quantum dot formed in the region having a high electron concentration distribution, it can be seen that the
[제조방법에 관한 제 1 [The first about manufacturing method 실시예Example ]]
본 발명에 의한 제조방법은 기본적으로, 도 6a 내지 도 6j와 같이, SOI 기판 의 매몰 산화막(10) 상에 있는 실리콘층에 액티브 영역(20)을 정의하는 제 1 단계(도 6a)와; 상기 구조 전면에 제 1 절연 물질(12)을 증착하고 식각하여 상기 액티브 영역(20)의 윗면이 노출되게 하는 제 2 단계(도 6b)와; 상기 노출된 액티브 영역에 게이트 절연막(30)을 형성하는 제 3 단계(도 6c)와; 상기 구조 전면에 게이트 물질을 증착하고 상기 게이트 물질 및 상기 게이트 절연막을 식각하여 게이트(40)를 형성하는 제 4 단계(도 6d)와; 상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 상기 게이트 주변으로 측벽 스페이서(50)를 형성하는 제 5 단계(도 6e)와; 상기 구조 전면에 제 3 절연 물질(14)을 증착하고 식각하여 상기 측벽 스페이서(50)의 윗부분이 노출되게 하는 제 6 단계(도 6g)와; 상기 측벽 스페이서(50)를 제거하여 트랜치(60)를 형성하는 제 7 단계(도 6h)와; 상기 트랜치를 이용 상기 SOI 기판의 매몰 산화막(10)이 드러나도록 상기 제 1 절연 물질(12)을 식각하는 제 8 단계(도 6i)와; 상기 구조에 산화공정을 수행하는 제 9 단계(도 6j)를 포함하여 구성된다.The manufacturing method according to the present invention basically includes a first step (FIG. 6A) defining an
따라서, 먼저 SOI 기판의 매몰 산화막(10) 상에 있는 실리콘층에 액티브 영역(20)을 정의한다(도 6a).Therefore, first, the
이를 위하여 상기 SOI 기판은 SIMOX(separation by implanted oxygen) 방법으로 제작된 웨이퍼를 사용하였는데, 초기 웨이퍼의 매몰 산화막(buried oxide; BOX)의 두께는 3750 Å이고, 단결정실리콘층(SOI)의 두께는 2020 Å이어서, 이를 액티브로 이용하기에 단결정실리콘층(SOI)의 두께가 너무 두꺼우므로, 약 18 nm의 두께를 갖도록 우선 웨이퍼 thinning 과정을 수행하였다.To this end, the SOI substrate was a wafer manufactured by SIMOX (separation by implanted oxygen) method. The thickness of the buried oxide (BOX) of the initial wafer was 3750 Å, and the thickness of the single crystal silicon layer (SOI) was 2020. Next, since the thickness of the single crystal silicon layer (SOI) is too thick to use it as an active material, a wafer thinning process was first performed to have a thickness of about 18 nm.
상기 웨이퍼 thinning 과정은 실리콘이 산화될 때 소모되는 실리콘의 비율이 생성된 산화막 두께의 45%임을 이용하여, 습식 산화(wet oxidation)를 통하여 소정의 두께로 산화막을 성장시킨 다음, 7:1 BHF 용액에서 상기 성장된 산화막을 소정시간 동안 식각하였다.The wafer thinning process uses the ratio of silicon consumed when the silicon is oxidized to 45% of the thickness of the oxide film formed, and then grows the oxide film to a predetermined thickness through wet oxidation, followed by a 7: 1 BHF solution. The grown oxide film was etched for a predetermined time at.
이후, 건식 산화(dry oxidation)을 통하여 희생 산화막을 형성한 다음 채널 도핑(channel implantation)을 선택적으로 실시할 수 있다.Thereafter, after the sacrificial oxide film is formed through dry oxidation, channel implantation may be selectively performed.
이어, HSQ(hydrogen silsequioxane negative PR) 및 e-beam lithography를 이용하여 20 nm의 선폭을 갖는 액티브 라인(영역)을 형성하고, HSQ PR을 제거하기 위하여 HF:D.I.water 비율이 200:1인 wet station bath 에서 2분 동안 식각하였다.Subsequently, a wet station with a HF: DIwater ratio of 200: 1 was formed to form an active line (region) having a line width of 20 nm using HSQ (hydrogen silsequioxane negative PR) and e-beam lithography. Etched for 2 minutes in the bath.
다음, 상기 구조 전면에 제 1 절연 물질(12)을 증착하고 식각하여 상기 액티브 영역(20)의 윗면이 노출되게 한다(도 6b).Next, a first insulating
이를 위하여 상기 제 1 절연 물질(12)로 TEOS 산화막을 사용하였고, TEOS 증착 후 단차를 줄이기 위하여, 일종의 평탄화 공정으로, 희석된 HSQ 코팅을 한 다음 소프트 베이크 후 건식 식각으로 상기 액티브 영역(20)의 윗면이 노출되도록 하였다.To this end, a TEOS oxide film was used as the first insulating
이때, 상기 TEOS 증착 후 단차를 줄이기 위하여 희석된 HSQ 코팅 대신 CMP 공정에 의할 수 있음은 물론이다.At this time, in order to reduce the step after the TEOS deposition may be of course by the CMP process instead of diluted HSQ coating.
이어, 상기 노출된 액티브 영역에 게이트 절연막(30)을 형성한다(도 6c). 이를 위해, 통상의 산화공정을 수행하였다.Next, a
다음, 상기 구조 전면에 게이트 물질을 증착하고 상기 게이트 물질 및 상기 게이트 절연막을 식각하여 게이트(40)를 형성한다(도 6d).Next, a gate material is deposited on the entire surface of the structure, and the gate material and the gate insulating layer are etched to form a gate 40 (FIG. 6D).
이를 위하여 상기 게이트 물질로 poly silicon을 사용하여 소정의 두께 증착한 다음 e-beam lithography로 게이트를 패터닝하고, 상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하였다.To this end, a predetermined thickness was deposited using poly silicon as the gate material, and the gate was patterned by e-beam lithography, and the gate material and the gate insulating layer were sequentially etched to form a gate.
이어, 상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 상기 게이트 주변으로 측벽 스페이서(50)를 형성한다(도 6e).Subsequently, a second insulating material is deposited on the entire surface of the structure and etched to form
이를 위하여 상기 제 2 절연 물질로 질화물(nitride)을 사용하였고, LPCVD를 통하여 nitride를 소정의 두께로 증착한 다음 비등방성으로 식각으로 측벽 스페이서를 형성하였다.For this purpose, nitride was used as the second insulating material, and nitride was deposited to a predetermined thickness through LPCVD, and then sidewall spacers were formed by etching anisotropically.
다음, 상기 구조 전면에 제 3 절연 물질(14)을 증착하고 식각하여 상기 측벽 스페이서(50)의 윗부분이 노출되게 한다(도 6g).Next, a third insulating
이를 위하여 상기 제 3 절연 물질(14)로 TEOS 산화막을 사용하였고, TEOS 증착 후 단차를 줄이기 위하여, 일종의 평탄화 공정으로, 희석된 HSQ 코팅을 한 다음 소프트 베이크 후 건식 식각으로 상기 측벽 스페이서(50)의 윗부분이 노출되도록 하였다.To this end, a TEOS oxide film was used as the third insulating
이때도 물론, 상기 TEOS 증착 후 단차를 줄이기 위하여 희석된 HSQ 코팅 대신 CMP 공정을 수행할 수 있다.In this case, of course, the CMP process may be performed instead of the diluted HSQ coating to reduce the step after the TEOS deposition.
이어, 상기 측벽 스페이서(50)를 제거하여 트랜치(60)를 형성한다(도 6h). 이를 위해, 상기 측벽 스페이서(50)가 nitride로 형성되었으므로, 인산용액을 이용하여 습식 식각으로 제거하였다.The sidewall spacers 50 are then removed to form trenches 60 (FIG. 6H). To this end, since the
다음, 상기 트랜치(60)를 이용 상기 SOI 기판의 매몰 산화막(10)이 드러나도록 상기 제 1 절연 물질(12)을 식각한다(도 6i).Next, the first insulating
이는 상기 트랜치(60)로 드러난 채널 영역의 실리콘층 양측에 있는 제 1 절연 물질인 TEOS 산화막만 제거하기 위함이므로, 상기 식각은 실리콘과의 식각 선택비(selectivity)가 커야하고, SOI 기판의 매몰 산화막(10)이 드러날 때까지 식각을 진행하여야 하므로 제 1 절연 물질의 식각율(etch rate) 또한 정확히 알 수 있어야 한다.This is to remove only the TEOS oxide film, which is the first insulating material on both sides of the silicon layer of the channel region exposed by the
이렇게 함으로써, 도 7a와 같이, 도 6i의 AA'선 단면으로 보여지듯이 SOI 기판의 매몰 산화막(10) 상에 채널 영역의 실리콘층(22)만 드러나게 된다.By doing so, as shown in the AA ′ line cross-section of FIG. 6I, only the
마지막으로, 상기 구조에 채널 조임 산화막(72)을 형성하기 위한 산화공정을 수행한다(도 6j).Finally, an oxidation process for forming the channel tightening
이를 위해, 통상의 산화공정을 수행하였으나, 산화공정 전 채널의 실리콘층이 20 nm 선폭과 18 nm 두께를 갖는 것과 실리콘이 산화될 때 소모되는 실리콘의 비율이 생성된 산화막 두께의 45%인 점을 감안하여, 소정의 조건하에 산화공정을 진행함으로써, 도 7b와 같이, 도 6j의 BB'선 단면으로 보여지듯이 채널 조임 산화막(72)에 의한 잠식된 채널 영역(22a)은 4 nm 선폭과 9 nm 두께를 가지게 되었다.To this end, a conventional oxidation process was performed, but the silicon layer of the channel before the oxidation process had a 20 nm line width and 18 nm thickness, and the ratio of silicon consumed when the silicon was oxidized was 45% of the resulting oxide film thickness. In view of this, by performing the oxidation process under predetermined conditions, the
여기서, 상기 산화공정 전 채널의 실리콘층 선폭은 e-beam lithography 및 추가적인 산화공정에 의하여 10 nm 까지 형성할 수 있으며, 두께도 초기 웨이퍼 thinning 과정시 원하는 두께로 할 수 있다. 그리고, 산화공정 후 채널의 실리콘층 선폭 및 두께는 산화공정 시간 등을 조절함으로써 3~6 nm로 형성할 수 있다.Here, the line width of the silicon layer of the channel before the oxidation process may be formed up to 10 nm by e-beam lithography and an additional oxidation process, and the thickness may be the desired thickness during the initial wafer thinning process. In addition, the line width and thickness of the silicon layer after the oxidation process may be formed to 3 to 6 nm by controlling the oxidation process time and the like.
또한, 상기 산화공정시 폴리실리콘으로 형성된 상기 게이트(40)도 산화잠식되어, 도 6j와 같이, 잠식 산화막(70)에 의하여 게이트(40a) 길이가 줄어드는 부수적인 효과를 얻을 수 있었다.In addition, the
이렇게 함으로써, 상기 게이트(40a) 양측에 형성된 채널 조임 산화막(72)에 의하여 상기 채널 영역(22a)을 4면으로 둘러싸며 잠식하여, 결국 채널 영역의 실리콘 결정 크기를 작게 하여, 양자 제한 효과(quantum confinement effect)로 밴드 갭을 증가시켜 터널링 장벽을 자연스럽게 형성할 수 있게 되었다.By doing so, the
[제조방법에 관한 제 2 [The second about manufacturing method 실시예Example ]]
상기 제조방법에 관한 제 1 실시예의 상기 제 9 단계 이후에, 도 6k 내지 도 6m과 같이, 상기 구조 전면에 제 4 절연 물질을 증착하고 식각하여 상기 제 3 절연 물질(14b)이 노출되게 하는 제 10 단계(도 6k)와; 상기 노출된 제 3 절연 물질(14b) 및 상기 제 9 단계의 산화공정으로 형성된 게이트의 잠식 산화막(70)을 각각 일정 부분 식각하고, 상기 구조 전면에 이온주입공정을 수행하는 제 11 단계(도 6l)와; 상기 구조에 어닐링 공정을 수행하고 층간 절연막(16)을 증착하는 제 12 단계(도 6m)를 더 포함하여 구성된다After the ninth step of the first embodiment of the manufacturing method, as shown in Figs. 6k to 6m, a fourth insulating material is deposited and etched on the entire surface of the structure to expose the third insulating material 14b. 10 steps (FIG. 6K); An eleventh step of etching a portion of the exposed third
즉, 상기 제조방법에 관한 제 1 실시예의 상기 제 9 단계의 산화공정으로, 상기 게이트에 잠식 산화막(70) 및 게이트 양측에 채널 조임 산화막(72)을 형성한 다음, 도 6k와 같이, 상기 구조 전면에 제 4 절연 물질을 증착하고 식각하여 상기 제 3 절연 물질(14b)이 노출되게 한다.That is, in the oxidizing process of the ninth embodiment of the first embodiment of the manufacturing method, a submerged
이를 위하여 상기 제 4 절연 물질로 nitride를 사용하여 상기 구조 전면에 소정의 두께로 증착하고, 이를 식각하여 상기 제 3 절연 물질(14b)인 TEOS 산화막이 노출되도록 함으로써, 결국 상기 트랜치(60b)에 nitride 물질로 채웠다.For this purpose, a nitride is used as the fourth insulating material and deposited to a predetermined thickness on the entire surface of the structure, which is then etched to expose the TEOS oxide film, which is the third insulating
다음, 도 6l과 같이, 상기 노출된 제 3 절연 물질(14b)인 TEOS 산화막 및 상기 제 9 단계의 산화공정으로 형성된 게이트의 잠식 산화막(70)을 각각 일정 부분 식각하고, 상기 구조 전면에 이온주입공정을 수행한다.Next, as shown in FIG. 6L, the TEOS oxide film, which is the exposed third
이를 위해, 상기 산화막 식각은 상기 트랜치(60b)에 채워진 nitride 물질과 식각 선택비가 높도록 하였고, 도 6l과 같이, 희생 산화막(14c)으로 일부 남아 있도록 식각율을 고려 식각 시간을 조절하였다.To this end, the oxide etch has a high etching selectivity and a nitride material filled in the trench (60b), as shown in Figure 6l, the etching time was adjusted in consideration of the etch rate to remain part of the sacrificial oxide (14c).
또한, 상기 이온주입공정은 공지의 소스/드레인 형성을 위한 이온주입 농도와 에너지로 수행하였다. 본 실시예에서는 폴리실리콘으로 형성된 게이트(40a)에도 동시에 이온주입이 되도록 하였다.In addition, the ion implantation process was carried out with ion implantation concentration and energy for the formation of a known source / drain. In this embodiment, the
이어, 도 6m과 같이, 상기 구조에 어닐링 공정을 수행하고 층간 절연막(16)을 증착한다.Subsequently, as shown in FIG. 6M, an annealing process is performed on the structure, and the interlayer insulating
이를 위하여, 상기 어닐링 공정은 rapid thermal annealing으로 도펀트를 확산 및 활성화시켰고, 상기 층간 절연막(16)은 TEOS 산화막으로 상기 구조 전면이 덮히도록 소정 두께 증착하였다.To this end, the annealing process diffused and activated the dopant by rapid thermal annealing, and the interlayer insulating
이후의 콘택 등을 위한 공정은 일반적인 소자의 공정과 동일하므로, 이에 대한 상세한 설명은 생략한다.Since the process for the contacts and the like is the same as the process of the general device, a detailed description thereof will be omitted.
[제조방법에 관한 제 3 [Third about manufacturing method 실시예Example ]]
상기 제조방법에 관한 제 2 실시예에서, 상기 제 10 단계의 제 4 절연 물질 증착 대신 게이트 물질을 증착하고 식각하여 상기 트랜치(60b)에 게이트 물질을 채워 사이드 게이트(80)를 형성하도록 하는 것만 제외하고 모두 동일하므로, 이에 대한 상세한 설명은 생략한다.In the second embodiment of the manufacturing method, except that the gate material is deposited and etched instead of depositing the fourth insulating material in the tenth step to fill the
다만, 상기 트랜치(60b)를 채울 게이트 물질은 폴리실리콘을 사용하였다. 그러나, 이에 국한되지 않고 비정질실리콘, 금속 등도 가능함은 물론이다.However, as the gate material to fill the
[제조방법에 관한 제 4 [The fourth about manufacturing method 실시예Example ]]
본 발명에 의한 또 다른 제조방법은, 도 8과 같이, 절연물질의 측벽 스페이서(sidewall spacer)를 이용하여 액티브 영역 상부만 용이하게 평탄화시키고 액티브 영역의 선폭을 초기 산화공정에 의하여 효과적으로 더 줄일 수 있는 방법으로, 상기 제조방법에 관한 제 1 실시예와는 하기와 같은 차이점이 있다.Another manufacturing method according to the present invention, as shown in Figure 8, by using a sidewall spacer of the insulating material can easily planarize only the upper portion of the active region and effectively reduce the line width of the active region by the initial oxidation process As a method, there is a difference as follows from the first embodiment of the manufacturing method.
먼저, 상기 제조방법에 관한 제 1 실시예와 같이, SOI 기판의 매몰 산화막(10) 상에 있는 실리콘층에 액티브 영역(20)을 정의한다(제 1 단계, 도 6a).First, as in the first embodiment of the manufacturing method, the
다음, 산화공정을 진행함으로써, 상기 액티브 영역(20)을 잠식 산화에 의하여 선폭을 감소시킨다(제 2 단계).Next, by performing the oxidation process, the line width is reduced by the submerged oxidation of the active region 20 (second step).
이어, 도 8과 같이, 상기 구조 전면에 절연물질인 TEOS 산화막을 덮고 상기 TEOS 및 상기 제 2 단계에 의하여 형성된 잠식 산화막(34)을 순차적으로 식각하여 TEOS 측벽 스페이서(52) 형성으로 상기 액티브 영역의 상부(20)를 노출시킨다(제 3 단계).Subsequently, as shown in FIG. 8, the TEOS oxide layer, which is an insulating material, is covered on the entire surface of the structure, and the etched
다음, 건식 산화에 의하여 상기 노출된 액티브 영역 상부(20)에 게이트 절연막을 형성한다(제 4 단계).Next, a gate insulating film is formed on the exposed
이후, 상기 구조 전면에 게이트 물질을 증착하고 식각하여 게이트를 형성한다(제 5 단계). 이때, 게이트 물질은 금속도 가능하나 폴리실리콘 또는 비정질실리콘이 바람직하다. 상기 게이트 물질 식각은 산화막(매몰산화막: 10, TEOS 측벽 스페이서: 52, 잠식 산화막: 34, 및 게이트 절연막)과 식각율이 높도록 하여, 게이트 형성후 게이트 양측으로 상기 산화막이 드러나도록 한다.Thereafter, a gate material is deposited on the entire structure and etched to form a gate (fifth step). In this case, the gate material may be a metal, but polysilicon or amorphous silicon is preferable. The etching of the gate material has a high etching rate with an oxide film (buried oxide film: 10, TEOS sidewall spacer: 52, a submerged oxide film: 34, and a gate insulating film), so that the oxide film is exposed to both sides of the gate after gate formation.
이어, 상기 게이트의 양측으로 드러난 상기 산화막을 일부 또는 전부 제거하여 상기 액티브 영역을 노출시킨다(제 6 단계). 이때, 상기 액티브 영역의 상부면만 노출되도록 할 수 있으나, 바닥면을 제외한 3면이 모두 노출되도록 하여 차후 액티브 영역의 3면을 감싸며 사이드 게이트가 형성되도록 함이 바람직하다.Subsequently, some or all of the oxide film exposed to both sides of the gate is removed to expose the active region (sixth step). In this case, only the top surface of the active region may be exposed, but it is preferable that all three surfaces except the bottom surface are exposed so that a side gate is formed to surround three surfaces of the active region.
다음, 상기 구조에 산화공정을 수행하여 노출된 액티브 영역에 사이드 게이트의 절연막으로 산화막을 형성시킨다(제 7 단계).Next, an oxidation process is performed on the structure to form an oxide film as an insulating film of the side gate in the exposed active region (7th step).
이어, 제 5 단계와 동일한 방법으로, 상기 구조 전면에 게이트 물질을 증착하고 식각하여 상기 게이트 양측으로 사이드 게이트를 형성한다(제 8 단계).Subsequently, in the same manner as in the fifth step, a gate material is deposited on the entire surface of the structure and etched to form side gates on both sides of the gate (step 8).
이후, 이온주입 공정, 어닐링 공정, 콘택 등을 위한 공정은 일반적인 소자의 공정과 동일하므로, 이에 대한 상세한 설명은 생략한다.Thereafter, the process for the ion implantation process, annealing process, contact and the like is the same as the process of the general device, a detailed description thereof will be omitted.
이상으로, 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 이에 한정되는 것은 아니고 당해 기술분야에서 통상의 지식을 가진 자에 의하여 다양하게 변형 실시할 수 있음은 물론이다. 따라서, 본 발명의 기술적 사상하에서 변형 가능한 다양한 실시예의 기재는 여기서 생략한다. As described above, preferred embodiments of the present invention have been described in detail, but the present invention is not limited thereto, and various modifications can be made by those skilled in the art. Accordingly, descriptions of various embodiments that can be modified under the technical spirit of the present invention will be omitted herein.
도 1은 단전자 트랜지스터의 기본 구조도 이다.1 is a basic structural diagram of a single electron transistor.
도 2a 및 도 2b는 각각 종래 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 일 단면도 및 양자 제한 효과에 따라 증가된 밴드 갭으로 형성된 터널링 장벽을 보여주는 설명도 이다.2A and 2B are explanatory diagrams showing a cross-sectional view of a single-electron transistor having a conventional self-aligned trench and a tunneling barrier formed with an increased band gap according to quantum limitation effects, respectively.
도 3a 및 도 3b는 각각 종래 자기 정렬된 듀얼게이트 단전자 트랜지스터의 일 단면도 및 본 발명의 실시예와 비교 시뮬레이션을 하기 위한 기본 구조도 이다.3A and 3B are a cross-sectional view of a conventional self-aligned dual gate single-electron transistor and a basic structural diagram for comparative simulation with an embodiment of the present invention, respectively.
도 4a 및 도 4b는 각각 종래 컨트롤 게이트와 사이드 게이트가 모두 세 면을 감싸는 구조를 갖는 사시도 및 본 발명의 실시예와 비교 시뮬레이션을 하기 위한 기본 구조도 이다.4A and 4B are respectively a perspective view of a structure in which a conventional control gate and a side gate surround three surfaces, and a basic structure diagram for comparative simulation with an embodiment of the present invention.
도 5는 본 발명의 일 실시예를 종래 구조 1, 2(도 3b 및 도 4b)와 비교 시뮬레이션을 위한 기본 구조도 이다.5 is a basic structural diagram for comparative simulation of an embodiment of the present invention with the
도 6a 내지 도 6m은 본 발명의 일 실시예에 따른 제조 공정을 보여주는 단면도이다.6A through 6M are cross-sectional views illustrating a manufacturing process according to an embodiment of the present invention.
도 7a는 도 6i의 AA'선 단면도이고, 도 7b는 도 6j의 BB'선 단면도이다.FIG. 7A is a cross-sectional view taken along the line AA ′ of FIG. 6I, and FIG. 7B is a cross-sectional view taken along the line BB ′ of FIG. 6J.
도 8은 TEOS 측벽 스페이서 형성으로 액티브 영역의 상부를 노출시키는 방법을 보여주는 본 발명의 다른 실시예에 따른 제조 공정의 일 단면도이다.8 is a cross-sectional view of a fabrication process in accordance with another embodiment of the present invention showing a method of exposing an upper portion of an active region by forming TEOS sidewall spacers.
도 9는 컨트롤 게이트에 3V, 사이드 게이트에 -0.5V를 인가했을 때, 채널 방향에 따른 conduction band의 에너지 레벨을 나타낸 것으로, 도 9a는 액티브의 윗부분에 형성되는 장벽 형태이고, 도 9b는 액티브의 아랫부분에 형성되는 장벽 형태 이다.FIG. 9 shows energy levels of conduction bands along the channel direction when 3V is applied to the control gate and −0.5V to the side gate. FIG. 9A shows a barrier formed on the upper portion of the active, and FIG. 9B shows the active level. It is a barrier formed at the bottom.
도 10은 사이드 게이트에 보다 큰 마이너스 바이어스를 인가함에 따른 MOSFET 전류(단전자 트랜지스터의 누설전류)를 나타낸 전기적 특성도 이다.10 is an electrical characteristic diagram showing a MOSFET current (leakage current of a single-electron transistor) by applying a larger negative bias to the side gate.
도 11은 컨트롤 게이트에 3V, 사이드 게이트에 -0.5V를 인가했을 때, 컨트롤 게이트 아래 액티브 영역 단면에서의 electron concentration 분포도이다.Fig. 11 is a distribution diagram of electron concentration in the cross section of the active region under the control gate when 3V is applied to the control gate and −0.5V to the side gate.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 매몰 산화막(BOX) 12, 12a : 제 1 절연 물질(TEOS)10: investment oxide film (BOX) 12, 12a: first insulating material (TEOS)
14, 14a, 14b, 14c : 제 3 절연 물질(TEOS) 16 : 층간 절연 물질(ILD) 14, 14a, 14b, 14c: third insulating material (TEOS) 16: interlayer insulating material (ILD)
20 : 액티브 영역(실리콘층) 22, 22a : 채널 영역20: active region (silicon layer) 22, 22a: channel region
24 : 소스 영역 26 : 드레인 영역 24: source region 26: drain region
30, 32 : 게이트 절연막 40, 40a: 게이트(컨트롤 게이트) 30, 32:
50 : 제 2 절연 물질(nitride), 측벽 스페이서50: second insulating material (nitride), sidewall spacer
60, 60a, 60b : 트랜치(trench) 60, 60a, 60b: trench
70, 70a, 70b : 게이트의 잠식 산화막 72 : 채널 조임 산화막 70, 70a, 70b: encroachment oxide film of gate 72: channel tightening oxide film
80 : 사이드 게이트(side gate)80: side gate
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