KR100944345B1 - 고 곡선 인자 다-방향 공유 픽셀 - Google Patents

고 곡선 인자 다-방향 공유 픽셀 Download PDF

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Abstract

픽셀 셀 어레이 구조는, 공유 픽셀 셀 구성 요소를 가진 다중 픽셀 셀을 갖는다. 개개의 픽셀 셀 구조는, 픽셀 셀에 대한 곡선 인자 및 양자 효율을 증가시킨다. 공통 픽셀 셀 구성 요소는, 어레이에서 다수의 픽셀에 의해 공유될 수 있고, 픽셀 셀로부터의 신호의 판독에 관련되는 몇 개의 구성요소를 포함할 수 있다. 픽셀 어레이 구조의 다른 예는, 각이 있는 전송 게이트와 효율적으로 위치되는 공유 캐패시터를 포함하는 어레이 내의 픽셀에 대한 개선된 곡선 인자를 갖는다.

Description

고 곡선 인자 다-방향 공유 픽셀 {HIGH FILL FACTOR MULTI-WAY SHARED PIXEL}
본 발명은 디지털 화상 센서 전반에 관한 것으로, 보다 상세하게는 어레이(array)의 픽셀 셀(pixel cell)들 간에 공유 구성 요소를 가진 픽셀 셀 어레이 구조에 관한 것이다.
일반적으로, 디지털 이미저(imager) 어레이는, 각 셀이 광센서, 예컨대. 광게이트, 광컨덕터 또는, 광다이오드를 포함하는, 초점 면(focal plane) 어레이의 픽셀 셀을 포함한다. CMOS 이미저에서, 판독 회로는 일반적으로 소스 팔로워(source follower) 출력 트랜지스터를 포함하는 각각의 픽셀 셀에 연결된다. 광센서는, 포톤(photon)을, 소스 팔로워 출력 트랜지스터의 게이트에 연결되는 플로팅 확산 영역(floating diffusion region)으로 일반적으로 전송되는, 전자로 변환한다. 광센서로부터 전하를 플로팅 확산 영역으로 전송하기 위해, 전하 전송 소자(예컨대, 트랜지스터)가 포함될 수 있다. 또한, 상기와 같은 이미저 셀은, 일반적으로, 전하 전송 이전에 플로팅 확산 영역을 미리 설정된 충전 레벨로 리셋 하기 위한 트랜지스터를 가진다. 소스 팔로워 트랜지스터의 출력은, 로우(row) 선택 트랜지스터에 의해 픽셀 출력 신호로서 게이트 인가된다.
모범적인 CMOS 촬상 회로, 그 처리 단계, 및 촬상 회로의 다양한 CMOS 요소의 기능의 상세한 설명은, 예컨대 마이크론 테크놀로지 주식회사(Micron Technology, Inc.)의 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호, 및 미국 특허 제 6,333,205호에 기술되어 있다. 상기 각 선행 특허의 개시는 참조에 의해 그 전체가 이 명세서에 통합되어 있다.
종래의 CMOS 픽셀 센서 셀(100)의 평면도, 단면도, 및 전기 회로의 결선도를 각각 예시하는 도 1, 2, 및 3을 참조하면, 입사광(187)이 광다이오드 광센서(120)의 표면을 타격할 때, 전자/정공 쌍이 광다이오드의 p-n 접합(n- 축적 영역(122) 및 p+ 표층(123)의 경계에 표시됨)에서 생성된다. 생성된 전자(광-전하)는 광센서(120)의 n-형 축적 영역(122)에서 수집된다. 광-전하는, 전송 트랜지스터(106)를 통해 초기 전하 축적 영역(122)로부터 플로팅 확산 영역(110)으로 이동한다. 플로팅 확산 영역(110)의 전하는, 일반적으로 소스 팔로워 트랜지스터(108)에 의해 픽셀 출력 전압으로 변환된 다음에, 로우 선택 트랜지스터(109)를 통해서 칼럼 출력 라인(111)으로 출력된다.
픽셀(100)에 대해 도 1 및 2에서 도시된 바와 같이, 셀(100)의 절반만을 의미하는 대략 50 퍼센트의 곡선 인자(fill factor)만을 제공하는 종래의 CMOS 이미저 설계는, 광을 전하 캐리어(carrier)로 변환하는 데 활용된다. 도시된 바와 같이, 셀(100)의 작은 부분만이 광센서(광다이오드)(120)를 포함한다. 픽셀 셀(100)의 나머지는, 기판(101)에서 STI 영역으로 도시된 절연 영역(102), 전송 트랜지스 터(106)의 전송 게이트(106')에 연결된 플로팅 확산 영역(110), 및 각각 게이트(107', 108', 109')를 갖는 리셋(107)과 소스 팔로워(108) 및 로우 선택(109) 트랜지스터에 대한 소스/드레인 영역(115)을 포함한다. 더욱이, 전체 픽셀 영역이 지속적으로 감소함에 따라(요구되는 크기 조정에 기인함), 증가된 광센서 영역을 제공하기 위해, 표면 영역의 최소량을 활용하는 고감도 광센서를 생성하는 것 또는, 픽셀 셀의 비-감광 구성 요소에 대한 픽셀 어레이의 보다 효율적인 배치를 찾는 것의 중요성이 커지고 있다.
또한, 플로팅 확산 영역(110)과 같은, 종래의 저장 노드는, 제한된 양의 전하 저장 용량을 갖는다. 일단 이 용량이 도달되면, 픽셀 셀은 저 효율이 된다. 일단 전하 저장 용량이 초과되면, 바람직스럽지 않은 현상이 발생함으로써, “과-용량” 전하가 픽셀 셀(100)의 바람직스럽지 않은 부분 또는 인근의 픽셀 셀로 도피한다. 이 제한된 전하 저장 용량을 처리하기 위한 하나의 제안된 해결책은, 플로팅 확산 영역(110)에 연결된 캐패시터를 활용하는 것이다. 이 해결책의 문제는, 그러나, 픽셀 셀의 캐패시터가, 만약 그것이 아니라면 광센서의 크기를 증가시키는데 사용될 수 있는 공간을 차지함으로써, 픽셀 셀 및 어레이의 전반에 대한 퍼텐셜(potential) 곡선 인자를 감소시킨다는 것이다.
따라서, 개선된 곡선 인자 및 전하 저장 용량을 가진 효율적인 픽셀 셀 어레이 구조를 위한 요망이 있다.
본 발명은, 다양한 모범적인 실시예에서, 공유 픽셀 셀 구성 요소를 가진 다중 픽셀 셀을 갖는 픽셀 셀 어레이 구조를 제공한다. 상기 픽셀 셀 구조는, 퍼텐셜 곡선 인자를 증가시키고, 또한, 픽셀 셀 어레이의 양자 효율을 증가시킨다. 공통 픽셀 셀 구성 요소는, 어레이에서 다수의 픽셀 셀에 의해 공유될 수 있고, 픽셀 셀로부터의 신호의 판독에 관련된 몇 개의 구성 요소를 포함할 수 있다.
본 발명의 모범적인 실시예에 따르면, 픽셀 셀 구조는, 픽셀 셀의 광센서에 대해서 각이 있는 전송 게이트를 포함한다. 다른 모범적인 실시예에서는, 고(high) 곡선 인자는 유지하면서, 픽셀 셀의 충전 용량을 증가시키기 위해, 다중 픽셀 셀에 의해 공유될 수 있도록, 저장 캐패시터가 적합하게 위치된다.
본 발명의 상기한 양태 및 다른 양태는, 첨부 도면들과 관련하여 제공되는 본 발명의 후술되는 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 종래의 CMOS 픽셀 셀의 평면도,
도 2는 도 1의 픽셀 셀의 1-1' 라인을 따라 취해진 단면도,
도 3은 도 1 및 2의 종래 픽셀 셀의 회로도,
도 4는 본 발명의 모범적인 제1 실시예에 따라 구성된 픽셀 셀 어레이의 일부의 평면도,
도 5는 본 발명의 모범적인 제1 실시예에 따라 구성된 픽셀 셀 어레이의 일부의 회로도,
도 6은 본 발명의 제1 실시예에 따라 구성된 픽셀 셀 어레이를 동작시키기 위한 모범적인 방법을 묘사한 타이밍도,
도 7은 본 발명의 모범적인 제2 실시예에 따라 구성된 픽셀 셀 어레이의 일부의 평면도,
도 8은 제1 모범적인 동작 방법에 따라 동작되는 본 발명의 모범적인 제2 실시예에 따라 구성된 픽셀 셀 어레이의 일부의 회로도,
도 9는 본 발명의 제2 실시예에 따라 구성된 픽셀 셀 어레이를 동작시키기 위한 모범적인 제2 방법을 묘사한 타이밍도,
도 10은 본 발명에 따라 구성된 어레이의 픽셀 셀을 가진 CMOS 이미저 칩의 블록도, 및
도 11은 본 발명에 따라 구성된 CMOS 이미저를 채용한 처리 시스템의 개략도.
하기의 상세한 설명에서는, 이 명세서의 일부를 형성하는 첨부 도면에 대해 언급하고, 본 발명이 실시될 수 있는 특정 실시예들을 예시하는 방식으로 도시하였다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술되었으며, 다른 실시예들이 활용될 수 있고, 본 발명의 사상 및 권리 범위를 벗어남 없이 구조적, 논리적, 및 전기적 변형도 만들 수 있다는 것은 당연하다. 기술된 처리 단계의 진행은 본 발명의 모범적인 실시예이다; 그렇지만, 단계의 순서는 이 명세서에 기술된 것에 한정되지 않고, 특정 순서에서 필수적으로 발생하는 단계의 제외와 더불어서, 당업계에 주지된 바와 같이 변경될 수 있다.
이 명세서에서 사용되는 바와 같은“웨이퍼”및“기판”이라는 용어는 당연 히, 실리콘, 에피택셜(epitaxial), 실리콘-온-인슐레이터(SOI) 또는, 실리콘-온-사파이어(SOS) 기술, 도핑 또는 언도핑된(undoped) 반도체, 및 여타 반도체 구조를 포함한다. 또한, 하기의 상세한 설명에서 “웨이퍼” 또는 “기판”에 대해 언급할 때, 베이스 반도체 구조 또는 기초의 내부 또는 상부에 영역, 접합, 또는 재료 층을 형성하기 위해 종전의 처리 공정들이 활용될 수 있다. 또, 반도체가 실리콘 기반일 필요는 없지만, 실리콘-게르마늄, 게르마늄, 갈륨 비화물(gallium arsenide) 또는 여타 반도체에 기반된 것일 수 있다.
이 명세서에 사용된 바와 같은“픽셀”이라는 용어는, 포톤을 전기적인 신호로 변환하기 위한, 광센서 및 관련 트랜지스터를 포함하는 광-요소 단위 셀을 말한다. 예시의 목적으로, 소수의 대표적인 픽셀이 이 명세서의 도면 및 상세한 설명에 예시되었다; 하지만, 일반적으로 대다수의 동일 픽셀의 제조가 동시에 진행된다. 따라서, 하기의 상세한 설명은 한정 의미를 갖지 않으며, 본 발명의 권리범위는 첨부된 청구범위에 의해서만 정의된다.
이 명세서에 사용된 바와 같은“비스듬히(at an angle)”,“각이 있는(angled)”, 및 “경사진(slanted)”이라는 용어는, 엄밀하게 병렬 또는 엄밀히 수직의 것(perpendicular)을 의미하지는 않는, 몇 개의 지정된 참조 포인트에 대한, 어떤 각도라도 의미하는 것으로서 해석된다. 따라서, 대상의 적어도 일부 및 몇 개의 참조 포인트가 만나서 0°, 90°, 또는 180°가 아닌 각도를 형성할 때, 상기 대상은 상기 참조 포인트에 대해서“비스듬히”,“각이 있는”, 또는 “경사진”으로 간주된다.
이제 동일 숫자가 동일 요소를 지시하는 도면을 참조하면, 도 4는 본 발명의 모범적인 제1 실시예에 따른 픽셀 배치 설계를 가진 실리콘 기판의 내부 또는 상부에 구성된 픽셀 어레이(450)의 일부의 평면도를 예시한다. 도 5는 도 4의 픽셀 어레이(450)의 일부를 묘사하는 회로도이다.
예시된 픽셀 어레이(450)의 일부에서, 어레이(450)의 하나의 칼럼에서 근접한 2개의 픽셀(412, 413)은 공통 픽셀 구성 요소를 공유한다. 또한, 각각의 픽셀 셀(412, 413)은, 개개의 광센서(401, 403)를 각기 갖는다. 광센서(401, 403)는 광 포톤을 전자(광-전하)로 변환하기 위한 어떤 감광 구조로도 될 수 있고, 바람직한 실시예에서의 광센서(401, 403)는 광다이오드 영역이다. 각 픽셀 셀(412, 413)은, 광센서(401, 403)로부터 축적된 광-전하를 플로팅 확산 영역(410)으로 도시된, 공통 저장 노드로 전송하기 위한 각각의 전송 트랜지스터(402', 404')의 일부로서 각각의 전송 게이트(402, 404)를 가질 수 있다.
바람직하게, 전송 게이트(402, 403)는, 광센서(401, 403)로부터 각이 져있다. 전송 게이트(402, 403)의 세로 길이는, 관련된 광센서(401, 403)의 길이(L) 및 폭(W)에 대해서 경사진 것으로 도시되어 있다. 이 바람직한 전송 게이트(402)의 각이 있는 형태는, 전송 게이트의 길이(L) 및 폭(W)의 효율적인 배열을 가능하게 하여, 픽셀(412(413))의 누설 및 지연(lag) 성능을 개선한다. 또한, 이 각이 있는 배치는, 각 픽셀(412(413))에 대한 광센서(401)의 영역을 최대화함으로써, 픽셀 셀(412(413))의 곡선 인자를 최대화하는 데, 또한 유익하다.
잔존 픽셀 구성 요소는, 도 4 및 5에 도시된 바와 같이, 근접한 픽셀들(412, 413) 간에 공유된다. 이들 구성 요소는, 어레이의 이웃하는 픽셀 칼럼에서 2개의 로우-근접 광센서들(401, 403)의 사이에 위치되는, 공유 트렁크(trunk)(490) 상에 있는 것으로서 예시된다. 트렁크(490) 상의 이들 공유 구성 요소는, 전송 게이트(402, 404)에 의해 광센서(401, 403)로부터 전하를 수신하는, 픽셀(412, 143)에 대한 공통 저장 노드를 담당하는, 플로팅 확산 영역(410)을 포함한다. 게이트(407)를 가진 리셋 트랜지스터는, 광센서(401, 403)에 대향하는 플로팅 확산 영역(410)의 측부에 위치된다. 소스/드레인 영역(406)은, 공급 전압(Vaa -pix)을 수신할 수 있는, 리셋 트랜지스터 게이트(407)의 제2 측부에 위치된다. 플로팅 확산 영역(410)은, 공급 전압(Vaa -pix)에 연결된 드레인을 가진, 소스 팔로워 트랜지스터의 게이트(409)에, 또한 전기적으로 연결된다. 소스 팔로워 트랜지스터는 플로팅 확산 영역(410)에 저장된 전하에 기초한 전압 출력 신호를 생성한다. 로우 선택 트랜지스터는, 칼럼 라인(420)으로의 픽셀 신호를 선택적으로 판독하기 위해, 소스 팔로워 트랜지스터의 소스에 연결되는 드레인을 가진 게이트(411)를 갖는다.
도 5에 전기적 결선 형태로 도시된 바와 같이, 공유 캐패시터(408)는, 전압(Vaa -pix)에 연결될 수 있는 제1 전극(408')을 가지며, 제2 전극(408'')에서 플로팅 확산 영역(410)으로 전기적으로 연결된다. 또한, 캐패시터(408)는 플로팅 확산 영역(410)의 전하 저장 용량 및 픽셀(412, 413)의 양자 효율을 증가시킨다. 캐패시터(408)가, 바람직하게는, 픽셀 어레이(450)의 기판 위의 금속화 층(도시되지 않음)을 통해서 플로팅 확산 영역(410) 및 전압(Vaa -pix)에 전기적으로 연결된다. 그 대신에, 캐패시터(408)가, 기판의 표면 바로 아래에 위치한 매설된 전도성 상호 연결 층을 통해서 확산 영역(410) 및/또는 전압(Vaa -pix)에 연결될 수 있다. 픽셀 어레이(450)의 바람직한 배치는, 예시된 바와 같이, 칼럼의 근접한 2개의 광센서 영역(401, 403)의 구석에 위치하는 공유 캐패시터(408)를 가진다. 광센서(401, 403) 쌍의 구석(491)은, 이러한 구조를 가능하게 하기 위해 얇게 클리핑(clipping)된 각도로 형성된다. 제1 광센서(401, 403) 쌍에 근접한 제2 광센서(도시되지 않음) 쌍은, 캐패시터(408)가 4개의 광센서의 사이 영역에 형성되도록, 클리핑된 에지를 또한 가질 것이다. 도시된 바와 같이, 광센서(401, 403)의 구석은, 광센서(401, 403)의 길이(L)와 폭(W)이 만나는 곳에, 직각을 형성하지는 않는다. 오히려, 광센서 모서리(491)는, 캐패시터(408)를 허용하기 위해 멀리 떨어진 감광 영역의 작은 영역을 취하는, 클리핑된 각을 이루고 있다. 이 바람직한 설계는 캐패시터 영역을 최대화하는 반면, 광센서(401(403)) 영역의 손실을 최소화한다. 적절한 절연 기술, 예컨대, 얕은 트렌치 소자분리는, 4개의 광센서로부터 캐패시터(408)를 절연하기 위한, 절연 영역(493)을 형성하는 데 사용될 것이다. 도 4에는 2개의 캐패시터(408)가 도시되었을지라도, 도 5에 도시된 바와 같이, 오직 하나의 캐패시터(408)가 픽셀(412, 413)에 의해 공유된다; 다른 캐패시터(408)는 어레이(450)에서 로우의 근접한 다른 2개의 픽셀(도시되지 않음) 간에 공유된다.
도 6을 참조하여, 픽셀 어레이(450)의 모범적인 동작 방법이 이제, 모범적인 어레이(450)에 기반하는 픽셀 어레이(200)를 통합한 CMOS 이미저(300)의 블록도인, 도 10을 추가로 참조하여 기술된다. 상기 모범적인 동작 방법은 회전 셔터(rolling shutter) 특징을 채용하지만, 본 발명은 이 명세서에 기술된 바와 같은 모범적인 동작 방법에 결코 한정되지 않음을 이해해야한다. 도 6에 묘사된 방법에서는, 어레이(450)에 대한 노광(집적) 시간은 5 로우이다. 따라서, 도 6에 도시된 제1 로우(Row 000)에 대한 집적 기간의 끝과 제6 로우(Row 005)에 대한 집적 기간의 시작은, 회전 셔터에 대한 로우 어드레스를 나타내는 일점쇄선에 의해 구별된다.
집적 기간의 끝에서, 로우 000(Row 000)의 픽셀에 대한 판독 동작이 시작된다. 이 판독 처리는 모범적인 픽셀(412)에 대해 기술될 것이지만, 이 로우의 각각의 픽셀들에 대해 동시에 발생됨을 이해해야 한다. 판독은, 타이밍 및 제어 회로(250)(도 10)가 리셋 트랜지스터(407)를 능동화하기 위해 하이(high)의 리셋 신호(Reset)를 펄스 인가함과 더불어 시작된다. 타이밍 및 제어 회로(250)는 또한 로우 선택 트랜지스터의 게이트(411)를 능동화하는 하이의 로우 선택 신호(RS)를 송신한다. 샘플 홀드 리셋 신호(SHR)의 펄스 인가는, 소스 팔로워 트랜지스터(409) 및 능동화된 로우 선택 트랜지스터(411)를 통해서 칼럼 라인의 샘플 앤 홀드(sample and hold) 회로(266)(도 10)의 리셋 전압(Vrst)의 샘플 앤 홀드를 개시한다. 그 결과, 리셋 전압(Vrst)은 칼럼 라인의 픽셀 출력으로서 나타난다. 다음, 타이밍 및 제어 회로(250)는 전송 트랜지스터(402')를 능동화하기 위해 전송 신호(TXO)를 펄스 인가한다. 신호(TXO)가 하이인 동안, 집적 기간 중에, 인가된 광에 반응하여 광센서(401)에 축적된 어떠한 전하도 전송 트랜지스터(402')를 통해 플로팅 확산 영역(410)으로 전송된다. 따라서, 플로팅 확산 영역(410)(그리고, 관련된 캐피시터(408))에 저장된 전하량은, 픽셀 셀(412)의 외부 입사광량을 나타낸다. 타이밍 및 제어 회로(250)는 하이의 샘플 앤 홀드 포토 신호(SHS)를 펄스 인가하여, 샘플 앤 홀드 회로(265)로 하여금 픽셀 셀(412)에 대해 포토 신호 출력 전압(Vsig)의 결과를 판독하게 한다. 픽셀 셀(412)에 대한 차분 신호(Vrst - Vsig)가 차동 증폭기(267)(도 10)에 의해 다음으로 생성되고, 후술되는 바와 같이 다른 회로에 의해 처리된다.
이때의 제6 로우(Row 005)의 픽셀에 대한 동작은, 집적 기간의 개시를 포함한다. 타이밍 및 제어 회로(250)(도 10)는, 도 6에서 RS로서 도시되고 상기한 바와 같은 제1 로우에 대한 것과는 다른 신호일 수 있음을 명심해야할, 적절한 로우 선택 신호를 인가함으로써 이 제6 로우(Row 005)의 픽셀을 능동화한다. 광센서(401)와 같은, 광센서의 전하를 리셋하기 위하여, 로우 005(Row 005)의 광센서에 관련된 전송 게이트는, 타이밍 및 제어 회로가 이 로우에 대해서 여기서는 TX1 으로 도시된 전송 게이트 신호를 하이로 송신한 것에 의해 능동화된다. 또한, 전송 게이트 신호(TX1)가 하이로 남아 있음에 따라, 이 로우의 리셋 게이트는 제어 회로(250)로부터의 적절한 신호(Reset) 신호에 의해 또한 능동화된다. 이는 광센서의 어떤 잔여 전하라도 리셋 전압 공급부로 배출될 수 있게 한다. 이들 신호(TX1 및 Reset)가 로(low)로 복귀할 때, 이 로우의 픽셀에 대한 집적 기간이 개시된다.
로우 001(Row 001)에 대한 판독 처리는, 로우 001(Row 001)에 대한 전송 게이트를 턴온시키기 위해, TX0 대신에, 전송 제어 신호(TX1)가 하이로 진행하는 것을 제외하고는, 도 6에 도시된 바와 같은 로우 000(Row 000)에 대한 것과 동일하다. 로우 001(Row 001)의 픽셀 판독이 완료될 때, 집적 기간을 개시시키기 위한 로우 006(Row 006)의 픽셀의 리셋이 시작되고, 로우 006(Row 006)의 광센서를 리셋하기 위해, TX1 대신에, 전송 제어 신호(TX0)가 하이로 진행하는 것을 제외하고는, 로우 005(Row 005)에 대해 기술된 처리를 따른다.
도 7 및 8을 참조하여, 본 발명의 모범적인 제2 실시예가 이제 기술된다. 도 7이 픽셀 어레이(550)의 일부의 평면도를 도시하는 반면, 도 8은 모범적인 픽셀 어레이(550)의 일부를 모범적인 전기 회로 결선도 형태로 묘사한 회로도이다. 본 발명의 모범적인 제2 실시예에 따르면, 픽셀 어레이(550)의 구조는, 각각의 광센서(501, 502, 503, 504)를 가진 개개의 픽셀 셀 간의 4-방향 공유 픽셀 구성요소를 포함한다. 이들 4개의 픽셀은 도 7에서 점선 영역(710)에 의해 도시되는 공유 구조를 갖는다. 공유 구조는, 광센서(501, 503)의 쌍과 광센서(502, 504)의 쌍 사이의 영역 내에 위치하는, 직선적으로 길어지는 트렁크(trunk)를 포함한다.
도 8에 도시된 바와 같이, 각각의 픽셀 셀은, 관련된 게이트(505, 506, 507, 508)를 가진 전송 트랜지스터(505', 506', 507', 508')를 갖는다. 전송 트랜지스터 게이트(505, 506, 507, 508)의 적어도 일부는, 도 7에 도시된 광센서(501, 502, 503, 504)에 대해서 비스듬한 것(481)이 바람직하다. 또한 주목되어야할 것은, 이 실시예의 전송 트랜지스터 게이트(505, 506, 507, 508)가, 칼럼의 근접한 2개의 픽셀 간에 각기 공유된다는 것이다. 예를 들어, 칼럼의 근접한 픽셀 광센서(501, 521)는 전송 게이트(505)를 각기 공유하고, 칼럼의 근접한 픽셀(503, 523)은 전송 트랜지스터 게이트(507)를 공유한다. 전송 트랜지스터 게이트(505)를 공유하는 상기 예시된 2개의 픽셀(관련된 광센서(501, 521)를 갖는)은, 그러나, 플로팅 확산 영역 또는 판독 회로는 공유하지 않는다. 오히려, 이 실시예는, 제1 플로팅 확산 영역(510)을 공유하는 광센서(501, 502)를 가진 로우의 근접한 2개의 픽셀과, 제2 플로팅 확산 영역(520)을 공유하는 로우의 근접한 2개의 광센서(503, 504)를 갖는다. 2개의 플로팅 확산 영역(510, 520)은, 픽셀 어레이(500)의 표면 위에 형성된 제1 금속화 층을 통해, 서로, 및 관련 캐패시터(518)의 하나의 전극(518'')에 전기적으로 연결된다. 도 7 및 8에 도시된 바와 같이, 각각의 캐패시터(518)는, 타측부(518')에서 제2 금속화 층을 통해 소스/드레인 영역(513)의 소스 전압(예컨대, Vaa-pix)을 수신하는 접점으로 연결된다.
게이트(512)를 가진 하나의 리셋 트랜지스터(512')는, 플로팅 확산 영역(510, 520) 모두 및 관련된 캐패시터(518)의 전하를 리셋하기 위해 활용된다. 리셋 게이트(512)의 일측으로, 공급 전압(Vaa -pix)을 수신할 수 있는 소스/드레인 영역(513)이 있다. 4개의 픽셀 셀은, 게이트(514)를 가진 소스 팔로워 트랜지스터 및 게이트(516)를 가진 로우 선택 트랜지스터를 포함하는 공통 판독 회로를 공유하는 관련된 광센서(510, 502, 503, 504)를 갖는다. 4개의 픽셀은, 2개의 관련된 플 로팅 확산 영역(510, 520)의 저장 용량을 증가시킬 수 있는 캐패시터(518)를 또한 공유한다.
이 명세서에 예시적으로 기술된 4-방향 공유 픽셀 배치는, 1 세트의 판독 회로(71)를 공유하는, 각각의 광센서(501, 502)(도 7)를 가진 로우의 근접한 2개의 픽셀과, 각각의 광센서(503, 504)를 가진 칼럼의 근접한 2개의 픽셀을 갖는다. 따라서, 칼럼 출력 라인(711)은, 이 모범적인 실시예에 따라서, 모든 다른 칼럼에 대해서만, 필수적이다. 또한, 도 8에서 볼 수 있듯이, 칼럼의 근접한 2개의 픽셀이 공통 전송 게이트 신호를 공유하기 때문에, 근접한 로우에서 칼럼의 근접한 2개의 픽셀은 거의 동시에 동일 출력 라인(711)으로 판독될 것이다. 이들 픽셀로부터의 각각의 신호는, 픽셀 어레이(550)에 대해 최대의 해상도를 유지하기 위해서, 개별적으로 취급될 필요가 있다. 도 8에 도시된 바와 같이, 이는, 각각의 칼럼 출력 라인(711)이 2 세트의 샘플 앤 홀드 캐패시터(715, 716), 또는 총 4개의 캐패시터를 활용하는 것을 의미한다. in_sel 신호(도 9)에 의해 능동화되는 스위치(712)는, 도입 신호(Vrst) 또는 도입 신호(Vsig)가 제1 캐패시터(715) 세트 중 하나 또는 제2 캐패시터(716) 세트 중 하나로 가야할 지의 여부를 결정하는 데 활용된다. 나머지 제어 회로(도 10을 참조하여 하기에서 상세히 논의되는)는, 캐패시터(715, 716)의 세트에 저장된 신호로부터, 각각의 픽셀에 대해서, 추후 처리를 위해 다음으로 출력되는 차분 신호를 생성한다.
예시된 4-방향 공유 픽셀 어레이 구조는 적어도 2개의 특징적인 장점을 갖는 다: 그것은 칼럼 방향의 주변에 보다 큰 피치(pitch)의 회로를 가능하게 하고, 그것은 감광 영역 및 그에 따라 종래 픽셀 어레이를 넘어서는 양자 효율을 증가시키면서, 픽셀 어레이(550) 표면 위의 층에 요구되는 금속화 층을 감소시키는 것이다. 또한, 각각의 캐패시터(518)는, 광센서(502, 504)의 클리핑된 에지(711)에 도시된 바와 같이, 4개의 광센서의 구석에 효율적으로 위치된다. 이 위치는 감광 영역의 희생 없이 캐패시터 영역을 최대화하거나, 그것에 의해 픽셀 어레이(550)의 곡선 인자를 증가시킨다.
도 9를 참조하여, 픽셀 어레이(550)의 모범적인 동작 방법이 이제, 도 8 및, 모범적인 어레이(550)에 기반하는 픽셀 어레이(200)를 가진 CMOS 이미저(300)의 블록도인, 도 10을 추가로 참조하여 기술된다. 도 9는, 도 6을 참조하여 상기에서 논의된 바와 같이 회전 셔터 동작을 사용하는, 모범적인 어레이(550)를 동작시키는 모범적인 방법의 일부를 수행하기 위한 타이밍도를 예시한다. 구체적으로, 도 9는, 각 로우가 4 로우의 집적 시간을 갖는, 픽셀 어레이(550)의 2개의 로우(Row <001> 및 Row <002>)로부터의 신호의 판독을 예시한다. 또한, 도 9는 어레이(550)의 2개의 다른 로우에 대한 집적 기간의 개시를 도시한다. 주목해야할 것은, 도 8에 도시된, 전송 게이트 신호 라인 TX_ODD<0>, TX_EVEN<0>, TX_ODD<1>, TX_EVEN<1> 등이, ODD 또는 EVEN이 어레이의 칼럼의 홀수 또는 짝수 픽셀을 나타내는 반면, 지정“<no.>”는 어레이의 특정 신호 라인의 로우 번호를 나타내는, 명명법을 사용한다는 것이다.
도 9를 좌측에서 우측으로 보면, 로우 001(Row 001)의 픽셀에 대해 수행되는 판독 동작이, 이 로우에 대한 적절한 집적 기간 후에 수행됨을 이해해야 한다. 타이밍 및 제어 회로(250)(도 10)는, 특정 로우의 로우 선택 트랜지스터가 기능하도록 하기 위해 적절한 로우 선택 신호(RS)를 하이로 펄스 인가한다; 예컨대, 로우 <000> (Row <000>) 또는 로우 <001> (Row <001>)에 대한 로우 선택 신호(RS)는 로우 선택 게이트(516)(도 8)를 턴“온” 시킬 것이다. 로우 001 (Row 001)의 플로팅 확산 영역(520)과 같은, 플로팅 확산 영역은, 로우의 리셋 트랜지스터의 리셋 게이트(512)를 능동화하기 위해 하이의 펄스로 인가되는 리셋 신호(Reset)의 능동화에 의해 리셋된다. 하이의 로우 선택 신호(RS)에 의해, 샘플 홀드 리셋 신호(SHR)가 펄스 인가되어, 소스 팔로워 트랜지스터(514) 및 로우 선택 트랜지스터(516)를 통해 플로팅 확산 영역(520)으로부터 취해지는, 리셋 조건, Vrst 를 나타내는 픽셀 신호의 판독이 시작된다. 홀수 및 짝수 로우에 따라서 능동화되거나(즉, 하이로 펄스 인가), 능동화되지 않는 상기 부가 신호 “in_sel”은, 앞서 논의된 바와 같이, 적절한 샘플 앤 홀드 회로(715, 716)에서의 신호의 저장을 제어하기 위해 판독된다. 로우 <001>(Row <001>)에 대한, 능동화된 각각의 신호는 로(low)로 복귀한다.
로우 <002>(Row <002>)에 대해서, 유사한 판독 동작이 수행된다. 상세하게는, 이 로우에 대한 로우 선택 트랜지스터(549)를 능동화하기 위해, 타이밍 및 제어 회로(250)(도 10)에 의해 적절한 로우 선택 신호(RS)가 하이로 전환된다. 플로팅 확산 영역(530, 540)(도 8)과 같은, 로우 <002>(Row <002>)의 플로팅 확산 영역 은, 로우의 리셋 트랜지스터의 리셋 게이트(547)를 능동화하기 위해, 하이의 펄스로 인가되는 리셋 신호(Reset)에 의해 리셋된다. 하이의 로우 선택 신호(RS)에 의해, 샘플 홀드 리셋 신호(SHR)가 펄스 인가되어, 소스 팔로워 트랜지스터(548) 및 로우 선택 트랜지스터(549)를 통해 플로팅 확산 영역(540)으로부터 취해지는, 리셋 조건, Vrst 를 나타내는 픽셀 신호의 판독이 시작된다. 로우 <001>(Row <001>) 의 이전 판독 중에 “in_sel”신호가 로(low) 였다면, 그것은 이 판독 중에 하이로 전환되어야 하고, 그 역도 또한 같다. 로우 선택 게이트 능동화 신호(RS)와 같이, 리셋 신호(Reset) 및 리셋 샘플 앤 홀드 신호(SHR)가 로(low)로 복귀한다.
다음, 로우 <001> (Row <001>) 및 로우 <002> (Row <002>)의 적절한 전송 트랜지스터에 대한 전송 게이트는, 적절한 전송 게이트 신호(Rowodd TX)를 하이로 펄스 인가함에 의해, 모든 홀수 칼럼에 대해 턴“온”된다. 도 8에 도시된 바와 같이, 라인 TX_odd<1>의 신호가 펄스 인가될 때, 광센서(502, 522)로부터 전하를 플로팅 확산 영역(510, 540)으로 각각 전송하기 위해, 전송 게이트(506, 526)가 턴 “온”된다.
도 9의 제2 일점쇄선을 참조하면, 로우 <001> (Row <001>)의 모든 홀수 칼럼 픽셀로부터 픽셀 신호가 이제 판독된다. 적절한 로우 선택 트랜지스터신호(RS)가 하이인 동안, 픽셀 신호(Vsig)를 판독하기 위해, 플로팅 확산 영역(510)으로부터 소스 팔로워(514) 및 로우 선택 트랜지스터(516)를 통해 샘플 앤 홀드 신호(SHS)가 칼럼 라인(711)으로 펄스 인가된다. 상기와 같이, 적절한 샘플 앤 홀드 회로 캐패 시터(715, 716)(도 8)와 더불어 픽셀 신호의 저장을 제어하기 위해, “in_sel”신호가 능동화되거나 능동화되지 않는다. 로우 <002>(Row <002>)에 대해서, 로우의 모든 다른 픽셀로부터 픽셀 신호(Vsig)를 판독하기 위해 샘플 홀드 신호(SHS) 및 로우 선택 신호(RS)를 능동화하는, 동일한 판독 단계가 다음으로 수행된다. 로우 <002>(Row <002>)에 대해서, 그러나, “in_sel”신호는, 로우 <001>(Row <001>)의 플로팅 확산 영역(510)으로부터 칼럼 라인(711)로 신호를 판독하기 위해, 원래 위치의 반대 위치에 있게 될 것이다. 그 시점에, 홀수 칼럼에서 로우 <001>(Row <001>) 및 로우 <002>(Row <002>)의 광센서(502, 522)에 의해 생성되는 픽셀 신호가 판독된다.
방금 전 기술된 단계가, 다음으로 로우 <001>(Row <001>) 및 로우 <002>(Row <002>)의 짝수 칼럼의 픽셀로부터 신호(Vrst) 및 신호(Vsig)의 쌍을 판독하는 것에 반복될 것임을 이해해야 한다. 상세하게는, 신호(Vrst) 및 신호(Vsig)는, 다음에 칼럼 라인(711)으로 판독될 것이고, 광센서(504, 542)에 대한 샘플 홀드 캐패시터(715, 716) 및 각각의 플로팅 확산 영역(520, 530)에 분리 저장될 것이다. 광센서(504, 542)에 대한 판독 동작은, 전송 게이트(508, 536)가 로우 <001>(Row <001>) 및 로우 <002>(Row <002>)에 대한 짝수 칼럼 전송 게이트 신호에 의해 능동화되는 점을 제외하고, 광센서(502, 522)에 대해 방금 전 기술된 단계와 동일할 것이다.
최종적으로, 도 9의 제4 일점쇄선 이후에 도시된 바와 같이, 로우 <001>(Row <001>) 및 로우 <002>(Row <002>)의 판독 단계가 완료된 것으로 가정하면, 로우 <005>(Row <005>) 및 로우 <006>(Row <006>)에 대한 새로운 집적 기간이 개시된다. 상세하게는, 이들 로우의 광센서 및 플로팅 확산 영역은, 리셋 트랜지스터의 게이트를 능동화하기 위해 리셋 신호(Reset)를 보존(hold down)함에 의해서, 그리고 적절한 전송 게이트 신호(홀수 칼럼 픽셀에 대한 Rowodd TX 및 짝수 칼럼 픽셀에 대한 Roweven TX)를 펄스 인가함에 의해 전송 트랜지스터에 대한 관련된 전송 게이트를 턴“온”시킴에 의해, 모두 리셋된다. 이들 로우에 대한 집적 기간 후에, 로우 <005>(Row <005>) 및 로우 <006>(Row <006>)의 광센서에 의해 생성된 신호는 상기한 바와 같이 판독될 수 있다.
방금 전 기술된 동작의 방법은 어레이의 로우 및 칼럼 각각에 대해 반복될 것이고, 상기 방법이 개개의 픽셀에 대해서만 기술된 것은 간략화를 위한 것이며, 이들 단계는 로우의 다른 모든 픽셀에 대해서 동시에 발생하여, 로우 쌍 × 로우 쌍 회전 방식으로 어레이의 나머지 픽셀에 대해 그 다음으로 계속 반복될 것임을 이해해야 한다. 또한, 이 방법은 예시일 뿐이며, 본 발명은 상기 기술된 방법에 의한 동작으로 결코 한정되지 않는다.
도 10은, 상기한 실시예들 중 하나에 따라 구성된 픽셀 어레이(200)를 가진, 모범적인 CMOS 이미저(300)의 블록도를 예시한다. 픽셀 어레이(200)는 미리 설정된 개수의 칼럼(column) 및 로우(도시되지 않음)로 배열된 복수의 픽셀을 포함한다. 이 명세서에 기술된 바와 같이, 적어도 일부가 기판에 형성될 수 있는, 신호 처리 회로가 어레이(200)에 첨부된다. 어레이(200)의 각 로우의 픽셀은 로우 선택 라인에 의해 동시에 모두 턴온될 수 있고, 각 칼럼의 픽셀은 각각의 칼럼 선택 라인에 의해 선택적으로 출력된다. 복수의 로우 및 칼럼 라인은 어레이(200)의 전체에 대해 마련된다. 로우 라인은, 로우 어드레스 디코더(decoder)(220)에 따른 로우 구동부(210)에 의해 선택적으로 능동화한다. 칼럼 선택 라인은 칼럼 어드레스 디코더(270)에 따른 칼럼 구동부(260)에 의해 선택적으로 능동화한다. 따라서, 로우 및 칼럼 어드레스는, 각각의 픽셀에 대해 마련된다.
CMOS 이미저(300)는, 픽셀 판독을 위해 적절한 로우 및 칼럼 라인을 선택하기 위한 어드레스 디코더(220, 270)를 제어하는 타이밍 및 제어 회로(250)에 의해 동작된다. 제어 회로(250)는, 이들 구동전압을 선택된 로우 및 칼럼 라인의 구동 트랜지스터로 인가하도록, 로우 및 칼럼 구동 회로(210, 260)를 또한 제어한다. 픽셀 리셋 신호(Vrst) 및 픽셀 화상 신호(Vsig)를 일반적으로 포함하는 픽셀 칼럼 신호는, 칼럼 구동부(260)에 관련된 샘플 앤 홀드 회로(265)에 의해 판독된다. 차분 신호(Vrst - Vsig)는 차동 증폭기(267)에 의해 각 픽셀에 대해 생성되고, 아날로그-디지털 변환기(275)(ADC)에 의해 디지털화된다. 아날로그-디지털 변환기(275)는 디지털화된 픽셀 신호를, 디지털 화상을 형성하는 화상 프로세서(280)로 공급한다.
도 11은 본 발명의 실시예에 따라 구성된 이미저(300)를 포함하는. 프로세서 시스템(308)을 도시한다. 프로세서 시스템(308)은 디지털 카메라 또는 여타 촬상 시스템의 일부일 수 있다. 이미저(300)는 제어 또는 여타 데이터를 시스템(308)으로부터 수신할 수 있다. 시스템(308)은, 화상 처리, 또는 다른 화상 취급 동작을 위한 중앙 처리 장치(CPU)를 가진 프로세서(302)를 포함한다. 프로세서(302)는 버스(304)를 통해서 다양한 장치들과 통신한다. 버스(304)에 연결되는 몇개의 장치는 시스템(308)의 내부 및 외부로의 통신을 제공한다; 입출력(I/O) 장치(306) 및 이미저(300)가, 상기한 통신 장치들이다. 버스(304)에 연결된 다른 장치들은 메모리, 예컨대, 랜덤 액세스 메모리(RAM)(310) 또는 탈착 가능 메모리(315)를 제공한다.
상기한 공정 및 장치들은, 바람직한 방법들과, 사용 및 제조될 수 있는 많은 일반적인 장치들을 예시한다. 상기한 기술 및 도면은, 본 발명의 목적, 특징, 및 장점을 달성하는 실시예들을 예시한다. 그러나, 본 발명을 상기 및 예시한 실시예들로 엄격히 제한하려고 의도한 것은 아니다. 예컨대, 본 발명이 2-방향 또는 4-방향 공유 구성 요소 부품을 가진 픽셀 어레이를 참조해서만 논의되었을 지라도, 다른 다-방향 공유 픽셀 어레이도 또한 본 발명의 권리범위에 속하는 것으로 의도되었다. 또한, 후술하는 청구범위의 사상 및 권리범위에 속하는 본 발명의 어떠한 변형도, 현재 예지할 수 없는 것일지라도, 본 발명의 일부로 간주되어야할 것이다.

Claims (48)

  1. 복수의 로우 및 칼럼으로 배열된 복수의 픽셀을 포함하는 픽셀 어레이로서,
    상기 어레이는,
    광-전하를 생성하기 위한 제1, 제2, 제3, 및 제4 광센서를 각각 가지는, 제1, 제2, 제3, 및 제4 픽셀,
    상기 생성된 광-전하를 저장하기 위해, 상기 제1, 제2, 제3, 및 제4 픽셀에 의해 공유되는 공통 저장 노드,
    정전 용량을 증가시키기 위해 상기 공통 저장 노드에 연결되는 캐패시터, 및
    상기 공통 저장 노드에 연결되는 공유 판독 회로를 포함하는, 픽셀 어레이.
  2. 청구항 1에 있어서, 상기 공통 저장 노드에 저장된 전하를 리셋하기 위한 리셋 트랜지스터를 더 포함하는, 픽셀 어레이.
  3. 청구항 1에 있어서, 상기 판독 회로는, 상기 공통 저장 노드에 연결되는 게이트를 가진 공통 소스 팔로워 트랜지스터와, 상기 소스 팔로워 트랜지스터의 출력을 게이트 제어하기 위한 공통 로우 선택 트랜지스터 중 적어도 하나를 포함하는, 픽셀 어레이.
  4. 청구항 3에 있어서, 상기 판독 회로는, 상기 제1, 제2, 제3, 및 제4 광센서 에 의해 생성되는 각각의 전하량을 나타내는 제1, 제2, 제3, 및 제4 출력 신호를 생성하도록 구성된 것인, 픽셀 어레이.
  5. 청구항 1에 있어서, 상기 제1, 제2, 제3, 및 제4 픽셀 중 2개는, 상기 어레이의 로우에서 근접한 2개의 픽셀인, 픽셀 어레이.
  6. 청구항 5에 있어서, 상기 제1, 제2, 제3, 및 제4 픽셀 중 2개는, 상기 어레이의 칼럼에서 근접한 픽셀인, 픽셀 어레이.
  7. 청구항 1에 있어서, 상기 공유 판독 회로는, 제1 및 제2 광센서 쌍 사이에 위치하는 능동 영역에 위치되는, 픽셀 어레이.
  8. 청구항 7에 있어서, 상기 제1 광센서 쌍은 상기 제1 및 제2 광센서를 포함하고, 상기 제2 광센서 쌍은 상기 제3 및 제4 광센서를 포함하는, 픽셀 어레이.
  9. 청구항 7에 있어서, 상기 캐패시터는, 상기한 광센서 쌍들 중 하나의 클리핑된 에지에 위치되는, 픽셀 어레이.
  10. 청구항 1에 있어서, 상기 각각의 제1, 제2, 제3, 및 제4 광센서로부터의 전하를 상기 공통 저장 노드로 전송하기 위한 각각의 제1, 제2, 제3, 및 제4 전송 트 랜지스터를 더 포함하는, 픽셀 어레이.
  11. 청구항 10에 있어서, 상기 제1, 제2, 제3, 및 제4 전송 트랜지스터는, 관련된 광센서에 대해서 적어도 부분적으로 각이 져 있는 전송 게이트를 각각 포함하는, 픽셀 어레이.
  12. 복수의 로우 및 칼럼으로 배열된 복수의 픽셀을 포함하는 픽셀 어레이로서,
    상기 어레이는,
    광-전하를 생성하기 위한 각각의 제1 및 제2 광센서를 각기 가지는, 제1 및 제2 픽셀,
    상기 생성된 광-전하를 상기 제1 및 제2 픽셀로부터 저장하기 위한 제1 플로팅 확산 영역,
    광-전하를 생성하기 위한 각각의 제3 및 제4 광센서를 각기 가지는, 제3 및 제4 픽셀,
    상기 제3 및 제4 광센서에 의해 생성된 광-전하를 저장하기 위한, 상기 제1 플로팅 확산 영역에 상호 연결되는 제2 플로팅 확산 영역, 및
    상기 제1, 제2, 제3, 또는 제4 광센서 중 적어도 하나에 근접하여 위치되고, 상기 제1 및 제2 플로팅 확산 영역에 전기적으로 연결되는 캐패시터를 포함하는, 픽셀 어레이.
  13. 청구항 12에 있어서, 상기 제1 및 제2 플로팅 확산 영역에서 전하를 리셋하기 위한 공통 리셋 트랜지스터를 더 포함하는, 픽셀 어레이.
  14. 청구항 12에 있어서, 상기 캐패시터는, 상기 광센서 중 하나의 클리핑된 에지에 근접하여 위치되는, 픽셀 어레이.
  15. 청구항 12에 있어서, 상기 캐패시터는, 금속 상호 연결 층에 의해 상기 제1 및 제2 플로팅 확산 영역에 연결되는, 픽셀 어레이.
  16. 청구항 12에 있어서, 상기 제1, 제2, 제3, 및 제4 픽셀로부터 적어도 하나의 신호를 판독하기 위한 공통 출력 회로를 더 포함하는, 픽셀 어레이.
  17. 청구항 16에 있어서, 상기 출력 회로는, 상기 제1 및 제2 플로팅 확산 영역으로 각각 전송되는 전하량을 나타내는 적어도 2개의 판독 신호를 생성하도록 구성된 것인, 픽셀 어레이.
  18. 청구항 17에 있어서, 상기 출력 회로는, 상기 각각의 제1, 제2, 제3, 및 제4 광센서에 의해 각각 생성되는 전하량을 나타내는 4개의 판독 신호를 생성하도록 구성된 것인, 픽셀 어레이.
  19. 청구항 16에 있어서, 상기 출력 회로는, 제1 및 제2 광센서 쌍의 사이에 위치하는 선형 트렁크에 적어도 부분적으로 위치되는, 픽셀 어레이.
  20. 로우 및 칼럼으로 배열된 복수의 픽셀을 포함하는 픽셀 어레이를 구비한 이미저로서,
    상기 어레이는,
    인가되는 광에 반응하여 광-전하를 생성하기 위한 제1, 제2, 제3, 및 제4 광센서,
    상기 생성된 광-전하를 저장하기 위한 상기 제1, 제2, 제3, 및 제4 광센서에 의해 공유되는 공통 저장 노드,
    정전 용량을 증가시키기 위해 상기 공통 저장 노드에 연결되는 커패시터,
    상기 공통 저장 노드에서 상기 전하를 리셋하기 위한 공통 리셋 트랜지스터, 및
    상기 공통 저장 노드에 저장된 전하량을 나타내는 적어도 하나의 신호를 생성하기 위한 적어도 하나의 공통 트랜지스터를 포함하는 판독 회로를 포함하며, 상기 판독 회로의 적어도 일부가 상기 제1, 제2, 제3, 및 제4 광센서 사이의 능동 영역에 위치되는, 이미저.
  21. 청구항 20에 있어서, 상기 제1, 제2, 제3, 또는 제4 광센서는, 각기 광다이오드를 포함하는, 이미저.
  22. 청구항 20에 있어서, 상기 판독 회로는, 상기 각각의 제1, 제2, 제3, 및 제4 광센서에 의해 각각 생성되는 전하량을 나타내는 4개의 판독 신호를 생성하도록 구 성된 것인, 이미저.
  23. 청구항 20에 있어서, 상기 판독 회로는 샘플 앤 홀드 회로에 연결되고,
    상기 샘플 앤 홀드 회로는,
    칼럼 라인 상에 출력되는 신호를 저장하기 위한 제1 샘플 앤 홀드 캐패시터 세트 및
    상기 칼럼 라인 상에 출력되는 신호를 저장하기 위한 제2 샘플 앤 홀드 캐패시터 세트를 포함하는, 이미저.
  24. 청구항 23에 있어서, 상기 샘플 앤 홀드 회로는, 상기 제1 또는 제2 캐패시터 세트로의 도입 신호의 저장을 제어하기 위한 스위치를 더 포함하는, 이미저.
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