KR100940572B1 - Apparatus and method of driving flat panel display - Google Patents

Abstract

본 발명은 평판 표시 장치, 특히 액정 표시 장치의 구동 장치 및 방법에 관한 것이다. 본 발명의 한 실시예에 따른 평판 표시 장치는 외부로부터 데이터 인에이블 신호와 클록 신호를 받아, 상기 데이터 인에이블 신호의 하이 구간의 클록 수효와 로우 구간의 클록 수효를 각각 계수하여 제1 클록 수효와 제2 클록 수효로 출력하는 클록 계수부, 상기 계수 검출부로부터의 상기 제1 및 제2 클록 수효를 2로 나누어 제3 클록 수효 및 제4 클록 수효로 출력하는 계수 분할부, 외부로부터 영상 데이터를 받으며, 상기 계수 분할부로부터의 상기 제3 및 제4 클록 수효에 기초하여 제1 클록 신호를 생성하는 신호 제어부를 포함한다. 이런 방식으로, 데이터 인에이블 신호가 변화하는 경우에는 듀티비가 50%인 게이트 클록 신호를 생성할 수 있으므로, 동기식 인버터의 불안정한 동작을 해결할 수 있다.TECHNICAL FIELD The present invention relates to a flat panel display, in particular a drive and method for a liquid crystal display. According to an exemplary embodiment of the present invention, a flat panel display device receives a data enable signal and a clock signal from an external source, and counts the clock number of the high period and the clock number of the low period of the data enable signal, respectively, to determine the first clock number and the number of clocks. A clock counting unit for outputting the second clock number, a coefficient dividing unit for dividing the first and second clock numbers from the coefficient detecting unit by 2 and outputting the third clock number and the fourth clock number, and receiving image data from the outside; And a signal controller for generating a first clock signal based on the third and fourth clock numbers from the coefficient division unit. In this manner, when the data enable signal changes, a gate clock signal having a duty ratio of 50% can be generated, thereby solving the unstable operation of the synchronous inverter.

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Description

평판 표시 장치의 구동 장치 및 방법 {APPARATUS AND METHOD OF DRIVING FLAT PANEL DISPLAY}Driving apparatus and method of flat panel display device {APPARATUS AND METHOD OF DRIVING FLAT PANEL DISPLAY}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 구동 장치의 블록도이다.3 is a block diagram of a driving device of a liquid crystal display according to an exemplary embodiment of the present invention.

도 4 내지 도 5b는 본 발명의 한 실시예에 따른 신호의 파형도이다.4-5B are waveform diagrams of signals in accordance with one embodiment of the present invention.

본 발명은 평판 표시 장치, 특히 액정 표시 장치의 구동 장치 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a flat panel display, in particular a drive and method for a liquid crystal display.

컴퓨터의 모니터나 TV 등에 사용되는 표시 장치(display device)에는 스스로 발광하는 음극선관(cathode ray tube, CRT), 전계 발광 소자(field emission device, FED) 등과 스스로 발광하지 못하고 광원을 필요로 하는 액정 표시 장치(liquid crystal display, LCD) 등이 있다. A display device used for a monitor or a TV of a computer includes a cathode ray tube (CRT) and a field emission device (FED) that emit light by themselves, and do not emit light by themselves and require a light source. Liquid crystal displays (LCDs).                         

일반적인 액정 표시 장치는 전계 생성 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 전계 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 전압을 변화시켜 이 전기장의 세기를 조절하고 이렇게 함으로써 액정층을 통과하는 빛의 투과율을 조절하여 원하는 화상을 얻는다. 이때의 빛은 별도로 구비된 인공 광원일 수도 있고 자연광일 수도 있다. 별도로 구비된 광원을 사용하는 경우 광원의 점등 시간과 소등 시간의 비를 조절함으로써 화면 전체의 밝기를 조절한다. 이 때, 전계 생성 전극을 이루는 화소 전극에는 스위칭 소자를 제어하여 전압을 인가한다. A general liquid crystal display device includes two display panels provided with a field generating electrode and a liquid crystal layer having dielectric anisotropy interposed therebetween. A voltage is applied to the field generating electrode to generate an electric field in the liquid crystal layer, and the voltage is changed to adjust the intensity of the electric field, thereby adjusting the transmittance of light passing through the liquid crystal layer to obtain a desired image. In this case, the light may be a separate artificial light source or natural light. In case of using a separately provided light source, the brightness of the entire screen is controlled by adjusting the ratio of the lighting time and the lighting time of the light source. In this case, a voltage is applied to the pixel electrode forming the field generating electrode by controlling the switching element.

한편, 이러한 스위칭 소자를 제어하는 신호로는 게이트 온 전압과 게이트 오프 전압이 있으며, 이 신호는 액정 표시 장치의 동작을 제어하는 신호 제어부로부터의 게이트 클록 신호에 따라 게이트선에 인가되어 이에 연결된 스위칭 소자를 턴온 또는 턴오프시킨다.On the other hand, a signal for controlling the switching element includes a gate on voltage and a gate off voltage, and the signal is applied to a gate line in response to a gate clock signal from a signal controller for controlling the operation of the liquid crystal display device. Turn on or off.

액정 표시 장치는 광원을 제어하기 위한 인버터를 구비하며, 인버터는 신호 제어부에서 생성한 제어 신호 중 게이트 클록 신호에 동기되어 동작하는 인버터를 동기식 인버터라 한다. 한편, 게이트 클록 신호는 하이 구간과 로우 구간의 비, 즉 듀티비가 50%가 되어야 동기식 인버터는 정상적으로 동작한다. 인버터는 일반적으로 직류를 교류로 변환하는 장치이며, 동기식 인버터는 게이트 클록 신호의 상승 에지와 하강 에지에 맞추어서 전류의 방향을 반전시켜 직류를 교류로 변환한다. 그러므로, 정방향 및 부방향으로 동일한 시간 동안 전류를 흐르게 하려면 듀티비가 1:1, 즉 50%가 되어야 한다. The liquid crystal display includes an inverter for controlling a light source, and the inverter is a synchronous inverter that operates in synchronization with a gate clock signal among control signals generated by the signal controller. On the other hand, the synchronous inverter operates normally only when the gate clock signal has a ratio of a high period to a low period, that is, a duty ratio of 50%. Inverters are generally devices that convert direct current to alternating current. Synchronous inverters convert direct current into alternating current by inverting the direction of the current according to the rising and falling edges of the gate clock signal. Therefore, the duty ratio must be 1: 1, i.e. 50%, to allow current to flow for the same time in the forward and negative directions.                         

신호 제어부는 외부로부터의 영상 신호와 이 영상 신호의 존재 유무를 나타내는 데이터 인에이블 신호("DE 신호")를 수신하며, DE 신호를 기초로 게이트 클록 신호를 생성한다.The signal controller receives a video signal from the outside and a data enable signal (“DE signal”) indicating whether the video signal is present and generates a gate clock signal based on the DE signal.

예를 들면, DE 신호의 상승 에지에서 소정 클록 수효를 계수한 다음 게이트 클록 신호를 로우로 만들고 DE 신호의 하강 에지에서 소정 클록 수효를 계수한 다음 게이트 클록 신호를 하이로 만든다.For example, counting a predetermined clock number on the rising edge of the DE signal and then making the gate clock signal low and counting the predetermined clock number on the falling edge of the DE signal and then making the gate clock signal high.

그런데 게이트 클록 신호는 전술한 바와 같이 DE 신호를 기초로 하여 생성되므로, DE 신호의 하이 구간과 로우 구간이 변화하는 경우에는 게이트 클록 신호의 듀티비가 변화하여 인버터가 정상적으로 동작하지 못하는 경우가 발생한다.However, since the gate clock signal is generated based on the DE signal as described above, when the high period and the low period of the DE signal change, the duty ratio of the gate clock signal changes so that the inverter may not operate normally.

따라서, 본 발명이 이루고자 하는 기술적 과제는 DE 신호의 변화에 관계없이 듀티비가 50%인 게이트 클록 신호를 출력하는 평판 표시 장치의 구동 장치 및 방법을 제공하는 것이다.Accordingly, an aspect of the present invention is to provide a driving apparatus and method for a flat panel display device that outputs a gate clock signal having a duty ratio of 50% regardless of a change in the DE signal.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 평판 표시 장치의 구동 장치는 클록 계수부, 계수 분할부 및 신호 제어부를 포함한다. According to an aspect of the present invention, a driving apparatus for a flat panel display includes a clock counter, a coefficient divider, and a signal controller.

클록 계수부는 외부로부터 데이터 인에이블 신호와 클록 신호를 받아, 상기 데이터 인에이블 신호의 하이 구간의 클록 수효와 로우 구간의 클록 수효를 각각 계수하여 제1 클록 수효와 제2 클록 수효로 출력하며, 계수 분할부는 상기 계수 검출부로부터의 상기 제1 및 제2 클록 수효를 2로 나누어 제3 클록 수효 및 제4 클록 수효로 출력하고, 신호 제어부는 외부로부터 영상 데이터를 받으며, 상기 계수 분할부로부터의 상기 제3 및 제4 클록 수효에 기초하여 제1 클록 신호를 생성한다.The clock counter receives a data enable signal and a clock signal from an external source, counts the clock number of the high period and the clock number of the low period of the data enable signal, respectively, and outputs the first clock number and the second clock number. The divider divides the first and second clock numbers from the coefficient detector into two and outputs the third clock number and the fourth clock number, and the signal controller receives image data from the outside. Generate a first clock signal based on the third and fourth clock numbers.

여기서, 상기 신호 제어부는 상기 데이터 인에이블 신호를 수신하며, 상기 제1 클록 신호는 상기 데이터 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 상기 제3 또는 제4 클록 수효만큼 떨어진 시각에 반전되는 것이 바람직하다. 또한, 상기 데이터 인에이블 신호의 하이 구간은 데이터가 유효함을 나타내는 구간이고, 상기 로우 구간은 데이터가 무효임을 나타내는 구간일 수 있다. The signal controller receives the data enable signal, and the first clock signal is equal to the third or fourth clock number at a rising edge or a falling edge of the data enable signal. It is preferable to invert at a time apart. The high section of the data enable signal may be a section indicating that data is valid, and the low section may be a section indicating that data is invalid.

또한, 상기 클록 계수부는 수직 동기 신호를 수신하며, 상기 데이터 인에이블 신호의 로우 구간이 상기 수직 동기 신호의 로우 구간과 중첩되는 경우, 상기 데이터 인에이블 신호의 로우 구간의 클록 수효는 제5 클록 수효로 출력하고, 상기 구동 장치는 상기 제5 클록 수효에서 상기 제2 클록 수효를 감산하며, 상기 감산된 값을 상기 제1 및 제2 클록 수효를 더한 값으로 제산하여 제1 값으로 출력하는 계수 검출부를 더 포함하는 것이 바람직하다. 여기서, 상기 신호 제어부는 상기 제1 값을 수신하고, 상기 수직 동기 신호의 로우 구간이 상기 데이터 인에이블 신호 로우 구간과 중첩하는 구간에 상기 제1 값과 동일한 수효의 상기 제1 클록 신호를 생성하는 것이 바람직하다.The clock counting unit may receive a vertical synchronization signal, and when the low period of the data enable signal overlaps with the low period of the vertical synchronization signal, the clock number of the low period of the data enable signal is equal to the fifth clock number. And the driving device subtracts the second clock number from the fifth clock number, divides the subtracted value by the sum of the first and second clock numbers, and outputs the first clock value as a first value. It is preferable to further include. The signal controller may be configured to receive the first value and generate the same number of first clock signals as the first value in a section in which a row section of the vertical synchronization signal overlaps with the data enable signal row section. It is preferable.

본 발명의 다른 실시예에 따른 평판 표시 장치의 구동 방법은 외부로부터 데이터 인에이블 신호와 클록 신호를 받아, 상기 데이터 인에이블 신호의 하이 구간의 클록 수효와 로우 구간의 클록 수효를 각각 계수하여 제1 클록 수효와 제2 클록 수효로 출력하는 단계, 상기 제1 및 제2 클록 수효를 2로 나누어 제3 클록 수효 및 제4 클록 수효로 출력하는 단계, 외부로부터 영상 데이터를 받는 단계, 그리고 상기 제3 및 제4 클록 수효에 기초하여 제1 클록 신호를 생성하는 단계를 포함한다.According to another exemplary embodiment of the present invention, a method of driving a flat panel display device receives a data enable signal and a clock signal from an external source, and counts the clock number of the high period and the clock number of the low period of the data enable signal, respectively. Outputting the clock number and the second clock number, dividing the first and second clock numbers by two, outputting the third clock number and the fourth clock number, receiving image data from the outside, and the third And generating a first clock signal based on the fourth clock number.

여기서, 상기 데이터 인에이블 신호의 상승 에지 또는 하강 에지에서 상기 제3 또는 제4 클록 수효만큼 떨어진 시각에 상기 제1 클록 신호를 반전시키는 것이 바람직하며, 상기 데이터 인에이블 신호의 하이 구간은 데이터가 유효함을 나타내는 구간이고, 상기 로우 구간은 데이터가 무효임을 나타내는 구간일 수 있다. Here, the first clock signal may be inverted at a time apart from the rising edge or the falling edge of the data enable signal by the third or fourth clock number, and the high period of the data enable signal is valid. The row section may be a section indicating that data is invalid.

또한, 본 발명의 다른 실시예에 따른 평판 표시 장치의 구동 방법은 수직 동기 신호를 수신하는 단계, 상기 데이터 인에이블 신호의 로우 구간이 상기 수직 동기 신호의 로우 구간과 중첩되는 경우, 상기 데이터 인에이블 신호의 로우 구간의 클록 수효는 제5 클록 수효로 출력하는 단계, 상기 제5 클록 수효에서 상기 제2 클록 수효를 감산하는 단계, 그리고 상기 감산된 값을 상기 제1 및 제2 클록 수효를 더한 값으로 제산하여 제1 값으로 출력하는 단계를 포함한다.In addition, according to another embodiment of the present invention, a method of driving a flat panel display includes receiving a vertical synchronization signal, and when the row period of the data enable signal overlaps the row period of the vertical synchronization signal, the data enable Outputting the clock number in the low period of the signal as a fifth clock number, subtracting the second clock number from the fifth clock number, and subtracting the subtracted value from the first and second clock numbers Dividing by and outputting the first value.

여기서, 본 발명의 다른 실시예에 따른 평판 표시 장치의 구동 방법은 상기 제1 값을 수신하는 단계, 그리고 상기 수직 동기 신호의 로우 구간이 상기 데이터 인에이블 신호 로우 구간과 중첩하는 구간에서 상기 제1 값과 동일한 수효의 상기 제1 클록 신호를 생성하는 단계를 포함한다.Here, the driving method of the flat panel display device according to another embodiment of the present invention is the step of receiving the first value, and in the section in which the row section of the vertical synchronization signal overlaps the data enable signal row section Generating a number of said first clock signal equal to a value.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.                     

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치의 구동 장치 및 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a driving device and a driving method of a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of one pixel of the liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 액정 표시판 조립체(300)에 빛을 조사하는 램프부(910) 및 이에 연결된 인버터부(920), 클록 정보 생성부(650), 그리고 이들을 제어하는 신호 제어부(signal controller)(600)를 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a gate driver 400, a data driver 500, and a data driver 500 connected thereto. The gray voltage generator 800 connected to the 500, the lamp unit 910 for irradiating light to the liquid crystal panel assembly 300, the inverter unit 920 connected thereto, the clock information generator 650, and a signal for controlling them. A signal controller 600 is included.

액정 표시판 조립체(300)는 도 2에 도시한 바와 같이 구조적으로 볼 때 하부 표시판(100) 및 상부 표시판(200)과 그 사이에 들어 있는 액정층(3)을 포함하며, 도 1에 도시한 바와 같이 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁ -D_m)과 이 에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.As shown in FIG. 2, the liquid crystal panel assembly 300 includes a lower panel 100 and an upper panel 200 and a liquid crystal layer 3 interposed therebetween, as shown in FIG. 1. Similarly, the equivalent circuit includes a plurality of display signal lines G ₁ -G _n , D ₁ -D _m , and a plurality of pixels connected to the plurality of display signal lines G ₁ -G _n , D ₁ -D _m , and arranged in a substantially matrix form.

표시 신호선(G₁-G_n, D₁-D_m)은 하부 표시판(100)에 구비되어 있으며, 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터선(D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal lines G ₁ -G _n and D ₁ -D _m are provided on the lower panel 100 and transmit a plurality of gate lines G ₁ -G _n to transfer a gate signal (also called a “scan signal”). And a data line D ₁ -D _m for transmitting a data signal. The gate lines G ₁ -G _n extend substantially in the row direction and are substantially parallel to each other, and the data lines D ₁ -D _m extend substantially in the column direction and are substantially parallel to each other.

각 화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.Each pixel includes a switching element Q connected to a display signal line G ₁ -G _n , D ₁ -D _m , and a liquid crystal capacitor C _LC and a storage capacitor C _ST connected thereto. It includes. The holding capacitor C _ST can be omitted as necessary.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 박막 트랜지스터 등의 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D_m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C _ST)에 연결되어 있다.The switching element Q is provided in the lower display panel 100, and the three-terminal element such as a thin film transistor, the control terminal and the input terminal of which are gate lines G ₁ -G _n and data lines D ₁ -D _{m, respectively.} ) And the output terminals are connected to the liquid crystal capacitor (C _LC ) and the holding capacitor (C _ST ).

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가 받는다. 도 2에 서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor C _LC has two terminals, the pixel electrode 190 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 190 and 270. It functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the entire surface of the upper panel 200 and receives a common voltage V _com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, both electrodes 190 and 270 may be linear or rod-shaped.

액정 축전기(C_LC)의 보조적인 역할을 하는 유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C _ST , which serves as an auxiliary part of the liquid crystal capacitor C _LC , is formed by overlapping a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100 with an insulator interposed therebetween. A predetermined voltage such as the common voltage V _com is applied to this separate signal line. However, the storage capacitor C _ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.Meanwhile, in order to implement color display, each pixel must display color, which is possible by providing a red, green, or blue color filter 230 in a region corresponding to the pixel electrode 190. In FIG. 2, the color filter 230 is formed in a corresponding region of the upper panel 200. Alternatively, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

한편, 액정 표시판 조립체(300)의 두 표시판(100, 200)의 바깥 면에는 램프부(910)에서 나오는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.Meanwhile, polarizers (not shown) for polarizing light emitted from the lamp unit 910 are attached to outer surfaces of the two display panels 100 and 200 of the liquid crystal panel assembly 300.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.The gray voltage generator 800 generates two sets of gray voltages related to the transmittance of the pixel. One of the two sets has a positive value for the common voltage (V _com ) and the other set has a negative value.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되 어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가한다.The gate driver 400 is connected to the gate lines G ₁ -G _n of the liquid crystal panel assembly 300 to form a gate signal formed by a combination of a gate on voltage V _on and a gate off voltage V _off from the outside. Is applied to the gate lines G ₁ -G _n .

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-D_m)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압 중 일부를 선택하여 데이터 전압으로서 데이터선(D₁-D_m)에 인가한다.The data driver 500 is connected to the data lines D ₁ -D _m of the liquid crystal panel assembly 300 to select a part of the gray voltages from the gray voltage generator 800 to select the data lines D ₁ -D as data voltages. D _m ).

신호 제어부(600)는 게이트 구동부(400), 데이터 구동부(500) 및 인버터부(920) 등의 동작을 제어하는 제어 신호를 생성하여, 해당하는 제어 신호를 공급한다.The signal controller 600 generates a control signal for controlling operations of the gate driver 400, the data driver 500, the inverter unit 920, and supplies a corresponding control signal.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 상세하게 설명한다.The display operation of such a liquid crystal display device will now be described in detail.

RGB 영상 신호(R, G, B)와 데이터 인에이블 신호(DE) 등 각종 입력 제어 신호가 외부의 그래픽 제어부(도시하지 않음)로부터 클록 정보 생성부(650)와 신호 제어부(600)에 입력된다. 데이터 인에이블 신호(DE)는 영상 신호(R, G, B)의 유효 데이터 구간과 무효 데이터 구간을 알려주는 신호로서 예를 들면, 데이터 인에이블 신호(DE)가 하이이면 영상 신호(R, G, B)가 유효 데이터이고 로우이면 무효 데이터이다.Various input control signals such as the RGB image signals R, G, and B and the data enable signal DE are input to the clock information generator 650 and the signal controller 600 from an external graphic controller (not shown). . The data enable signal DE indicates a valid data section and an invalid data section of the video signals R, G, and B. For example, when the data enable signal DE is high, the video signal R, G If B) is valid data and is low, it is invalid data.

클록 정보 생성부(650)는 영상 신호(R, G, B), 수직 동기 신호(V_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받아, 데이터 인에이블 신호(DE)의 하이 구간과 로우 구간을 계수하여 그 정보를 신호 제어부(700)에 제공한다. The clock information generator 650 receives the image signals R, G, and B, the vertical synchronization signal V _sync , the main clock MCLK, the data enable signal DE, and the like, and the data enable signal DE High and low intervals are counted and the information is provided to the signal controller 700.

신호 제어부(600)는 입력 영상 신호(R, G, B), 수평 동기 신호(H_sync) 및 클록 정보 생성부(650)로부터의 클록 계수 정보를 입력받는다. 신호 제어부(600)는 데이터 인에이블 신호(DE), 수평 동기 신호(H_sync) 및 클록 계수 정보에 기초하여 게이트 클록 신호(CPV) 등 게이트 제어 신호(CONT1)와 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다. 또한, 신호 제어부(600)는 인버터부(920)를 제어하는 인버터 제어 신호(CONT3)를 생성하여 게이트 클록 신호(CPV)와 함께 인버터부(920)에 제공한다.The signal controller 600 receives input image signals R, G, and B, a horizontal synchronization signal H _sync , and clock coefficient information from the clock information generator 650. The signal controller 600 controls the gate control signal CONT1 and the data control signal CONT2 such as the gate clock signal CPV based on the data enable signal DE, the horizontal synchronization signal H _sync , and the clock coefficient information. After generating and properly processing the image signals R, G, and B according to the operating conditions of the liquid crystal panel assembly 300, the gate control signal CONT1 is sent to the gate driver 400, and the data control signal CONT2 is processed. One image signal R ', G', B 'is sent to the data driver 500. In addition, the signal controller 600 generates an inverter control signal CONT3 for controlling the inverter unit 920 and provides the inverter control signal CONT3 to the inverter unit 920 together with the gate clock signal CPV.

게이트 제어 신호(CONT1)는 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 외에도 게이트 온 펄스(게이트 온 전압 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV)와 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.The gate control signal CONT1 includes the vertical synchronization start signal STV and the gate on pulse that indicate the start of the output of the gate on pulse (gate on voltage section) in addition to the gate clock signal CPV that controls the output timing of the gate on pulse. An output enable signal OE or the like that defines a width.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.The data control signal CONT2 is a load for applying a corresponding data voltage to the horizontal synchronization start signal STH indicating the start of input of the image data R ', G', and B 'and the data lines D ₁ -D _m . Signal LOAD, inverted signal RVS and data that inverts the polarity of the data voltage with respect to common voltage V _com (hereinafter referred to as " polarity of data voltage " by reducing " polarity of data voltage with respect to common voltage "). Clock signal HCLK and the like.

인버터 제어 신호(CONT3)는 램프부(910)의 밝기를 제어하는 디밍 제어 신호(Dim) 등을 포함한다.The inverter control signal CONT3 includes a dimming control signal Dim for controlling the brightness of the lamp unit 910.

인버터(920)는 신호 제어부(600)로부터의 인버터 제어 신호(CONT3)에 따라 직류인 인버터 구동 전압(VIN)을 교류 전압으로 변환 및 변압하여 램프부(910)에 인가하여 램프부(910)를 점멸시킨다.The inverter 920 converts and transforms the inverter driving voltage VIN, which is a direct current, into an alternating voltage according to the inverter control signal CONT3 from the signal controller 600, and applies the ramp portion 910 to the lamp unit 910. Flashes.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.The data driver 500 sequentially receives image data R ′, G ′, and B ′ corresponding to one row of pixels according to the data control signal CONT2 from the signal controller 600, and generates a gray voltage generator ( The image data R ', G', B 'is converted into the corresponding data voltage by selecting the gray voltage corresponding to each of the image data R', G ', and B' among the gray voltages from the 800.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.The gate driver 400 applies the gate-on voltage V _on to the gate lines G ₁ -G _n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G ₁ -G _n. Turn on the switching element (Q) connected to.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(H_sync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(400)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m )에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다. The gate-on voltage V _on is applied to one gate line G ₁ -G _n so that a row of switching elements Q connected thereto is turned on (this period is referred to as "1H" or "1 horizontal period ( horizontal period) "and the same as one period of the horizontal sync signal H _sync , the data enable signal DE, and the gate clock CPV], and the data driver 400 converts each data voltage to a corresponding data line D. ₁ -D _m ). The data voltage supplied to the data lines D ₁ -D _m is applied to the corresponding pixel through the turned-on switching element Q.

화소에 인가된 데이터 전압과 공통 전압(V_com)의 차이는 액정 축전기(C_LC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 램프부(910)에서 나와 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.The difference between the data voltage applied to the pixel and the common voltage V _com is shown as the charging voltage of the liquid crystal capacitor C _LC , that is, the pixel voltage. The arrangement of the liquid crystal molecules varies according to the size of the pixel voltage, and thus the polarization of the light exiting the lamp unit 910 and passing through the liquid crystal layer 3 changes. This change in polarization is represented by a change in transmittance of light by a polarizer (not shown).

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").In this manner, the gate-on voltages V _{on are} sequentially applied to all the gate lines G ₁ -G _n during one frame to apply data voltages to all the pixels. At the end of one frame, the next frame starts and the state of the inversion signal RVS applied to the data driver 500 is controlled so that the polarity of the data voltage applied to each pixel is opposite to that of the previous frame ("frame inversion). "). In this case, the polarity of the data voltage flowing through one data line may be changed (“line inversion”) within one frame or the polarity of the data voltage applied to one pixel row may be different according to the characteristics of the inversion signal RVS ( "Dot reversal").

전술한 바와 같이, 신호 제어부(600)는 클록 정보 생성부(650)가 생성한 데이터 인에이블 신호(DE)의 클록 계수 정보 등에 기초하여 게이트 클록 신호를 비롯한 각종 제어 신호를 생성하는데 이에 대하여 도 3 내지 도 5b를 참조하여 상세히 설명한다.As described above, the signal controller 600 generates various control signals including gate clock signals based on clock coefficient information of the data enable signal DE generated by the clock information generator 650. It will be described in detail with reference to Figure 5b.

도 3은 본 발명의 한 실시예에 따른 클록 정보 생성부(650)의 블록도이고, 도 4 내지 도 5b는 본 발명의 한 실시예에 따른 신호의 파형도이다. 3 is a block diagram of the clock information generator 650 according to an embodiment of the present invention, and FIGS. 4 to 5B are waveform diagrams of signals according to an embodiment of the present invention.                     

도 4에서 설명의 편의를 위하여 프레임의 일부를 제1 프레임과 제2 프레임으로 나타내었다.In FIG. 4, a part of the frame is shown as a first frame and a second frame for convenience of description.

도 3을 참조하면, 본 발명의 한 실시예에 따른 클록 정보 생성부(650)는 클록 계수부(651), 계수 검출부(652) 및 계수 나눗셈부(653)를 포함한다.Referring to FIG. 3, a clock information generator 650 according to an embodiment of the present invention includes a clock counter 651, a coefficient detector 652, and a coefficient divider 653.

클록 계수부(651)는 외부로부터 데이터 인에이블 신호(DE), 클록 신호(MCLK) 및 수직 동기 신호(V_sync)를 받는다. 클록 계수부(651)는 데이터 인에이블 신호(DE)의 하이 구간(DEH)과 이에 인접한 로우 구간(DEL) 동안의 클록 신호(MCLK)의 수효를 각각 계수(count)하여 내부의 메모리에 기억한다.The clock counting unit 651 receives the data enable signal DE, the clock signal MCLK, and the vertical synchronization signal V _sync from the outside. The clock counting unit 651 counts the number of clock signals MCLK during the high section DEH of the data enable signal DE and the low section DEL adjacent thereto, and counts them in the internal memory. .

여기서, 로우 구간(DEL)은 수평 블랭크 구간(horizontal blank interval)과 수직 블랭크 구간(vertical blank interval, VB)을 포함한다. 클록 계수부(651)는 수직 동기 신호(Vsync)가 하이인 동안에는 수평 블랭크 구간으로 계수하고, 수직 동기 신호(Vsync)가 로우가 되면 수직 블랭크 구간으로 계수하여 그 정보를 내부의 메모리에 각각 기억한다. 따라서, 클록 계수부(651)는 모두 3개의 메모리를 구비하는 것이 바람직하다.Here, the row interval DEL includes a horizontal blank interval and a vertical blank interval VB. The clock counting unit 651 counts the horizontal blank section while the vertical sync signal Vsync is high, counts the vertical blank section when the vertical sync signal Vsync goes low, and stores the information in the internal memory. . Therefore, it is preferable that the clock counting unit 651 be provided with all three memories.

클록 검출부(652)는 클록 계수부(651)로부터의 클록의 수효에 대한 정보(N_DEH, N_DEL, N_VB)를 받아들이고, 그 정보 중에서 수직 블랭크 구간(CPV) 동안의 클록 수효(N_VB)에서 제1 프레임의 마지막 데이터 인에이블 신호(DE)의 로우 구간(DEL)에 해당하는 클록의 수효(N_DEL)만큼 뺀다. 이는 수직 블랭크 구간(VB)에는 제1 프레임의 마지막 데이터 인에이블 신호(DE)의 로우 구간(DEL)이 포함되어 있기 때문이다. 또한, 이렇게 계산된 수직 블랭크 구간(VB)의 클록 수효를 1개의 데이터 인에이블 신호(DE)의 하이 구간(DEH)과 로우 구간(DEL)의 클록 수효의 합으로 나누어, 수직 블랭크 구간(VB) 동안의 데이터 인에이블 신호(DE)의 수효(N_DE)를 산출한다. 이러한 관계를 표현하면 수학식 1과 같다.The clock detector 652 receives the information N _DEH , N _DEL , N _VB from the clock counting unit 651 about the number of clocks, and among them, the clock number N _VB during the vertical blank period CPV. Subtracts by the number N _DEL of the clock corresponding to the row period DEL of the last data enable signal DE of the first frame. This is because the vertical blank period VB includes the row period DEL of the last data enable signal DE of the first frame. In addition, the clock number of the vertical blank period VB calculated as described above is divided by the sum of the clock numbers of the high period DEH and the low period DEL of one data enable signal DE and the vertical blank period VB. Calculate the number N _DE of the data enable signal DE during. This relationship is expressed by Equation 1.

N_DE = (N_VB - N_DEL)/(N_DEH + N_DEL)N _DE = (N _VB -N _DEL ) / (N _DEH + N _DEL )

클록 검출부(652)에서 생성된 데이터 인에이블 신호(DE)의 수효(N_DE)는 후술하는 바와 같이 신호 제어부(600)에서 일정한 게이트 클록 신호(CPV)를 만드는데 이용된다.The number N _DE of the data enable signal DE generated by the clock detector 652 is used to generate a constant gate clock signal CPV in the signal controller 600 as described later.

계수 분할부(653)는 데이터 인에이블 신호(DE)의 하이 구간(DEH)의 클록의 수효(N_DEH) 및 로우 구간(DEL)의 클록의 수효(N_DEL)를 각각 1/2로 한다. 통상 나눗셈을 논리 회로로 구현하는 것은 회로를 복잡하게 하는 측면도 있지만, 단지 2로 나누는 것은 2진수의 해당 비트를 오른쪽으로 하나씩만 시프트시키면 되므로 간단히 구현할 수 있다. 예를 들면, 2진수 '01111010'를 2로 나누는 것은 각각의 비트를 오른쪽으로 하나씩 시프트시키면 된다. 즉, 2진수 '00111101'이 된다.The coefficient dividing unit 653 sets the number N of the clocks in the high period DEH of the data enable signal DE to N _DEH and the number N of the clocks in the low period _DEL to 1/2 respectively. In general, implementing division into logic circuits also complicates the circuit. However, dividing by two can be implemented simply by shifting the corresponding bits of binary numbers one by one to the right. For example, dividing the binary number '01111010' by 2 can shift each bit one by one to the right. That is, it is a binary number '00111101'.

계수 분할부(653)는 전술한 방식으로 클록의 수효(N_DEH, N_DEL)를 2로 나누어 신호 처리부(600)로 내보낸다.The coefficient divider 653 divides the number N _DEH , N _DEL of the clock into two in the manner described above, and sends it to the signal processor 600.

한편, 신호 처리부(600)는 클록 정보 생성부(650)로부터의 클록의 수효 정보 에 기초하여 게이트 클록 신호(CPV)를 생성하는데 이에 대하여 도 5a 및 도 5b를 참조하여 설명한다.Meanwhile, the signal processor 600 generates the gate clock signal CPV based on the number information of the clock from the clock information generator 650, which will be described with reference to FIGS. 5A and 5B.

도 5a 및 도 5b는 본 발명의 한 실시예에 따른 신호의 파형도이다. 도 5a는 데이터 인에이블 신호(DE)가 일정할 때의 게이트 클록 신호(CPV)의 파형도이며, 도 5b는 데이터 인에이블 신호(DE)가 변화할 때의 게이트 클록 신호(CPV)의 파형도이다. 도 5a에서는 일례로 제1 프레임과 제2 프레임을 나타내었다.5A and 5B are waveform diagrams of signals in accordance with one embodiment of the present invention. 5A is a waveform diagram of the gate clock signal CPV when the data enable signal DE is constant, and FIG. 5B is a waveform diagram of the gate clock signal CPV when the data enable signal DE is changed. to be. In FIG. 5A, a first frame and a second frame are illustrated as an example.

신호 제어부(600)는 데이터 인에이블 신호(DE)와 클록 수효 정보(N'_DEH, N'_DEL, N'_VB) 등을 입력받는다. 신호 제어부(600)는 데이터 인에이블 신호(DE)의 상승 에지에서 하이 구간(DEH)을 절반으로 나눈 클록 수효(N'_DEH)가 지난 후 게이트 클록 신호(CPV)를 로우로 만들고, 이어 데이터 인에이블 신호(DE)의 하강 에지에서 로우 구간(DEL)을 절반으로 나눈 클록 수효(N'_DEL)가 지난 후 게이트 클록 신호(CPV)를 하이로 만든다. 이에 대하여 상세하게 설명한다.The signal controller 600 receives a data enable signal DE and clock number information N ' _DEH , N' _DEL , N ' _VB , and the like. Which creates a signal control unit 600 after the data clocked in suhyo (N _'DEH) divided by half the high section (DEH) at the rising edge of the enable signal (DE) in the last gate clock signal (CPV) to low, followed by the data On the falling edge of the enable signal DE, the gate clock signal CPV is made high after the clock number N ' _DEL divided by the low period DEL in half. This will be described in detail.

도 5a 및 도 5b에서는 설명의 편의를 위하여 하이 구간 동안의 클록 수효의 절반(N'_DEH)의 절반을 X1으로, 로우 구간 동안의 클록 수효의 절반(N'_DEL)을 X2로 도시하였다.In Figures 5a and 5b for the convenience of description half clock (N the number of the interval during high 'half of the _DEH) as X1, half (N of the clock number of the interval during low "it is illustrated a _DEL) to X2.

도시한 바와 같이, 신호 제어부(600)는 점선으로 나타낸 데이터 인에이블 신호(DE)의 상승 에지에서 이전 데이터 인에이블 신호(DE)의 클록 수효(X1)가 지난 후 게이트 클록 신호(CPV)를 로우고 만들고, 점선으로 나타낸 데이터 인에이블 신 호(DE)의 하강 에지에서 이전 데이터 인에이블 신호(DE)의 클록 수효(X2)가 지난 후 게이트 클록 신호(CPV)를 하이로 만든다. 즉, 신호 제어부(600)는 현재 데이터 인에이블 신호(DE)의 상승 에지와 하강 에지를 기준으로, 클록 정보 생성부(650)에서 생성된 이전 데이터 인에이블 신호(DE)의 클록 정보(X1, X2)를 기초로 게이트 클록 신호(CPV)를 발생시킨다.As shown, the signal controller 600 pulls the gate clock signal CPV low after the clock number X1 of the previous data enable signal DE passes on the rising edge of the data enable signal DE indicated by the dotted line. The gate clock signal CPV is made high after the clock number X2 of the previous data enable signal DE passes on the falling edge of the data enable signal DE indicated by the dotted line. That is, the signal controller 600 may determine the clock information X1 of the previous data enable signal DE generated by the clock information generator 650 based on the rising edge and the falling edge of the current data enable signal DE. The gate clock signal CPV is generated based on X2).

한편, 수직 블랭크 구간(VB)에서는 기준이 되는 데이터 인에이블 신호(DE)가 존재하지 않으므로, 신호 제어부(600)는 클록 검출부(652)에서 생성된 데이터 인에이블 신호(DE)의 수효를 기초로 동일한 수효의 게이트 클록 신호(CPV)를 만들어낸다. In the vertical blank period VB, since the data enable signal DE does not exist as a reference, the signal controller 600 based on the number of the data enable signals DE generated by the clock detector 652. Produces the same number of gate clock signals (CPV).

도 5a에서는 수직 블랭크 구간(VB)에서 일례로 몇 개의 게이트 클록 신호(CPV)만을 나타내었다.In FIG. 5A, only a few gate clock signals CPV are shown as an example in the vertical blank period VB.

이렇게 하면, 게이트 클록 신호(CPV)의 하이 구간(CPVH)과 로우 구간(CPVL)은 각각 수학식 2와 같이 된다.In this case, the high period CPVH and the low period CPVL of the gate clock signal CPV are respectively expressed by Equation 2 below.

CPVH = CPVL = N'_DEH + N'_DEL CPVH = CPVL = N ' _DEH + N' _DEL

따라서, 게이트 클록 신호의 하이 구간(CPVH)과 로우 구간(CPVL)의 비가 동일하다.Therefore, the ratio of the high period CPVH and the low period CPVL of the gate clock signal is the same.

다음, 도 5b를 참조하면, 데이터 인에이블 신호(DE)의 첫 번째 하이 구간(DEH1)과 두 번째 이후의 하이 구간(DEH2)의 길이가 다르다. 즉, 데이터 인에 이블 신호(DE)가 변화한다. 도면에서는 동일한 길이를 갖는 신호는 동일한 도면 부호로 나타내었다.Next, referring to FIG. 5B, the lengths of the first high period DEH1 and the second and subsequent high period DEH2 of the data enable signal DE are different. That is, the data enable signal DE changes. In the drawings, signals having the same length are denoted by the same reference numerals.

신호 제어부(600)는 데이터 인에이블 신호(DE)의 상승 에지에서 하이 구간을 절반으로 나눈 클록 수효(X1)가 지난 후 게이트 클록 신호(CPV)를 로우로 만들고, 이어 데이터 인에이블 신호(DE)의 하강 에지에서 로우 구간을 절반으로 나눈 클록 수효(X2)가 지난 후 게이트 클록 신호(CPV)를 하이로 만든다. The signal controller 600 turns the gate clock signal CPV low after the clock number X1 divided by the high interval in half at the rising edge of the data enable signal DE, and then the data enable signal DE. The gate clock signal (CPV) is made high after the clock number (X2) of dividing the low period in half on the falling edge of.

이 때, 도시한 바와 같이, 두 번째 이후의 데이터 인에이블 신호(DE)의 구간의 길이가 변하는 경우, 즉 데이터 인에이블 신호(DE)의 하이 구간(DEH1)과 하이 구간(DEH2)이 달라지면 생성되는 게이트 클록 신호(CPV)의 하이 구간과 로우 구간의 길이가 변하여 듀티비가 변화한다. 하지만, 두 번째 이후의 데이터 인에이블 신호(DE)의 하이 구간(DEH2) 및 로우 구간(DEL2)은 일정해지고, 본 발명의 한 실시예에 따라 생성되는 게이트 클록 신호(CPV)의 하이 구간(CPVH3)과 로우 구간(CPVH3)은 길이가 동일해지므로 듀티비가 동일해진다. 따라서, 데이터 인에이블 신호(DE)가 변화하는 경우에도 듀티비가 다른 게이트 클록 신호(CPV)가 한 번만 생성되고, 그 이후에는 듀티비 50%인 게이트 클록 신호(CPV)가 생성된다. 이러한 하나 정도의 비정상 게이트 클록 신호(CPV)는 동기식 인버터의 동작에 크게 영향을 미치지 않는다. 이어, 수직 블랭크 구간(VB)에서는 도 5a에서 설명한 것처럼 게이트 클록 신호(CPV)가 생성된다.At this time, as shown in the drawing, the length of the interval of the second and subsequent data enable signals DE is changed, that is, generated when the high interval DEH1 and the high interval DEH2 of the data enable signal DE are different. The duty ratio is changed by changing the lengths of the high and low periods of the gate clock signal CPV. However, the high period DEH2 and the low period DEL2 of the second and subsequent data enable signals DE become constant, and the high period CPVH3 of the gate clock signal CPV generated according to an embodiment of the present invention. ) And the low section CPVH3 have the same length, so the duty ratio is the same. Therefore, even when the data enable signal DE is changed, the gate clock signal CPV having a different duty ratio is generated only once, and thereafter, the gate clock signal CPV having a duty ratio of 50% is generated. One such abnormal gate clock signal CPV does not significantly affect the operation of the synchronous inverter. Subsequently, in the vertical blank period VB, the gate clock signal CPV is generated as described with reference to FIG. 5A.

한편, 나머지 제어 신호(CONT1, CONT2, CONT3)는 생성된 게이트 클록 신호(CPV)와 동기되어 신호 제어부(600)에서 만들어진다.Meanwhile, the remaining control signals CONT1, CONT2, and CONT3 are generated by the signal controller 600 in synchronization with the generated gate clock signal CPV.

이런 방식으로, 데이터 인에이블 신호(DE)가 변화하는 경우에도 듀티비 50%인 게이트 클록 신호(CPV)를 생성함으로써, 동기식 인버터(920)의 동작이 오류없이 이루어질 수 있다. In this manner, the operation of the synchronous inverter 920 can be made without error by generating the gate clock signal CPV having a duty ratio of 50% even when the data enable signal DE changes.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (10)

외부로부터 데이터 인에이블 신호와 클록 신호를 받아, 상기 데이터 인에이블 신호의 하이 구간의 클록 수효와 로우 구간의 클록 수효를 각각 계수하여 제1 클록 수효와 제2 클록 수효로 출력하는 클록 계수부,A clock counting unit which receives a data enable signal and a clock signal from an external source and counts the clock number of the high section and the clock number of the low section of the data enable signal and outputs the first clock number and the second clock number, respectively; 상기 클록 계수부로부터의 상기 제1 및 제2 클록 수효를 2로 나누어 제3 클록 수효 및 제4 클록 수효로 출력하는 계수 분할부, 그리고A coefficient division unit for dividing the first and second clock numbers from the clock counter by two and outputting the third clock number and the fourth clock number; and 외부로부터 영상 데이터를 받으며, 상기 계수 분할부로부터의 상기 제3 및 제4 클록 수효에 기초하여 제1 클록 신호를 생성하는 신호 제어부A signal controller which receives image data from the outside and generates a first clock signal based on the third and fourth clock numbers from the coefficient division unit 를 포함하는 Containing 평판 표시 장치의 구동 장치.Driving device for flat panel display. 제1항에서,In claim 1, 상기 신호 제어부는 상기 데이터 인에이블 신호를 수신하며,The signal controller receives the data enable signal, 상기 제1 클록 신호는 상기 데이터 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 상기 제3 또는 제4 클록 수효만큼 떨어진 시각에 반전되는The first clock signal is inverted at a time apart from the rising or falling edge of the data enable signal by the third or fourth clock number. 평판 표시 장치의 구동 장치.Driving device for flat panel display. 제2항에서,In claim 2, 상기 데이터 인에이블 신호의 하이 구간은 데이터가 유효함을 나타내는 구간이고, 상기 로우 구간은 데이터가 무효임을 나타내는 구간인 평판 표시 장치의 구동 장치.The high section of the data enable signal is a section indicating that data is valid, and the low section is a section indicating that data is invalid. 제3항에서,In claim 3, 상기 클록 계수부는 수직 동기 신호를 수신하며, 상기 데이터 인에이블 신호의 로우 구간이 상기 수직 동기 신호의 로우 구간과 중첩되는 경우, 상기 데이터 인에이블 신호의 로우 구간의 클록 수효는 제5 클록 수효로 출력하고,The clock counter receives a vertical synchronization signal, and when the row period of the data enable signal overlaps with the row period of the vertical synchronization signal, the clock number of the row period of the data enable signal is output as the fifth clock number. and, 상기 구동 장치는 상기 제5 클록 수효에서 상기 제2 클록 수효를 감산하며, 상기 감산된 값을 상기 제1 및 제2 클록 수효를 더한 값으로 제산하여 제1 값으로 출력하는 계수 검출부를 더 포함하는 The driving apparatus further includes a coefficient detector which subtracts the second clock number from the fifth clock number, and divides the subtracted value by the sum of the first and second clock numbers and outputs the first clock value as a first value. 평판 표시 장치의 구동 장치.Driving device for flat panel display. 제4항에서,In claim 4, 상기 신호 제어부는 상기 제1 값을 수신하고, The signal controller receives the first value, 상기 수직 동기 신호의 로우 구간이 상기 데이터 인에이블 신호 로우 구간과 중첩하는 구간에 상기 제1 값과 동일한 수효의 상기 제1 클록 신호를 생성하는 The first clock signal having the same number as the first value is generated in a section in which the row section of the vertical synchronization signal overlaps the data enable signal row section. 평판 표시 장치의 구동 장치.Driving device for flat panel display. 외부로부터 데이터 인에이블 신호와 클록 신호를 받아, 상기 데이터 인에이 블 신호의 하이 구간의 클록 수효와 로우 구간의 클록 수효를 각각 계수하여 제1 클록 수효와 제2 클록 수효로 출력하는 단계,Receiving a data enable signal and a clock signal from an external source, counting the clock number of the high period and the clock number of the low period of the data enable signal and outputting the first clock number and the second clock number, respectively; 상기 제1 및 제2 클록 수효를 2로 나누어 제3 클록 수효 및 제4 클록 수효로 출력하는 단계,Dividing the first and second clock numbers by two to output a third clock number and a fourth clock number; 외부로부터 영상 데이터를 받는 단계, 그리고Receiving image data from outside, and 상기 제3 및 제4 클록 수효에 기초하여 제1 클록 신호를 생성하는 신호 제어부A signal controller generating a first clock signal based on the third and fourth clock numbers 를 포함하는 Containing 평판 표시 장치의 구동 방법.Driving method of flat panel display device. 제6항에서,In claim 6, 상기 데이터 인에이블 신호의 상승 에지 또는 하강 에지에서 상기 제3 또는 제4 클록 수효만큼 떨어진 시각에 상기 제1 클록 신호를 반전시키는Inverting the first clock signal at a time away from the rising or falling edge of the data enable signal by the third or fourth clock number; 평판 표시 장치의 구동 방법.Driving method of flat panel display device. 제7항에서,In claim 7, 상기 데이터 인에이블 신호의 하이 구간은 데이터가 유효함을 나타내는 구간이고, 상기 로우 구간은 데이터가 무효임을 나타내는 구간인 평판 표시 장치의 구동 방법.The high period of the data enable signal is a period indicating that data is valid, and the low period is a period indicating that the data is invalid. 제8항에서,In claim 8, 수직 동기 신호를 수신하는 단계,Receiving a vertical sync signal, 상기 데이터 인에이블 신호의 로우 구간이 상기 수직 동기 신호의 로우 구간과 중첩되는 경우, 상기 데이터 인에이블 신호의 로우 구간의 클록 수효는 제5 클록 수효로 출력하는 단계,If the row period of the data enable signal overlaps with the row period of the vertical synchronization signal, outputting the clock number of the row period of the data enable signal as a fifth clock number; 상기 제5 클록 수효에서 상기 제2 클록 수효를 감산하는 단계, 그리고Subtracting the second clock number from the fifth clock number, and 상기 감산된 값을 상기 제1 및 제2 클록 수효를 더한 값으로 제산하여 제1 값으로 출력하는 단계Dividing the subtracted value by the sum of the first and second clock numbers to output the first value; 를 포함하는 Containing 평판 표시 장치의 구동 방법.Driving method of flat panel display device. 제9항에서,In claim 9, 상기 제1 값을 수신하는 단계, 그리고Receiving the first value, and 상기 수직 동기 신호의 로우 구간이 상기 데이터 인에이블 신호 로우 구간과 중첩하는 구간에서 상기 제1 값과 동일한 수효의 상기 제1 클록 신호를 생성하는 단계Generating the first clock signal having the same number as the first value in a section in which a row section of the vertical synchronization signal overlaps the data enable signal row section; 를 포함하는Containing 평판 표시 장치의 구동 방법.Driving method of flat panel display device.

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